KR20140049287A - 링 구조 직렬 통신을 이용한 에너지 저장 시스템용 전력 변환 장치의 제어기 - Google Patents

링 구조 직렬 통신을 이용한 에너지 저장 시스템용 전력 변환 장치의 제어기 Download PDF

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Abstract

링 구조 직렬 통신을 이용한 에너지 저장 시스템용 전력 변환 장치의 제어기가 개시된다. 에너지 저장 시스템과 계통 사이에 복수의 전력 변환 모듈이 병렬 연결된 에너지 저장 시스템용 전력 변환 장치의 제어기에 있어서, 상기 복수의 전력 변환 모듈 각각의 동작을 제어하는 복수의 슬레이브 제어기 및 상기 복수의 슬레이브 제어기의 제어 동작을 제어하는 마스터 제어기를 포함하되, 상기 마스터 제어기와 상기 복수의 슬레이브 제어기는 통신선이 링 구조의 직렬 통신 방식으로 연결될 수 있다.

Description

링 구조 직렬 통신을 이용한 에너지 저장 시스템용 전력 변환 장치의 제어기{Controller of power conversion equipment for energy storage system using ring structure serial communication}
본 발명은 링 구조 직렬 통신을 이용한 에너지 저장 시스템용 전력 변환 장치의 제어기에 관한 것이다.
화석 연료의 고갈 및 환경 문제로 인해 태양광을 이용한 신재생에너지의 보급이 급격히 확산되고 있다. 태양광을 이용한 신재생에너지의 단점은 일사량이 불규칙하고 야간에는 발전을 하지 못한다는 것이다.
이러한 단점을 극복하고자 근래에는 에너지 저장 시스템(ESS, Energy Storage System)을 도입하여, 불규칙한 일사량에서 얻어지는 에너지를 에너지 저장 시스템에 저장하여 일정한 에너지로 계통에 공급하고 있다. 또는 주간에 발생된 에너지를 에너지 저장 시스템에 저장하고 이를 야간에 활용하는 하이브리드 형태(태양광 발전 시스템과 에너지 저장 시스템의 결합)의 시스템에 대하여 활발히 연구되고 있다.
태양광 발전 시스템의 경우 그 용량이 수백 kW에서 수 MW까지 다양하다. 이처럼 다양한 용량을 가지는 태양광 발전 시스템에 연결할 에너지 저장 시스템용 전력 변환 장치 역시 용량별로 다양하게 필요하게 된다. 이 때 다양한 용량에 따른 모델을 각각 만들게 되는 경우 호환성이 떨어지며 생산효율이 낮아지는 문제점이 있다.
이를 해결하기 위해 도 1에 도시된 것과 같이 소정 용량(예를 들어, 100kW)의 컨버터를 제작하고 이를 병렬로 연결하여 다양한 용량을 필요로 하는 태양광 발전 시스템에 적용하고자 한다. 이 경우 용량 확장이 용이하게 된다.
도 1은 용량 확장을 고려한 에너지 저장 시스템용 전력 변환 시스템을 나타낸 도면이다.
도 1에 예시된 에너지 저장 시스템용 전력 변환 시스템(100)은 계통(110)에 연결되는 변압기(112)와 에너지 저장 시스템(120) 사이에 복수의 전력 변환 모듈(130a, 130b, ..., 130n, 이하 '130'으로 통칭함)이 병렬로 연결된 구조를 가진다.
하나의 전력 변환 모듈(130)은 사인 필터(SINE Filter)(132), 계통측 컨버터(134) 및 직류링크(Vdc)를 포함한다. 예를 들어, 사인 필터(132)는 인덕터와 커패시터로 이루어진 LC 필터일 수 있으며, 계통측 컨버터(134)는 2레벨 컨버터일 수 있다.
여기서, 전력 변환 모듈들(130)이 서로 병렬로 연결되어 용량 확장이 가능해지지만, 각 전력 변환 모듈(130)을 제어하는 제어기를 마스터 제어기와 어떤 방식으로 연결해야 하는가에 대한 문제점이 있다.
한국공개특허공보 제10-2011-0104174호에서는 병렬 구성된 DC/DC 컨버터의 제어기가 CAN 통신을 이용하여 병렬 통신 구조로 제어되는 시스템 및 방법이 개시되어 있다. 이 경우 병렬 통신 구조를 가짐으로 인해 신호선의 개수가 많으며, 비용적인 부분과 개발시간이 오래 걸리는 단점이 있다.
한국공개특허공보 제10-2011-0104174호
본 발명은 직렬 링 구조를 이용하여 신호선의 개수를 감소시키고 광케이블을 이용하여 노이즈 내성을 증가시키면서도 용량 확장이 가능한 링 구조 직렬 통신을 이용한 에너지 저장 시스템용 전력 변환 장치의 제어기를 제공하기 위한 것이다.
본 발명은 전용 로직(FPGA)을 이용하여 원하는 데이터 프레임을 제작할 수 있고 수십 Mbps로 전송이 가능하여 마스터 제어기와 슬레이브 제어기 사이에 동기를 용이하게 맞출 수 있고 실시간 제어가 가능한 링 구조 직렬 통신을 이용한 에너지 저장 시스템용 전력 변환 장치의 제어기를 제공하기 위한 것이다.
본 발명의 이외의 목적들은 하기의 설명을 통해 쉽게 이해될 수 있을 것이다.
본 발명의 일 측면에 따르면, 에너지 저장 시스템과 계통 사이에 복수의 전력 변환 모듈이 병렬 연결된 에너지 저장 시스템용 전력 변환 장치의 제어기에 있어서, 상기 복수의 전력 변환 모듈 각각의 동작을 제어하는 복수의 슬레이브 제어기; 및 상기 복수의 슬레이브 제어기의 제어 동작을 제어하는 마스터 제어기를 포함하되, 상기 마스터 제어기와 상기 복수의 슬레이브 제어기는 링 구조의 직렬 통신 방식으로 통신선이 연결된 에너지 저장 시스템용 전력 변환 장치의 제어기가 제공된다.
상기 통신선이 상기 마스터 제어기와 제1 슬레이브 제어기, 제k 슬레이브 제어기와 제(k+1) 슬레이브 제어기, 제n 슬레이브 제어기와 상기 마스터 제어기 사이에 직렬 연결되며, 1≤k≤(n-1)일 수 있다.
상기 마스터 제어기는 상기 복수의 슬레이브 제어기의 PWM 캐리어 신호를 동기화시키는 마스터 동기 데이터 및 상기 복수의 슬레이브 제어기 각각의 동작을 제어하는 슬레이브 데이터를 포함하는 제어 신호를 상기 통신선을 통해 전송할 수 있다.
상기 제어 신호는 매 제어 주기마다 상기 마스터 동기 데이터를 반복적으로 포함하는 직렬 데이터 타입의 데이터 프레임으로 이루어질 수 있다.
제k 슬레이브 제어기는(1≤k≤n), k가 1인 경우에는 상기 마스터 제어기에서, k가 1이 아닌 경우에는 제(k-1) 슬레이브 제어기에서 전송된 신호를 수신하는 수신부; 상기 수신부를 통해 수신된 신호를 처리하고, 매 제어 주기마다 반복적으로 전송되는 마스터 동기 데이터를 감지하면 동기 신호를 발생시키는 FPGA(Field Programmable Gate Array); 상기 동기 신호에 의해 인터럽트가 발생되면 제k 전력 변환 모듈의 제어를 위한 PWM 캐리어 신호를 생성하고, 상기 FPGA에서 처리된 데이터 중 상기 제k 슬레이브 제어기에 상응하는 순서에 배치된 슬레이브 데이터를 독출하여 상기 제k 전력 변환 모듈에 대한 슬레이브 제어 신호를 생성하는 CPU; 및 상기 수신부에서 수신한 신호를 k가 n인 경우에는 상기 마스터 제어기로, k가 n이 아닌 경우에는 제(k+1) 슬레이브 제어기로 전송하는 송신부를 포함할 수 있다.
상기 FPGA는, 상기 수신부에서 수신한 직렬 데이터 타입의 상기 신호를 병렬 데이터 타입으로 변환하는 직렬/병렬 변환부와; 상기 직렬/병렬 변환부에서 전송된 병렬 데이터 타입의 신호를 직렬 데이터 타입으로 변환하여 상기 송신부로 보내는 병렬/직렬 변환부와; 상기 직렬/병렬 변환부에서 전송된 병렬 데이터 타입의 신호를 소정의 데이터 처리 방식으로 처리하여 마스터 동기 데이터 및 복수의 슬레이브 데이터로 분리하는 통신 데이터 처리 코어와; 상기 통신 데이터 처리 코어에서 처리된 데이터 중 마스터 동기 데이터를 검출하여 상기 동기 신호를 발생시키는 동기 신호 검출부를 포함할 수 있다.
상기 FPGA는, 상기 수신부와 상기 직렬/병렬 변환부 사이 및 상기 송신부와 상기 병렬/직렬 변환부 사이에 배치되고, 상기 CPU에서의 제어에 따른 상기 통신 데이터 처리 코어에서의 바이패스 신호에 따라 온오프(ON/OFF)가 제어되어 상기 신호를 바이패스하는 것이 가능하도록 하는 스위칭부를 더 포함할 수 있다.
전술한 것 외의 다른 측면, 특징, 이점이 이하의 도면, 특허청구범위 및 발명의 상세한 설명으로부터 명확해질 것이다.
본 발명의 실시예에 따르면, 직렬 링 구조를 이용하여 신호선의 개수를 감소시키고 광케이블을 이용하여 노이즈 내성을 증가시키면서도 용량 확장이 가능한 효과가 있다.
또한, 전용 로직(FPGA)을 이용하여 원하는 데이터 프레임을 제작할 수 있고 수십 Mbps로 전송이 가능하여 마스터 제어기와 슬레이브 제어기 사이에 동기를 용이하게 맞출 수 있고 실시간 제어가 가능하다.
도 1은 용량 확장을 고려한 에너지 저장 시스템용 전력 변환 시스템을 나타낸 도면,
도 2는 본 발명의 일 실시예에 따른 링 구조 직렬 통신을 이용한 전력 변환 장치의 제어기 구조를 나타낸 도면,
도 3은 본 발명의 일 실시예에 따른 링 구조 직렬 통신에서 전송되는 데이터 프레임의 구조를 나타낸 도면,
도 4는 제어기에 포함되는 FPGA의 구현 예시를 나타낸 도면.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
본 명세서에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
또한, 명세서에 기재된 "…부", "…모듈", "…기" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어나 소프트웨어 또는 하드웨어 및 소프트웨어의 결합으로 구현될 수 있다.
또한, 각 도면을 참조하여 설명하는 실시예의 구성 요소가 해당 실시예에만 제한적으로 적용되는 것은 아니며, 본 발명의 기술적 사상이 유지되는 범위 내에서 다른 실시예에 포함되도록 구현될 수 있으며, 또한 별도의 설명이 생략될지라도 복수의 실시예가 통합된 하나의 실시예로 다시 구현될 수도 있음은 당연하다.
또한, 첨부 도면을 참조하여 설명함에 있어, 도면 부호에 관계없이 동일한 구성 요소는 동일하거나 관련된 참조부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
도 2는 본 발명의 일 실시예에 따른 링 구조 직렬 통신을 이용한 전력 변환 장치의 제어기 구조를 나타낸 도면이고, 도 3은 본 발명의 일 실시예에 따른 링 구조 직렬 통신에서 전송되는 데이터 프레임의 구조를 나타낸 도면이며, 도 4는 제어기에 포함되는 FPGA의 구현 예시를 나타낸 도면이다.
도 1에 도시된 것과 같이 에너지 저장 시스템용 전력 변환 장치(100)의 복수의 전력 변환 모듈(130)이 서로 병렬 연결된 경우에, 본 발명의 일 실시예에 따른 전력 변환 장치의 제어기는, 각 전력 변환 모듈의 동작을 제어하는 슬레이브 제어기들(220a, 220b, ..., 220n)과, 슬레이브 제어기들(220a, 220b, ..., 220n)을 제어하는 마스터 제어기(210)를 포함하며, 마스터 제어기(210)와 복수의 슬레이브 제어기(220a, 220b, ..., 220n, 이하 '220'으로 통칭하기로 함)는 통신선(230)에 의해 링 구조로 직렬 연결되어 있다.
각 제어기(마스터 제어기(210), 복수의 슬레이브 제어기(220) 중 어느 하나)는 CPU(212, 222), FPGA(Field Programmable Gate Array)(214, 224), 송신부(216, 226), 수신부(218, 228)를 포함한다.
마스터 제어기(210)에서 전송된 제어 신호는 제1 슬레이브 제어기(220a)에서 수신하고(도 2의 ①), 이를 다시 제1 슬레이브 제어기(220a)가 제2 슬레이브 제어기(220b)로 전송하며(도 2의 ②), 이 과정을 반복하여 제n 슬레이브 제어기(220n)까지 제어 신호가 전송된다(도 2의 ③). 그리고 최종적으로 다시 마스터 제어기(210)로 전달됨(도 2의 ④)으로써 제어 신호가 링 구조로 직렬 통신 방식으로 전달될 수 있게 된다.
여기서, 제어 신호는 통신선(230)을 통해 전송되는데, 통신선(230)은 광섬유(fiber optic)로 이루어져 있어 노이즈 내성이 증가하는 장점이 있다.
또한, 통신선(230)이 직렬 링 구조를 가지고 있어 신호선의 개수가 상당히 줄어들게 된다. 종래 병렬 구조에 의하면 마스터 제어기(210)와 슬레이브 제어기 사이에 송수신선이 2개씩 필요하며, n개의 슬레이브 제어기(220)가 병렬 연결된 경우에 2n개의 통신선이 필요하게 된다. 하지만, 본 실시예에 의하면, 마스터 제어기(210) 및 n개의 슬레이브 제어기(220)에 대해서 (n+1)개의 통신선만 있으면 충분하다.
그리고 FPGA(214, 224)는 전용 로직을 가지고 있어, 이를 이용하여 원하는 데이터 프레임을 제작할 수 있는 장점이 있다. FPGA(214, 224)에 대해서는 추후 관련 도면을 참조하여 설명하기로 한다.
또한, 본 실시예에 따르면, 통신선(230)을 통해 수십 Mbps로 전송이 가능하기 때문에 마스터 제어기(210)와 슬레이브 제어기(220) 사이에 동기를 용이하게 맞출 수 있고, 실시간 제어가 가능하다.
도 1에 도시된 것과 같은 병렬 구조의 전력 변환 장치(100)에서 가장 중요한 것은 각 전력 변환 모듈(130)에서 서로 순환 전류가 발생하지 않도록 제어하는 것이다. 이를 위해서는 각 전력 변환 모듈(130)의 동작을 제어하는 슬레이브 제어기(220)와 마스터 제어기(210)가 서로 동기하여 제어가 이루어지도록 할 필요가 있다.
만약 동기가 이루어지지 않는다면 각 제어기는 개별적으로 PWM(Pulse Width Modulation)을 이용하여 컨버터를 운전하게 되며, 이 경우 전력 변환 모듈(130)마다 컨버터의 운전 시점이 달라 고조파 순환 전류가 발생하게 된다.
따라서, 본 발명에서는 이와 같은 제어기 사이의 동기를 맞추기 위해 도 3에 도시된 것과 같은 데이터 프레임을 마스터 제어기(210)의 FPGA(214)에서 슬레이브 제어기(220)의 FPGA(224)로 전송하여 제어 샘플링의 동기를 맞춘다.
도 3을 참조하면, 링 구조 직렬 통신 방식에 따라 전송되는 제어 신호는 다음과 같은 데이터 프레임 구조를 가진다.
한 사이클(cycle) 내에서 우선 마스터 동기(MS, Master Synchronization) 데이터가 배치되고, 다음으로 슬레이브 제어기 순서대로 각 슬레이브 제어기의 제어 동작에 관한 슬레이브 데이터(Slave Data #1...n)가 순차 배치되며, 마지막으로 CRC(Cyclic Redundancy Checking) 데이터가 배치된다.
즉, 마스터 제어기(210)에서 제일 먼저 마스터 동기(MS) 데이터를 보낸 후에 각각의 슬레이브 데이터를 제1 슬레이브 제어기(220a)부터 제n 슬레이브 제어기(220n)에 관한 것까지 전송한다. 그리고 마지막으로 CRC 데이터를 전송하여 통신선(230)을 따라 전송된 데이터 내에 에러가 있는지 확인하도록 한다.
마스터 제어기(210)에서 매번의 제어 주기마다 반복적으로 마스터 동기(MS) 신호를 전송함으로써, 이를 슬레이브 제어기(220)에서 수신하면 CPU에서 인터럽트를 발생하여 컨버터 운전에 관한 PWM의 캐리어 신호를 생성한다.
그리고 각 슬레이브 제어기(220)의 동작을 제어하는 슬레이브 데이터는 유효전력 지령, 무효전력 지령, 제어 시작/정지, 직류링크 전압 지령 등 중 어느 하나 이상을 포함한다.
다시 도 2를 참조하여 마스터 제어기(210)의 구성에 대해 살펴보면 다음과 같다.
CPU(212)는 마스터 제어기(210)의 전체 동작을 제어한다. 예를 들어, 마스터 제어기(210)의 제어 대상이 되는 각 슬레이브 제어기(220)에 대해 동기를 맞추기 위한 PWM의 캐리어 신호를 생성할 수 있다. 그리고 CPU(212)에서의 PWM 캐리어 신호에 따라 마스터 동기 데이터를 생성하고, 각 슬레이브 제어기(220)의 동작을 제어하는 슬레이브 데이터를 생성한다. 추가적으로 전송되는 데이터들의 에러 유무를 확인하기 위한 CRC 데이터도 생성할 수 있다.
FPGA(214)는 CPU(212)에서 생성된 데이터들에 대하여 도 3에 예시된 것과 같은 순서로 재배치하여 원하는 제어 신호의 데이터 프레임을 제작한다
송신부(216)는 FPGA(214)에서 제작된 데이터 프레임에 따른 제어 신호를 직렬 통신 방식으로 제1 슬레이브 제어기(220a)로 전송한다.
수신부(218)는 제n 슬레이브 제어기(220n)에서 전송된 신호를 수신한다.
제k 슬레이브 제어기의 구성에 대해 살펴보면 다음과 같다. 여기서, 1≤k≤n이다. 각 슬레이브 제어기(220)의 내부 구성요소는 동일한 바, 제1 슬레이브 제어기(220a) 내부의 구성요소를 기준으로 설명하기로 한다.
수신부(228)는 제(k-1) 슬레이브 제어기에서 전송된 신호를 수신한다. 만약 k가 1인 경우에는 마스터 제어기(210)에서 전송된 신호를 수신한다.
FPGA(224)는 수신부(228)를 통해 수신된 신호를 처리하고, 매 제어 주기마다 반복적으로 전송되는 마스터 동기 데이터를 감지하면 CPU(222)에 인터럽트를 발생시킨다.
CPU(222)는 인터럽트가 발생되면 제k 슬레이브 제어기의 제어 대상이 되는 제k 전력 변환 모듈의 제어를 위한 PWM의 캐리어 신호를 생성한다. 또한, CPU(222)는 FPGA(224)에서 처리된 데이터 중에서 제k 슬레이브 제어기에 상응하는 슬레이브 데이터(제k 슬레이브 데이터(SD#k))를 독출하고, 이를 해석하여 제k 전력 변환 모듈에 대한 슬레이브 제어 신호를 생성한다.
송신부(226)는 제(k-1) 슬레이브 제어기에서 전송된 신호를 제(k+1) 슬레이브 제어기로 전송한다. 만약 k가 n인 경우에는 마스터 제어기(210)로 전송한다.
도 4를 참조하면, 마스터 제어기(210) 혹은 슬레이브 제어기(220)에 포함되는 FPGA(214, 224)의 구현 예시가 도시되어 있다. 도 4에서는 FPGA의 참조번호를 '300'으로 한다.
FPGA(300)는 직렬/병렬 변환부(Serial To Parallel)(310), 통신 데이터 처리 코어(Communication Data Processing Core)(330), 동기 신호 검출부(Synch Signal Detector)(340), 병렬/직렬 변환부(Parallel To Serial)(320)를 포함한다. 필요에 따라 스위칭부(350)를 더 포함할 수 있다.
FPGA(300)의 각 구성요소들은 데이터 버스(DATA BUS), 어드레스 버스(ADDRESS BUS), 컨트롤 버스(CONTROL BUS)로 연결되어 있어 데이터 정보, 어드레스 정보, 컨트롤 정보로 구분되는 병렬 데이터 타입의 신호가 전송된다. 따라서, 직렬/병렬 변환부(310)는 제어기의 수신부에서 직렬 통신 방식으로 수신한 제어 신호를 직렬 데이터 타입에서 병렬 데이터 타입으로 변환한다. 병렬 데이터 타입으로 변환된 신호는 다시 병렬/직렬 변환부(320)로 전달되고, 직렬 데이터 타입으로 변환되어 송신부로 전달될 수 있다.
또한, 직렬/병렬 변환부(310)에서 병렬 데이터 타입으로 변환된 신호는 통신 데이터 처리 코어(330)로 전송된다. 통신 데이터 처리 코어(330)에서는 데이터 버스를 통해 전달된 데이터 정보를 소정의 데이터 처리 방식으로 처리하여 동기 신호 검출부(340)로 전송한다. 여기서, 데이터 처리 방식은 도 3에 예시된 데이터 프레임을 해석하고, 마스터 동기 데이터 및 각 슬레이브 데이터, 필요에 따라서는 CRC 데이터까지도 분리 독출하도록 하는 것을 의미한다.
동기 신호 검출부(340)는 통신 데이터 처리 코어(330)에서 처리된 데이터 정보 중에서 마스터 동기(MS) 데이터를 검출하여 동기 신호(Synch Signal)를 발생시킨다. 즉, 이 동기 신호가 CPU에서 인터럽트를 발생시키게 된다.
또한, 통신 데이터 처리 코어(330)에서 처리된 데이터 정보는 CPU로 전달되어 슬레이브 제어기(220)의 경우 상응하는 슬레이브 데이터가 독출되고, 슬레이드 데이터에 따른 제어 동작이 수행되도록 하는 슬레이브 제어 신호가 CPU에서 생성된다.
또한, 본 실시예에 따른 FPGA(300)에는 수신부와 직렬/병렬 변환부(310) 사이 및 송신부와 병렬/직렬 변환부(320) 사이에 스위칭부(350)가 배치될 수 있다. CPU에서 FPGA(300)로 제어 신호를 설정한 경우, 특정 제어기에 대해서는 통신 데이터 처리 코어(330)에서 바이패스 신호(Bypass Signal)를 온오프(ON/OFF) 함으로써 스위칭부(350)를 온오프하여 링 구조의 통신선(230)을 따라 전달되는 제어 신호가 바이패스되도록 할 수도 있다. 이로 인해 1가닥 통신이 가능하게 되며, 이는 2가닥 통신인 CAN(Controlled Area Network) 통신과 비교할 때 1/2로 통신선 가닥수를 절감할 수 있게 되는 효과가 있다.
상기에서는 본 발명의 실시예를 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 에너지 저장 시스템용 전력 변환 장치 110; 계통
120: 에너지 저장 시스템 112: 변압기
130a, 130b, 130n: 전력 변환 모듈 132: 필터부
134: 계통측 컨버터 200: 제어기
210: 마스터 제어기 220a, 220b, 220n: 슬레이브 제어기
212, 222: CPU 214, 224: FPGA
216, 226: 송신부 218, 228: 수신부
230: 통신선 300: FPGA
310: 직렬/병렬 변환부 320: 병렬/직렬 변환부
330: 통신 데이터 처리 코어 340: 동기 신호 검출부
350: 스위칭부

Claims (7)

  1. 에너지 저장 시스템과 계통 사이에 복수의 전력 변환 모듈이 병렬 연결된 에너지 저장 시스템용 전력 변환 장치의 제어기에 있어서,
    상기 복수의 전력 변환 모듈 각각의 동작을 제어하는 복수의 슬레이브 제어기; 및
    상기 복수의 슬레이브 제어기의 제어 동작을 제어하는 마스터 제어기를 포함하되,
    상기 마스터 제어기와 상기 복수의 슬레이브 제어기는 링 구조의 직렬 통신 방식으로 통신선이 연결된 에너지 저장 시스템용 전력 변환 장치의 제어기.
  2. 제1항에 있어서,
    상기 통신선이 상기 마스터 제어기와 제1 슬레이브 제어기, 제k 슬레이브 제어기와 제(k+1) 슬레이브 제어기, 제n 슬레이브 제어기와 상기 마스터 제어기 사이에 직렬 연결되며, 1≤k≤(n-1)인 에너지 저장 시스템용 전력 변환 장치의 제어기.
  3. 제1항에 있어서,
    상기 마스터 제어기는 상기 복수의 슬레이브 제어기의 PWM 캐리어 신호를 동기화시키는 마스터 동기 데이터 및 상기 복수의 슬레이브 제어기 각각의 동작을 제어하는 슬레이브 데이터를 포함하는 제어 신호를 상기 통신선을 통해 전송하는 에너지 저장 시스템용 전력 변환 장치의 제어기.
  4. 제3항에 있어서,
    상기 제어 신호는 매 제어 주기마다 상기 마스터 동기 데이터를 반복적으로 포함하는 직렬 데이터 타입의 데이터 프레임으로 이루어진 에너지 저장 시스템용 전력 변환 장치의 제어기.
  5. 제1항에 있어서,
    제k 슬레이브 제어기는(1≤k≤n),
    k가 1인 경우에는 상기 마스터 제어기에서, k가 1이 아닌 경우에는 제(k-1) 슬레이브 제어기에서 전송된 신호를 수신하는 수신부;
    상기 수신부를 통해 수신된 신호를 처리하고, 매 제어 주기마다 반복적으로 전송되는 마스터 동기 데이터를 감지하면 동기 신호를 발생시키는 FPGA(Field Programmable Gate Array);
    상기 동기 신호에 의해 인터럽트가 발생되면 제k 전력 변환 모듈의 제어를 위한 PWM 캐리어 신호를 생성하고, 상기 FPGA에서 처리된 데이터 중 상기 제k 슬레이브 제어기에 상응하는 순서에 배치된 슬레이브 데이터를 독출하여 상기 제k 전력 변환 모듈에 대한 슬레이브 제어 신호를 생성하는 CPU; 및
    상기 수신부에서 수신한 신호를 k가 n인 경우에는 상기 마스터 제어기로, k가 n이 아닌 경우에는 제(k+1) 슬레이브 제어기로 전송하는 송신부를 포함하는 에너지 저장 시스템용 전력 변환 장치의 제어기.
  6. 제5항에 있어서,
    상기 FPGA는,
    상기 수신부에서 수신한 직렬 데이터 타입의 상기 신호를 병렬 데이터 타입으로 변환하는 직렬/병렬 변환부와;
    상기 직렬/병렬 변환부에서 전송된 병렬 데이터 타입의 신호를 직렬 데이터 타입으로 변환하여 상기 송신부로 보내는 병렬/직렬 변환부와;
    상기 직렬/병렬 변환부에서 전송된 병렬 데이터 타입의 신호를 소정의 데이터 처리 방식으로 처리하여 마스터 동기 데이터 및 복수의 슬레이브 데이터로 분리하는 통신 데이터 처리 코어와;
    상기 통신 데이터 처리 코어에서 처리된 데이터 중 마스터 동기 데이터를 검출하여 상기 동기 신호를 발생시키는 동기 신호 검출부를 포함하는 에너지 저장 시스템용 전력 변환 장치의 제어기.
  7. 제6항에 있어서,
    상기 FPGA는,
    상기 수신부와 상기 직렬/병렬 변환부 사이 및 상기 송신부와 상기 병렬/직렬 변환부 사이에 배치되고, 상기 CPU에서의 제어에 따른 상기 통신 데이터 처리 코어에서의 바이패스 신호에 따라 온오프(ON/OFF)가 제어되어 상기 신호를 바이패스하는 것이 가능하도록 하는 스위칭부를 더 포함하는 에너지 저장 시스템용 전력 변환 장치의 제어기.
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