KR20140043649A - 유기 반도체 박막의 제조 방법 - Google Patents

유기 반도체 박막의 제조 방법 Download PDF

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Abstract

한 실시예에 따른 유기 반도체 박막의 제조 방법은, 기판 위에 유기 반도체 용액을 도포하는 단계, 그리고 상기 유기 반도체 용액에 전단 응력이 생기는 방향으로 상기 유기 반도체 용액을 전단하여 유기 반도체 박막을 형성하는 단계를 포함한다. 상기 유기 반도체 박막의 형성 단계는 상기 유기 반도체 용액을 전단하는 전단 속도를 조절함으로써 상기 유기 반도체 박막의 분자간 거리를 제어한다.

Description

유기 반도체 박막의 제조 방법 {METHOD OF MANUFACTURING ORGANIC SEMICONDUCTOR FILM}
유기 박막의 제조 방법에 관한 것으로서, 더욱 상세하게는, 유기 반도체 박막의 제조 방법에 관한 것이다.
유기 반도체 박막은 유기 박막 트랜지스터 등의 채널층으로서 사용되며 스핀 코팅(spin-coating), 드롭 캐스팅(drop-casting), 바 코팅(bar coating), 딥 코팅(dip-coating) 등의 방법으로 형성될 수 있다. 최근에는 존 캐스팅(zone-casting)이나 잉크젯 인쇄(ink-jet printing) 방법 등을 이용하여 박막 트랜지스터의 원하는 위치에 유기 반도체 박막을 형성하기도 한다.
그러나 이러한 방법으로는 원하는 정도의 전기적 특성을 가지는 유기 반도체 박막을 제조하는 데 어려움이 있다.
유기 반도체 박막의 전기적 특성을 개선하고자 한다.
한 실시예에 따른 유기 반도체 박막의 제조 방법은, 기판 위에 유기 반도체 용액을 도포하는 단계, 그리고 상기 유기 반도체 용액에 빠른 증발 속도와 실질적으로 일정한 속도를 낼 수 있는 방향으로 상기 유기 반도체 용액을 전단하여 유기 반도체 박막을 형성하는 단계를 포함하며, 상기 유기 반도체 박막의 형성 단계는 상기 유기 반도체 용액을 전단하는 전단 속도와 기판의 온도를 를 조절함으로써 상기 유기 반도체 박막의 분자간 거리를 제어한다.
상기 전단 속도는 상기 유기 반도체 박막의 분자간 거리를 줄이는 방향으로 조절될 수 있다.
상기 전단 속도는 약 0.01 mm/s 내지 약 25 mm/s일 수 있다.
상기 제조 방법은 온도가 일정하게 유지되는 열판 위에 상기 기판을 탑재하는 단계를 더 포함할 수 있다.
상기 열판의 온도는 25 ℃ 내지 250 ℃ 범위일 수 있다.
상기 유기 반도체 박막의 형성 단계는 상기 기판에 대하여 기울어지게 하는 전단판을 상기 유기 반도체 용액과 접촉시키는 단계, 그리고 상기 전단판을 상기 기판 면과 평행하게 이동시키는 단계를 포함할 수 있다.
상기 기판은 규소(silicon), 사파이어(sapphire), 유리(glass), 석영(quartz), 플라스틱(plastic), 종이, 금속(metal) 중 적어도 하나를 포함할 수 있다.
상기 기판은 규소를 포함하는 웨이퍼, 그리고 상기 웨이퍼 위에 위치하는 열산화막을 포함할 수 있다.
상기 전단판은 규소(silicon), 사파이어(sapphire), 유리(glass), 석영(quartz), 금속(metal) 중 적어도 하나를 포함할 수 있다.
상기 전단판은 규소를 포함하는 웨이퍼, 그리고 상기 웨이퍼 위에 위치하는 열산화막을 포함할 수 있다.
상기 유기 반도체 용액은 유기 반도체 물질과 용매를 포함하며, 상기 유기 반도체 물질은 π-공액 구조로 이루어진 단분자 또는 고분자 형태의 반도체 물질을 포함할 수 있다.
상기 유기 반도체 물질은 용해성 에이신(acene) 유도체(derivative), 테트라벤조포피린(tetrabenzoporphyrin), 용해성 올리고(oligo) 및 폴리 페닐렌비닐렌(phenylenevinylene), 용해성 올리고 및 폴리 티닐렌비닐렌(thienylenevinylene), 용해성 올리고 및 폴리 플루오렌(fluorene), 올리고 및 폴리티오펜(polythiophene), 올리고 및 폴리티에노티오펜(polythienothiophene), 올리고 및 폴리아릴아민(polyarylamine), 용해성 프탈로시아닌(phthalocyanine) 유도체, 용해성 금속화 프탈로시아닌(metallo phthalocyanine) 유도체, 용해성 페릴렌디카르복실산 디이미드(perylene dicarboxylic diimide, PTCDI) 유도체, 용해성 나프탈렌디카르복실산 디이미드(naphthalene dicarboxylic diimide, NTCDI) 유도체, 페릴렌(perylene), 코로넨(coronene), 폴리(3-헥실티오펜)(poly(3-hexylthiophene, P3HT), 트리이소프로필실릴에티닐펜타센(triisopropylsilylethynyl pentacene, TIPS-pentacene) 또는 이들의 유도체 중 적어도 하나를 포함할 수 있다.
상기 용매는 클로로벤젠(chlorobenzene), 클로로포름(chloroform), 톨루엔(toluene), 벤젠(benzene), THF(tetrahydrofuran), 사염화탄소(CCl4), 염화메틸렌(methylenechloride) 및 아세트산에틸(ethylacetate) 중 적어도 하나를 포함할 수 있다.
상기 유기 반도체 물질은 TIPS-펜타센[6,13-bis(triisopropylsilylethynyl) pentacene]을 포함하고 상기 용매는 톨루엔을 포함할 수 있다.
상기 전단 속도는 약 0.4 mm/s 내지 8.0 mm/s일 수 있다.
상기 용매는 휘발성 용매를 포함할 수 있다.
이와 같이 함으로써 유기 반도체 박막의 전기적 특성을 개선할 수 있다.
도 1은 한 실시예에 따른 유기 반도체 박막의 제조 방법을 설명하기 위한 개략적인 단면도이다.
도 2는 한 실시예에 따른 유기 반도체의 화학식을 도시한 도면이다.
도 3은 실험예에 따른 유기 반도체 박막의 제조 방법에 사용되는 전단 장치(shearing devie)를 도시한 개략도이다.
도 4는 실험예에 따른 유기 반도체 박막의 제조 방법에 사용된 기판의 개략적인 단면도이다.
도 5는 실험예에 따른 유기 반도체 박막의 제조 방법에 사용된 전단판의 개략적인 단면도이다.
도 6은 도 3의 VI 부분을 확대하여 도시한 확대도이다.
도 7은 실험예에 따라 제조한 TIPS-펜타센 박막을 광학 현미경 및 직교 편광 광학 현미경으로 촬영한 사진이다.
도 8 내지 도 12는 실험예에 따라 제조한 TIPS-펜타센 박막을 직교 편광 광학 현미경으로 촬영한 사진이다.
도 13은 비교예와 실험예에 따른 TIPS-펜타센 박막의 GIXD(Grazing incidence X-ray diffraction) 패턴을 나타낸 사진이다.
도 14는 증발법으로 형성한 비교예의 TIPS-펜타센 박막의 분자 적층 구조를 도시한 개략도이다.
도 15는 약 8 mm/s의 전단 속도로 전단 처리하여 형성한 TIPS-펜타센 박막의 분자 적층 구조를 도시한 개략도이다.
도 16은 약 8 mm/s의 전단 속도로 전단 처리하여 형성한 TIPS-펜타센 박막의 분자 적층 구조를 도시한 개략도이다.
도17은 전단 처리로 형성한 TIPS-펜타센 박막에서 (101) d-간격과 (010) d-간격을 전단 속도의 함수로 보여 주는 그래프이다.
도 18은 한 실시예에 따른 유기 박막 트랜지스터의 개략적인 단면도이다.
도 19는 도 18과 같은 구조를 가지는 유기 박막 트랜지스터의 전기적 특성을 나타낸 표이다.
도 20은 도 18과 같은 구조를 가지는 유기 박막 트랜지스터의 소스-드레인 전류(IDS) 및 그 제곱근을 게이트 전압(VG)의 함수로 측정한 그래프이다.
첨부한 도면을 참고로 하여 본 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 실시예에 대하여 상세히 설명한다. 실시예는 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 것에 한정되지 않는다. 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계 없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 도면 부호를 붙였다.
먼저, 도 1 및 도 2를 참고하여 한 실시예에 따른 유기 반도체 박막의 제조 방법에 상세하게 설명한다.
도 1은 한 실시예에 따른 유기 반도체 박막의 제조 방법을 설명하기 위한 개략적인 단면도이고, 도 2는 한 실시예에 따른 유기 반도체의 화학식을 도시한 도면이다.
도 1을 참고하면, 본 실시예에 따른 유기 반도체 박막의 제조 방법에서는 먼저 열판(hot plate)(110) 위에 기판(120)을 올려 놓는다. 기판(120)은 규소(silicon), 사파이어(sapphire), 유리(glass), 석영(quartz), 금속(metal), 고분자 필름(polymer film) 등 고체 중 어느 하나 이상을 포함할 수 있다. 열판(110)의 온도는 약 25 ℃ 내지 약 250℃ 사이일 수 있으며, 그 위에 탑재된 기판(120) 또한 동일한 온도를 유지할 수 있는데, 이 온도는 기판(120)의 상부에 도포될 층의 재료에 따라 달라질 수 있다. 기판(120)은 열판(110)에 고정될 수 있다.
다음, 기판(120)의 적어도 일부 위에 유기 반도체 물질과 용매를 포함하는 유기 반도체 용액(130)을 도포한다.
유기 반도체 물질은 π-공액 구조로 이루어진 용해성 올리고(oligo) 또는 폴리머(polymer) 반도체 물질을 하나 이상 포함할 수 있다. 프탈로시아닌(phthalocyanine)과 같은 거대 π-공액 구조의 경우에는, 단분자 반도체가 사용될 수 있다. 이러한 π-공액 구조의 단분자 또는 고분자 반도체 물질의 예로는 용해성 에이신(acene) 유도체(derivative), 테트라벤조포피린(tetrabenzoporphyrin), 용해성 올리고(oligo) 및 폴리 페닐렌비닐렌(phenylenevinylene), 용해성 올리고 및 폴리 티닐렌비닐렌(thienylenevinylene), 용해성 올리고 및 폴리 플루오렌(fluorene), 올리고 및 폴리티오펜(polythiophene), 올리고 및 폴리티에노티오펜(polythienothiophene), 올리고 및 폴리아릴아민(polyarylamine), 용해성 프탈로시아닌(phthalocyanine) 유도체, 용해성 금속화 프탈로시아닌(metallo phthalocyanine) 유도체, 용해성 페릴렌디카르복실산 디이미드(perylene dicarboxylic diimide, PTCDI) 유도체, 용해성 나프탈렌디카르복실산 디이미드(naphthalene dicarboxylic diimide, NTCDI) 유도체, 페릴렌(perylene), 코로넨(coronene), 폴리(3-헥실티오펜)(poly(3-hexylthiophene, P3HT), 트리이소프로필실릴에티닐펜타센(triisopropylsilylethynyl pentacene, TIPS-pentacene) 및 이들의 유도체를 들 수 있다. 도 2는 유기 반도체 물질의 예로 TIPS-펜타센[6,13-bis(triisopropylsilylethynyl) pentacene](TIPS-pentacene)을 보여주고 있다.
용매는 해당 유기 반도체 물질이 용해될 수 있는 유기 용매를 포함할 수 있다. 그 예로는 클로로벤젠(chlorobenzene), 클로로포름(chloroform), 톨루엔(toluene), 벤젠(benzene), THF(tetrahydrofuran), 사염화탄소(CCl4), 염화메틸렌(methylenechloride) 및 아세트산에틸(ethylacetate)을 들 수 있으며, 용매는 이들 중 어느 하나 이상을 포함할 수 있다. 용매는 또한 소정의 온도에서 증발하는 휘발성 용매일 수 있다.
유기 반도체 용액(130)은 상대적으로 약한 용액일 수 있는데, 예를 들면, 유기 반도체 용액(130)의 농도가 약 0.1 내지 약 25 mg/ml일 수 있다.
이어, 전단판(shearing plate)(200)을 기판(120) 위에 위치시켜 유기 반도체 용액(130)을 덮으며, 이에 따라 전단판(200) 아랫면의 적어도 일부가 유기 반도체 용액(130)과 접촉한다. 이때 전단판(200)은 기판(120)과 경사지게 배치할 수 있다. 예를 들면, 기판(120)은 수평면에 실질적으로 평행하게 배치하고, 전단판(200)은 수평면에 대하여 기울어지게 배치할 수 있다. 전단판(200)은 규소(silicon), 사파이어(sapphire), 유리(glass), 석영(quartz), 금속(metal), 고분자 필름 등 고체 중 어느 하나 이상을 포함할 수 있다.
그런 다음, 소정의 방향(210)과 소정의 속도로 전단판(200)을 이동시켜 유기 반도체 용액(130)을 노출시킴으로써 유기 반도체 박막(140)을 형성한다.
여기에서 소정의 방향(210)은 속도 또는 전단 응력(shearing stress)이 생기는 여러 방향 중 하나일 수 있으며, 기판(120)의 윗면에 평행할 수 있다.
여기에서 소정의 속도는 유기 반도체 박막(140)의 분자간 거리가 원하는 정도가 되도록 하는 속도로서 약 0.01 mm/s 내지 약 25 mm/s일 수 있는데, 이는 물질에 따라 달라질 수 있다. 다시 말하면, 전단판(200)의 이동 속도에 따라 유기 반도체 박막(140)의 분자간 거리가 달라질 수 있으며, 이에 따라 전단판(200)의 이동 속도를 조절함으로써 유기 반도체 박막(140)의 분자간 거리를 제어할 수 있다. 예를 들어, 전단판(200)의 이동 속도가 특정한 값이 되면, 이동 속도가 다른 값인 경우보다 유기 반도체 박막(140)의 분자간 거리가 짧아질 수 있다. 또한 전단판(200)의 이동 속도가 특정한 값이 되면, 유기 반도체 박막(140)의 전계 효과 이동도(field effect mobility)가 높아져서 전기적인 특성이 개선될 수 있다.
예를 들어, TIPS-펜타센의 경우에는 전단판(200)의 이동 속도가 약 2.8 mm/s일 때 π-π 적층 거리(stacking distance)가 통상의 값인 약 3.33 Å에서 약 3.08 Å으로 줄어든다.
그러면, 도 3 내지 도 6을 참고하여 실험예에 따른 유기 반도체 박막의 제조 방법에 대하여 상세하게 설명한다.
도 3은 실험예에 따른 유기 반도체 박막의 제조 방법에 사용되는 전단 장치(shearing devie)를 도시한 개략도이고, 도 4는 실험예에 따른 유기 반도체 박막의 제조 방법에 사용된 기판의 개략적인 단면도이고, 도 5는 실험예에 따른 유기 반도체 박막의 제조 방법에 사용된 전단판의 개략적인 단면도이며, 도 6은 도 3의 VI 부분을 확대하여 도시한 확대도이다.
도 3을 참고하면, 실험예에 사용되는 전단 장치(300)는 스테이지(310), 한 쌍의 기둥(320), 수평 막대(330), 이동 부재(340), 회전 부재(350), 모터(360), 진공관(370) 및 전단판 또는 전단 블레이드(shearing blade)(380) 등을 포함한다.
스테이지(310)는 기판 등을 올려 놓을 수 있는 평평한 윗면을 가지며, 윗면에 탑재된 기판 등을 가열할 수 있는 가열 부재(도시하지 않음)를 포함할 수 있다.
한 쌍의 기둥(320)은 스테이지(310)의 양 옆에 위치하며, 그 사이에는 수평 막대(330)가 연결되어 있다. 수평 막대(330)에는 수평 막대(330)를 따라 수평 방향으로 이동할 수 있는 이동 부재(340)가 결합되어 있다. 이동 부재(340)에는 수평 막대(330)에 실질적으로 수직이며 스테이지(310)의 윗면에 실질적으로 평행한 축을 중심으로 회전할 수 있는 회전 부재(350)가 결합되어 있다. 전단판(380)는 진공 펌프와 연결되어 있는 진공관(370)에 의하여 회전 부재(350)에 결합되어 있다.
이러한 전단 장치(300)의 스테이지(310) 위에 열판(410)을 올려 놓고 그 위에 기판(420)을 고정한 후 그 위에 유기 반도체 용액(430)을 도포하였다.
도 4를 참고하면, 기판(420)은 고농도로 도핑된 n형 규소 웨이퍼(비저항 약 0.005 Ωcm 미만)(422) 위에 약 300 nm 두께의 규소 열산화막(424)이 형성되어 있는 구조이다. 열산화막(424)의 단위 면적당 정전 용량(Cox)은 약 10 nF/cm2 였다.
기판(420)을 열판(410)에 고정하기 전에 강산 용액(highly oxidative solution)인 피라나(Piranha) 용액(70/30 vol./vol. H2SO4/H2O2)으로 약 25 분 동안 세정하였다. 이어 기판(420)에 유기 반도체 용액(430)이 잘 부착되도록 하고 표면 전하 트랩(surface charge trap)을 줄이기 위하여 기판(420)을 PTS(phenyltrichlorosilane)로 처리하였다. PTS 처리는 세정한 기판(420)을 약 3 wt%의 PTS 톨루엔 용액에 담근 후 약 90 ℃의 온도로 약 15 시간 동안 가열하였다. PTS 용액에서 기판(420)을 꺼낸 후에 톨루엔에서 약 2분 동안 초음파 처리(sonication)하였다. 그런 다음, 기판(420)을 스펀지 조각(sponge tip)으로 부드럽게 닦고 톨루엔, 아세톤(acetone) 및 이소프로판올(isopropnal)로 헹구었다. PTS 처리된 기판(420) 표면의 물 접촉각(water contact angle)은 약 72도 내지 약 74도였고, 표면의 일반 거칠기(typical roughness), 즉 거칠기의 평균제곱근(root mean square)은 약 0.3 nm 내지 약 0.5 nm였다.
도 5를 참고하면, 전단판(380)으로는 약 300 nm의 열산화막(384)이 표면에 형성되어 있는 규소 웨이퍼(382)를 사용하였다. 유기 반도체 용액(430)이 전단판(380)에 적층되지 않도록 전단판(380)을 단층(monolayer) OTS(octadecyltrichlorosilane)로 처리하였다. OTS 처리된 전단판(380) 표면의 물 접촉각은 약 102 도 내지 약 104 도였다. 표면 거칠기의 평균평방근(root mean square)은 약 0.2 nm 내지 약 0.5 nm였다.
유기 반도체 용액(430)은 유기 반도체 물질인 TIPS-펜타센을 톨루엔에 용해한 것으로서 농도는 약 8 mg/ml였다. TIPS-펜타센은 3M사에서 구입하였고 정제(purification)하지 않고 그대로 사용하였다.
기판(420)이 열판(410) 위에 탑재되어 있는 동안 열판(410)의 온도는 약 90 ℃를 유지하였다.
유기 반도체 용액(430)을 도포한 후에, 전단판(380)을 하강시켜 유기 반도체 용액(430)과 접촉시켰다. 이때 기판(420)은 수평면과 실질적으로 평행하게 유지하고, 전단판(380)은 수평면과 약 8도의 각도(θ)로 기울어지도록 하였다. 전단판(380) 하단과 기판(420)의 윗면 사이의 거리(d)는 약 100 μm로 고정하였다.
이 상태에서 모터(360)를 사용하여 다양한 속도로 전단판(380)을 수평으로 이동시킴으로써 유기 반도체 박막(440)을 형성하였다.
도 6을 참고하면, 전단판(380)과 접촉했다 떨어진 유기 반도체 용액(430)의 표면에서 분자들이 증발한다. 증발면의 온도(TLow)가 열판(410)과 접촉하고 있는 바닥면의 온도(THigh)보다 낮으므로, 유기 반도체 용액(430)의 분자들이 증발면을 향하여 이동하면서 냉각 및 결정화되어 유기 반도체 박막(440)이 형성된다.
이렇게 형성된 유기 반도체 박막(440)을 포함하는 기판(420)을 약 90 ℃의 온도에서 약 2 분 내지 약 3 분 동안 열판(410) 위에 두어 남은 용매를 증발시켰다.
이와 같이 형성한 유기 반도체 박막(440)을 광학 현미경 및 직교 편광 광학 현미경(cross polarized optical microscope)(제품명 Leica DM4000M)으로 관찰하였다. 이에 대하여 도 7 내지 도 12를 참고하여 상세하게 설명한다.
도 7은 실험예에 따라 제조한 TIPS-펜타센 박막을 광학 현미경 및 직교 편광 광학 현미경으로 촬영한 사진이고, 도 8 내지 도 12는 실험예에 따라 제조한 TIPS-펜타센 박막을 직교 편광 광학 현미경으로 촬영한 사진이다.
도 7의 (A), (D), (G), (J), (M)은 전단 속도가 각각 약 0.4 mm/s, 약 1.6 mm/s, 약 2.8 mm/s, 약 4 mm/s, 약 8 mm/s일 때 형성된 TIPS-펜타센 박막(440)의 광학 현미경 사진이다. 도 7의 (B), (E), (H), (K), (N)은 TIPS-펜타센 박막(440)의 직교 편광 광학 현미경 사진으로서, 각각 (A), (D), (G), (J), (M)과 동일한 영역을 촬영한 것이다. 도 7의 (C), (F), (I), (L) and (O)는 각각 (A), (D), (G), (J), (M)와 동일한 영역의 직교 편광 광학 현미경 사진으로서, 샘플을 돌려 촬영한 것이다.
도 7의 사진에서 흰 색 화살표는 전단 방향을 나타낸 것이고, 흰색 막대(scale bar)는 약 1 mm의 길이를 나타낸다. 도 7에서 어두운 영역은 빛의 편광 방향을 따라 배열된 도메인에 기인한 것이다.
도 8, 도 9, 도 10, 도 11 및 도 12는 전단 속도가 각각 약 0.4 mm/s, 약 1.6 mm/s, 약 2.8 mm/s, 약 4 mm/s, 약 8 mm/s일 때 형성된 TIPS-펜타센 박막(440)의 직교 편광 광학 현미경 사진이다. 도 8 내지 도 12의 사진에서 흰 색 화살표는 전단 방향을 나타낸 것이고, 흰색 막대는 약 200 μm의 길이를 나타낸다. 도 7에서 어두운 영역은 빛의 편광 방향을 따라 배열된 결정 영역에 기인한 것이다.
도 7 내지 도 12에서 알 수 있듯이, 전단 속도에 따라 TIPS-펜타센 박막(440)의 내부 구조가 다르다.
도 8을 참고하면, 전단 속도가 약 0.4 mm/s일 때에는, 전단 방향에 평행한 방향으로 긴 도메인들이 나타난다. 도메인의 길이는 길게는 약 1 cm 정도까지이고, 도메인의 폭은 mm 단위이다. 도 9를 참고하면, 전단 속도가 약 1.6 mm/s가 되면, 도메인이 좁고 짧아지며, 이러한 경향은 도 10에 도시한 것처럼 전단 속도가 약 2.8 mm/s일 때까지 나타난다. 도 11을 참고하면, 전단 속도가 약 4 mm/s가 되면, 결정을 가로지는(transcrystalline) 혜성 모양의 형태를 관찰할 수 있는데, 이 형태의 폭은 수백 μm이고 길이는 수 mm가 된다. 도 12를 참고하면, 전단 속도가 약 8 mm/s일 때, 등방성의 구정상(球晶狀, spherulitic) 박막이 나타난다. 이러한 구조에서는 전단 방향과 관련된 방향성이 사라진다.
이와 같이 전단 속도에 따라 유기 반도체 박막(440)의 방향성과 도메인 크기가 달라질 뿐 아니라, 분자 적층 구조 또한 달라질 수 있다. 유기 반도체 박막(440)의 방향성과 분자 적층 구조를 관찰하기 위하여 GIXD(Grazing incidence X-ray diffraction) 실험을 실시하였으며, 그 결과를 도 13에 도시하였다.
도 13은 비교예와 실험예에 따른 TIPS-펜타센 박막의 GIXD(Grazing incidence X-ray diffraction) 패턴을 나타낸 사진이다.
도 13의 a는 비교예에 따른 TIPS-펜타센 박막의 GIXD 패턴을 보여 주는 대표적인 사진이다. 도 13의 (B), (D), (F), (H), and (J)는 전단 속도가 각각 약 0.4 mm/s, 약 1.6 mm/s, 약 2.8 mm/s, 약 4 mm/s, 약 8 mm/s일 때 형성된 TIPS-펜타센 박막(440)의 GIXD 패턴으로서, (101) d-간격(d-spacing)을 계산하는 데 사용된 (101) 브래그 피크(Bragg peak)의 변화를 보여주고 있다. 도 13의 (C), (E), (G), (I), and (K)는 전단 속도가 각각 약 0.4 mm/s, 약 1.6 mm/s, 약 2.8 mm/s, 약 4 mm/s, 약 8 mm/s일 때 형성된 TIPS-펜타센 박막(440)의 GIXD 패턴으로서, (010) d-간격(d-spacing)을 계산하는 데 사용된 (010) 브래그 피크의 변화를 보여주고 있다. 여기에서, GIXD는 Stanford Synchrotron Radiation Lightsource에서 수행하였다.
도 13에서 알 수 있듯이, 전단 속도가 커짐에 따라, (101) 브래그 피크는 더 높은 역격자 거리(reciprocal spacing) Qxy로 천이하고, (010) 브래그 피크는 더 낮은 역격자 거리(reciprocal spacing) Qxy로 천이한다. 여기에서 Qxy와 Qz 성분은 각각 기판(420)에 평행한 산란 벡터(scattering vector)와 수직인 산란 벡터이다. 도 13에서 세로 점선은 응력을 받지 않는(unstrained) 피크 지점에 위치한다.
또한, 전단 속도가 약 2.8 mm/s일 때 가장 우수한 결정성이 나타난다는 것을 도 13에서 알 수 있다.
도 13에 도시한 GIXD 패턴을 기반으로 분자 적층 구조를 계산한 결과 도 14 내지 도 16에 도시한 것과 같은 결과를 얻었다.
도 14는 증발법으로 형성한 비교예의 TIPS-펜타센 박막의 분자 적층 구조를 나타내고, 도 15는 약 8 mm/s의 전단 속도로 전단 처리하여 형성한 TIPS-펜타센 박막의 분자 적층 구조를 나타내며, 도 16은 약 8 mm/s의 전단 속도로 전단 처리하여 형성한 TIPS-펜타센 박막의 분자 적층 구조를 나타낸 것으로서 공면축(cofacial axis)을 따라가면서 본 것이다.
구(sphere)(442, 444)는 TIPS기(TIPS group)를 나타내며, 실선 구(442)와 점선 구(444)는 각각 펜타센 부분(moiety)의 앞과 뒤에 대응한다. 넓은 화살표(390)는 고 전하 수송 방향(high charge transport direction) 및 전단 방향을 나타낸다. T1과 T2는 고유 분자쌍(unique molecular pair)을 나타낸다.
분자 적층 구조는 소프트웨어 WxDiff를 사용하여 회절 피크 영역을 수치 적분(numerical integration)한 다음, 피크 위치에서의 최소 자승 오류 적정화(least-square-error optimization fitting)를 통하여 단위 셀의 기하학적 모양(geometries)을 결정하였다. 단위 셀에서의 TIPS-펜타센의 분자 배열은 결정학적 세분 과정(crystallographic refinement procedure)을 통하여 구하였다.
도 14 및 도 15에서 알 수 있듯이, 비교예에 따른 TIPS-펜타센 박막의 경우 π-π 적층 거리가 약 3.33 Å이었고, 실험예에 따른 TIPS-펜타센 박막의 경우에는 약 3.08 Å으로 줄어들었다.
도 17은 전단 처리로 형성한 TIPS-펜타센 박막(420)에서 (101) d-간격과 (010) d-간격을 전단 속도의 함수로 보여 준다. 전단 속도가 커질수록 (101) d-간격은 작아지고 (010) d-간격은 커진다.
다음, 한 실시예에 따른 유기 박막 트랜지스터에 대하여 도 18을 참고하여 상세하게 설명한다.
도 18은 한 실시예에 따른 유기 박막 트랜지스터의 개략적인 단면도이다.
도 18을 참고하면, 한 실시예에 따른 유기 박막 트랜지스터(500)는 기판(510), 게이트 전극(520), 게이트 절연막(530), 유기 반도체 박막(540), 소스 및 드레인 전극(550, 560)을 포함한다.
기판(510) 위에 게이트 전극(520), 게이트 절연막(530) 및 유기 반도체 박막(540)이 차례로 적층되어 있고, 유기 반도체 박막(540) 위에는 서로 떨어져 있는 소스 전극(550)과 드레인 전극(560)이 위치한다.
유기 반도체 박막(540)은 앞서 설명한 유기 반도체 박막(140)과 실질적으로 동일한 방법으로 제조될 수 있다.
도 18과 같은 구조를 가지는 실험예와 비교예의 유기 박막 트랜지스터(500)를 제조하고 전기적 특성을 측정하였으며 그 결과를 도 19 및 도 20에 도시하였다.
도 19는 도 18과 같은 구조를 가지는 유기 박막 트랜지스터의 전기적 특성을 나타낸 표이고, 도 20은 도 18과 같은 구조를 가지는 유기 박막 트랜지스터의 소스-드레인 전류 및 그 제곱근을 게이트 전압의 함수의 함수로 측정한 그래프이다.
소스 및 드레인 전극(550, 560)은 두께는 약 40 nm였으며, 금(Au)을 섀도 마스크(shadow mask)를 사용한 열 증발법으로 적층하여 형성하였다. 유기 박막 트랜지스터(500)는 빛과 공기에 노출된 대기 조건(ambient condition)에서 제작 및 검사하였으며, 어둠 속에서 진공 하에 보관하였다.
유기 반도체 박막(540)은 도 3 내지 도 6을 참고하여 설명한 것과 같은 방법으로 TIPS-펜타센으로 제조하였다.
박막 트랜지스터(500)의 전기적 특성은 전단 방향을 따라 측정하였으며, Keithley 4200-SCS 반도체 매개변수 분석기(semiconductor parameter analyser)를 사용하여 측정하였다.
도 19를 참고하면, 전단 속도에 따른 최대 및 평균 이동도, 평균 온/오프비, 평균 문턱 전압(threshold voltage), 평균 최대 전류 및 이들의 표준 편차(standard deviation)를 측정하였다. On/OFF비는 박막 트랜지스터가 턴온된 상태에서의 최대 전류를 턴오프된 상태에서의 최소 전류로 나눈 비를 나타낸다. SEM(standard error of means)은 표준 편차를 시료 수효의 제곱근으로 나눈 값이다. 도 19는 또한 각각의 전단 속도에 대해서 실험에 사용된 시료의 수효를 보여 주고 있다.
유기 반도체 박막(540)의 최대 이동도는 전단 처리를 하지 않은 비교예의 경우에는 약 0.07 cm2/Vs였고, 전단 처리를 한 실험예의 경우에는 비교예보다 컸다. 전단 속도가 커질수록 대체로 최대 이동도가 커지다가, 전단 속도가 약 2.8 mm/s일 때 최대 이동도가 약 4.59 cm2/Vs로서 가장 컸다. 전단 속도가 약 2.8 mm/s를 넘어서면 최대 이동도가 다시 줄어드는 것으로 나타났다.
도 20을 참고하면, 전단 속도를 약 2.8 mm/s로 하여 형성한 유기 박막 트랜지스터(500)의 전달 특성으로서 소스-드레인 전류(IDS)를 게이트 전압(VG)의 함수로 측정하였다. 또한, 출력 특성으로서 다양한 게이트 전압(VG)에 대하여 소스-드레인 전류(IDS)를 드레인 전압(VD)의 함수로 측정하였다.
게이트 전압(VG)을 약 -100 V에서 약 0 V까지 증가시키면서, 그리고 드레인 전압(VD)을 약 0 V에서 약 -100 V까지 변화시키면서 IDS-VD 곡선을 그려 보았으며, 드레인 전압(VD)을 약 -100 V로 고정시키고 게이트 전압(VG)을 약 50 V에서 to 약 -100 V까지 감소시키면서 IDS-VG 곡선을 그려 보았다. 포화 이동도(μ)는 전달 곡선 VG-(IDS)1/2 의 기울기에서 추출하였다. 여기에서 IDS = μWCox(VG - VT)2/2L, W와 L은 각각 채널폭과 채널 길이로서 각각 약 1,000 μm 및 약 50 μm 였다. Cox는 게이트 절연막의 단위 면적당 정전 용량이고, VT는 문턱 전압이다.
이와 같이 실시예에 따른 유기 반도체 박막의 제조 방법은 분자간 거리를 좁혀 전기적 특성을 개선할 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구 범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리 범위에 속하는 것이다.
110, 410: 열판
120, 420: 기판
130: 430: 유기 반도체 용액
140, 440: 유기 반도체 박막
200, 380: 전단판
300: 전단 장치
310: 스테이지
320: 기둥
330: 수평 막대
340: 이동 부재
350: 회전 부재
360: 모터
370: 진공관
380: 전단판
500: 유기 박막 트랜지스터
510: 기판
520: 게이트 전극
530: 게이트 절연막
540: 유기 반도체 박막
550, 560: 소스 및 드레인 전극

Claims (16)

  1. 기판 위에 유기 반도체 용액을 도포하는 단계, 그리고
    상기 유기 반도체 용액에 전단 응력이 생기는 방향으로 상기 유기 반도체 용액을 전단하여 유기 반도체 박막을 형성하는 단계
    를 포함하며,
    상기 유기 반도체 박막의 형성 단계는 상기 유기 반도체 용액을 전단하는 전단 속도를 조절함으로써 상기 유기 반도체 박막의 분자간 거리를 제어하는
    유기 반도체 박막의 제조 방법.
  2. 제1항에서,
    상기 전단 속도는 상기 유기 반도체 박막의 분자간 거리를 줄이는 방향으로 조절되는 유기 반도체 박막의 제조 방법.
  3. 제1항에서,
    상기 전단 속도는 약 0.01 mm/s 내지 약 50 mm/s인 유기 반도체 박막의 제조 방법.
  4. 제2항에서,
    온도가 일정하게 유지되는 열판 위에 상기 기판을 탑재하는 단계를 더 포함하는 유기 반도체 박막의 제조 방법.
  5. 제4항에서,
    상기 열판의 온도는 25 ℃ 내지 250 ℃ 범위인 유기 반도체 박막의 제조 방법.
  6. 제2항에서,
    상기 유기 반도체 박막의 형성 단계는,
    상기 기판에 대하여 기울어지게 전단판을 상기 유기 반도체 용액과 접촉시키는 단계, 그리고
    상기 전단판을 상기 기판 면과 평행하게 이동시키는 단계
    를 포함하는
    유기 반도체 박막의 제조 방법.
  7. 제2항에서,
    상기 기판은 규소(silicon), 사파이어(sapphire), 유리(glass), 석영(quartz), 금속(metal) 중 적어도 하나를 포함하는 유기 반도체 박막의 제조 방법.
  8. 제7항에서,
    상기 기판은,
    규소를 포함하는 웨이퍼, 그리고
    상기 웨이퍼 위에 위치하는 열산화막
    을 포함하는
    유기 반도체 박막의 제조 방법.
  9. 제2항에서,
    상기 유기 반도체 용액의 전단은 전단판을 사용하여 수행되며,
    상기 전단판은 규소(silicon), 사파이어(sapphire), 유리(glass), 석영(quartz), 금속(metal) 중 적어도 하나를 포함하는
    유기 반도체 박막의 제조 방법.
  10. 제9항에서,
    상기 전단판은,
    규소를 포함하는 웨이퍼, 그리고
    상기 웨이퍼 위에 위치하는 열산화막
    을 포함하는
    유기 반도체 박막의 제조 방법.
  11. 제2항에서,
    상기 유기 반도체 용액은 유기 반도체 물질과 용매를 포함하며,
    상기 유기 반도체 물질은 π-공액 구조로 이루어진 단분자 또는 고분자 형태의 반도체 물질을 포함하는
    유기 반도체 박막의 제조 방법.
  12. 제11항에서,
    상기 유기 반도체 물질은 용해성 에이신(acene) 유도체(derivative), 테트라벤조포피린(tetrabenzoporphyrin), 용해성 올리고(oligo) 및 폴리 페닐렌비닐렌(phenylenevinylene), 용해성 올리고 및 폴리 티닐렌비닐렌(thienylenevinylene), 용해성 올리고 및 폴리 플루오렌(fluorene), 올리고 및 폴리티오펜(polythiophene), 올리고 및 폴리티에노티오펜(polythienothiophene), 올리고 및 폴리아릴아민(polyarylamine), 용해성 프탈로시아닌(phthalocyanine) 유도체, 용해성 금속화 프탈로시아닌(metallo phthalocyanine) 유도체, 용해성 페릴렌디카르복실산 디이미드(perylene dicarboxylic diimide, PTCDI) 유도체, 용해성 나프탈렌디카르복실산 디이미드(naphthalene dicarboxylic diimide, NTCDI) 유도체, 페릴렌(perylene), 코로넨(coronene), 폴리(3-헥실티오펜)(poly(3-hexylthiophene, P3HT), 트리이소프로필실릴에티닐펜타센(triisopropylsilylethynyl pentacene, TIPS-pentacene) 또는 이들의 유도체 중 적어도 하나를 포함하는 유기 반도체 박막의 제조 방법.
  13. 제12항에서,
    상기 용매는 클로로벤젠(chlorobenzene), 클로로포름(chloroform), 톨루엔(toluene), 벤젠(benzene), THF(tetrahydrofuran), 사염화탄소(CCl4), 염화메틸렌(methylenechloride), 데칼린(decalin), 테트랄린(tetralin), 디클로로벤젠(dichlorobenzene), 크실렌(xylene), 트리메틸벤젠(trimethyl benzene) 및 아세트산에틸(ethylacetate) 중 적어도 하나를 포함하는 유기 반도체 박막의 제조 방법.
  14. 제11항에서,
    상기 유기 반도체 물질은 TIPS-펜타센[6,13-bis(triisopropylsilylethynyl) pentacene]을 포함하고,
    상기 용매는 톨루엔을 포함하는
    유기 반도체 박막의 제조 방법.
  15. 제14항에서,
    상기 전단 속도는 0.4-8.0 mm/s인 유기 반도체 박막의 제조 방법.
  16. 제10항에서,
    상기 용매는 휘발성 용매를 포함하는 유기 반도체 박막의 제조 방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190074657A (ko) 2017-12-20 2019-06-28 한국과학기술원 무기고분자 필러 기반의 용액 전단 방법
KR20200067619A (ko) * 2018-12-04 2020-06-12 한국과학기술원 마이크로 유체 소자 기반의 고성능 유기 전자 재료 프린팅 장치 및 이를 이용한 유기 전자 재료 프린팅 방법

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017134990A1 (ja) * 2016-02-03 2017-08-10 富士フイルム株式会社 有機半導体膜の製造方法
CN111584768A (zh) * 2020-05-27 2020-08-25 北京交通大学 一种有机电致发光器件薄膜制备方法及装置
CN115417975A (zh) * 2022-09-19 2022-12-02 南京工业大学 一种具有球晶结构的芴基高分子薄膜及其制备方法和应用
CN116732610B (zh) * 2023-07-05 2024-03-12 浙江大学 一种富勒烯单晶薄膜及其制备方法和用途

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060013956A1 (en) 2004-04-20 2006-01-19 Angelescu Dan E Method and apparatus for providing shear-induced alignment of nanostructure in thin films
US7221024B1 (en) 2005-10-27 2007-05-22 International Business Machines Corporation Transistor having dielectric stressor elements for applying in-plane shear stress
KR101069010B1 (ko) 2009-02-23 2011-09-29 연세대학교 산학협력단 전단응력을 이용한 ＰＶＤＦ―ＴｒＦＥ 박막의 결정배향 제어 방법
US7855121B2 (en) 2009-03-27 2010-12-21 Samsung Electronics Co., Ltd. Method of forming organic thin film and method of manufacturing semiconductor device using the same

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190074657A (ko) 2017-12-20 2019-06-28 한국과학기술원 무기고분자 필러 기반의 용액 전단 방법
KR20200067619A (ko) * 2018-12-04 2020-06-12 한국과학기술원 마이크로 유체 소자 기반의 고성능 유기 전자 재료 프린팅 장치 및 이를 이용한 유기 전자 재료 프린팅 방법

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