KR20140038079A - Semiconductor device and method for manufacturing the same - Google Patents

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KR20140038079A
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김성규
김진영
김윤주
김진한
이승재
차세웅
배재훈
김동진
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앰코 테크놀로지 코리아 주식회사
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Abstract

The present invention relates to a semiconductor device and a method for manufacturing the same and, more specifically, to a semiconductor device with a fiducial die to accurately recognize the laser drilling position of a molding compound resin when a fan-out package of a wafer level is manufactured and a method for manufacturing the same. The present invention provides the semiconductor device to form a via hole at an accurate position and interval by the laser drilling from the surface of the molding compound resin to a lower redistribution line around each semiconductor chip by forming the fiducial die for recognizing a reference coordinate position in laser drilling around the semiconductor chip when multiple chips are attached to an adhesive surface at constant intervals.

Description

반도체 장치 및 이의 제조 방법{Semiconductor device and method for manufacturing the same}TECHNICAL FIELD [0001] The present invention relates to a semiconductor device and a manufacturing method thereof,

본 발명은 반도체 장치 및 이의 제조 방법에 관한 것으로서, 더욱 상세하게는 웨이퍼 레벨의 팬 아웃 패키지를 제조할 때, 몰딩 컴파운드 수지의 레이저 드릴링 위치를 정확하게 인식할 수 있도록 피듀셜 다이를 함께 구성시킨 반도체 장치 및 이의 제조 방법에 관한 것이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a semiconductor device and a method of manufacturing the same, And to a method for producing the same.

반도체 패키지의 고집적화 및 경박단소화의 요구에 따라 웨이퍼 레벨에서 각 칩을 패키징하여 칩의 크기에 가깝게 제조하는 칩 스케일 패키징 기술이 적용되고 있다.Chip scale packaging technology for packaging each chip at a wafer level and manufacturing it close to the size of the chip is being applied in accordance with the demand for high integration of the semiconductor package and shortening of the light weight.

칩 스케일 패키지의 일례로서, 각 칩의 면적내에 전기적 신호 전달을 위한 솔더볼과 같은 입출력단자가 전기적으로 연결되는 웨이퍼 레벨의 팬-인(fan-in) 패키지와, 별도의 인터포져 등을 이용하여 칩의 면적 바깥쪽까지 도전라인을 연장하는 동시에 연장된 부위에 입출력 단자를 융착하는 웨이퍼 레벨의 팬-아웃 패키지를 들 수 있다.As an example of the chip scale package, a wafer level fan-in package in which input and output terminals such as a solder ball for electrical signal transmission are electrically connected in the area of each chip, and a chip- And a wafer-level fan-out package that extends the conductive line to the outside of the area of the insulating layer and fuses the input / output terminals to the extended portion.

여기서, 칩 스케일 패키지(Chip Scale Package)중 하나인 종래의 팬 아웃 타입의 웨이퍼 레벨 패키지 및 그 제조 과정을 첨부한 도 3a 내지 도 3h를 참조로 살펴보면 다음과 같다.Herein, referring to FIGS. 3A to 3H attached to a conventional fan-out type wafer level package, which is one of chip scale packages, and a manufacturing process thereof, are as follows.

먼저, 웨이퍼 상태에서 분리된 개개의 칩(10) 저면을 테이프 또는 캐리어 등과 같은 접착면에 일정간격으로 부착시키되, 전기적 신호의 입출력 패드인 본딩패드가 있는 면이 접착면에 부착되도록 한다(도 3a 참조).First, the bottom of each chip 10 separated in the wafer state is attached to the adhesive surface such as a tape or a carrier at a predetermined interval, so that the surface with a bonding pad, which is an input / output pad of an electrical signal, is attached to the adhesive surface (FIG. 3A). Reference).

다음으로, 개개의 칩(10) 모두를 한꺼번에 몰딩 컴파운드 수지(30)로 몰딩하여, 각 칩(10)의 상면 및 측면에 걸쳐 일정 두께의 몰딩 컴파운드 수지(30)로 봉지되도록 한다(도 3b 참조).Next, all of the individual chips 10 are molded together with the molding compound resin 30 so as to be encapsulated with the molding compound resin 30 having a predetermined thickness over the top and side surfaces of each chip 10 (see FIG. 3B). ).

이어서, 접착면에서 개개의 칩(10)을 포함하는 몰딩 컴파운드 수지(30)를 떼어내면, 개개의 칩 저면(본딩패드가 있는 면)이 외부로 노출되는 상태가 되는 바, 몰딩 컴파운드 수지(30)의 상면을 비롯한 저면이 고른 면이 되도록 그라인딩 공정이 진행되고, 칩 저면에 대한 크리닝 공정이 진행된다.Subsequently, when the molding compound resin 30 including the individual chips 10 is removed from the bonding surface, the individual chip bottoms (the side having the bonding pads) are exposed to the outside, and the molding compound resin 30 ) Is performed so that the bottom surface, including the top surface, becomes an even surface, and the cleaning process for the chip bottom surface proceeds.

다음으로, 각 칩(10)의 본딩패드(12)로부터 몰딩 컴파운드 수지(30)의 저면의 원하는 위치까지 일종의 금속배선라인인 하부 재배선(32: RDL, Redistribution layer)을 형성하는 과정이 진행된다(도 3c 참조).Next, a process of forming a lower wiring line (RDL, redistribution layer) 32, which is a kind of metal wiring line, is performed from the bonding pad 12 of each chip 10 to a desired position of the bottom surface of the molding compound resin 30 (See FIG. 3C).

상기 재배선은 서로 미세한 간격(fine pitch)를 이루는 각 칩의 본딩패드에 솔더볼 등과 같은 입출력단자를 부착하는 경우, 입출력단자가 서로 닿아 전기적 쇼트 현상이 발생되는 점을 해결하고자, 입출력단자가 보다 넓은 간격으로 부착될 수 있도록 본딩패드에서 바깥쪽으로 연장된 금속배선라인을 말한다.When the input / output terminals such as the solder balls are attached to the bonding pads of the respective chips forming fine pitches of the rewiring lines, the input / output terminals are contacted with each other, Refers to a metal wiring line extending outwardly from a bonding pad so that it can be attached at intervals.

이때, 상기 칩에 본딩패드를 제외한 면에 통상적으로 패시베이션 막을 형성하고, 그 위에 재배선을 도금 공정에 의하여 형성하게 되며, 다시 그 위에 수분, 각종 이물질 등이 재배선으로 침투하는 것을 차단하는 동시에 재배선간의 쇼트 현상을 방지하는 절연 패시베이션이 형성되는 바, 그 구체적인 형성 과정은 생략하기로 한다.At this time, a passivation film is usually formed on the surface of the chip except the bonding pad, and a rewiring line is formed thereon by a plating process. Water, various foreign substances and the like are prevented from permeating through the rewiring line, An insulating passivation for preventing a short circuit phenomenon between lines is formed, and the detailed forming process will be omitted.

다음으로, 상기 몰딩 컴파운드 수지(30)에 관통 몰드 비아(22)를 레이저 가공에 의하여 형성하는 과정이 진행된다(도 3d 및 도 3e 참조).Next, a process of forming the through mold via 22 in the molding compound resin 30 by laser processing is performed (see FIGS. 3D and 3E).

상기 관통 몰드 비아(22)는 칩(10)을 중심으로 그 사방 위치에 다수가 등간격을 이루며 형성되는 것으로서, 몰딩 컴파운드 수지(30)의 상면에서 하부 재배선(32)이 존재하는 저면까지 레이저 가공에 의한 비아홀(26)을 관통 형성하는 단계(도 3d 참조)와, 비아홀의 내경 및 그 주변의 이물질을 청소(desmear)하는 단계와, 비아홀(26)내에 하부 재배선(32)과 도전 가능한 도전성 금속물질(28: 예를 들어, 메탈 페이스트)을 도금 또는 충진하는 단계(도 3e 참조) 등을 거쳐 형성된다.The through-mold vias 22 are formed at equally spaced intervals around the chip 10 and are formed at equal intervals. The through-mold vias 22 are formed from the upper surface of the molding compound resin 30 to the bottom surface where the lower redistribution 32 is present. Forming through-holes 26 through processing (see FIG. 3D), desmearing the inner diameter of the via-holes and the surroundings thereof, and conducting conductive with the lower redistribution 32 in the via-holes 26. The conductive metal material 28 may be formed by plating or filling the conductive metal material 28 (for example, metal paste) (see FIG. 3E).

이어서, 상기 관통 몰드 비아(22)의 상단면으로부터 몰딩 컴파운드 수지(30)의 상면의 원하는 위치까지 하부 재배선(32)을 형성하는 방법과 동일한 방법으로 상부 재배선(34)을 형성하는 과정이 진행된다(도 3f 참조).Subsequently, the process of forming the upper redistribution 34 in the same manner as the method of forming the lower redistribution 32 from the upper surface of the through-mold via 22 to the desired position of the upper surface of the molding compound resin 30 is performed. Proceed (see Figure 3f).

다음으로, 상기 몰딩 컴파운드 수지(30)의 상면에서 원하는 위치까지 연장된 상부 재배선(34)의 끝단부 즉, 볼패드 부분에 솔더볼과 같은 입출력단자(36)를 융착시키는 과정이 진행된다(도 3g 참조).Next, a process of fusing an input / output terminal 36 such as a solder ball to an end portion of the upper redistribution line 34 extending from the upper surface of the molding compound resin 30 to a desired position, that is, a ball pad portion, is performed (FIG. 3g).

최종적으로, 소잉라인(몰딩 컴파운드 수지의 각 패키지 경계라인)을 따라 소잉해주는 과정이 진행됨으로써, 첨부한 도 3h에 도시된 바와 같이 개개의 칩(10)과 그 주변에 형성된 관통 몰드 비아(22) 및 솔더볼(36) 등을 포함하는 개개의 웨이퍼 레벨의 팬 아웃 패키지로 완성된다.Finally, the process of sowing along the sawing line (each package boundary line of the molding compound resin) proceeds to form the individual chip 10 and the through-mold via 22 formed in the periphery thereof, as shown in FIG. 3H, And a solder ball 36, and the like.

그러나, 몰딩 컴파운드 수지에 관통 몰드 비아를 형성하기 위한 다수의 레이저 드릴링을 실시할 때, 반도체 칩 등이 몰딩 컴파운드 수지로 모두 봉지된 상태이므로, 반도체 칩 주변에 다수의 관통 몰드 비아를 위한 레이저 드릴링홀 즉, 비아홀을 정확한 위치에 형성하지 못하는 문제점이 있다.However, when a plurality of laser drillings for forming through mold vias are formed in the molding compound resin, since the semiconductor chips and the like are all encapsulated with the molding compound resin, the laser drilling holes for the plurality of through mold vias are formed around the semiconductor chip. That is, there is a problem that the via hole can not be formed at an accurate position.

물론, 레이저 드릴링 공정시, X-레이 투시법 등을 이용하여 반도체 칩의 에지부를 기준좌표 위치로 인식한 후, 몰딩 컴파운드 수지의 상면에서 그 저면의 재배선 위치(반도체 칩의 사방 주변 위치)까지 비아홀 형성을 위한 레이저 드릴링이 실시되지만, 상기 접착면에 다수의 반도체 칩을 등간격으로 부착하는 공정에서부터 각 반도체 칩 간의 배열 간격이 수마이크로미터씩 오차가 발생하고, 또한 하부재배선을 형성할 때 제위치에서 미세하게 벗어나는 오차가 발생함에 따라, 각 반도체 칩의 사방 주변 위치에 해당하는 몰딩 컴파운드 수지 표면에서 하부 재배선까지 레이저 가공에 의한 비아홀을 정확하게 형성하지 못하는 문제점이 있었다.
Of course, in the laser drilling process, the edge portion of the semiconductor chip is recognized as the reference coordinate position by using the X-ray penetration method or the like, and then the via hole is formed from the upper surface of the molding compound resin to the rewiring position (the four- Although laser drilling is performed for forming, in the process of attaching a plurality of semiconductor chips to the adhesive surface at equal intervals, an error occurs in the arrangement interval between the semiconductor chips by several micrometers, and when forming the lower member wiring, As a slight deviation from the position occurs, there is a problem in that via holes cannot be accurately formed from the surface of the molding compound resin corresponding to the four-sided periphery positions of the semiconductor chips to the lower redistribution.

본 발명은 상기와 같은 점을 감안하여 안출한 것으로서, 다수의 반도체 칩을 접착면에 등간격으로 부착할 때, 반도체 칩 주변에 레이저 드릴링시 기준 좌표위치로 인식할 수 있는 피듀셜 다이를 함께 형성시켜줌으로써, 몰딩 컴파운드 수지의 표면에서 각 반도체 칩 주변의 하부 재배선까지 레이저 드릴링에 의한 비아홀이 정확한 위치 및 간격으로 형성될 수 있도록 한 반도체 장치 및 이의 제조 방법을 제공하는데 그 목적이 있다.
The present invention has been made in view of the above, and when a plurality of semiconductor chips are attached to the adhesive surface at equal intervals, a dual die which can be recognized as a reference coordinate position when laser drilling is formed around the semiconductor chips together. And a via hole formed by laser drilling can be formed at precise positions and intervals from the surface of the molding compound resin to the lower rewiring line around each semiconductor chip, and a manufacturing method thereof.

상기한 목적을 달성하기 위한 본 발명의 일 구현예는: 웨이퍼 상태에서 소잉된 반도체 칩의 주변 위치에 배치되는 피듀셜 다이와; 상기 반도체 칩 및 피듀셜 다이를 봉지시키되, 피듀셜 다이의 상면을 노출시키며 몰딩되는 몰딩 컴파운드 수지와; 각 반도체 칩의 본딩패드로부터 몰딩 컴파운드 수지의 저면의 원하는 위치까지 연장 형성되는 하부 재배선과; 레이저 드릴링 수단이 상기 피듀셜 다이를 기준좌표 위치로 인식하면서 레이저 드릴링을 실시하여 몰딩 컴파운드 수지의 상면에서 하부 재배선이 존재하는 저면까지 관통 형성되는 비아홀 및, 이 비아홀내에 충진되는 도전성 금속물질을 포함하는 관통 몰드 비아와; 상기 관통 몰드 비아의 상단에서 몰딩 컴파운드 수지의 상면 원하는 위치까지 연장 형성되는 상부 재배선과; 상기 상부 재배선의 볼패드에 도전 가능하게 융착되는 입출력단자; 를 포함하는 것을 특징으로 하는 반도체 장치를 제공한다.One embodiment of the present invention for achieving the above object is a mechanical die disposed in the peripheral position of the sawed semiconductor chip in the wafer state; A molding compound resin encapsulating the semiconductor chip and the dual die and exposing the upper surface of the dual die; A lower redistribution extending from a bonding pad of each semiconductor chip to a desired position on the bottom of the molding compound resin; The laser drilling means performs laser drilling while recognizing the duty die as the reference coordinate position, and includes a via hole penetrating from the upper surface of the molding compound resin to the bottom surface where the lower redistribution exists, and a conductive metal material filled in the via hole. Through-mold vias; An upper redistribution line extending from an upper end of the through mold via to a desired position on an upper surface of a molding compound resin; An input / output terminal electrically conductively fused to the ball pad of the upper rewiring line; And a semiconductor device.

바람직하게는, 상기 피듀셜 다이는 반도체 칩의 두께에 비하여 큰 두께로 채택된 투명부재와, 투명부재의 저면에 형성되는 피듀셜 패턴으로 구성된 것을 특징으로 한다.Preferably, the duty die is composed of a transparent member adopted to a larger thickness than the thickness of the semiconductor chip and a physical pattern formed on the bottom of the transparent member.

더욱 바람직하게는, 상기 피듀셜 다이의 투명부재는 글래스 재질로 구비되고, 피듀셜 패턴은 하부 재배선 형성시 하부 재배선과 동일한 재질로 형성된 것을 특징으로 한다.More preferably, the transparent member of the physical die is provided with a glass material, and the physical pattern is formed of the same material as the lower redistribution when forming the lower redistribution.

상기한 목적을 달성하기 위한 본 발명의 다른 구현예는: 다수의 반도체 칩을 접착면에 일정간격으로 부착시키는 동시에 반도체 칩 주변 위치에 보다 큰 두께의 피듀셜 다이를 함께 부착하는 단계와; 각 반도체 칩 및 피듀셜 다이를 한꺼번에 몰딩 컴파운드 수지로 몰딩하는 단계와; 상기 몰딩 컴파운드 수지의 상면을 그라인딩하여 피듀셜 다이의 상면을 외부로 노출시키는 단계와; 접착면에서 각 반도체 칩 및 피듀셜 다이를 포함하는 몰딩 컴파운드 수지를 떼어내어, 각 반도체 칩의 본딩패드로부터 몰딩 컴파운드 수지의 저면의 원하는 위치까지 하부재배선을 형성하는 단계와; 레이저 드릴링 수단이 피듀셜 다이를 기준좌표 위치로 인식하면서, 몰딩 컴파운드 수지의 상면에서 하부 재배선이 존재하는 저면까지 레이저 가공에 의한 비아홀을 관통 형성하는 단계와; 비아홀내에 하부 재배선과 도전 가능한 도전성 금속물질을 충진하여 관통 몰드 비아를 완성하는 단계와; 관통 몰드 비아의 상단면으로부터 몰딩 컴파운드 수지의 상면 원하는 위치까지 상부 재배선을 형성하고, 상부 재배선의 볼패드에 입출력단자를 융착시키는 단계; 를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법을 제공한다.Another embodiment of the present invention for achieving the above object comprises the steps of: attaching a plurality of semiconductor chips to the adhesive surface at regular intervals and at the same time attaching a larger die with a thicker die at a position around the semiconductor chip; Molding each semiconductor chip and the fused dies together with a molding compound resin; Grinding the upper surface of the molding compound resin to expose the upper surface of the feed die to the outside; Removing the molding compound resin including each semiconductor chip and the dual die at an adhesive side to form a lower member wiring from the bonding pad of each semiconductor chip to a desired position of the bottom of the molding compound resin; Laser drilling means recognizes the dual die as a reference coordinate position and penetrates through-holes through laser processing from the upper surface of the molding compound resin to the bottom surface where the lower redistribution exists; Filling the via hole with a conductive metal material capable of conducting lower redistribution and completing a through mold via; Forming an upper redistribution line from a top surface of the through mold via to a desired position on a top surface of the molding compound resin, and fusing the input / output terminal to the ball pad of the upper redistribution line; The semiconductor device manufacturing method comprising the steps of:

바람직하게는, 상기 반도체 칩과 함께 피듀셜 다이를 접착면에 부착할 때, 이 피듀셜 다이는 레이저 드릴링 수단의 투과 인식이 용이한 투명부재와, 투명부재의 저면에 기준좌표값 인식을 위한 피듀셜 패턴이 형성된 것으로 채택된 것임을 특징으로 한다.Preferably, when attaching the fused dies together with the semiconductor chip to the bonding surface, the fused dies may include a transparent member which is easily recognized by the laser drilling means, and a pit for recognizing reference coordinate values on the bottom of the transparent member. And a secondary pattern is formed.

더욱 바람직하게는, 상기 반도체 칩의 본딩패드로부터 몰딩 컴파운드 수지의 원하는 위치까지 하부 재배선을 형성할 때, 상기 피듀셜 다이의 투명부재 저면에 하부재배선과 동일한 재질의 피듀셜 패턴이 동시에 형성되는 것을 특징으로 한다.
More preferably, when forming a lower rewiring line from the bonding pad of the semiconductor chip to a desired position of the molding compound resin, a secondary pattern of the same material as the lower rewiring line is simultaneously formed on the bottom surface of the transparent member of the fused- .

상기한 과제 해결 수단을 통하여, 본 발명은 다음과 같은 효과를 제공한다.Through the above-mentioned means for solving the problems, the present invention provides the following effects.

본 발명에 따르면, 웨이퍼 레벨의 팬 아웃 패키지를 제조할 때, 반도체 칩 주변에 레이저 드릴링시 기준 좌표위치로 인식할 수 있는 피듀셜 다이를 함께 형성시켜줌으로써, 몰딩 컴파운드 수지의 표면에서 각 반도체 칩 주변의 하부 재배선까지 레이저 드릴링에 의하여 관통 형성되는 비아홀을 정확한 위치 및 간격으로 형성시킬 수 있다.According to the present invention, when manufacturing a wafer-level fan-out package, by forming a peripheral die around the semiconductor chip that can be recognized as a reference coordinate position when laser drilling, by surrounding each semiconductor chip on the surface of the molding compound resin The via holes formed through laser drilling up to the lower rewiring lines of the first through fourth holes can be formed at precise positions and intervals.

즉, 각 반도체 칩 간의 배열 간격의 오차 및 하부재배선의 길이 및 폭 등의 오차가 발생하더라도, 레이저 드릴링 수단이 각 반도체 칩과 인접된 피듀셜 다이를 기준 좌표위치로 인식함에 따라, 몰딩 컴파운드 수지 표면에서 하부 재배선까지 레이저 가공에 의한 비아홀을 정확한 위치 및 간격으로 형성시킬 수 있다.That is, even if errors such as an error in the arrangement interval between the semiconductor chips and an error in the length and width of the lower rewiring lines occur, the laser drilling means recognizes the fused dies adjacent to each semiconductor chip as reference coordinate positions, The via holes can be formed at precise positions and intervals by laser machining from the bottom to the bottom.

특히, 하부 재배선을 형성하는 도금 공정시, 피듀셜 다이에 하부 재배선과 동일한 재질로 피듀셜 패턴을 형성해줌으로써, 피듀셜 패턴과 하부 재배선 간의 간격이 일정한 상태가 되므로, 레이저 드릴링 수단이 피듀셜 패턴을 기준 좌표 위치로 인식할 때 보다 정확한 위치로 인식할 수 있고, 그에 따라 비아홀을 보다 정확한 위치에 가공시킬 수 있다.
Particularly, in the plating process for forming the lower rewiring line, since the secondary pattern is formed on the secondary die with the same material as the lower rewiring line, the distance between the secondary pattern and the lower rewiring line becomes constant, When the pattern is recognized as the reference coordinate position, the pattern can be recognized as a more accurate position, and thus the via hole can be machined to a more accurate position.

도 1은 본 발명에 따른 반도체 장치 및 그 제조 방법에 대한 제1실시예를 나타내는 단면도,
도 2는 본 발명에 따른 반도체 장치 및 그 제조 방법에 대한 제2실시예를 나타내는 단면도,
도 3은 팬 아웃 패키지 및 그 제조 방법을 설명하는 단면도.1 is a cross-sectional view showing a first embodiment of a semiconductor device and a manufacturing method thereof according to the present invention,
2 is a cross-sectional view showing a second embodiment of a semiconductor device and a manufacturing method thereof according to the present invention,
3 is a cross-sectional view illustrating a fan-out package and a method of manufacturing the same.

이하, 본 발명의 바람직한 실시예를 첨부도면을 참조로 상세하게 설명하기로 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

본 발명은 웨이퍼 레벨의 팬 아웃 패키지를 제공하고자 한 것으로서, 다수의 반도체 칩들 간의 미세한 간격 오차, 그리고 하부 재배선이 제위치를 벗어나는 미세한 오차 등이 발생하더라도, 레이저 드릴링에 의한 관통 몰드 비아의 비아홀을 정확한 위치에 가공시킬 수 있도록 한 점에 주안점이 있다.The present invention is to provide a wafer-level fan-out package, and even if a small gap error between a plurality of semiconductor chips, and a minute error in which the lower redistribution is out of position, the via hole of the through-mold via is formed by laser drilling. There is one point to be able to process at the correct position.

먼저, 본 발명의 제1실시예에 따른 반도체 장치 및 이의 제조 방법을 설명하면 다음과 같다.First, a semiconductor device according to a first embodiment of the present invention and a method of manufacturing the same will be described.

첨부한 도 1a 내지 도 1e에서, 도면부호 20은 웨이퍼 상태에서 소잉된 반도체 칩(10)의 주변 위치에 배치되는 제1실시예에 따른 피듀셜 다이(fiducial die)를 지시한다.1A to 1E, reference numeral 20 denotes a fiducial die according to the first embodiment disposed at the peripheral position of the sawed semiconductor chip 10 in the wafer state.

제1실시예에 따른 피듀셜 다이(20)는 반도체 칩(10)의 두께에 비하여 큰 두께로 채택된 투명부재(21)와, 투명부재(21)의 저면에 임베디드되거나 부착되는 얇은 금속박막 형태의 피듀셜 패턴(22)으로 구성되고, 투명부재(21)는 글래스를 사용할 수 있다.The physical die 20 according to the first embodiment has a transparent member 21 having a larger thickness than that of the semiconductor chip 10 and a thin metal thin film embedded or attached to the bottom surface of the transparent member 21. , And the transparent member 21 can be made of glass.

좀 더 상세하게는, 상기 피듀셜 다이(20)는 레이저 드릴링 수단의 투과 인식이 용이한 투명부재(21)인 글래스와, 투명부재의 저면에 레이저 드릴링 수단의 기준좌표값 인식을 위한 피듀셜 패턴(22)이 형성된 구조로 구비된다.In more detail, the physical die 20 is a glass that is a transparent member 21 that can easily recognize the transmission of the laser drilling means, and a physical pattern for recognizing the reference coordinate value of the laser drilling means on the bottom of the transparent member. (22) are formed.

본 발명의 반도체 장치 즉, 웨이퍼 레벨의 팬 아웃 패키지를 제조하기 위하여, 먼저 테이프 또는 캐리어 등과 같은 접착면(14) 위에 다수의 반도체 칩(10)을 일정간격으로 부착시키되, 전기적 신호의 입출력 패드인 본딩패드가 있는 면이 접착면에 부착되도록 하고, 이와 동시에 반도체 칩(10)에서 일정 거리 떨어진 주변 위치에 상기와 같이 투명부재(21)의 저면에 피듀셜 패턴(22)이 형성된 구조로 구비된 피듀셜 다이(20)를 부착시킨다(도 1a).In order to manufacture the semiconductor device of the present invention, that is, a wafer-level fan-out package, first, a plurality of semiconductor chips 10 are attached at regular intervals on a bonding surface 14 such as a tape or a carrier, And a second pattern 22 is formed on the bottom surface of the transparent member 21 at a peripheral position spaced a predetermined distance from the semiconductor chip 10 at the same time so that the surface having the bonding pad is adhered to the bonding surface. The secondary die 20 is attached (Fig. 1A).

이때, 상기 피듀셜 다이(20)는 각 반도체 칩(10)에 비하여 보다 큰 두께로 구비되어, 반도체 칩(10)과 함께 접착면(14)에 부착되면 반도체 칩(10) 보다 더 높게 배열되는 상태가 된다.In this case, the physical die 20 is provided with a larger thickness than the semiconductor chip 10, and is attached to the adhesive surface 14 together with the semiconductor chip 10 to be higher than the semiconductor chip 10. It becomes a state.

다음으로, 상기 반도체 칩(10)을 비롯한 피듀셜 다이(20)를 한꺼번에 몰딩 컴파운드 수지(30)로 몰딩하여, 각 반도체 칩(10)의 상면 및 측면, 그리고 피듀셜 다이(20)의 상면 및 측면이 몰딩 컴파운드 수지(30)에 의하여 감싸여지며 봉지되도록 한다(도 1b 참조).Next, the die 20 including the semiconductor chip 10 is molded together with the molding compound resin 30, and the top and side surfaces of each semiconductor chip 10, and the top surface and the die 20, respectively. The side surface is surrounded and sealed by the molding compound resin 30 (see FIG. 1B).

참고로, 몰드 금형의 내표면과 피듀셜 다이(20)가 손상 방지를 위해 직접 접촉되지 않도록 하여, 피듀셜 다이도 몰딩 컴파운드 수지로 봉지되는 상태가 된다.For reference, the inner die of the mold die and the die 20 are not directly in contact with each other to prevent damage, so that the die is also sealed with the molding compound resin.

다음으로, 상기 피듀셜 다이(20)의 상면이 외부로 노출되도록 몰딩 컴파운드 수지(30)의 상면을 그라인딩하는 단계가 진행되고, 이때에도 반도체 칩(10)의 몰딩 컴파운드 수지에 의하여 봉지된 상태를 유지한다(도 1c 참조).Next, a step of grinding the upper surface of the molding compound resin 30 is performed so that the upper surface of the secondary die 20 is exposed to the outside, and at this time, the state of being sealed by the molding compound resin of the semiconductor chip 10 (See FIG. 1C).

이어서, 접착면(14)으로부터 반도체 칩(10)과 피듀셜 다이(20)를 포함하는 몰딩 컴파운드 수지(30)를 떼어내면, 반도체 칩의 저면(본딩패드(12)가 있는 면)이 외부로 노출되는 상태가 되도록 한 다음, 각 반도체 칩(10)의 본딩패드(12)로부터 몰딩 컴파운드 수지(30)의 저면의 원하는 위치까지 통상의 도금 공정을 이용하여 하부 재배선(32)을 형성하는 단계가 진행된다(도 1c 참조).Subsequently, when the molding compound resin 30 including the semiconductor chip 10 and the duty die 20 is removed from the bonding surface 14, the bottom surface (the surface with the bonding pad 12) of the semiconductor chip is moved to the outside. After exposure, the lower redistribution 32 is formed using a conventional plating process from the bonding pads 12 of each semiconductor chip 10 to a desired position on the bottom of the molding compound resin 30. Proceeds (see FIG. 1C).

첨부한 도 1c 내지 도 1e에서, 도면부호 38은 수분, 각종 이물질 등이 재배선으로 침투하는 것을 차단하는 동시에 재배선간의 쇼트 현상을 방지하는 도포되는 절연 재질의 패시베이션막을 나타내며, 이 패시베이션막을 형성하는 과정의 구체적인 설명은 생략하기로 한다.1C to 1E, reference numeral 38 denotes a passivation film of an insulating material to be applied which prevents moisture, various foreign matters, etc. from penetrating into the redistribution line and prevents short circuit between the redistribution lines, forming the passivation film. A detailed description of the process will be omitted.

다음으로, 상기 몰딩 컴파운드 수지(30)의 상면에서 하부 재배선(32)이 존재하는 저면까지 레이저 드릴링을 이용하여 비아홀(26)을 관통 형성하는 단계가 진행된다(도 1d 참조).Next, the through hole 26 is formed through laser drilling from the upper surface of the molding compound resin 30 to the bottom surface where the lower redistribution 32 exists (see FIG. 1D).

이때, 통상의 레이저 드릴링 수단이 피듀셜 다이(20)의 투명부재(21)를 통하여 그 저부의 피듀셜 패턴(22)을 기준좌표 위치로 인식하면서 레이저 드릴링을 실시함으로써, 몰딩 컴파운드 수지(30)의 상면에서 하부 재배선(32)이 존재하는 저면까지 관통되는 비아홀(26)을 정확한 위치에 가공시킬 수 있다.At this time, the ordinary compound laser drilling means by the laser drilling while recognizing the bottom portion of the bottom portion of the physical pattern 22 through the transparent member 21 of the die 20, the molding compound resin 30 The via hole 26 penetrating from the upper surface of the lower rewiring 32 to the bottom of the lower surface may be processed at an accurate position.

연이어, 상기 비아홀(26)내에 도전성 금속물질(28)을 충진시킴으로써, 몰딩 컴파운드 수지(30)에 관통 몰드 비아(24)가 형성되는 상태가 된다.Subsequently, the conductive metal material 28 is filled in the via hole 26 so that the through mold via 24 is formed in the molding compound resin 30.

다음으로, 상기 관통 몰드 비아(24)의 상단면으로부터 몰딩 컴파운드 수지(30)의 상면의 원하는 위치까지 하부 재배선을 형성하는 방식과 동일하게 상부 재배선(34)을 형성하고, 상부 재배선(34)의 연장된 끝단 위치 즉, 패시베이션막(38)을 통하여 노출된 볼패드에 입출력단자(36)를 융착시키는 단계(도 1e)가 진행됨으로써, 본 발명의 반도체 장치가 완성된다.Next, the upper redistribution 34 is formed in the same way as the lower redistribution is formed from the upper surface of the through mold via 24 to the desired position of the upper surface of the molding compound resin 30, and the upper redistribution ( The step of fusing the input / output terminals 36 to the ball pads exposed through the passivation film 38 (FIG. 1E) is performed at the extended end positions of the semiconductor device of the present invention.

최종적으로, 소잉라인(몰딩 컴파운드 수지의 각 패키지 경계라인)을 따라 소잉해주는 과정이 진행됨으로써, 개개의 웨이퍼 레벨의 팬 아웃 패키지로 완성된다.Finally, a sawing process is performed along the sawing line (each package boundary line of the molding compound resin), thereby completing the individual wafer level fan out package.

이와 같이, 본 발명의 제1실시예에 따르면 각 반도체 칩 간의 배열 간격의 오차 및 하부 재배선의 길이 및 폭 등의 오차가 발생하더라도, 레이저 드릴링 수단이 각 반도체 칩과 인접된 피듀셜 다이(20)를 기준 좌표위치로 인식함에 따라, 몰딩 컴파운드 수지 표면에서 하부 재배선까지 레이저 가공에 의한 비아홀(26)을 정확한 위치 및 간격으로 형성시킬 수 있다.As described above, according to the first embodiment of the present invention, even if errors such as the error in the arrangement interval between the semiconductor chips and the length and width of the lower rewiring line occur, Recognizing as a reference coordinate position, the via hole 26 by laser processing from the molding compound resin surface to the lower redistribution can be formed at the correct position and spacing.

여기서, 본 발명의 제1실시예에 따른 반도체 장치 및 이의 제조 방법을 설명하면 다음과 같다.Hereinafter, a semiconductor device according to a first embodiment of the present invention and a method of manufacturing the same will be described.

첨부한 도 2a 내지 도 2e에서, 도면부호 20은 웨이퍼 상태에서 소잉된 반도체 칩(10)의 주변 위치에 배치되는 제2실시예에 따른 피듀셜 다이(fiducial die)를 지시한다.2A to 2E, reference numeral 20 denotes a fiducial die according to the second embodiment disposed at the peripheral position of the sawed semiconductor chip 10 in the wafer state.

제2실시예에 따른 피듀셜 다이(20)는 반도체 칩(10)의 두께에 비하여 큰 두께로 채택된 투명부재(21)와, 하기와 같이 하부 재배선(32)을 형성하는 공정 중 투명부재(21)의 저면에 형성되는 피듀셜 패턴(22)으로 구성되고, 투명부재(21)는 글래스를 사용할 수 있다.The die 20 according to the second embodiment is a transparent member 21 having a larger thickness than that of the semiconductor chip 10 and a transparent member during the process of forming the lower redistribution 32 as follows. It consists of the physical pattern 22 formed in the bottom face of 21, and the transparent member 21 can use glass.

먼저, 제1실시예와 같이 테이프 또는 캐리어 등과 같은 접착면(14) 위에 다수의 반도체 칩(10)을 일정간격으로 부착시키되, 전기적 신호의 입출력 패드인 본딩패드가 있는 면이 접착면에 부착되도록 하고, 이와 동시에 반도체 칩(10)에서 일정 거리 떨어진 주변 위치에 상기와 같이 투명부재(21)의 저면에 피듀셜 패턴(22)이 형성된 구조로 구비된 피듀셜 다이(20)를 부착시킨다(도 2a).First, as in the first embodiment, a plurality of semiconductor chips 10 are attached at regular intervals on a bonding surface 14 such as a tape or a carrier, so that a surface having a bonding pad, which is an input / output pad of an electrical signal, At the same time, a fused second die 20 having a structure in which a fiducial pattern 22 is formed on the bottom surface of the transparent member 21 is attached to a peripheral position of the semiconductor chip 10 at a predetermined distance 2a).

이때, 상기 피듀셜 다이(20)는 각 반도체 칩(10)에 비하여 보다 큰 두께로 구비되어, 반도체 칩(10)과 함께 접착면(14)에 부착되면 반도체 칩(10) 보다 더 높게 배열되는 상태가 되고, 일단 접착면(14)에 최초 부착된 피듀셜 다이(20)는 피듀셜 패턴(22)이 없는 투명부재(21)만이 부착된 상태가 된다.At this time, the fiducial dies 20 are formed to have a larger thickness than the semiconductor dies 10 and are arranged higher than the semiconductor dice 10 when they are attached to the bonding surface 14 together with the semiconductor dies 10. [ In the state, the first die attached to the adhesive surface 14 is in a state in which only the transparent member 21 without the second pattern 22 is attached.

다음으로, 상기 반도체 칩(10)을 비롯한 피듀셜 다이(20) 즉, 투명부재(21)를 한꺼번에 몰딩 컴파운드 수지(30)로 몰딩하여, 각 반도체 칩(10)의 상면 및 측면, 그리고 피듀셜 다이(20)의 상면 및 측면이 몰딩 컴파운드 수지(30)에 의하여 감싸여지며 봉지되도록 한다(도 2b 참조).Next, the die 20 including the semiconductor chip 10, that is, the transparent member 21 are molded together with the molding compound resin 30, and the top and side surfaces of the semiconductor chip 10, and the dual The top and side surfaces of the die 20 are wrapped and encapsulated by the molding compound resin 30 (see FIG. 2B).

이어서, 상기 피듀셜 다이(20)의 상면이 외부로 노출되도록 몰딩 컴파운드 수지(30)의 상면을 그라인딩하는 단계가 진행되는 바, 실질적으로 투명부재(21)의 상면이 노출되는 상태가 된다(도 2c 참조)Subsequently, the grinding of the upper surface of the molding compound resin 30 is performed such that the upper surface of the dual die 20 is exposed to the outside, thereby substantially exposing the upper surface of the transparent member 21 (FIG. 2c)

연이어서, 접착면(14)으로부터 반도체 칩(10)과 피듀셜 다이(20)를 포함하는 몰딩 컴파운드 수지(30)를 떼어내면, 반도체 칩의 저면(본딩패드(12)가 있는 면)이 외부로 노출되는 상태가 되도록 한 다음, 각 반도체 칩(10)의 본딩패드(12)로부터 몰딩 컴파운드 수지(30)의 저면의 원하는 위치까지 통상의 도금 공정을 이용하여 하부 재배선(32)을 형성하는 단계가 진행된다(도 2c 참조).Subsequently, when the molding compound resin 30 including the semiconductor chip 10 and the functional die 20 is removed from the adhesive surface 14, the bottom surface (the surface with the bonding pad 12) of the semiconductor chip is external. To form the lower redistribution 32 using a conventional plating process from a bonding pad 12 of each semiconductor chip 10 to a desired position on the bottom surface of the molding compound resin 30. (See Fig. 2C).

이때, 위와 같이 반도체 칩(10)의 본딩패드(12)로부터 몰딩 컴파운드 수지(30)의 원하는 위치까지 하부 재배선(32)을 형성할 때, 상기 피듀셜 다이(20)의 투명부재(21) 저면에 하부 재배선(32)의 도금시 동일한 재질의 피듀셜 패턴(22)을 형성시키는 단계가 동시에 진행된다.At this time, when forming the lower redistribution 32 from the bonding pad 12 of the semiconductor chip 10 to the desired position of the molding compound resin 30, the transparent member 21 of the functional die 20 In the plating of the lower redistribution 32 on the bottom surface, the step of forming the physical pattern 22 of the same material is performed at the same time.

이렇게 하부 재배선(32)과 피듀셜 패턴(22)을 동일 공정에서 함께 형성시켜줌으로써, 피듀셜 패턴(22)과 하부 재배선(32) 간의 간격이 보다 정확한 간격으로 일정하게 유지될 수 있고, 그에 따라 하기와 같이 레이저 드릴링 수단이 피듀셜 패턴을 기준 좌표 위치로 인식할 때 보다 정확하게 인식할 수 있다.By forming the lower rewiring line 32 and the fiducial pattern 22 together in the same process, the gap between the fiducial pattern 22 and the lower rewiring line 32 can be maintained at a more accurate interval, As a result, when the laser drilling means recognizes the physical pattern as a reference coordinate position, it can recognize more accurately.

첨부한 도 2c 내지 도 2e에서, 도면부호 38은 수분, 각종 이물질 등이 재배선으로 침투하는 것을 차단하는 동시에 재배선간의 쇼트 현상을 방지하는 도포되는 절연 재질의 패시베이션막을 나타낸다.In the accompanying FIGS. 2C to 2E, reference numeral 38 denotes a passivation film of an insulating material that is applied to prevent moisture, various foreign matters, and the like from penetrating into the redistribution line and to prevent a short phenomenon between the redistribution lines.

다음으로, 상기 몰딩 컴파운드 수지(30)의 상면에서 하부 재배선(32)이 존재하는 저면까지 레이저 드릴링을 이용하여 비아홀(26)을 관통 형성하는 단계가 진행된다(도 2d 참조).Next, the through hole 26 is formed through laser drilling from the upper surface of the molding compound resin 30 to the bottom surface where the lower redistribution 32 exists (see FIG. 2D).

이때, 통상의 레이저 드릴링 수단이 피듀셜 다이(20)의 투명부재(21)를 통하여 그 저부의 피듀셜 패턴(22) 즉, 하부 재배선(32) 형성시 함께 형성된 피듀셜 패턴(22)을 기준좌표 위치로 인식하면서 레이저 드릴링을 실시함으로써, 몰딩 컴파운드 수지(30)의 상면에서 하부 재배선(32)이 존재하는 저면까지 관통되는 비아홀(26)을 보다 정확한 위치에 가공시킬 수 있다.At this time, a normal laser drilling means is applied to the fulcrum pattern 22 of the bottom portion, that is, the fulcrum pattern 22 formed at the time of forming the lower rewiring line 32, through the transparent member 21 of the fulcrum die 20 By performing laser drilling while recognizing the reference coordinate position, the via hole 26 penetrating from the upper surface of the molding compound resin 30 to the bottom surface where the lower redistribution 32 is present can be processed at a more accurate position.

즉, 상기 하부 재배선(32)과 피듀셜 패턴(22)을 동일 공정에서 함께 형성됨에 따라, 피듀셜 패턴(22)과 하부 재배선(32) 간의 간격이 보다 정확한 간격으로 일정하게 유지된 상태이므로, 레이저 드릴링 수단이 피듀셜 패턴(22)을 기준 좌표 위치로 인식하며 비아홀을 형성할 때, 비아홀(26)을 보다 정확한 위치에 가공시킬 수 있다.That is, since the lower reed 32 and the fiduced pattern 22 are formed together in the same process, the interval between the fiducial pattern 22 and the lower rewiring line 32 is kept constant at a more accurate interval Therefore, when the laser drilling means recognizes the physical pattern 22 as a reference coordinate position and forms a via hole, the via hole 26 may be processed at a more accurate position.

연이어, 상기 비아홀(26)내에 도전성 금속물질(28)을 충진시킴으로써, 몰딩 컴파운드 수지(30)에 관통 몰드 비아(24)가 형성되는 상태가 된다.Subsequently, the conductive metal material 28 is filled in the via hole 26 so that the through mold via 24 is formed in the molding compound resin 30.

다음으로, 상기 관통 몰드 비아(24)의 상단면으로부터 몰딩 컴파운드 수지(30)의 상면의 원하는 위치까지 하부 재배선을 형성하는 방식과 동일하게 상부 재배선(34)을 형성하고, 상부 재배선(34)의 연장된 끝단 위치 즉, 패시베이션막(38)을 통하여 노출된 볼패드에 입출력단자(36)를 융착시키는 단계(도 2e)가 진행됨으로써, 본 발명의 반도체 장치가 완성된다.Next, the upper redistribution 34 is formed in the same way as the lower redistribution is formed from the upper surface of the through mold via 24 to the desired position of the upper surface of the molding compound resin 30, and the upper redistribution ( The step of fusing the input / output terminals 36 to the ball pads exposed through the passivation film 38 (FIG. 2E) proceeds, thereby completing the semiconductor device of the present invention.

최종적으로, 제1실시예와 마찬가지로 소잉라인(몰딩 컴파운드 수지의 각 패키지 경계라인)을 따라 소잉해주는 과정이 진행됨으로써, 개개의 웨이퍼 레벨의 팬 아웃 패키지로 완성된다.
Finally, a sawing process is performed along the sawing line (each package boundary line of the molding compound resin) as in the first embodiment, thereby completing a fan-out package at an individual wafer level.

10 : 반도체 칩
12 : 본딩패드
14 : 접착면
20 : 피듀셜 다이
21 : 투명부재
22 : 피듀셜 패턴
24 : 관통 몰드 비아
26 : 비아홀
28 : 도전성 금속물질
30 : 몰딩 컴파운드 수지
32 : 하부 재배선
34 : 상부 재배선
36 : 입출력단자
38 : 패시베이션막10: Semiconductor chip
12: bonding pad
14: Adhesive surface
20: dual die
21: transparent member
22: fiducial pattern
24: Through Mold Via
26:
28: conductive metal material
30: Molding compound resin
32: Lower growth line
34: Upper rebar
36: I / O terminal
38: Passivation film

Claims (6)

웨이퍼 상태에서 소잉된 반도체 칩(10)의 주변 위치에 배치되는 피듀셜 다이(20)와;
상기 반도체 칩(10) 및 피듀셜 다이를 봉지시키되, 피듀셜 다이(20)의 상면을 노출시키며 몰딩되는 몰딩 컴파운드 수지(30)와;
각 반도체 칩(10)의 본딩패드(12)로부터 몰딩 컴파운드 수지(30)의 저면의 원하는 위치까지 연장 형성되는 하부 재배선(32)와;
레이저 드릴링 수단이 상기 피듀셜 다이(20)를 기준좌표 위치로 인식하면서 레이저 드릴링을 실시하여 몰딩 컴파운드 수지(30)의 상면에서 하부 재배선(32)이 존재하는 저면까지 관통 형성되는 비아홀(26) 및, 이 비아홀(26)내에 충진되는 도전성 금속물질(28)을 포함하는 관통 몰드 비아(24)와;
상기 몰드 인터포져(20)의 관통 몰드 비아(22)의 상단에서 몰딩 컴파운드 수지(30)의 상면 원하는 위치까지 도금공정에 의하여 형성되는 상부 재배선(34)과;
상기 상부 재배선(34)의 볼패드에 도전 가능하게 융착되는 입출력단자(36);
를 포함하는 것을 특징으로 하는 반도체 장치.
A secondary die 20 disposed at a peripheral position of the semiconductor chip 10 sown in a wafer state;
A molding compound resin 30 which encapsulates the semiconductor chip 10 and the duty die, and is molded while exposing the top surface of the duty die 20;
A lower redistribution 32 extending from a bonding pad 12 of each semiconductor chip 10 to a desired position of the bottom surface of the molding compound resin 30;
The laser drilling means performs laser drilling while recognizing the fiducial dies 20 as the reference coordinate positions to form a via hole 26 penetrating from the upper surface of the molding compound resin 30 to the lower surface where the lower redistribution line 32 exists, And a through-mold via 24 comprising a conductive metal material 28 filled in the via hole 26;
An upper rewiring line 34 formed by a plating process from an upper end of the through-mold via 22 of the mold interposer 20 to a desired upper surface of the molding compound resin 30;
An input / output terminal (36) which is conductively fused to the ball pad of the upper redistribution line (34);
A semiconductor device comprising a.
청구항 1에 있어서,
상기 피듀셜 다이(20)는 반도체 칩(10)의 두께에 비하여 큰 두께로 채택된 투명부재(21)와, 투명부재(21)의 저면에 형성되는 피듀셜 패턴(22)으로 구성된 것을 특징으로 하는 반도체 장치.
The method according to claim 1,
The physical die 20 is composed of a transparent member 21 adopted to a larger thickness than the thickness of the semiconductor chip 10, and a physical pattern 22 formed on the bottom surface of the transparent member 21 .
청구항 1 또는 청구항 2에 있어서,
상기 피듀셜 다이(20)의 투명부재(21)는 글래스 재질로 구비되고, 피듀셜 패턴(22)은 하부 재배선(32) 공정시 하부 재배선과 동일한 재질로 형성된 것임을 특징으로 하는 반도체 장치.
The method according to claim 1 or 2,
Wherein the transparent member (21) of the secondary die (20) is made of a glass material and the secondary pattern (22) is made of the same material as the lower reed line (32) during the process of the lower rewiring line (32).
다수의 반도체 칩(10)을 접착면(14)에 일정간격으로 부착시키는 동시에 반도체 칩(10) 주변 위치에 보다 큰 두께의 피듀셜 다이(20)를 함께 부착하는 단계와;
각 반도체 칩(10) 및 피듀셜 다이(20)를 한꺼번에 몰딩 컴파운드 수지(30)로 몰딩하는 단계와;
상기 몰딩 컴파운드 수지(30)의 상면을 그라인딩하여 피듀셜 다이(20)의 상면을 외부로 노출시키는 단계와;
접착면(14)에서 각 반도체 칩(10) 및 피듀셜 다이(20)를 포함하는 몰딩 컴파운드 수지(30)를 떼어내어, 각 반도체 칩(10)의 본딩패드(12)로부터 몰딩 컴파운드 수지(30)의 저면의 원하는 위치까지 하부재배선(32)을 형성하는 단계와;
레이저 드릴링 수단이 피듀셜 다이(20)를 기준좌표 위치로 인식하면서, 몰딩 컴파운드 수지(30)의 상면에서 하부 재배선(32)이 존재하는 저면까지 레이저 가공에 의한 비아홀(26)을 관통 형성하는 단계;
비아홀(26)내에 하부 재배선(32)과 도전 가능한 도전성 금속물질(28)을 충진하여 관통 몰드 비아(24)를 완성하는 단계와;
관통 몰드 비아(24)의 상단면으로부터 몰딩 컴파운드 수지(30)의 상면의 원하는 위치까지 상부 재배선(34)을 형성하고, 상부 재배선(34)의 볼패드에 입출력단자(36)를 융착시키는 단계;
를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
Attaching a plurality of semiconductor chips 10 to the adhesive surface 14 at regular intervals and simultaneously attaching a larger die 20 to a position around the semiconductor chip 10;
Molding each semiconductor chip 10 and the duty die 20 together with a molding compound resin 30;
Grinding the upper surface of the molding compound resin (30) to expose the upper surface of the functional die (20) to the outside;
The molding compound resin 30 including the semiconductor die 10 and the fused dies 20 is removed from the bonding surface 14 and the molding compound resin 30 is removed from the bonding pads 12 of each semiconductor die 10 Forming a lower rewiring line 32 to a desired position on a bottom surface of the lower substrate 32;
The laser drilling means penetrates the via hole 26 by laser processing from the upper surface of the molding compound resin 30 to the lower surface where the lower rewiring line 32 exists while recognizing the secondary die 20 as the reference coordinate position step;
Filling the via hole 26 with the lower redistribution 32 and the conductive conductive metal material 28 to complete the through mold via 24;
An upper lead wire 34 is formed from the upper end face of the through-mold via 24 to a desired position of the upper face of the molding compound resin 30 and the input / output terminal 36 is fused to the ball pad of the upper lead wire 34 step;
Wherein the semiconductor device is a semiconductor device.
청구항 4에 있어서,
상기 반도체 칩(10)과 함께 피듀셜 다이(20)를 접착면(14)에 부착할 때, 피듀셜 다이(20)는 레이저 드릴링 수단의 투과 인식이 용이한 투명부재(21)의 저면에 기준좌표값 인식을 위한 피듀셜 패턴(22)이 미리 형성된 것으로 채택된 것임을 특징으로 하는 반도체 장치 제조 방법.
The method of claim 4,
When attaching the die 20 to the adhesive surface 14 together with the semiconductor chip 10, the die 20 is referred to the bottom surface of the transparent member 21 is easy to recognize the transmission of the laser drilling means And a fiducial pattern (22) for recognizing a coordinate value is previously formed.
청구항 4에 있어서,
상기 반도체 칩(10)의 본딩패드(12)로부터 몰딩 컴파운드 수지(30)의 원하는 위치까지 하부 재배선(32)을 형성할 때, 상기 피듀셜 다이(20)의 투명부재(21) 저면에 하부 재배선(32)과 동일한 재질의 피듀셜 패턴(22)이 동시에 형성되는 것을 특징으로 하는 반도체 장치 제조 방법.The method of claim 4,
When the lower redistribution 32 is formed from the bonding pad 12 of the semiconductor chip 10 to a desired position of the molding compound resin 30, a lower portion of the lower surface of the transparent member 21 of the functional die 20 is formed. A method of manufacturing a semiconductor device, characterized in that a physical pattern (22) of the same material as the redistribution (32) is formed at the same time.
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