KR20130077939A - Semiconductor package having one-layer substrate and, fan-out semiconductor package and method for manufacturing the same - Google Patents

Semiconductor package having one-layer substrate and, fan-out semiconductor package and method for manufacturing the same Download PDF

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Abstract

PURPOSE: A semiconductor package having a one-layer substrate, a fan-out semiconductor package, and a method for manufacturing the same are provided to secure high integration by stacking semiconductor chips up and down. CONSTITUTION: A one-layer substrate (10) is connected to a conductive wire (16). The bonding pad (22) of a semiconductor chip is connected to the conductive wire. The substrate is connected to the bonding pad. The substrate is electrically connected to an input-output circuit. The input-output circuit part is formed in a fan-out package.

Description

원 레이어 섭스트레이트를 갖는 반도체 패키지와, 이를 이용한 팬 아웃 타입 반도체 패키지 및 이의 제조 방법{Semiconductor package having one-layer substrate and, fan-out semiconductor package and method for manufacturing the same}Semiconductor package having a one-layer substrate, a fan-out semiconductor package and a method for manufacturing the same {Semiconductor package having one-layer substrate and, fan-out semiconductor package and method for manufacturing the same}

본 발명은 원 레이어 섭스트레이트를 갖는 반도체 패키지와, 이를 이용한 팬 아웃 타입 반도체 패키지 및 이의 제조 방법에 관한 것으로서, 더욱 상세하게는 원 레이어 섭스트레이트를 갖는 반도체 패키지를 이용하여, 반도체 칩이 적층 구성되는 팬 아웃 타입 패키지를 제조할 수 있도록 한 새로운 구조의 반도체 패키지 및 이의 제조 방법에 관한 것이다.
The present invention relates to a semiconductor package having a one-layer substrate, a fan-out type semiconductor package using the same, and a method of manufacturing the same. More particularly, a semiconductor chip is laminated using a semiconductor package having a one-layer substrate. The present invention relates to a semiconductor package having a new structure and a method for manufacturing the same, which enable manufacturing a fan out type package.

각종 전자기기 제품의 경량화, 소형화, 고속화, 다기능화, 고성능화 등 복합화 추세에 따라, 전자기기내 탑재되는 반도체 소자들에 대한 높은 신뢰성을 요구하고 있으며, 복합화 추세를 충족하기 위한 중요한 기술 중의 하나가 바로 반도체 패키지 조립 기술이며, 그에 따라 패키지의 크기 및 두께가 칩 크기에 가깝게 제조되는 웨이퍼 레벨의 칩 스케일 패키지, 칩 사이즈 패키지(Chip Size Package), 칩 적층형 패키지 등이 개발되고 있다.In accordance with the compounding trend of light weight, miniaturization, high speed, multifunction, and high performance of various electronic products, high reliability of semiconductor devices mounted in electronic devices is required, and one of the important technologies to meet the complex trend is As a semiconductor package assembly technology, a wafer-level chip scale package, a chip size package, a chip stacked package, and the like, in which the size and thickness of the package are manufactured close to the chip size, are being developed.

웨이퍼 레벨 패키지 및 칩 사이즈 패키지에 있어서, 칩의 면적내에 전기적 신호 전달을 위한 솔더볼과 같은 입출력단자가 전기적으로 연결되면 팬-인(fan-in)으로 분류되고, 별도의 인터포져 등을 이용하여 칩의 면적 바깥쪽까지 도전라인을 연장하는 동시에 연장된 부위에 입출력 단자를 융착하면 팬-아웃 타입으로 분류된다.In wafer level package and chip size package, if the input / output terminals such as solder balls for electrical signal transmission within the area of the chip are electrically connected, they are classified as fan-in, and the chips are separated using a separate interposer. If the conductive line is extended to the outside of the area and the input and output terminals are welded to the extended portion, it is classified as a fan-out type.

팬 인 타입의 경우에는 칩의 면적내에 솔더볼을 융착시켜야 함에 따라 입출력 단자의 수를 늘릴 수 없는 단점이 있지만, 반면에 팬 아웃 타입 패키지(fan-out package)는 칩으로부터 전달되는 전기적 신호의 경로인 입출력 단자의 수 즉, 솔더볼의 수를 증가시킬 수 있는 장점을 갖는다.The fan-in type has a disadvantage in that the number of input and output terminals cannot be increased because the solder balls must be fused in the area of the chip, whereas the fan-out package is a path for electrical signals transmitted from the chip. The number of input and output terminals, that is, the number of solder balls can be increased.

여기서, 첨부한 도 4를 참조로 종래의 팬 아웃 타입 반도체 패키지에 대한 구성을 살펴보면 다음과 같다.A configuration of a conventional fan out type semiconductor package will now be described with reference to FIG. 4.

종래의 팬 아웃 타입 패키지는, 웨이퍼 레벨의 반도체 칩(100)과, 반도체 칩(100)의 신호입출력단자인 본딩패드(102)를 노출시키며 반도체 칩(100)을 봉지하는 몰딩 컴파운드 수지(104)와, 반도체 칩(104)의 본딩패드에 도전 가능하게 연결되는 재배선층(106)과, 재배선층(106)을 절연하기 위한 패시베이션층(108)과, 패시베이션층(108)을 통하여 외부로 노출된 재배선층(110)의 볼랜드(112)에 부착되는 솔더볼(114) 등을 포함하여 구성되어 있다.The conventional fan-out type package includes a molding compound resin 104 which exposes a semiconductor chip 100 at a wafer level and a bonding pad 102 which is a signal input / output terminal of the semiconductor chip 100 and encapsulates the semiconductor chip 100. And a redistribution layer 106 conductively connected to the bonding pad of the semiconductor chip 104, a passivation layer 108 for insulating the redistribution layer 106, and a passivation layer 108 exposed to the outside. The solder ball 114 and the like attached to the ball land 112 of the redistribution layer 110 is configured.

그러나, 종래의 팬 아웃 타입 패키지는 하나의 반도체 칩만이 내장된 구조이고, 또한 하나의 반도체 칩으로부터의 전기적 신호가 재배선층을 통하여 출력되는 구조이기 때문에 여러개의 반도체 칩을 적층 구성하는데 어려움이 있었다.
However, the conventional fan-out type package has a structure in which only one semiconductor chip is embedded and a structure in which electrical signals from one semiconductor chip are output through the redistribution layer, thus making it difficult to stack several semiconductor chips.

본 발명은 상기와 같은 점을 해결하기 위하여 안출한 것으로서, 원 레이어 섭스트레이트와 반도체 칩이 도전성 와이어로 연결되는 팬 아웃 패키지 제조용 반도체 패키지를 팬 아웃 패키지와 적층 조합하여, 반도체 칩이 상하로 적층 구성되는 형태의 팬 아웃 패키지를 제공하는데 그 목적이 있다.The present invention has been made in order to solve the above problems, the semiconductor package for stacking the fan-out package and the semiconductor package for manufacturing the fan-out package in which the one-layer substrate and the semiconductor chip is connected by a conductive wire, the semiconductor chip is stacked up and down The purpose is to provide a fan-out package of the form.

또한, 본 발명은 반도체 칩이 상하로 적층된 상태에서, 상부칩 위에 또 다른 칩을 더 적층 구성하여 고집적화 및 다기능화를 더욱 실현시킬 수 있도록 한 팬 아웃 타입 패키지를 제공하는데 그 목적이 있다.
In addition, an object of the present invention is to provide a fan out type package in which a semiconductor chip is stacked up and down, and another chip is further stacked on the upper chip to further realize high integration and multifunction.

상기한 목적을 달성하기 위한 본 발명의 일 구현예는: 원 레이어 섭스트레이트와 반도체 칩의 본딩패드 간을 도전성 와이어로 연결시킴과 함께, 상기 원 레이어 섭스트레이트는 팬 아웃 패키지의 입출력회로부에 도전 가능하게 연결되도록 하고, 상기 반도체 칩은 팬 아웃 패키지의 반도체 칩 위에 적층되도록 한 것을 특징으로 하는 원 레이어 섭스트레이트를 갖는 반도체 패키지를 제공한다.One embodiment of the present invention for achieving the above object is: connecting the one-layer substrate and the bonding pad of the semiconductor chip with a conductive wire, the one-layer substrate can conduct the input and output circuit portion of the fan-out package The semiconductor chip has a one-layer substratum characterized in that the semiconductor chip is stacked on the semiconductor chip of the fan-out package.

본 발명의 일 구현예에서, 상기 원 레이어 섭스트레이트는 소정의 회로 배선 경로을 이루는 단층의 금속회로패턴과, 금속회로패턴의 도전성 와이어가 연결되는 부분을 제외한 표면에 도포된 패시베이션층으로 구성된 것임을 특징으로 한다.In one embodiment of the present invention, the one layer substrate is characterized by consisting of a passivation layer applied to the surface of the metal circuit pattern of a single layer constituting a predetermined circuit wiring path, except for the portion where the conductive wire of the metal circuit pattern is connected do.

본 발명의 일 구현예에서, 상기 원 레이어 섭스트레이트와 연결되는 반도체 칩은 본딩패드가 상면에 형성된 상부칩으로 채택되고, 상기 팬 아웃 패키지의 반도체 칩은 본딩패드가 저면에 형성된 하부칩으로 채택되어, 상부칩의 저면과 하부칩의 상면이 접착되며 적층되는 것을 특징으로 한다.In one embodiment of the present invention, the semiconductor chip connected to the one-layer substrate is adopted as the upper chip formed on the upper surface of the bonding pad, the semiconductor chip of the fan-out package is adopted as the lower chip formed on the lower surface of the fan out package The lower surface of the upper chip and the upper surface of the lower chip are bonded and laminated.

상기한 목적을 달성하기 위한 본 발명의 다른 구현예는:Another embodiment of the present invention for achieving the above object is:

하부칩과; 상기 하부칩의 저면과 동일 평면을 이루면서 하부칩의 주변에 배열되는 원 레이어 섭스트레이트와; 상기 하부칩의 상면에 적층 부착되는 상부칩과; 상기 상부칩의 상면에 형성된 본딩패드와, 원 레이어 섭스트레이트 간에 도전 가능하게 연결되는 도전성 와이어와; 상부칩 및 하부칩, 원 레이어 섭스트레이트, 도전성 와이어를 봉지시키되, 원 레이어 섭스트레이트 및 하부칩의 저면을 외부로 노출시키면서 몰딩되는 몰딩 컴파운드 수지와; 하부칩의 저면에 형성된 본딩패드와, 원 레이어 섭스트레이트의 저면에 도전 가능하게 연결되는 입출력회로부; 를 포함하여 구성된 것을 특징으로 하는 원 레이어 섭스트레이트를 갖는 반도체 패키지를 이용한 팬 아웃 타입 반도체 패키지를 제공한다.A lower chip; A one-layer substraighter arranged at the periphery of the lower chip while forming the same plane as the bottom surface of the lower chip; An upper chip laminated and attached to an upper surface of the lower chip; A conductive wire conductively connected between the bonding pad formed on the upper surface of the upper chip and the one layer substrate; A molding compound resin encapsulating the upper chip and the lower chip, the one layer substrate, and the conductive wire, wherein the molding compound resin is molded while exposing the bottom surface of the one layer substrate and the lower chip to the outside; A bonding pad formed on the bottom surface of the lower chip and an input / output circuit part electrically connected to the bottom surface of the one layer substrate; Provided is a fan-out type semiconductor package using a semiconductor package having a one-layer substrate, characterized in that configured to include.

본 발명의 다른 구현예에서, 상기 원 레이어 섭스트레이트는 소정의 회로 배선 경로을 이루는 단층의 금속회로패턴과, 금속회로패턴의 도전성 와이어가 연결되는 부분을 제외한 표면에 도포된 패시베이션층으로 구성된 것임을 특징으로 한다.In another embodiment of the present invention, the one-layer substrate is composed of a passivation layer applied to a surface except for a portion of the metal circuit pattern of a single layer constituting a predetermined circuit wiring path, and the conductive wire of the metal circuit pattern is connected. do.

본 발명의 다른 구현예에서, 상기 입출력회로부는: 하부칩의 저면에 형성된 본딩패드와, 원 레이어 섭스트레이트의 저면을 제외하고 몰딩 컴파운드 수지의 저면에 걸쳐 도포되는 제1패시베이션층과; 일단부는 제1패시베이션층을 통하여 노출된 하부칩의 저면에 형성된 본딩패드 및 원 레이어 섭스트레이트의 저면에 도전 가능하게 연결되고, 타단부는 볼랜드가 형성되는 자리까지 연장되는 재배선층과; 재배선층의 볼랜드를 제외한 제1패시베이션층의 표면에 걸쳐 도포되는 제2패시베이션층; 으로 구성된 것을 특징으로 한다.In another embodiment of the present invention, the input / output circuit unit includes: a bonding pad formed on a bottom surface of a lower chip and a first passivation layer applied over the bottom surface of the molding compound resin except for the bottom surface of the one layer substrate; A redistribution layer having one end conductively connected to a bonding pad formed on the bottom surface of the lower chip exposed through the first passivation layer and a bottom surface of the one layer substrate, and the other end extending to a place where the ball land is formed; A second passivation layer applied over the surface of the first passivation layer except for the borland of the redistribution layer; .

바람직하게는, 상기 볼랜드에는 최종 입출력단자로서 솔더볼이 융착되는 것을 특징으로 한다.Preferably, the ball land is characterized in that the solder ball is fused as a final input and output terminal.

본 발명의 다른 구현예에 따른 반도체 패키지는: 상기 상부칩의 상면에 적층 부착되어 몰딩 컴파운드 수지로 봉지되는 제3칩과; 몰딩 컴파운드 수지의 상면에서 제3칩의 상면에 형성된 본딩패드까지 관통 형성되는 도전성의 제1관통 몰드 비아와; 몰딩 컴파운드 수지의 상면을 통해 노출된 제1관통 몰드 비아와 도전 가능하게 연결되는 스택용 입출력회로부와; 몰딩 컴파운드 수지의 상면 테두리 부분에서 입출력회로부까지 도전 가능하게 관통 형성되는 관통 몰드 비아; 를 더 포함하는 것을 특징으로 한다.According to another aspect of the present invention, there is provided a semiconductor package including: a third chip laminated on an upper surface of the upper chip and encapsulated with a molding compound resin; A conductive first through mold via penetrating from an upper surface of the molding compound resin to a bonding pad formed on the upper surface of the third chip; A stack input / output circuit portion electrically connected to the first through mold via exposed through the upper surface of the molding compound resin; A through-mold via penetratingly formed from an upper edge portion of the molding compound resin to an input / output circuit portion; And further comprising:

본 발명의 다른 구현예에서, 상기 스택용 입출력회로부는: 제1 및 관통 몰드 비아를 제외한 몰딩 컴파운드 수지의 상면에 걸쳐 도포되는 제1패시베이션층과; 일단부는 제1패시베이션층을 통하여 노출된 제1 및 관통 몰드 비아에 도전 가능하게 연결되고, 타단부는 적층용 볼랜드가 형성되는 자리까지 연장되는 재배선층과; 재배선층의 적층용 볼랜드를 제외한 제1패시베이션층의 표면에 걸쳐 도포되는 제2패시베이션층; 으로 구성된 것을 특징으로 한다.In another embodiment of the present invention, the stack input / output circuit part includes: a first passivation layer applied over the top surface of the molding compound resin except for the first and through mold vias; A redistribution layer, one end of which is conductively connected to the first and through mold vias exposed through the first passivation layer, and the other end of which extends to the place where the stacking borland is formed; A second passivation layer applied over the surface of the first passivation layer except for the borland for lamination of the redistribution layer; .

상기한 목적을 달성하기 위한 본 발명의 또 다른 구현예는: 캐리어에 접착된 필름 상에 원 레이어 섭스트레이트를 소정의 회로 배열로 부착시키는 단계와; 상기 필름의 중앙부분 표면에 하부칩을 부착시키는 단계와; 상기 하부칩의 상면에 상부칩을 적층 부착시키는 단계와; 상기 상부칩의 상면에 형성된 본딩패드와, 원 레이어 섭스트레이트의 금속회로패턴 간을 도전성 와이어로 연결하는 단계와; 상부칩 및 하부칩, 도전성 와이어, 원 레이어 섭스트레이트를 봉지시키기 위하여 몰딩 컴파운드 수지로 몰딩하는 단계와; 상기 캐리어를 분리시킴과 함께, 원 레이어 섭스트레이트의 금속회로패턴 저면과 하부칩의 저면에 형성된 본딩패드가 노출되도록 필름을 떼어내는 단계와; 상기 몰딩 컴파운드 수지의 저면에 걸쳐, 하부칩의 본딩패드와, 원 레이어 섭스트레이트의 금속회로패턴과 도전 가능하게 연결되는 입출력회로부를 형성하는 단계; 를 포함하는 것을 특징으로 하는 원 레이어 섭스트레이트를 갖는 반도체 패키지를 이용한 팬 아웃 타입 반도체 패키지 제조 방법을 제공한다.Another embodiment of the present invention for achieving the above object comprises the steps of: attaching a one layer substrate in a predetermined circuit arrangement on a film adhered to a carrier; Attaching a lower chip to a surface of a central portion of the film; Stacking and attaching an upper chip to an upper surface of the lower chip; Connecting a bonding pad formed on the upper surface of the upper chip and a metal circuit pattern of one layer substrate with a conductive wire; Molding with a molding compound resin to encapsulate the upper chip and the lower chip, the conductive wire, and the one layer substrate; Separating the carrier and removing the film to expose the bonding pads formed on the bottom surface of the metal circuit pattern of the one layer substrate and the bottom surface of the lower chip; Forming an input / output circuit portion electrically connected to a bonding pad of a lower chip and a metal circuit pattern of a one-layer substrate over a bottom surface of the molding compound resin; It provides a fan-out type semiconductor package manufacturing method using a semiconductor package having a one-layer substrate, characterized in that it comprises a.

본 발명의 또 다른 구현예에서, 상기 입출력회로부를 형성하는 단계는:In still another embodiment of the present invention, the forming of the input / output circuit part may include:

하부칩의 저면에 형성된 본딩패드와, 원 레이어 섭스트레이트의 저면을 제외하고 몰딩 컴파운드 수지의 저면에 걸쳐 제1패시베이션층을 도포하는 과정과; 일단부는 하부칩의 저면에 형성된 본딩패드 및 원 레이어 섭스트레이트의 저면에 연결되고, 타단부는 볼랜드가 형성되는 자리까지 연장되는 재배선층을 도금 공정을 이용하여 형성하는 과정과; 재배선층의 볼랜드를 제외한 제1패시베이션층의 표면에 걸쳐 제2패시베이션층을 도포하는 과정; 으로 진행되는 것을 특징으로 한다.Applying a first passivation layer over the bonding pad formed on the bottom of the lower chip and the bottom of the molding compound resin except for the bottom of the one-layer substrate; Forming a redistribution layer having one end connected to a bonding pad formed on a bottom surface of a lower chip and a bottom surface of a one layer substrate, and the other end extending to a place where a ball land is formed using a plating process; Applying a second passivation layer over the surface of the first passivation layer except for the borland of the redistribution layer; . ≪ / RTI >

바람직하게는, 상기 볼랜드에 솔더볼을 융착시키는 단계를 더 포함하는 것을 특징으로 한다.Preferably, the method further comprises fusion bonding the solder ball to the ball land.

본 발명의 또 다른 구현예는: 상기 몰딩 컴파운드 수지에 의한 몰딩 단계 전에, 상부칩의 상면에 제3칩을 더 적층 부착하는 단계가 더 진행되는 것을 특징으로 한다.Another embodiment of the present invention is characterized in that before the molding step by the molding compound resin, the step of further laminating the third chip on the upper surface of the upper chip further proceeds.

본 발명의 또 다른 구현예는: 상기 몰딩 컴파운드 수지에 의한 몰딩 단계 후, 몰딩 컴파운드 수지의 상면에서 제3칩의 상면에 형성된 본딩패드까지 도전성의 제1관통 몰드 비아를 형성하는 단계와; 몰딩 컴파운드 수지의 상면 테두리 부분에서 입출력회로부의 재배선층까지 관통 몰드 비아를 형성하는 단계와; 몰딩 컴파운드 수지의 상면을 걸쳐 제1관통 몰드 비아 및 관통 몰드 비아와 도전 가능하게 연결되는 스택용 입출력회로부를 형성하는 단계; 가 더 진행되는 것을 특징으로 한다.Another embodiment of the present invention comprises: forming a conductive first through mold via from the upper surface of the molding compound resin to the bonding pad formed on the upper surface of the third chip after the molding step with the molding compound resin; Forming a through mold via from an upper edge portion of the molding compound resin to a redistribution layer of the input / output circuit portion; Forming a stack input / output circuit portion conductively connected to the first through mold via and the through mold via over the upper surface of the molding compound resin; It is characterized in that the further progress.

본 발명의 다른 구현예에서, 상기 스택용 입출력회로부를 형성하는 단계는: 제1 및 관통 몰드 비아를 제외한 몰딩 컴파운드 수지의 상면에 걸쳐 제1패시베이션층을 형성하는 과정과; 일단부는 제1패시베이션층을 통하여 노출된 제1 및 관통 몰드 비아에 도전 가능하게 연결되고, 타단부는 적층용 볼랜드가 형성되는 자리까지 연장되는 재배선층을 도금 공정을 이용하여 형성하는 과정과; 재배선층의 적층용 볼랜드를 제외한 제1패시베이션층의 표면에 걸쳐 제2패시베이션층을 형성하는 과정; 으로 진행되는 것을 특징으로 한다.In another embodiment of the present invention, the forming of the stack input / output circuit part may include: forming a first passivation layer over an upper surface of the molding compound resin except for the first and through mold vias; Forming a redistribution layer having one end conductively connected to the first and through mold vias exposed through the first passivation layer, and the other end extending to a place where the stacking borland is formed by using a plating process; Forming a second passivation layer over the surface of the first passivation layer except for the borland for lamination of the redistribution layer; . ≪ / RTI >

바람직하게는, 상기 적층용 볼랜드에 솔더볼을 매개로 제3의 반도체 패키지가 더 적층되는 것을 특징으로 한다.
Preferably, the third semiconductor package is further laminated through the solder ball to the stacking borland.

상기한 과제 해결 수단을 통하여, 본 발명은 다음과 같은 효과를 제공한다.Through the above-mentioned means for solving the problems, the present invention provides the following effects.

본 발명에 따르면, 팬 아웃 패키지의 반도체 칩 위에 상부칩을 적층하는 동시에 원 레이어 섭스트레이트와 적층된 상부칩 간을 도전성 와이어로 연결하여, 반도체 칩이 상하로 적층 구성되는 형태의 팬 아웃 패키지를 제공할 수 있다.According to the present invention, by stacking the upper chip on the semiconductor chip of the fan-out package, and connecting the one-layer substrate and the stacked upper chip with a conductive wire, there is provided a fan-out package in which the semiconductor chip is stacked up and down can do.

또한, 본 발명은 반도체 칩이 상하로 적층된 상태에서, 상부칩 위에 또 다른 제3칩을 더 적층 구성함과 함께 제3의 반도체 패키지를 적층하여, 고집적화 및 다기능화를 더욱 실현시킬 수 있다.
In the present invention, in the state where the semiconductor chips are stacked up and down, another third chip is further stacked on the upper chip, and the third semiconductor package is laminated to further realize high integration and multifunction.

도 1은 본 발명에 따른 원 레이어 섭스트레이트를 갖는 반도체 패키지를 이용한 팬 아웃 타입 반도체 패키지의 일 실시예를 나타내는 단면도,
도 2a 내지 도 2h는 도 1의 팬 아웃 타입 반도체 패키지를 제조하는 과정을 순서대로 나타낸 단면도,
도 3a 및 도 3b는 본 발명에 따른 원 레이어 섭스트레이트를 갖는 반도체 패키지를 이용한 팬 아웃 타입 반도체 패키지의 다른 실시예를 나타내는 단면도,
도 4는 종래의 팬 아웃 타입 패키지를 나타낸 단면도.1 is a cross-sectional view showing an embodiment of a fan out type semiconductor package using a semiconductor package having a one layer substrate according to the present invention;
2A to 2H are cross-sectional views sequentially illustrating a process of manufacturing the fan out type semiconductor package of FIG. 1;
3A and 3B are cross-sectional views illustrating another embodiment of a fan-out type semiconductor package using a semiconductor package having a one layer substrate according to the present invention;
Figure 4 is a cross-sectional view showing a conventional fan out type package.

이하, 본 발명의 바람직한 실시예를 첨부도면을 참조로 상세하게 설명하기로 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

본 발명은 원 레이어 섭스트레이트를 이용하여 웨이퍼 레벨의 팬 아웃 패키지내에 반도체 칩을 상하로 적층 구성할 수 있도록 한 점에 주안점이 있다.The present invention focuses on the fact that semiconductor chips can be stacked up and down in a wafer-level fan-out package using one layer substrate.

이를 위해, 첨부한 도 1에 도시된 바와 같이 원 레이어 섭스트레이트(10)와 상부칩으로 채택되는 반도체 칩(20)의 본딩패드(22) 간을 도전성 와이어(16)로 연결시킨 형태의 패키지를 구성하고, 이와 함께 상기 원 레이어 섭스트레이트(10)는 팬 아웃 패키지의 입출력회로부(40)에 도전 가능하게 연결되도록 하고, 상기 상부칩(20)으로 채택되는 반도체 칩(20)은 하부칩(30)으로 채택된 팬 아웃 패키지의 반도체 칩(30) 위에 적층되도록 한다.To this end, as shown in FIG. 1, a package in which a one-layer substrate 10 and a bonding pad 22 of a semiconductor chip 20 used as an upper chip is connected by a conductive wire 16 is connected. In addition, the one-layer substrate 10 is electrically connected to the input / output circuit unit 40 of the fan-out package, and the semiconductor chip 20 adopted as the upper chip 20 is the lower chip 30. Stacked on the semiconductor chip 30 of the fan out package adopted.

바람직하게는, 상기 원 레이어 섭스트레이트(10)는 상부칩(20) 및 하부칩(30)의 주변에 소정의 회로 배선 경로을 이루며 단층으로 형성된 금속회로패턴(12, 예를 들어, 동박(copper foil))을 단독으로 사용하거나, 또는 금속회로패턴(12)의 도전성 와이어가 연결되는 부분만을 제외한 나머지 표면이 절연을 위하여 패시베이션층(14)이 도포된 것으로 구성된다.Preferably, the one-layer substrate 10 forms a predetermined circuit wiring path around the upper chip 20 and the lower chip 30 and is formed of a single layer metal circuit pattern 12 (eg, copper foil). )) Is used alone, or the passivation layer 14 is applied to the remaining surface except the portion to which the conductive wire of the metal circuit pattern 12 is connected for insulation.

따라서, 상기 상부칩(20)이 하부칩(30) 위에 적층된 상태에서, 원 레이어 섭스트레이트(10)의 금속회로패턴(12)과 상부칩(20)의 본딩패드(22)를 도전성 와이어(16)로 연결한 후, 상부칩(20)과 하부칩(30), 그리고 도전성 와이어(16)를 봉지시키는 몰딩 공정을 진행한 다음, 몰딩 컴파운드 수지(18)의 저면을 통하여 노출되는 하부칩(30)의 본딩패드(32)와 원 레이어 섭스트레이트(10)의 금속회로패턴(12)에 도전 가능하게 연결되는 입출력회로부(40)을 구성함으로써, 본 발명에 따른 원 레이어 섭스트레이트를 갖는 반도체 패키지가 완성될 수 있다.Therefore, in the state in which the upper chip 20 is stacked on the lower chip 30, the metal circuit pattern 12 of the one layer substrate 10 and the bonding pad 22 of the upper chip 20 may be electrically conductive. 16, the molding process of encapsulating the upper chip 20, the lower chip 30, and the conductive wire 16 is performed, and then the lower chip exposed through the bottom surface of the molding compound resin 18 ( A semiconductor package having a one-layer substrate according to the present invention is provided by configuring the input / output circuit part 40 to be electrically connected to the bonding pad 32 of 30 and the metal circuit pattern 12 of the one-layer substrate 10. Can be completed.

여기서, 본 발명에 따른 원 레이어 섭스트레이트를 이용한 반도체 패키지의 구성을 보다 상세하게 설명하면 다음과 같다.Herein, the configuration of the semiconductor package using the one-layer substrate according to the present invention will be described in detail.

하부칩(30)이 제공됨과 함께 하부칩(30)의 저면과 동일 평면을 이루면서 하부칩(30)의 주변에 원 레이어 섭스트레이트(10)가 배열되며, 상기와 같이 원 레이어 섭스트레이트(10)는 상부칩(20) 및 하부칩(30)의 주변에 소정의 회로 배선 경로을 이루며 단층으로 형성된 금속회로패턴(12, 예를 들어, 동박(copper foil))을 단독으로 사용하거나, 또는 금속회로패턴(12)의 도전성 와이어가 연결되는 부분만을 제외한 나머지 표면이 절연을 위하여 패시베이션층(14)이 도포된 것으로 구성된다.The lower chip 30 is provided and the one layer substrate 10 is arranged around the lower chip 30 while forming the same plane as the bottom surface of the lower chip 30, and the one layer substrate 10 as described above. The metal circuit pattern 12 (for example, copper foil) which is formed as a single layer and forms a predetermined circuit wiring path around the upper chip 20 and the lower chip 30 is used alone, or the metal circuit pattern The remaining surface except for the portion to which the conductive wire of (12) is connected is composed of the passivation layer 14 applied for insulation.

상기 하부칩(30)의 상면에는 보다 큰 크기의 상부칩(20)이 적층 부착된 다음, 상부칩(20)의 상면에 형성된 본딩패드(22)와, 원 레이어 섭스트레이트(10)의 금속회로패턴(12)이 도전성 와이어(16)에 의하여 도전 가능하게 연결된다.The upper chip 20 having a larger size is stacked on the upper surface of the lower chip 30, and then a bonding pad 22 formed on the upper surface of the upper chip 20 and a metal circuit of the one-layer substrate 10. The pattern 12 is conductively connected by the conductive wire 16.

이렇게 상부칩(20) 및 하부칩(30)이 적층되고, 상부칩(20)의 본딩패드(22)와 금속회로패턴(12)이 도전성 와이어(16)에 의하여 도전 가능하게 연결된 상태에서, 상부칩(20) 및 하부칩(30)을 비롯하여 원 레이어 섭스트레이트(10), 도전성 와이어(16) 등을 외부력으로부터 보호하기 위하여 몰딩 컴파운드 수지(18)로 봉지시키게 되며, 이때 금속회로패턴(12)과 하부칩(30)의 저면은 몰딩 컴파운드 수지(18)의 저부를 통하여 외부로 노출되는 상태가 된다.In this state, the upper chip 20 and the lower chip 30 are stacked, and the bonding pad 22 and the metal circuit pattern 12 of the upper chip 20 are electrically connected by the conductive wires 16. In order to protect the chip 20 and the lower chip 30, the one-layer substrate 10, the conductive wire 16, and the like from external forces, the compound compound resin 18 is encapsulated, and the metal circuit pattern 12 ) And the bottom of the lower chip 30 are exposed to the outside through the bottom of the molding compound resin (18).

특히, 상기 하부칩(30)의 저면에 형성된 본딩패드(32)와, 원 레이어 섭스트레이트(10)의 저면에는 입출력회로부(40)가 도전 가능하게 형성된다.In particular, the bonding pad 32 formed on the bottom surface of the lower chip 30 and the bottom surface of the one-layer substrate 10 are formed to be electrically conductive.

보다 상세하게는, 상기 입출력회로부(40)는 상부칩(20)의 저면에 형성된 본딩패드(32)와, 원 레이어 섭스트레이트(10)의 금속회로패턴(12)의 저면을 제외하고 몰딩 컴파운드 수지(18)의 저면에 걸쳐 도포되는 제1패시베이션층(41)과; 일단부는 제1패시베이션층(41)을 통하여 노출된 하부칩(30)의 본딩패드(32)에 도전 가능하게 연결되거나 금속회로패턴(12)의 저면에 도전 가능하게 연결되고, 타단부는 볼랜드(42)가 형성되는 자리까지 연장되는 복수의 재배선층(43)과; 재배선층(43)의 볼랜드(42)를 제외한 제1패시베이션층(41)의 표면에 걸쳐 도포되는 제2패시베이션층(44)으로 구성된다.More specifically, the input / output circuit part 40 may be formed of a molding compound resin except for the bonding pad 32 formed on the bottom surface of the upper chip 20 and the bottom surface of the metal circuit pattern 12 of the one layer substrate 10. A first passivation layer 41 applied over the bottom of 18; One end is conductively connected to the bonding pad 32 of the lower chip 30 exposed through the first passivation layer 41 or the bottom end of the metal circuit pattern 12, and the other end is borland ( A plurality of redistribution layers 43 extending to a position where 42 is formed; The second passivation layer 44 is applied over the surface of the first passivation layer 41 except for the ball lands 42 of the redistribution layer 43.

이때, 상기 제2패시베이션층(44)은 재배선층(43)들을 밀봉하면서 외부로부터의 기계적 충격, 수분, 각종 이물질 등이 재배선층(43)으로 침투하는 것을 차단하는 기능을 하고, 동시에 서로 인접하는 재배선층(43)간의 쇼트 현상을 방지하는 절연 역할을 하게 된다.At this time, the second passivation layer 44 seals the redistribution layers 43 and blocks the mechanical impact, moisture, and various foreign matters from penetrating into the redistribution layers 43, and simultaneously adjoins each other. The insulating role to prevent the short phenomenon between the redistribution layer 43.

최종적으로, 상기 입출력회로부(40)의 볼랜드(42)에 입출력단자로서 솔더볼(45)을 융착시킴으로써, 본 발명의 일 실시예에 따른 원 레이어 섭스트레이트를 이용한 팬 아웃 타입 반도체 패키지가 완성된다.Finally, the solder balls 45 are fused to the ball lands 42 of the input / output circuit unit 40 as input / output terminals, thereby completing a fan-out type semiconductor package using one layer substrate according to an embodiment of the present invention.

여기서, 본 발명의 일 실시예에 따른 원 레이어 섭스트레이트를 이용한 팬 아웃 타입 반도체 패키지의 제조 과정을 보다 상세하게 설명하면 다음과 같다.Herein, a manufacturing process of the fan out type semiconductor package using the one layer substrate according to an embodiment of the present invention will be described in detail as follows.

먼저, 일종의 지지블럭인 캐리어(70) 위에 접착 성분을 갖는 필름(71)을 부착하고, 필름(71)의 상면 테두리 영역쪽에 원 레이어 섭스트레이트(10)를 소정의 회로 배열로 부착시킨다(도 2a 참조).First, a film 71 having an adhesive component is attached onto a carrier 70, which is a kind of support block, and the original layer substrate 10 is attached to the upper edge region of the film 71 in a predetermined circuit arrangement (FIG. 2A). Reference).

상기와 같이, 원 레이어 섭스트레이트(10)는 소정의 회로 배선 경로을 이루며 단층으로 형성된 금속회로패턴(12)과, 금속회로패턴(12)의 도전성 와이어가 연결되는 부분만을 제외한 나머지 표면이 절연을 위하여 패시베이션층(14)이 도포된 구조로 구비된다.As described above, the one layer substrate 10 forms a predetermined circuit wiring path, and the remaining surface except for a portion where the metal circuit pattern 12 formed in a single layer and the conductive wire of the metal circuit pattern 12 is connected for insulation. The passivation layer 14 is provided in a coated structure.

다음으로, 상기 필름(71)의 중앙부분 표면에 하부칩(30)을 부착시키되, 하부칩(30)의 본딩패드(32)가 필름(71)쪽으로 향하도록 부착시킨다(도 2b 참조).Next, the lower chip 30 is attached to the surface of the center portion of the film 71, and the bonding pad 32 of the lower chip 30 is attached to face the film 71 (see FIG. 2B).

이어서, 상기 하부칩(30)의 상면에 보다 큰 크기의 상부칩(20)을 적층 부착시키되, 상부칩(20)의 본딩패드(22)가 위쪽으로 향하도록 부착시킨다(도 2c 참조).Subsequently, a larger size of the upper chip 20 is laminated and attached to the upper surface of the lower chip 30, and the bonding pads 22 of the upper chip 20 are attached upwards (see FIG. 2C).

연이어, 상기 상부칩(20)의 상면에 형성된 본딩패드(22)에 볼 본딩(1차 본딩)이 이루어짐과 함께 원 레이어 섭스트레이트(10)의 금속회로패턴(12)에 스티치 본딩(2차 본딩)이 이루어짐으로써, 상부칩(20)과 금속회로패턴(12)이 도전성 와이어(16)에 의하여 도전 가능하게 연결되는 상태가 된다(도 2d 참조).Subsequently, ball bonding (primary bonding) is performed on the bonding pads 22 formed on the upper surface of the upper chip 20, and stitch bonding (secondary bonding) to the metal circuit pattern 12 of the one layer substrate 10 is performed. ), The upper chip 20 and the metal circuit pattern 12 are electrically connected to each other by the conductive wire 16 (see FIG. 2D).

다음으로, 상기 상부칩(20) 및 하부칩(30)을 비롯하여, 도전성 와이어(16), 원 레이어 섭스트레이트(10)를 외부력으로부터 보호하기 위하여 몰딩 컴파운드 수지(18)로 봉지시키는 몰딩 단계가 진행된다(도 2e 참조).Next, a molding step of encapsulating the conductive wire 16 and the one layer substrate 10 with the molding compound resin 18 to protect the upper chip 20 and the lower chip 30 from external forces is performed. Proceeds (see FIG. 2E).

이어서, 상기 캐리어(70)를 분리시킴과 함께, 원 레이어 섭스트레이트(10)의 금속회로패턴(12) 저면과 하부칩(30)의 저면에 형성된 본딩패드(32)가 노출되도록 필름(71)을 떼어내는 단계가 진행된다(도 2f 참조).Subsequently, the carrier 70 is separated, and the film 71 is exposed so that the bonding pad 32 formed on the bottom surface of the metal circuit pattern 12 of the one layer substrate 10 and the bottom surface of the lower chip 30 is exposed. The step of removing is proceeded (see FIG. 2F).

이때, 상기 하부칩(30)의 본딩패드(32) 및 원레이 섭스트레이트(10)의 금속회로패턴(12)은 몰딩 컴파운드 수지(18)의 저면과 동일 평면을 이루면서 외부로 노출되는 상태가 된다.At this time, the bonding pad 32 of the lower chip 30 and the metal circuit pattern 12 of the one-lay substrate 10 are exposed to the outside while being coplanar with the bottom surface of the molding compound resin 18. .

연이어, 상기 몰딩 컴파운드 수지(18)의 저면에 걸쳐, 하부칩(30)의 본딩패드(32)와, 원 레이어 섭스트레이트(10)의 금속회로패턴(12)과 도전 가능하게 연결되는 입출력회로부(40)를 형성하는 단계가 진행된다(도 2g 참조).Subsequently, an input / output circuit part electrically connected to the bonding pad 32 of the lower chip 30 and the metal circuit pattern 12 of the one layer substrate 10 over the bottom surface of the molding compound resin 18. 40) is performed (see FIG. 2G).

보다 상세하게는, 상기 입출력회로부(40)를 형성하기 위하여 하부칩(30)의 저면에 형성된 본딩패드(32)와, 원 레이어 섭스트레이트(10)의 금속회로패턴(12)을 제외하고 몰딩 컴파운드 수지(18)의 저면에 걸쳐 제1패시베이션층(41)을 도포하는 과정이 선행된 후, 재배선층(43) 및 제2패시베이션층(44)을 형성하는 과정이 진행된다.More specifically, the molding compound except for the bonding pad 32 formed on the bottom surface of the lower chip 30 and the metal circuit pattern 12 of the one layer substrate 10 to form the input / output circuit unit 40. After the process of applying the first passivation layer 41 over the bottom of the resin 18 is preceded, the process of forming the redistribution layer 43 and the second passivation layer 44 is performed.

즉, 상기 재배선층(43)의 통상의 전기도금을 이용하여 형성되는 바, 일단부는 하부칩(30)의 저면에 형성된 본딩패드(32)에 연결되거나, 원 레이어 섭스트레이트(10)의 금속회로패턴(12)에 연결되고, 타단부는 볼랜드(42)가 형성되는 자리까지 연장되며, 또한 상기 제2패시베이션층(44)은 재배선층(43)의 볼랜드(42)를 제외한 제1패시베이션층(41)의 표면에 걸쳐 도포되어 재배선층(43)들을 밀봉하면서 서로 인접하는 재배선층(43)간의 쇼트 현상을 방지하는 절연 역할을 하게 된다.In other words, the redistribution layer 43 is formed by using ordinary electroplating, one end of which is connected to the bonding pad 32 formed on the bottom surface of the lower chip 30, or the metal circuit of the original layer substrate 10. The second end passivation layer 44 is connected to the pattern 12, and the other end extends to a place where the borland 42 is formed, and the second passivation layer 44 includes the first passivation layer except for the borland 42 of the redistribution layer 43. It is applied over the surface of 41 to seal the redistribution layers 43 and serves to insulate the short circuit between adjacent redistribution layers 43.

최종적으로, 도 2h에서 보듯이 상기 볼랜드(42)에 솔더볼(45)을 융착시킴으로써, 본 발명의 일 실시예에 따른 원 레이어 섭스트레이트를 이용한 팬 아웃 타입 반도체 패키지가 완성된다.Finally, as shown in FIG. 2H, the solder balls 45 are fused to the ball lands 42, thereby completing a fan out type semiconductor package using one layer substrate according to an embodiment of the present invention.

여기서, 본 발명의 다른 실시예에 따른 원 레이어 섭스트레이트를 이용한 팬 아웃 타입 반도체 패키지 및 그 제조 방법을 첨부한 도 3a 내지 도 3j를 참조로 설명하면 다음과 같다.Herein, a fan out type semiconductor package using one layer substrate according to another embodiment of the present invention and a manufacturing method thereof will be described with reference to FIGS. 3A to 3J.

본 발명의 다른 실시예에 따른 패키지는 반도체 칩을 하나 더 적층 구성하고, 또한 제3의 반도체 패키지를 적층시킬 수 있도록 한 점에 특징이 있다.The package according to another embodiment of the present invention is characterized in that one more semiconductor chip is stacked and a third semiconductor package can be stacked.

즉, 상기 몰딩 컴파운드 수지(18)에 의한 몰딩 단계 전에, 상부칩(20)의 상면에 제3칩(50)을 더 적층 부착하고, 몰딩 단계 후에 제3의 반도체 패키지(80)를 더 적층시키게 된다.That is, before the molding step by the molding compound resin 18, the third chip 50 is further laminated on the upper surface of the upper chip 20, and the third semiconductor package 80 is further laminated after the molding step. do.

이를 위해, 본 발명의 다른 실시예에 따른 패키지 제조 과정중 첨부한 도 3a 내지 도 3d에 도시된 바와 같은 과정은 상기한 일 실시예의 패키지 제조 과정과 동일하게 진행되고, 이어서 도 3e에서 보듯이 제3칩(50)을 상부칩(20)의 상면에 적층하고, 제3칩(50)의 상면에 형성된 본딩패드(51)에 구리필러 또는 솔더볼 등과 같은 입출력단자(52)를 부착시킨다.To this end, the process as shown in the accompanying Figure 3a to 3d of the package manufacturing process according to another embodiment of the present invention proceeds the same as the package manufacturing process of the above-described embodiment, and then as shown in Figure 3e The three chips 50 are stacked on the upper surface of the upper chip 20, and the input / output terminals 52, such as copper fillers or solder balls, are attached to the bonding pads 51 formed on the upper surface of the third chip 50.

이어서, 상기 상부칩(20) 및 하부칩(30)을 비롯하여, 제3칩(50), 입출력단자(52), 도전성 와이어(16), 원 레이어 섭스트레이트(10)를 외부력으로부터 보호하기 위하여 몰딩 컴파운드 수지(18)로 봉지시키는 몰딩 단계가 진행된다(도 3f 참조).Subsequently, in order to protect the third chip 50, the input / output terminal 52, the conductive wire 16, and the one layer substrate 10 from the external force, including the upper chip 20 and the lower chip 30. A molding step of encapsulating with the molding compound resin 18 is performed (see FIG. 3F).

다음으로, 상기 캐리어(70)를 분리시킴과 함께, 원 레이어 섭스트레이트(10)의 금속회로패턴(12) 저면과 하부칩(30)의 저면에 형성된 본딩패드(32)가 노출되도록 필름(71)을 떼어내는 단계가 진행된다(도 3g 참조).Next, the carrier 70 is separated, and the film 71 is exposed so that the bonding pad 32 formed on the bottom surface of the metal circuit pattern 12 of the one layer substrate 10 and the bottom surface of the lower chip 30 is exposed. ) Step proceeds (see FIG. 3G).

연이어, 상기 몰딩 컴파운드 수지(18)의 상면 테두리 부분에서 원 레이어 섭스트레이트(10)까지 관통 몰드 비아(53)를 도전 가능하게 형성한다(도 3h 참조).Subsequently, the through-mold via 53 is formed so as to be conductive from the upper edge portion of the molding compound resin 18 to the one-layer substrate 10 (see FIG. 3H).

이때, 상기 관통 몰드 비아(53)는 레이저 가공을 이용하여 몰딩 컴파운드 수지(18)에 레이저 홀을 뚫고, 레이저 홀내에 전도성 충진재를 충진시킨 것이다.In this case, the through-mold via 53 drills a laser hole in the molding compound resin 18 by using laser processing, and fills the conductive filler in the laser hole.

이와 함께, 상기 몰딩 컴파운드 수지(18)의 상면을 입출력단자(52)가 노출될 때까지 그라인딩하는 과정이 진행된다(도 3i 참조).In addition, a process of grinding the upper surface of the molding compound resin 18 until the input / output terminal 52 is exposed is performed (see FIG. 3I).

이어서, 상기한 일 실시예와 같이 상기 몰딩 컴파운드 수지(18)의 저면에 걸쳐, 하부칩(30)의 본딩패드(32)와, 원 레이어 섭스트레이트(10)의 금속회로패턴(12)과 도전 가능하게 연결되는 입출력회로부(40)를 형성하는 단계가 진행된 후(도 3j 참조), 상기 몰딩 컴파운드 수지(18)의 상면을 걸쳐 입출력단자(52) 및 관통 몰드 비아(53)와 도전 가능하게 스택용 입출력회로부(60)를 형성하는 과정(도 3k 참조)과, 볼랜드(42)에 솔더볼(45)를 부착시키는 과정(도 3l 참조)을 진행함으로써, 본 발명의 다른 실시예에 따른 팬 아웃 패키지가 완성된다.Subsequently, the bonding pad 32 of the lower chip 30 and the metal circuit pattern 12 of the one-layer substrate 10 are electrically conductive over the bottom surface of the molding compound resin 18 as in the above-described embodiment. After the step of forming the input / output circuit portion 40 that is possibly connected (see FIG. 3J), the conductive compound stacks to be electrically conductive with the input / output terminal 52 and the through-mold via 53 over the upper surface of the molding compound resin 18. Fan out package according to another embodiment of the present invention by the process of forming the input and output circuit unit 60 (see FIG. 3k) and the process of attaching the solder ball 45 to the borland 42 (see FIG. 3l). Is completed.

이때, 상기 입출력단자(52)는 스택용 입출력회로부(60)의 재배선층(63)과 제3칩(50)의 본딩패드(51)를 전기적 신호 교환 가능하게 연결시키는 역할을 하고, 관통 몰드 비아(53)는 스택용 입출력회로부(60)의 재배선층(63)과 입출력회로부(40)의 재배선층(43)을 전기적 신호 교환 가능하게 연결시키는 역할을 한다.In this case, the input / output terminal 52 serves to connect the redistribution layer 63 of the stack input / output circuit unit 60 and the bonding pad 51 of the third chip 50 to exchange electrical signals. Reference numeral 53 serves to connect the redistribution layer 63 of the stack input and output circuit unit 60 and the redistribution layer 43 of the input / output circuit unit 40 so that electrical signals can be exchanged.

바람직하게는, 상기 스택용 입출력회로부(60)는 상기한 일 실시예에 따른 입출력회로부(40)의 구성과 같이, 제1패시베이션층(61)과, 재배선층(63)과, 제2패시베이션층(64) 등을 포함하여 구성된다.Preferably, the stack input / output circuit unit 60 includes the first passivation layer 61, the redistribution layer 63, and the second passivation layer, as in the configuration of the input / output circuit unit 40 according to the above-described embodiment. 64, etc. are comprised.

즉, 스택용 입출력회로부(60)는: 입출력수단(52) 및 관통 몰드 비아(53)를 제외한 몰딩 컴파운드 수지(18)의 상면에 걸쳐 도포되는 제1패시베이션층(61)과; 일단부는 제1패시베이션층(61)을 통하여 노출된 입출력단자(52) 및 관통 몰드 비아(53)에 도전 가능하게 연결되고, 타단부는 적층용 볼랜드(62)가 형성되는 자리까지 연장되는 재배선층(63)과, 재배선층(63)의 적층용 볼랜드(62)를 제외한 제1패시베이션층(61)의 표면에 걸쳐 도포되는 제2패시베이션층(64); 을 포함하여 구성된다.That is, the stack input / output circuit unit 60 includes: a first passivation layer 61 applied over the upper surface of the molding compound resin 18 except for the input / output means 52 and the through-mold via 53; One end portion of the redistribution layer may be electrically connected to the input / output terminal 52 and the through-mold via 53 exposed through the first passivation layer 61, and the other end thereof may extend to a position where the stacking borland 62 is formed. A second passivation layer 64 applied over the surface of the first passivation layer 61, except for the 63 and the land layer 62 for lamination of the redistribution layer 63; .

다시 말해서, 입출력단자(52) 및 관통 몰드 비아(53)를 제외한 몰딩 컴파운드 수지(18)의 상면에 걸쳐 제1패시베이션층(61)을 형성하고, 이어서 일단부는 제1패시베이션층(61)을 통하여 노출된 입출력단자(52) 및 관통 몰드 비아(53)에 도전 가능하게 연결하는 동시에 타단부는 적층용 볼랜드(62)가 형성되는 자리까지 연장되는 재배선층(63)을 도금 공정을 이용하여 형성한 다음, 재배선층(63)의 적층용 볼랜드(62)를 제외한 제1패시베이션층(61)의 표면에 걸쳐 제2패시베이션층(64)을 형성하는 과정을 진행함으로써, 스택용 입출력회로부(60)가 형성된다.In other words, the first passivation layer 61 is formed over the upper surface of the molding compound resin 18 except for the input / output terminal 52 and the through mold via 53, and then one end thereof is formed through the first passivation layer 61. Conductively connecting the exposed input / output terminal 52 and the through-mold via 53 while the other end is formed by using a plating process to form a redistribution layer 63 extending to a place where the stacking borland 62 is formed. Next, a process of forming the second passivation layer 64 over the surface of the first passivation layer 61 except for the stacking lands 62 of the redistribution layer 63 is performed. Is formed.

최종적으로, 첨부한 도 3m에서 보듯이 상기 적층용 볼랜드(62)에 솔더볼(65)을 매개로 제3의 반도체 패키지(80)를 더 적층함으로써, 고집적화 및 다기능화를 더욱 실현시킬 수 있다.
Finally, as shown in FIG. 3M, by further stacking the third semiconductor package 80 on the lamination ball land 62 via the solder ball 65, high integration and multifunctionality can be further realized.

10 : 원 레이어 섭스트레이트
12 : 금속회로패턴
14 : 패시베이션층
16 : 도전성 와이어
18 : 몰딩 컴파운드 수지
20 : 반도체 칩, 상부칩
22 : 본딩패드
30 : 반도체 칩, 하부칩
32 : 본딩패드
40 : 입출력회로부
41 : 제1패시베이션층
42 : 볼랜드
43 : 재배선층
44 : 제2패시베이션층
45 : 솔더볼
50 : 제3칩
51 : 본딩패드
52 : 입출력단자
53 : 관통 몰드 비아
60 : 스택용 입출력회로부
61 : 제1패시베이션층
62 : 적층용 볼랜드
63 : 재배선층
64 : 제2패시베이션층
65 : 솔더볼
70 : 캐리어
71 : 필름
80 : 제3의 반도체 패키지10: One Layer Substrate
12: metal circuit pattern
14: passivation layer
16: conductive wire
18: Molding compound resin
20: semiconductor chip, upper chip
22: bonding pad
30: semiconductor chip, bottom chip
32: bonding pad
40: input / output circuit part
41: first passivation layer
42: Borland
43: redistribution layer
44: second passivation layer
45: solder ball
50: third chip
51: bonding pad
52: I / O terminal
53: Through Mold Via
60: stack input / output circuit
61: first passivation layer
62: lamination borland
63: redistribution layer
64: second passivation layer
65: solder ball
70 carrier
71: film
80: third semiconductor package

Claims (16)

원 레이어 섭스트레이트(10)와 반도체 칩(20)의 본딩패드(22) 간을 도전성 와이어(16)로 연결시킴과 함께, 상기 원 레이어 섭스트레이트(10)는 팬 아웃 패키지의 입출력회로부(40)에 도전 가능하게 연결되도록 하고, 상기 반도체 칩(20)은 팬 아웃 패키지의 반도체 칩(30) 위에 적층되도록 한 것을 특징으로 하는 원 레이어 섭스트레이트를 갖는 반도체 패키지.
The one layer substrate 10 is connected between the one pad substrate 10 and the bonding pads 22 of the semiconductor chip 20 with a conductive wire 16, and the one layer substrate 10 is a fan-out package input / output circuit unit 40. And the semiconductor chip 20 to be stacked on the semiconductor chip 30 of the fan-out package.
청구항 1에 있어서,
상기 원 레이어 섭스트레이트(10)는:
소정의 회로 배선 경로을 이루는 단층의 금속회로패턴(12)과, 금속회로패턴의 도전성 와이어가 연결되는 부분을 제외한 표면에 도포된 패시베이션층(14)으로 구성된 것임을 특징으로 하는 원 레이어 섭스트레이트를 갖는 반도체 패키지.
The method according to claim 1,
The original layer substrate 10 is:
A semiconductor having a one-layer substrate, characterized in that it consists of a single-layer metal circuit pattern 12 constituting a predetermined circuit wiring path and a passivation layer 14 applied to a surface of the metal circuit pattern except for a portion to which a conductive wire of the metal circuit pattern is connected. package.
청구항 1에 있어서,
상기 원 레이어 섭스트레이트(10)와 도전성 와이어(16)로 연결되는 반도체 칩(20)은 본딩패드(22)가 상면에 형성된 상부칩으로 채택되고, 상기 팬 아웃 패키지의 반도체 칩(30)은 본딩패드(32)가 저면에 형성된 하부칩으로 채택되어, 상부칩의 저면과 하부칩의 상면이 서로 접착되며 적층되는 것을 특징으로 하는 원 레이어 섭스트레이트를 갖는 반도체 패키지.
The method according to claim 1,
The semiconductor chip 20 connected to the one layer substrate 10 and the conductive wire 16 is adopted as an upper chip having a bonding pad 22 formed thereon, and the semiconductor chip 30 of the fan-out package is bonded. The pad 32 is adopted as a lower chip formed on the bottom surface, the semiconductor package having a one-layer substratum, characterized in that the bottom surface of the top chip and the top surface of the bottom chip are bonded to each other and laminated.
하부칩(30)과;
상기 하부칩(30)의 저면과 동일 평면을 이루면서 하부칩(30)의 주변에 배열되는 원 레이어 섭스트레이트(10)와;
상기 하부칩(30)의 상면에 적층 부착되는 상부칩(20)과;
상기 상부칩(20)의 상면에 형성된 본딩패드(22)와, 원 레이어 섭스트레이트(10) 간에 도전 가능하게 연결되는 도전성 와이어(16)와;
상부칩(20) 및 하부칩(30), 원 레이어 섭스트레이트(10), 도전성 와이어(16)를 봉지시키되, 원 레이어 섭스트레이트(10) 및 하부칩(30)의 저면을 외부로 노출시키면서 몰딩되는 몰딩 컴파운드 수지(18)와;
하부칩(30)의 저면에 형성된 본딩패드(32)와, 원 레이어 섭스트레이트(10)의 저면에 도전 가능하게 연결되는 입출력회로부(40);
를 포함하여 구성된 것을 특징으로 하는 원 레이어 섭스트레이트를 갖는 반도체 패키지를 이용한 팬 아웃 타입 반도체 패키지.
A lower chip 30;
A one layer substrate 10 arranged at the periphery of the lower chip 30 while forming the same plane as the bottom surface of the lower chip 30;
An upper chip 20 stacked on and attached to an upper surface of the lower chip 30;
A conductive wire 16 conductively connected between the bonding pad 22 formed on the upper surface of the upper chip 20 and the one-layer substrate 10;
While encapsulating the upper chip 20 and the lower chip 30, the one layer substrate 10, the conductive wire 16, the molding while exposing the bottom surface of the one layer substrate 10 and the lower chip 30 to the outside Molding compound resin 18;
An I / O circuit unit 40 electrically connected to the bonding pad 32 formed on the bottom surface of the lower chip 30 and the bottom surface of the one-layer substrate 10;
Fan-out type semiconductor package using a semiconductor package having a one-layer substrate, characterized in that configured to include.
청구항 4에 있어서,
상기 원 레이어 섭스트레이트(10)는:
소정의 회로 배선 경로을 이루는 단층의 금속회로패턴(12)과, 금속회로패턴(12)의 도전성 와이어가 연결되는 부분을 제외한 표면에 도포된 패시베이션층(14)으로 구성된 것임을 특징으로 하는 원 레이어 섭스트레이트를 갖는 반도체 패키지를 이용한 팬 아웃 타입 반도체 패키지.
The method of claim 4,
The original layer substrate 10 is:
One-layer substrate, characterized in that it consists of a single-layer metal circuit pattern 12 constituting a predetermined circuit wiring path, and a passivation layer 14 applied to the surface except for the portion where the conductive wire of the metal circuit pattern 12 is connected. Fan-out type semiconductor package using a semiconductor package having a.
청구항 4에 있어서,
상기 입출력회로부(40)는:
하부칩(20)의 저면에 형성된 본딩패드(32)와, 원 레이어 섭스트레이트(10)의 저면을 제외하고 몰딩 컴파운드 수지(18)의 저면에 걸쳐 도포되는 제1패시베이션층(41)과;
일단부는 제1패시베이션층(41)을 통하여 노출된 하부칩(30) 저면의 본딩패드 (32) 및 원 레이어 섭스트레이트(10)의 저면에 도전 가능하게 연결되고, 타단부는 볼랜드(42)가 형성되는 자리까지 연장되는 재배선층(43)과;
재배선층(43)의 볼랜드(42)를 제외한 제1패시베이션층(41)의 표면에 걸쳐 도포되는 제2패시베이션층(44);
으로 구성된 것을 특징으로 하는 원 레이어 섭스트레이트를 갖는 반도체 패키지를 이용한 팬 아웃 타입 반도체 패키지.
The method of claim 4,
The input / output circuit 40 is:
A bonding pad 32 formed on the bottom surface of the lower chip 20 and a first passivation layer 41 applied over the bottom surface of the molding compound resin 18 except for the bottom surface of the one-layer substrate 10;
One end thereof is electrically connected to the bonding pad 32 of the bottom surface of the lower chip 30 exposed through the first passivation layer 41 and the bottom surface of the one layer substrate 10, and the other end of the borland 42 is connected. A redistribution layer 43 extending to a position where it is formed;
A second passivation layer 44 applied over the surface of the first passivation layer 41 except for the borland 42 of the redistribution layer 43;
Fan-out type semiconductor package using a semiconductor package having a one-layer substrate, characterized in that consisting of.
청구항 6에 있어서,
상기 볼랜드(42)에는 최종 입출력단자로서 솔더볼(45)이 융착되는 것을 특징으로 하는 원 레이어 섭스트레이트를 갖는 반도체 패키지를 이용한 팬 아웃 타입 반도체 패키지.
The method of claim 6,
The ball land 42 is a fan-out type semiconductor package using a semiconductor package having a one-layer substrate, characterized in that the solder ball 45 is fused as a final input and output terminal.
청구항 4에 있어서,
상기 상부칩(20)의 상면에 적층 부착되어 몰딩 컴파운드 수지(18)로 봉지되는 제3칩(50)과;
몰딩 컴파운드 수지(18)의 상면에서 제3칩(50)의 상면에 형성된 본딩패드(51)까지 관통 형성되는 도전성의 제1관통 몰드 비아(52)와;
몰딩 컴파운드 수지(18)의 상면을 통해 노출된 제1관통 몰드 비아(52)와 도전 가능하게 연결되는 스택용 입출력회로부(60)와;
몰딩 컴파운드 수지(18)의 상면 테두리 부분에서 입출력회로부(40)까지 도전 가능하게 관통 형성되는 관통 몰드 비아(53);
를 더 포함하는 것을 특징으로 하는 원 레이어 섭스트레이트를 갖는 반도체 패키지를 이용한 팬 아웃 타입 반도체 패키지.
The method of claim 4,
A third chip 50 laminated and attached to an upper surface of the upper chip 20 and encapsulated with a molding compound resin 18;
A conductive first through mold via 52 penetrating from an upper surface of the molding compound resin 18 to a bonding pad 51 formed on the upper surface of the third chip 50;
A stack input / output circuit unit 60 electrically connected to the first through mold via 52 exposed through the upper surface of the molding compound resin 18;
A through mold via 53 penetratingly formed from the upper edge portion of the molding compound resin 18 to the input / output circuit portion 40;
Fan-out type semiconductor package using a semiconductor package having a one-layer substrate, further comprising a.
청구항 8에 있어서,
상기 스택용 입출력회로부(60)는:
제1 및 관통 몰드 비아(52,53)를 제외한 몰딩 컴파운드 수지(18)의 상면에 걸쳐 도포되는 제1패시베이션층(61)과;
일단부는 제1패시베이션층(61)을 통하여 노출된 제1 및 관통 몰드 비아(52,53)에 도전 가능하게 연결되고, 타단부는 적층용 볼랜드(62)가 형성되는 자리까지 연장되는 재배선층(63)과;
재배선층(63)의 적층용 볼랜드(62)를 제외한 제1패시베이션층(61)의 표면에 걸쳐 도포되는 제2패시베이션층(64);
으로 구성된 것을 특징으로 하는 원 레이어 섭스트레이트를 갖는 반도체 패키지를 이용한 팬 아웃 타입 반도체 패키지.
The method according to claim 8,
The stack input and output circuit unit 60 is:
A first passivation layer 61 applied over the top surface of the molding compound resin 18 except for the first and through mold vias 52, 53;
One end portion is conductively connected to the first and through mold vias 52 and 53 exposed through the first passivation layer 61, and the other end portion thereof is a redistribution layer extending to a position where the stacking borland 62 is formed. 63);
A second passivation layer 64 applied over the surface of the first passivation layer 61 except for the ball land 62 for lamination of the redistribution layer 63;
Fan-out type semiconductor package using a semiconductor package having a one-layer substrate, characterized in that consisting of.
캐리어(70)에 접착된 필름(71) 상에 원 레이어 섭스트레이트(10)를 소정의 회로 배열로 부착시키는 단계와;
상기 필름(71)의 중앙부분 표면에 하부칩(30)을 부착시키는 단계와;
상기 하부칩(30)의 상면에 상부칩(20)을 적층 부착시키는 단계와;
상기 상부칩(20)의 상면에 형성된 본딩패드(22)와, 원 레이어 섭스트레이트(10)의 금속회로패턴(12) 간을 도전성 와이어(16)로 연결하는 단계와;
상부칩(20) 및 하부칩(30), 도전성 와이어(16), 원 레이어 섭스트레이트(10)를 봉지시키기 위하여 몰딩 컴파운드 수지(18)로 몰딩하는 단계와;
상기 캐리어(70)를 분리시킴과 함께, 원 레이어 섭스트레이트(10)의 금속회로패턴(12) 저면과 하부칩(30)의 저면에 형성된 본딩패드(32)가 노출되도록 필름(71)을 떼어내는 단계와;
상기 몰딩 컴파운드 수지(18)의 저면에 걸쳐, 하부칩(30)의 본딩패드(32)와, 원 레이어 섭스트레이트(10)의 금속회로패턴(12)과 도전 가능하게 연결되는 입출력회로부(40)를 형성하는 단계;
를 포함하는 것을 특징으로 하는 원 레이어 섭스트레이트를 갖는 반도체 패키지를 이용한 팬 아웃 타입 반도체 패키지 제조 방법.
Attaching the one layer substrate 10 in a predetermined circuit arrangement on the film 71 adhered to the carrier 70;
Attaching a lower chip (30) to a surface of a central portion of the film (71);
Stacking and attaching the upper chip 20 to the upper surface of the lower chip 30;
Connecting the bonding pads 22 formed on the upper surface of the upper chip 20 and the metal circuit patterns 12 of the one-layer substrate 10 with conductive wires 16;
Molding with a molding compound resin (18) to encapsulate the upper chip (20) and the lower chip (30), the conductive wire (16), and the one layer substrate (10);
The film 70 is separated to separate the carrier 70 and expose the bonding pad 32 formed on the bottom surface of the metal circuit pattern 12 of the one layer substrate 10 and the bottom surface of the lower chip 30. Making a step;
An input / output circuit portion 40 electrically connected to the bonding pad 32 of the lower chip 30 and the metal circuit pattern 12 of the one-layer substrate 10 over the bottom surface of the molding compound resin 18. Forming a;
Method for manufacturing a fan-out type semiconductor package using a semiconductor package having a one-layer substratum comprising a.
청구항 10에 있어서,
상기 입출력회로부(40)를 형성하는 단계는:
하부칩(30)의 저면에 형성된 본딩패드(32)와, 원 레이어 섭스트레이트(10)의 저면을 제외하고 몰딩 컴파운드 수지(18)의 저면에 걸쳐 제1패시베이션층(41)을 도포하는 과정과;
일단부는 하부칩(30)의 저면에 형성된 본딩패드(32) 및 원 레이어 섭스트레이트(10)의 저면에 연결되고, 타단부는 볼랜드(42)가 형성되는 자리까지 연장되는 재배선층(43)을 도금 공정을 이용하여 형성하는 과정과;
재배선층(43)의 볼랜드(42)를 제외한 제1패시베이션층(41)의 표면에 걸쳐 제2패시베이션층(44)을 도포하는 과정;
으로 진행되는 것을 특징으로 하는 원 레이어 섭스트레이트를 갖는 반도체 패키지를 이용한 팬 아웃 타입 반도체 패키지 제조 방법.
The method of claim 10,
Forming the input and output circuit unit 40 is:
Applying the first passivation layer 41 over the bonding pad 32 formed on the bottom surface of the lower chip 30 and the bottom surface of the molding compound resin 18 except for the bottom surface of the one layer substrate 10; ;
One end is connected to the bonding pad 32 formed on the bottom surface of the lower chip 30 and the bottom surface of the one-layer substrate 10, and the other end of the redistribution layer 43 extends to the place where the borland 42 is formed. Forming by using a plating process;
Applying a second passivation layer 44 over the surface of the first passivation layer 41, except for the borland 42 of the redistribution layer 43;
Method for manufacturing a fan-out semiconductor package using a semiconductor package having a one-layer substrate, characterized in that proceeding to.
청구항 11에 있어서,
상기 볼랜드(42)에 솔더볼(45)을 융착시키는 단계를 더 포함하는 것을 특징으로 하는 원 레이어 섭스트레이트를 갖는 반도체 패키지를 이용한 팬 아웃 타입 반도체 패키지 제조 방법.
The method of claim 11,
Method for manufacturing a fan out type semiconductor package using a semiconductor package having a one-layer substrate, characterized in that it further comprises fusion bonding the solder ball (45) to the ball land (42).
청구항 10에 있어서,
상기 몰딩 컴파운드 수지(18)에 의한 몰딩 단계 전에, 상부칩(20)의 상면에 제3칩(50)을 더 적층 부착하고, 제3칩의 상면에 형성된 본딩패드(51)에 입출력단자(52)를 부착하는 단계가 더 진행되는 것을 특징으로 하는 원 레이어 섭스트레이트를 갖는 반도체 패키지를 이용한 팬 아웃 타입 반도체 패키지 제조 방법.
The method of claim 10,
Before the molding step by the molding compound resin 18, the third chip 50 is further stacked on the upper surface of the upper chip 20, and the input / output terminal 52 is attached to the bonding pad 51 formed on the upper surface of the third chip. The method of manufacturing a fan-out type semiconductor package using a semiconductor package having a one-layer substrate, characterized in that the step of attaching further).
청구항 13에 있어서,
상기 몰딩 컴파운드 수지(18)에 의한 몰딩 단계 후, 몰딩 컴파운드 수지(18)의 상면에서 제3칩(50)의 상면에 형성된 본딩패드(51)에 부착된 입출력단자(52) 노출될 때까지 그라인딩하는 단계와;
몰딩 컴파운드 수지(18)의 상면 테두리 부분에서 입출력회로부(40)의 재배선층(43)까지 관통 몰드 비아(53)를 형성하는 단계와;
몰딩 컴파운드 수지(18)의 상면을 걸쳐 입출력단자(52) 및 관통 몰드 비아(53)와 도전 가능하게 연결되는 스택용 입출력회로부(60)를 형성하는 단계;
가 더 진행되는 것을 특징으로 하는 원 레이어 섭스트레이트를 갖는 반도체 패키지를 이용한 팬 아웃 타입 반도체 패키지 제조 방법.
The method according to claim 13,
After the molding step by the molding compound resin 18, grinding from the upper surface of the molding compound resin 18 until the input and output terminals 52 attached to the bonding pad 51 formed on the upper surface of the third chip 50 is exposed. Making a step;
Forming a through mold via 53 from an upper edge portion of the molding compound resin 18 to a redistribution layer 43 of the input / output circuit portion 40;
Forming a stack input / output circuit part 60 electrically connected to the input / output terminal 52 and the through-mold via 53 over the upper surface of the molding compound resin 18;
Method for manufacturing a fan out type semiconductor package using a semiconductor package having a one-layer substrate, characterized in that further proceeds.
청구항 14에 있어서,
상기 스택용 입출력회로부(60)를 형성하는 단계는:
제1 및 관통 몰드 비아(52,53)를 제외한 몰딩 컴파운드 수지(18)의 상면에 걸쳐 제1패시베이션층(61)을 형성하는 과정과;
일단부는 제1패시베이션층(61)을 통하여 노출된 제1 및 관통 몰드 비아(52,53)에 도전 가능하게 연결되고, 타단부는 적층용 볼랜드(62)가 형성되는 자리까지 연장되는 재배선층(63)을 도금 공정을 이용하여 형성하는 과정과;
재배선층(63)의 적층용 볼랜드(62)를 제외한 제1패시베이션층(61)의 표면에 걸쳐 제2패시베이션층(64)을 형성하는 과정;
으로 진행되는 것을 특징으로 하는 원 레이어 섭스트레이트를 갖는 반도체 패키지를 이용한 팬 아웃 타입 반도체 패키지 제조 방법.
The method according to claim 14,
Forming the stack input and output circuit unit 60 is:
Forming a first passivation layer (61) over the top surface of the molding compound resin (18) except for the first and through mold vias (52, 53);
One end portion is conductively connected to the first and through mold vias 52 and 53 exposed through the first passivation layer 61, and the other end portion thereof is a redistribution layer extending to a position where the stacking borland 62 is formed. Forming a 63) using a plating process;
Forming a second passivation layer (64) over the surface of the first passivation layer (61) except for the ball land (62) for lamination of the redistribution layer (63);
Method for manufacturing a fan-out semiconductor package using a semiconductor package having a one-layer substrate, characterized in that proceeding to.
청구항 15에 있어서,
상기 적층용 볼랜드(62)에 솔더볼(65)을 매개로 제3의 반도체 패키지(80)가 더 적층되는 것을 특징으로 하는 원 레이어 섭스트레이트를 갖는 반도체 패키지를 이용한 팬 아웃 타입 반도체 패키지 제조 방법.The method according to claim 15,
A third semiconductor package (80) is further laminated to the lamination ball land (62) via a solder ball (65). A method of manufacturing a fan out type semiconductor package using a semiconductor package having a one-layer substrate.
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