KR101624855B1 - Wafer level fan-out package and method for manufacturing the same - Google Patents

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Abstract

본 발명은 멀티칩의 제1반도체 칩과 제2반도체 칩을 몰딩하여 재배선 형성을 위한 범핑 공정을 진행하여 패키지를 제조하되, 파인라인 스페이스를 이루는 제1반도체 칩과 제2반도체 칩 간의 커넥션 부분만을 도전성 와이어로 연결시킨 새로운 구조의 멀티칩 모듈 타입의 웨이퍼 레벨 팬아웃 패키지 및 이의 제조 방법에 관한 것이다.
즉, 본 발명은 멀티칩의 제1반도체 칩과 제2반도체 칩을 몰딩한 후, 제1반도체 칩과 제2반도체 칩의 본딩패드와 도전 가능하게 연결되는 재배선을 각 칩의 외곽쪽으로 배열시키는 범핑 공정을 진행하여 웨이퍼 레벨 패키지를 제조하되, 재배선 형성 전 또는 후에 파인라인 스페이스를 이루는 제1반도체 칩과 제2반도체 칩 간의 전기적 커넥션 부분만을 도전성 와이어로 연결시킨 새로운 구조의 멀티칩 모듈 타입의 웨이퍼 레벨 팬아웃 패키지 및 이의 제조 방법을 제공한다.The present invention relates to a method of manufacturing a package by molding a first semiconductor chip and a second semiconductor chip of a multi chip and proceeding a bumping process for forming a rewiring line, Chip module type wafer-level fan-out package and a method of manufacturing the same.
That is, according to the present invention, after the first semiconductor chip and the second semiconductor chip of the multi-chip are molded, rewiring lines conductively connected to the bonding pads of the first semiconductor chip and the second semiconductor chip are arranged outwardly of the respective chips A new structure of a multi-chip module type in which only the electrical connection portion between the first semiconductor chip and the second semiconductor chip constituting the fine line space is formed by a conductive wire before or after forming the rewiring line, A wafer level fanout package and a method of manufacturing the same are provided.

Description

멀티칩 모듈 타입의 웨이퍼 레벨 팬아웃 패키지 및 이의 제조 방법{Wafer level fan-out package and method for manufacturing the same}[0001] The present invention relates to a multi-chip module type wafer-level fan-out package and a manufacturing method thereof.

본 발명은 멀티칩 모듈 타입의 웨이퍼 레벨 팬아웃 패키지 및 이의 제조 방법에 관한 것으로서, 더욱 상세하게는 멀티칩의 제1반도체 칩과 제2반도체 칩을 몰딩하여 재배선 형성을 위한 범핑 공정을 진행하여 패키지를 제조하되, 파인라인 스페이스를 이루는 제1반도체 칩과 제2반도체 칩 간의 커넥션 부분만을 도전성 와이어로 연결시킨 새로운 구조의 멀티칩 모듈 타입의 웨이퍼 레벨 팬아웃 패키지 및 이의 제조 방법에 관한 것이다.
The present invention relates to a multi-chip module type wafer-level fan-out package and a method of manufacturing the same. More particularly, the present invention relates to a multi-chip module having a first semiconductor chip and a second semiconductor chip, Chip package type wafer-level fan-out package having a new structure in which only a connection portion between a first semiconductor chip and a second semiconductor chip forming a fine line space is connected by a conductive wire, and a method of manufacturing the same.

일반적으로, 볼 그리드 어레이(Ball Grid Array) 패키지는 인쇄회로기판 상에 반도체 칩을 부착하는 공정과, 반도체 칩과 기판 간을 도전성 와이어로 연결하는 공정과, 반도체 칩과 도전성 와이어를 봉지시키는 몰딩 공정과, 기판 하부에 솔더볼을 부착하는 공정 등을 통하여 제조되고 있으며, 이러한 인쇄회로 기판을 사용함에 따라, 반도체 패키지의 두께를 얇게 만드는데 한계가 있는 단점이 있다.BACKGROUND ART In general, a ball grid array package includes a process of attaching a semiconductor chip onto a printed circuit board, a process of connecting the semiconductor chip and the substrate by a conductive wire, a molding process of encapsulating the semiconductor chip and the conductive wire And a process of attaching a solder ball to the bottom of the substrate. The use of such a printed circuit board has a disadvantage in that the thickness of the semiconductor package is limited.

이러한 볼 그리드 어레이 패키지의 단점을 해결하기 위하여 웨이퍼 레벨 패키지가 제조되고 있으며, 이 웨이퍼 레벨 패키지는 반도체 칩의 하부에 범핑 공정을 이용하여 재배선을 형성하고, 재배선의 볼패드에 솔더볼을 부착시킴으로써, 인쇄회로기판을 필요로 하지 않으므로, 반도체 패키지의 두께를 얇게 만들 수 있는 장점이 있다.In order to solve the disadvantages of such a ball grid array package, a wafer level package is manufactured. In this wafer level package, a rewiring line is formed by using a bumping process in a lower part of the semiconductor chip and a solder ball is attached to the ball pad of the rewiring line, Since a printed circuit board is not required, there is an advantage that the thickness of the semiconductor package can be made thin.

한편, 반도체 칩이 고집적화됨에 따라 반도체 칩의 크기는 점차 줄어들고 있고, 솔더볼 사이의 간격은 반도체 제조 표준에 의거 규격화되어 있기 때문에 보다 많은 입출력을 위하여 보다 많은 갯수의 솔더볼을 부착하는데 한계가 있다.On the other hand, as semiconductor chips are highly integrated, the sizes of semiconductor chips are gradually decreasing. Since the interval between the solder balls is standardized according to the semiconductor manufacturing standard, there is a limit to attach a greater number of solder balls for more input and output.

이를 해결하기 위하여, 반도체 칩의 본딩패드로부터 외부방향으로 재배선을 형성하는 범핑공정을 진행하는 동시에 재배선의 외끝단부에 아우터 볼랜드를 더 형성해줌으로써, 아우터 볼랜드에 솔더볼을 더 융착시킬 수 있도록 한 웨이퍼 레벨의 팬 아웃 패키지가 제조되고 있다.In order to solve this problem, a bump process for forming rewiring lines in the outward direction from the bonding pads of the semiconductor chip is carried out, and an outer boron is further formed at the outer end of the rewiring lines, Level fan-out packages are being manufactured.

여기서, 종래의 멀티칩 모듈 타입의 웨이퍼 레벨 팬 아웃 패키지의 일례를 첨부한 도 4를 참조로 살펴보면 다음과 같다.Hereinafter, a conventional multi-chip module type wafer-level fan-out package will be described with reference to FIG.

웨이퍼 상태에서 분리된 2개 이상의 멀티칩이 한꺼번에 하나의 패키지에 탑재되는 멀티칩 모듈을 실현하고자, 2개 이상의 반도체 칩(이하, 제1반도체 칩과 제2반도체 칩으로 한정하여 설명하기로 함)을 몰딩하는 공정이 선행된다.In order to realize a multi-chip module in which two or more multi-chips separated in a wafer state are mounted on one package at a time, two or more semiconductor chips (hereinafter, referred to as a first semiconductor chip and a second semiconductor chip) Is carried out.

즉, 제1반도체 칩(11)과 제2반도체 칩(12)을 한꺼번에 몰딩 컴파운드 수지(14)로 몰딩하여, 각 칩(11,12)의 상면 및 측면이 일정 두께의 몰딩 컴파운드 수지(14)로 봉지되는 상태가 되도록 한다.That is, the first semiconductor chip 11 and the second semiconductor chip 12 are molded together with the molding compound resin 14 so that the upper surface and the side surface of each of the chips 11 and 12 are covered with the molding compound resin 14, As shown in Fig.

다음으로, 제1반도체 칩(11) 및 제2반도체 칩(12)의 본딩패드(13)로부터 몰딩 컴파운드 수지(14)의 저면의 원하는 위치까지 범핑 공정을 이용하여 일종의 금속배선라인인 재배선(20: RDL, Redistribution layer)을 형성하는 과정이 진행된다.Next, a bending process is performed from the bonding pads 13 of the first semiconductor chip 11 and the second semiconductor chip 12 to a desired position of the bottom surface of the molding compound resin 14, 20: RDL, redistribution layer).

참고로, 상기 재배선은 서로 미세한 간격(fine pitch)를 이루는 각 칩의 본딩패드에 솔더볼 등과 같은 입출력단자를 부착하는 경우, 입출력단자가 서로 닿아 전기적 쇼트 현상이 발생되는 점을 해결하고자, 입출력단자가 보다 넓은 간격으로 부착될 수 있도록 하고, 또한 보다 많은 입출력단자를 부착하기 위하여 각 칩의 본딩패드에서 바깥쪽으로 연장시킨 금속배선라인을 말한다.In order to solve the problem that the input / output terminals are brought into contact with each other when the input / output terminals such as the solder balls are attached to the bonding pads of the chips which form fine pitches, And a metal wiring line extending outwardly from a bonding pad of each chip so as to attach more input / output terminals.

이를 위해, 먼저 상기 각 칩(11,12)의 본딩패드(13)로부터 몰딩 컴파운드 수지(14)의 저면의 원하는 위치까지 재배선(20)을 형성하기 위하여, 각 칩(11,12) 및 몰딩 컴파운드 수지(14)의 저면에 걸쳐 제1패시베이션 층(21)을 도포하는 단계가 진행된다.To form the rewiring lines 20 from the bonding pads 13 of the respective chips 11 and 12 to the desired positions of the bottom surface of the molding compound resin 14, The step of applying the first passivation layer 21 over the bottom surface of the compound resin 14 proceeds.

연이어, 제1패시베이션층(21) 위에 포토레지스트(미도시됨)를 코팅시킨 후, 포토레지스트에 대한 통상의 노광 및 디벨롭(exposure & develop)을 실시하여, 각 칩(11,12)의 본딩패드(13)를 노출시킨다.Subsequently, a photoresist (not shown) is coated on the first passivation layer 21, and then normal exposure and development are performed on the photoresist to bond the chips 11 and 12 to each other. The pad 13 is exposed.

다음으로, 재배선(20)을 형성하기 위한 일종의 도금용 도전라인으로서, 제1패시베이션층의 표면에 걸쳐 통상의 스퍼터링(sputtering) 공정에 의한 시드레이어(미도시됨)가 형성된다.Next, a seed layer (not shown) formed by a normal sputtering process is formed over the surface of the first passivation layer as a kind of plating conductive line for forming the rewiring line 20. [

이어서, 시드레이어에 전류를 인가하는 전기도금 공정에 의하여, 각 칩(11,12)의 본딩패드(13)에 일단부가 도전 가능하게 연결되고, 타단부는 제1패시베이션층(21)의 표면에서 외곽쪽으로 연장 배열되는 재배선(20) 형성 단계가 진행된다.Then, one end is conductively connected to the bonding pad 13 of each chip 11 and 12 by an electroplating process for applying a current to the seed layer, and the other end is electrically connected to the surface of the first passivation layer 21 The formation of the rewiring line 20 extending in the outward direction is performed.

즉, 금속이온을 함유한 용액에 넣어진 상태에서 시드 레이어에 전류를 통하게 하면 각 칩(11,12)의 본딩패드(13)와 재배선이 형성될 영역에 재배선(20)이 형성된다.That is, when current is passed through the seed layer in the state of being contained in the solution containing metal ions, the rewiring lines 20 are formed in the regions where the bonding pads 13 and the rewiring lines of the chips 11 and 12 are to be formed.

연이어, 상기 재배선(20)의 위쪽에 존재하는 시드레이어를 제외한 나머지 시드 레이어를 에칭(etching) 공정에 의하여 제거하는 단계를 진행함으로써, 소정 폭 및 길이를 갖는 재배선(20)의 형성이 완료된다.Subsequently, the step of removing the remaining seed layer except for the seed layer existing above the rewiring line 20 by an etching process is performed to form the rewiring line 20 having a predetermined width and length do.

이때, 상기 재배선 형성 과정에서 제1반도체 칩(11)의 본딩패드(12)와 제2반도체 칩(12)의 본딩패드(13)끼리도 재배선(20)에 의하여 도전 가능하게 연결된다.At this time, the bonding pads 12 of the first semiconductor chip 11 and the bonding pads 13 of the second semiconductor chip 12 are also conductively connected by the rewiring lines 20 in the rewiring process.

다음으로, 제1패시베이션층(21) 및 재배선(20)의 표면에 걸쳐 제2패시베이션층(22)을 도포하는 단계가 진행되며, 솔더볼과 같은 입출력단자(15)의 부착을 위하여 재배선(20)의 타끝단부에는 제2패시베이션층(22)이 입혀지지 않는다.Next, the step of applying the second passivation layer 22 is performed on the surfaces of the first passivation layer 21 and the rewiring lines 20, and the step of applying the second passivation layer 22 to the rewiring lines The second passivation layer 22 is not applied to the other end of the first passivation layer 20.

상기 제2패시베이션층(22)은 제1패시베이션층(21)과 동일한 재질 및 방법으로 형성되어, 재배선(20)들을 밀봉하면서 외부로부터의 기계적 충격, 수분, 각종 이물질 등이 재배선(20)으로 침투하는 것을 차단하는 기능을 하고, 동시에 서로 인접하는 재배선(20)간의 쇼트 현상을 방지하는 절연 역할을 하게 된다.The second passivation layer 22 is formed of the same material and method as the first passivation layer 21 so that mechanical impact, moisture, various foreign substances, And at the same time, serves as an insulation for preventing a short circuit phenomenon between the adjacent rewiring lines 20.

이어서, 상기 재배선(20)의 타끝단부에 금속 재질의 전극단자인 볼패드용 언더 범프 메탈(23: Under Bump Matal)을 도금 공정을 이용하여 형성하고, 언더범프메탈(23) 위에 솔더볼과 같은 입출력단자(15)를 융착시키는 과정을 진행함으로써, 멀티칩 모듈 타입의 웨이퍼 레벨 팬 아웃 패키지가 완성된다.Then, an under bump metal 23 for a ball pad, which is an electrode terminal made of a metal material, is formed on the other end of the rewiring line 20 by a plating process. Then, a solder ball is formed on the under bump metal 23, The process of fusing the same input / output terminal 15 is carried out, thereby completing a wafer level fan-out package of a multi-chip module type.

그러나, 상기와 같은 멀티칩 모듈 타입의 웨이퍼 레벨 팬 아웃 패키지는 다음과 같은 문제점이 있다.However, the multi-chip module type wafer level fan-out package has the following problems.

상기와 같이, 제1반도체 칩과 제2반도체 칩이 좌우에 나란히 이격 배열된 상태에서, 제1반도체 칩과 제2반도체 칩이 재배선에 의하여 전기적 신호 교환 가능하게 연결되지만, 제1반도체 칩의 2열 이상의 본딩패드와 제2반도체 칩의 2열 이상 본딩패드들이 파인 피치를 이루는 상태이기 때문에, 재배선 형성 과정에서 제1반도체 칩의 본딩패드와 제2반도체 칩의 본딩패드를 재배선으로 연결하는데 고정밀을 요구하는 등의 어려움이 있다.As described above, in a state in which the first semiconductor chip and the second semiconductor chip are arranged side by side on the left and right sides, the first semiconductor chip and the second semiconductor chip are connected to each other by electrical rewiring, Since the bonding pads of two or more rows and the bonding pads of two or more rows of the second semiconductor chip form a fine pitch, the bonding pads of the first semiconductor chip and the second semiconductor chip are re- And there is a difficulty in demanding high precision.

다시 말해서, 제1반도체 칩의 본딩패드와 제2반도체 칩의 본딩패드 간을 연결하는 재배선은 각 칩의 외곽쪽으로 연장되는 팬 아웃 형태의 재배선이 아니라, 파인피치를 갖는 각 칩의 본딩패드끼리를 재배선을 이용하여 바로 연결하는 형태이므로, 제1반도체 칩의 본딩패드와 제2반도체 칩의 본딩패드 사이의 협소한 면적에 재배선을 정밀하게 배열하는데 어려움이 있다.In other words, the rewiring line connecting the bonding pad of the first semiconductor chip and the bonding pad of the second semiconductor chip is not a fan-out rewiring line extending outwardly of each chip, but a bonding pad of each chip having a fine pitch It is difficult to arrange the rewiring lines precisely on a narrow area between the bonding pads of the first semiconductor chip and the second semiconductor chip.

이에, 제1반도체 칩의 본딩패드와 제2반도체 칩의 본딩패드 사이의 협소한 면적에 형성되는 재배선의 라인(line) 밀도가 높아질 수 밖에 없고, 각 재배선 간의 간격도 파인라인 스페이스(fine line space)를 이루기 때문에 각 재배선 간의 전기적 쇼트 문제도 발생할 소지가 있다.
Accordingly, the line density of the redistribution lines formed in a narrow area between the bonding pads of the first semiconductor chip and the second semiconductor chip must be increased, and the spacing between the redistribution lines is also limited by the fine line space), so there is a possibility that electrical shorting between each rewiring line may also occur.

본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 안출한 것으로서, 멀티칩의 제1반도체 칩과 제2반도체 칩을 몰딩한 후, 제1반도체 칩과 제2반도체 칩의 본딩패드와 도전 가능하게 연결되는 재배선을 각 칩의 외곽쪽으로 배열시키는 범핑 공정을 진행하여 웨이퍼 레벨 패키지를 제조하되, 재배선 형성 전 또는 후에 파인라인 스페이스를 이루는 제1반도체 칩과 제2반도체 칩 간의 전기적 커넥션 부분만을 도전성 와이어로 연결시킨 새로운 구조의 멀티칩 모듈 타입의 웨이퍼 레벨 팬아웃 패키지 및 이의 제조 방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made in order to solve the above-mentioned problems, and it is an object of the present invention to provide a method of manufacturing a semiconductor device, The semiconductor chip is electrically connected to the first semiconductor chip and the second semiconductor chip, and the semiconductor chip is electrically connected to the first semiconductor chip and the second semiconductor chip, Chip module type wafer-level fan-out package and a method of manufacturing the same.

상기한 목적을 달성하기 위한 본 발명의 일 구현예는: 제1반도체 칩 및 제2반도체 칩을 포함하는 2개 이상의 멀티칩 모듈과; 상기 제1반도체 칩 및 제2반도체 칩을 오버 몰딩하는 몰딩 컴파운드 수지와; 상기 제1반도체 칩의 본딩패드 및 제2반도체 칩의 본딩패드로부터 몰딩 컴파운드 수지의 원하는 표면 위치까지 연장 배열되되, 시드레이어에 전류를 인가하는 전기도금 공정에 의하여 각 칩의 본딩패드에 일단부가 도전 가능하게 연결되고, 타단부는 제1패시베이션층의 표면에서 외곽쪽으로 연장 배열되는 재배선과; 상기 재배선을 절연 가능하게 보호하는 제1 및 제2패시베이션층; 을 포함하는 멀티칩 모듈 타입의 웨이퍼 레벨 팬아웃 패키지에 있어서, 상기 제1반도체 칩과 제2반도체 칩 간의 전기적 커넥션을 도전성 와이어로 연결하고, 도전성 와이어를 절연물질로 인캡슐레이션시키되, 상기 절연물질의 저면 공간이 상기 재배선을 형성하기 위한 재배선 형성 영역으로 형성된 것을 특징으로 하는 멀티칩 모듈 타입의 웨이퍼 레벨 팬아웃 패키지를 제공한다.According to an aspect of the present invention, there is provided a semiconductor device comprising: at least two multi-chip modules including a first semiconductor chip and a second semiconductor chip; A molding compound resin for overmolding the first semiconductor chip and the second semiconductor chip; The bonding pad of the first semiconductor chip and the bonding pad of the second semiconductor chip extend from the bonding pad of the first semiconductor chip to a desired surface position of the molding compound resin, And the other end extending rearward from the surface of the first passivation layer; First and second passivation layers for insulatingly protecting the rewiring line; Wherein the first semiconductor chip and the second semiconductor chip are electrically connected to each other by a conductive wire and the conductive wire is encapsulated with an insulating material, Chip-type module type wafer-level fan-out package. The wafer-level fan-out package of the multi-chip module type is characterized in that a bottom space of the multi-chip module is formed as a rewiring line formation region for forming the rewiring lines.

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바람직하게는, 상기 도전성 와이어는 서로 인접하는 제1반도체 칩의 내측쪽 본딩패드와 제2반도체 칩의 내측쪽 본딩패드 간에만 연결되는 것을 특징으로 한다.Preferably, the conductive wires are connected only between the inner bonding pads of the first semiconductor chip and the inner bonding pads of the second semiconductor chip, which are adjacent to each other.

더욱 바람직하게는, 상기 도전성 와이어 루프의 높이가 높은 경우에는 절연물질의 인캡슐레이션 두께가 재배선과 제1 및 제2패시베이션층을 합한 두께에 비하여 더 두껍게 형성되고, 도전성 와이어 루프의 높이가 낮은 경우에는 절연물질의 인캡슐레이션 두께가 재배선과 제1 및 제2패시베이션층을 합한 두께에 비하여 더 얇게 형성되는 것을 특징으로 한다.More preferably, when the height of the conductive wire loop is high, the encapsulation thickness of the insulating material is thicker than the combined thickness of the rewiring line and the first and second passivation layers, and when the height of the conductive wire loop is low The encapsulation thickness of the insulating material is formed to be thinner than the total thickness of the rewiring line and the first and second passivation layers.

또한, 상기 절연물질의 인캡슐레이션 두께가 재배선과 제1 및 제2패시베이션층을 합한 두께에 비하여 더 얇게 형성된 경우, 절연물질의 저면 공간이 재배선 형성 영역으로 활용되는 것을 특징으로 한다.In addition, when the encapsulation thickness of the insulating material is thinner than the combined thickness of the rewiring line and the first and second passivation layers, the bottom space of the insulating material is utilized as a rewiring line forming region.

상기한 목적을 달성하기 위한 본 발명의 다른 구현예는: 웨이퍼 상태에서 분리된 2개 이상의 반도체 칩을 몰딩 컴파운드 수지로 오버 몰딩하는 단계와; 상기 반도체 칩 중 제1반도체 칩의 본딩패드 및 제2반도체 칩의 본딩패드로부터 몰딩 컴파운드 수지의 표면 중 원하는 위치까지 외곽쪽으로 연장되는 재배선을 형성하되, 시드레이어에 전류를 인가하는 전기도금 공정에 의하여 각 칩의 본딩패드에 일단부가 도전 가능하게 연결되고, 타단부는 제1패시베이션층의 표면에서 외곽쪽으로 연장 배열되는 재배선 형성 단계와; 상기 재배선의 외끝단부에 형성되는 볼패드용 언더 범프 메탈에 입출력단자를 융착시키는 단계를 포함하는 멀티칩 모듈 타입의 웨이퍼 레벨 팬아웃 패키지 제조 방법에 있어서, 상기 재배선 형성 단계 전 또는 후에 서로 인접하는 제1반도체 칩의 내측쪽 본딩패드와 제2반도체 칩의 내측쪽 본딩패드 간을 도전성 와이어로 연결하는 와이어 본딩 단계와; 상기 도전성 와이어를 절연물질로 감싸는 인캡슐레이션 단계; 가 순차적으로 진행되고, 상기 재배선 형성 단계 전에 와이어 본딩 단계 및 인캡슐레이션 단계가 진행된 후, 절연물질의 인캡슐레이션 두께가 재배선과 제1 및 제2패시베이션층을 합한 두께에 비하여 더 얇게 형성된 경우, 이후 진행되는 재배선 형성 단계에서 절연물질의 저면 공간이 재배선 형성 영역으로 활용되는 것을 특징으로 하는 멀티칩 모듈 타입의 웨이퍼 레벨 팬아웃 패키지 제조 방법을 제공한다.
According to another aspect of the present invention, there is provided a method of manufacturing a semiconductor device, comprising: overmolding two or more semiconductor chips separated in a wafer state with a molding compound resin; Forming a redistribution line extending from the bonding pad of the first semiconductor chip and the bonding pad of the second semiconductor chip of the semiconductor chip to a desired position in the surface of the molding compound resin, A rewiring step of one end being conductively connected to a bonding pad of each chip and the other end being extended outward from a surface of the first passivation layer; And fusing an input / output terminal to a ball pad under-bump metal formed at an outer end of the re-wiring line, the method comprising the steps of: before or after the re- A wire bonding step of connecting an inner side bonding pad of the first semiconductor chip and an inner side bonding pad of the second semiconductor chip with a conductive wire; Encapsulating the conductive wire with an insulating material; And the encapsulation thickness of the insulating material is thinner than the combined thickness of the rewiring line and the first and second passivation layers after the wire bonding step and the encapsulation step are performed before the rewiring step, And a bottom space of the insulating material is utilized as a rewiring region in the rewiring line forming step to be performed later.

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상기한 과제 해결 수단을 통하여, 본 발명은 다음과 같은 효과를 제공한다.Through the above-mentioned means for solving the problems, the present invention provides the following effects.

첫째, 멀티칩 모듈 중 제1반도체 칩의 본딩패드와 제2반도체 칩의 본딩패드를 기존의 재배선으로 연결하지 않고, 재배선 형성 전 또는 후에 도전성 와이어로 연결시키도록 함으로써, 기존에 파인라인 스페이스에서의 각 칩 간 전기적 커넥션을 고정밀도를 요구하는 재배선에 의하여 연결시키는 것에 비하여 각 칩 간의 전기적 커넥션을 보다 원활하게 진행할 수 있다.First, the bonding pads of the first semiconductor chip and the second semiconductor chip of the multi-chip module are connected to each other by a conductive wire before or after forming the rewiring line without connecting the rewiring lines with the existing rewiring lines. The electrical connection between the chips can be performed more smoothly than the electrical connections between the chips in the semiconductor chip are connected by rewiring lines requiring high precision.

둘째, 기존에 각 칩 간을 재배선으로 연결하는 것에 비하여 도전성 와이어로 연결하는 것이 공정 난이도면에서 쉬우므로, 각 칩간의 전기적 커넥션이 보다 용이하게 이루어질 수 있다.Second, it is easier to connect the conductive wires to each other than to connect the chips to each other by rewiring lines, so that the electrical connection between the chips can be made easier.

셋째, 기존에 각 칩 간을 재배선으로 연결하는 것에 비하여 도전성 와이어로 연결하는 것이 제조 비용을 절감할 수 있다.
Third, it is possible to reduce the manufacturing cost by connecting the conductive wires with each other compared with the conventional method of connecting the individual chips with the rewiring lines.

도 1은 본 발명의 제1실시예에 따른 멀티칩 모듈 타입의 웨이퍼 레벨 팬아웃 패키지 및 그 제조 방법을 나타낸 단면도,
도 2는 본 발명의 제2실시예에 따른 멀티칩 모듈 타입의 웨이퍼 레벨 팬아웃 패키지를 나타낸 단면도,
도 3은 본 발명의 제3실시예에 따른 멀티칩 모듈 타입의 웨이퍼 레벨 팬아웃 패키지 및 그 제조 방법을 나타낸 단면도,
도 4는 종래의 멀티칩 모듈 타입의 웨이퍼 레벨 팬아웃 패키지를 도시한 단면도.1 is a sectional view showing a wafer-level fan-out package of a multi-chip module type according to a first embodiment of the present invention and a method of manufacturing the same,
FIG. 2 is a cross-sectional view showing a wafer-level fan-out package of a multi-chip module type according to a second embodiment of the present invention,
FIG. 3 is a cross-sectional view illustrating a wafer-level fan-out package of a multi-chip module type according to a third embodiment of the present invention and a method of manufacturing the same;
4 is a cross-sectional view of a conventional multi-chip module type wafer level fanout package.

이하, 본 발명의 바람직한 실시예를 첨부도면을 참조로 상세하게 설명하기로 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

본 발명은 제1반도체 칩과 제2반도체 칩을 포함하는 멀티칩 모듈을 몰딩한 후, 제1반도체 칩의 본딩패드 및 제2반도체 칩의 본딩패드와 도전 가능하게 연결되는 재배선을 각 칩의 외곽쪽으로 배열시키는 범핑 공정을 진행하여 웨이퍼 레벨 패키지를 제조하되, 서로 인접하는 제1반도체 칩의 본딩패드와 제2반도체 칩의 본딩패드 간의 전기적 커넥션을 재배선으로 연결하지 않고, 도전성 와이어로 연결시킨 점에 주안점이 있다.The present invention relates to a method of manufacturing a semiconductor chip, which comprises molding a multichip module including a first semiconductor chip and a second semiconductor chip, and then connecting a rewiring line conductively connected to a bonding pad of the first semiconductor chip and a bonding pad of the second semiconductor chip, The semiconductor chip is bonded to the bonding pads of the first semiconductor chip and the bonding pads of the second semiconductor chip by connecting the bonding pads of the first semiconductor chip and the bonding pads of the second semiconductor chip with each other by a conductive wire, There is a point to the point.

제1실시예First Embodiment

첨부한 도 1은 본 발명의 제1실시예에 따른 멀티칩 모듈 타입의 웨이퍼 레벨 팬아웃 패키지 및 그 제조 방법을 나타낸 단면도이다.FIG. 1 is a cross-sectional view illustrating a wafer-level fan-out package of a multi-chip module type according to a first embodiment of the present invention and a method of manufacturing the same.

먼저, 웨이퍼 상태에서 분리된 2개 이상의 멀티칩이 한꺼번에 하나의 패키지에 탑재되는 멀티칩 모듈을 실현하고자, 2개 이상의 반도체 칩(이하, 제1반도체 칩과 제2반도체 칩으로 한정하여 설명하기로 함)을 몰딩하는 공정이 선행된다.First, in order to realize a multi-chip module in which two or more multi-chips separated in a wafer state are mounted in one package at a time, two or more semiconductor chips (hereinafter, limited to a first semiconductor chip and a second semiconductor chip ) Is carried out.

즉, 제1반도체 칩(11)과 제2반도체 칩(12)을 한꺼번에 몰딩 컴파운드 수지(14)로 몰딩하여, 각 칩(11,12)의 상면 및 측면이 일정 두께의 몰딩 컴파운드 수지(14)로 봉지되는 동시에 본딩패드(13)가 존재하는 저면이 노출되는 상태가 되도록 한다.That is, the first semiconductor chip 11 and the second semiconductor chip 12 are molded together with the molding compound resin 14 so that the upper surface and the side surface of each of the chips 11 and 12 are covered with the molding compound resin 14, And the bottom surface where the bonding pads 13 are present is exposed.

다음으로, 상기 제1반도체 칩(11) 및 제2반도체 칩(12)의 본딩패드(13)로부터 몰딩 컴파운드 수지(14)의 저면의 원하는 위치까지 범핑 공정을 이용하여 일종의 금속배선라인인 재배선(20: RDL, Redistribution layer)을 형성하는 과정을 진행하기 전에 서로 인접하는 제1반도체 칩(11)과 제2반도체 칩(12) 간을 도전성 와이어(16)를 이용하여 전기적으로 커넥션시키는 단계가 진행된다.Next, a bending process is performed from the bonding pads 13 of the first semiconductor chip 11 and the second semiconductor chip 12 to desired positions of the bottom surface of the molding compound resin 14, The step of electrically connecting the first semiconductor chip 11 and the second semiconductor chip 12 adjacent to each other using the conductive wire 16 before the process of forming the redistribution layer 20 is performed It proceeds.

기존에는 제1반도체 칩(11)과 제2반도체 칩(12) 간의 전기적 커넥션 수단으로서, 서로 인접하는 제1반도체 칩(11)의 본딩패드(13)와 제2반도체 칩(12)의 본딩패드(13) 사이의 협소한 면적에 재배선을 형성하였지만, 2차원 공간이 너무 협소하여 재배선의 라인(line) 밀도가 높아질 수 밖에 없고, 각 재배선 간의 간격도 파인라인 스페이스(fine line space)를 이루기 때문에 각 재배선 간의 전기적 쇼트 문제도 발생할 소지가 있으므로, 본 발명은 서로 인접하는 제1반도체 칩(11)과 제2반도체 칩(12) 간의 전기적 커넥션을 도전성 와이어(16)를 이용하여 3차원적으로 연결시키는 점에 특징이 있다.The bonding pads 13 of the first semiconductor chip 11 adjacent to each other and the bonding pads 13 of the second semiconductor chip 12 are electrically connected to the first semiconductor chip 11 and the second semiconductor chip 12, The two-dimensional space is too narrow to increase the line density of the rewiring lines, and the spacing between the rewiring lines also becomes a fine line space. The electrical connection between the first semiconductor chip 11 and the second semiconductor chip 12 which are adjacent to each other is electrically connected to the third semiconductor chip 12 by using the conductive wire 16, It is characterized by connecting it to enemy.

이에, 도 1에서 보듯이 제1반도체 칩(11)의 본딩패드(13)와 제2반도체 칩(12)의 본딩패드(13) 간을 일정한 루프 하이트를 형성하는 도전성 와이어(16)로 연결하는 와이어 본딩 단계가 진행됨으로써, 기존의 2차원적인 재배선에 비하여 각 칩 간의 전기적 커넥션을 보다 원활하게 이루어질 수 있다.1, the bonding pads 13 of the first semiconductor chip 11 and the bonding pads 13 of the second semiconductor chip 12 are connected by the conductive wires 16 forming a loop height As a result of the wire bonding step, the electrical connection between the chips can be performed more smoothly than the conventional two-dimensional rewiring.

연이어, 상기 도전성 와이어(16) 간의 전기적 쇼트를 방지하기 위하여 도전성 와이어(16)를 절연물질(17)로 인캡슐레이션시킨다.Subsequently, the conductive wire 16 is encapsulated with an insulating material 17 to prevent electrical shorting between the conductive wires 16.

이때, 상기 도전성 와이어(16)의 루프 높이가 낮은 경우에는 절연물질(17)의 인캡슐레이션 두께가 후술하는 바와 같은 재배선(20)과 제1 및 제2패시베이션층(21,22)을 합한 두께에 비하여 더 얇게 형성되고, 절연물질(17)의 저면 공간이 재배선(20)을 형성하기 위한 재배선 형성 영역으로 활용될 수 있다.At this time, when the loop height of the conductive wire 16 is low, the encapsulation thickness of the insulating material 17 is adjusted by the combination of the rewiring line 20 and the first and second passivation layers 21 and 22 And the bottom surface space of the insulating material 17 can be utilized as a rewiring region for forming the rewiring line 20. [

이렇게 서로 인접하는 제1반도체 칩(11)의 본딩패드(13)와 제2반도체 칩(12)의 본딩패드(13) 간을 3차원적으로 일정한 루프 하이트를 형성하는 도전성 와이어(16)로 연결한 후, 도전성 와이어(16)를 절연물질(17)로 인캡슐레이션시킨 다음, 재배선을 형성하는 단계가 진행된다.The bonding pads 13 of the first semiconductor chip 11 adjacent to each other and the bonding pads 13 of the second semiconductor chip 12 are connected to the conductive wires 16 forming the loop height three dimensionally The conductive wire 16 is encapsulated with an insulating material 17, and then a step of forming a rewiring line is performed.

상기 재배선 형성을 위하여 각 칩(11,12) 및 몰딩 컴파운드 수지(14)의 저면에 걸쳐 제1패시베이션 층(21)을 도포하는 단계가 선행되고, 연이어 제1패시베이션층(21) 위에 포토레지스트(미도시됨)를 코팅시킨 후, 포토레지스트에 대한 통상의 노광 및 디벨롭(exposure & develop)을 실시하여, 각 칩(11,12)의 본딩패드(13)를 노출시킨다.The step of applying the first passivation layer 21 over the bottom surfaces of the chips 11 and 12 and the molding compound resin 14 is preceded by the step of forming the photoresist on the first passivation layer 21, (Not shown), and then exposed and developed to expose the bonding pads 13 of the respective chips 11 and 12 by performing normal exposure and development on the photoresist.

다음으로, 재배선(20)을 형성하기 위한 일종의 도금용 도전라인으로서, 제1패시베이션층의 표면에 걸쳐 통상의 스퍼터링(sputtering) 공정에 의한 시드레이어(미도시됨)가 형성된다.Next, a seed layer (not shown) formed by a normal sputtering process is formed over the surface of the first passivation layer as a kind of plating conductive line for forming the rewiring line 20. [

이어서, 시드레이어에 전류를 인가하는 전기도금 공정에 의하여, 각 칩(11,12)의 본딩패드(13)에 일단부가 도전 가능하게 연결되고, 타단부는 제1패시베이션층(21)의 표면에서 외곽쪽으로 연장 배열되는 재배선(20) 형성 단계가 진행된다.Then, one end is conductively connected to the bonding pad 13 of each chip 11 and 12 by an electroplating process for applying a current to the seed layer, and the other end is electrically connected to the surface of the first passivation layer 21 The formation of the rewiring line 20 extending in the outward direction is performed.

연이어, 상기 재배선(20)의 위쪽에 존재하는 시드레이어를 제외한 나머지 시드 레이어를 에칭(etching) 공정에 의하여 제거하는 단계를 진행함으로써, 소정 폭 및 길이를 갖는 재배선(20)의 형성이 완료된다.Subsequently, the step of removing the remaining seed layer except for the seed layer existing above the rewiring line 20 by an etching process is performed to form the rewiring line 20 having a predetermined width and length do.

다음으로, 제1패시베이션층(21) 및 재배선(20)의 표면에 걸쳐 제2패시베이션층(22)을 도포하는 단계가 진행되며, 솔더볼과 같은 입출력단자(15)의 부착을 위하여 재배선(20)의 타끝단부에는 제2패시베이션층(22)이 입혀지지 않는다.Next, the step of applying the second passivation layer 22 is performed on the surfaces of the first passivation layer 21 and the rewiring lines 20, and the step of applying the second passivation layer 22 to the rewiring lines The second passivation layer 22 is not applied to the other end of the first passivation layer 20.

이어서, 상기 재배선(20)의 타끝단부에 금속 재질의 전극단자인 볼패드용 언더 범프 메탈(23: Under Bump Matal)을 도금 공정을 이용하여 형성하고, 언더범프메탈(23) 위에 솔더볼과 같은 입출력단자(15)를 융착시키는 과정을 진행함으로써, 본 발명에 따른 멀티칩 모듈 타입의 웨이퍼 레벨 팬 아웃 패키지가 완성된다.Then, an under bump metal 23 for a ball pad, which is an electrode terminal made of a metal material, is formed on the other end of the rewiring line 20 by a plating process. Then, a solder ball is formed on the under bump metal 23, The same input / output terminal 15 is fused to complete the multi-chip module type wafer level fan-out package according to the present invention.

이와 같이, 멀티칩 모듈 중 제1반도체 칩의 본딩패드와 제2반도체 칩의 본딩패드를 기존의 재배선으로 연결하지 않고, 재배선 형성 전 또는 후에 도전성 와이어로 연결시키도록 함으로써, 파인라인 스페이스에서의 각 칩 간 전기적 커넥션이 원활하게 이루어질 수 있고, 기존에 각 칩 간을 재배선으로 연결하는 것에 비하여 도전성 와이어로 연결하는 것이 공정 난이도면에서 쉬우므로, 각 칩간의 전기적 커넥션이 보다 용이하게 이루어질 수 있고, 고정밀도를 요하는 재배선에 비하여 도전성 와이어로 연결하는 것이 제조 비용을 보다 절감할 수 있다.As described above, by connecting the bonding pads of the first semiconductor chip and the second semiconductor chip among the multichip modules with the conductive wires before or after forming the rewiring lines without connecting the rewiring lines with the conventional rewiring lines, The electrical connection between the chips can be performed smoothly and the electrical connection between the chips can be made easier since it is easy to connect the conductive wires with each other compared with the conventional connection between the chips by rewiring And it is possible to further reduce the manufacturing cost by connecting with a conductive wire as compared with a rewiring line requiring high precision.

제2실시예Second Embodiment

첨부한 도 2는 본 발명의 제2실시예에 따른 멀티칩 모듈 타입의 웨이퍼 레벨 팬아웃 패키지를 나타낸 단면도이다.FIG. 2 is a cross-sectional view illustrating a wafer-level fan-out package of a multi-chip module type according to a second embodiment of the present invention.

본 발명의 제2실시예는 상기한 제1실시예와 동일한 구조로 제조되고, 단지 도전성 와이어(16)의 루프 높이가 더 증가한 경우(예를 들어, 제1패시베이션층(21)의 두께 이하로 증가한 경우)에 절연물질(17)의 인캡슐레이션 두께도 증가하는 점이 다를 뿐이다.The second embodiment of the present invention is fabricated in the same structure as that of the first embodiment described above, and only when the loop height of the conductive wire 16 is further increased (for example, the thickness of the first passivation layer 21 The thickness of the encapsulation of the insulating material 17 also increases.

즉, 상기 도전성 와이어(16)의 루프 높이가 제1실시예에 비하여 높고 절연물질(17)의 인캡슐레이션 두께도 제1실시예에 비하여 두꺼운 경우, 다시 말해서 절연물질(17)의 인캡슐레이션 두께가 재배선(20)과 제1 및 제2패시베이션층(21,22)을 합한 두께의 절반 정도의 두께를 갖는 경우에도 절연물질(17)의 저면 공간이 재배선 형성 영역으로 활용될 수 있다.That is, when the loop height of the conductive wire 16 is higher than that of the first embodiment and the encapsulation thickness of the insulating material 17 is thicker than that of the first embodiment, that is, the encapsulation of the insulating material 17 The bottom space of the insulating material 17 can be utilized as a rewiring line forming region even when the thickness of the insulating material 17 is about half of the total thickness of the rewiring line 20 and the first and second passivation layers 21 and 22 .

제3실시예Third Embodiment

첨부한 도 3은 본 발명의 제3실시예에 따른 멀티칩 모듈 타입의 웨이퍼 레벨 팬아웃 패키지 및 그 제조 방법을 나타낸 단면도이다.FIG. 3 is a cross-sectional view illustrating a wafer-level fan-out package of a multi-chip module type according to a third embodiment of the present invention and a method of manufacturing the same.

본 발명의 제3실시예는 상기한 제1실시예와 동일한 구조로 제조되고, 단지 도전성 와이어(16)의 루프 높이가 제2실시예에 비하여 더 증가한 경우(예를 들어, 제1패시베이션층(21)의 두께 이상으로 증가한 경우)에 절연물질(17)의 인캡슐레이션 두께가 재배선(20)과 제1 및 제2패시베이션층(21,22)을 합한 두께보다 더 크게 형성된 점이 다르다.The third embodiment of the present invention is manufactured with the same structure as that of the above first embodiment, and only when the loop height of the conductive wire 16 is further increased compared to the second embodiment (for example, the first passivation layer 21), the encapsulation thickness of the insulating material 17 is larger than the combined thickness of the rewiring line 20 and the first and second passivation layers 21, 22.

상기 도전성 와이어(16) 루프의 높이가 높은 경우에는 절연물질(17)의 인캡슐레이션 두께가 재배선(20)과 제1 및 제2패시베이션층(21,22)을 합한 두께에 비하여 더 두껍게 형성되므로, 절연물질(17)의 저면 공간을 재배선 형성 영역으로 활용할 수 없게 된다.When the height of the loop of the conductive wire 16 is high, the encapsulation thickness of the insulating material 17 is thicker than the total thickness of the rewiring line 20 and the first and second passivation layers 21 and 22 The bottom space of the insulating material 17 can not be utilized as a rewiring line forming region.

이에, 도전성 와이어(16)를 연결하는 단계와 절연물질(17)을 인캡슐레이션시키는 단계를 재배선 형성 단계 이후에 진행하는 것이 바람직하다.Accordingly, it is preferable that the step of connecting the conductive wire 16 and the step of encapsulating the insulating material 17 are performed after the rewiring step.

따라서, 상기 제1반도체 칩(11)의 본딩패드(13) 및 제2반도체 칩(12)의 본딩패드(13)로부터 몰딩 컴파운드 수지(14)의 표면 중 원하는 위치까지 외곽쪽으로 연장되는 재배선(20) 형성 단계가 제1실시예에서 설명된 바와 같이 동일하게 진행된다.Therefore, a wiring line extending from the bonding pad 13 of the first semiconductor chip 11 and the bonding pad 13 of the second semiconductor chip 12 to the desired position in the surface of the molding compound resin 14 20) formation step proceeds as described in the first embodiment.

이러한 재배선 형성 단계 후에는 서로 인접하는 제1반도체 칩(11)의 본딩패드(13) 및 제2반도체 칩(12)의 본딩패드(13)가 외부로 노출되는 상태가 된다.After the rewiring step, the bonding pads 13 of the first semiconductor chip 11 and the bonding pads 13 of the second semiconductor chip 12 adjacent to each other are exposed to the outside.

이어서, 첨부한 도 3에서 보듯이 서로 인접하는 제1반도체 칩(11)의 본딩패드(13)와 제2반도체 칩(12)의 본딩패드(13) 간을 3차원적으로 일정한 루프 하이트를 형성하는 도전성 와이어(16)로 연결하는 단계와, 도전성 와이어(16)를 절연물질(17)로 인캡슐레이션시키는 단계가 진행된다.Next, as shown in FIG. 3, the bonding pad 13 of the first semiconductor chip 11 and the bonding pad 13 of the second semiconductor chip 12, which are adjacent to each other, form a three- , And encapsulating the conductive wire (16) with an insulating material (17).

최종적으로, 상기 재배선(20)의 타끝단부에 금속 재질의 전극단자인 볼패드용 언더 범프 메탈(23: Under Bump Matal)을 도금 공정을 이용하여 형성하고, 언더범프메탈(23) 위에 솔더볼과 같은 입출력단자(15)를 융착시키는 과정을 진행함으로써, 본 발명의 제3실시예에 따른 멀티칩 모듈 타입의 웨이퍼 레벨 팬 아웃 패키지가 완성된다.
Finally, an under bump metal 23 for a ball pad, which is an electrode terminal made of a metal material, is formed on the other end of the rewiring line 20 by a plating process, and a solder ball 23 is formed on the under bump metal 23, And the input / output terminal 15 are fused together to complete a multi-chip module type wafer level fan-out package according to the third embodiment of the present invention.

10 : 멀티칩 모듈
11 : 제1반도체 칩
12 : 제2반도체 칩
13 : 본딩패드
14 : 몰딩 컴파운드 수지
15 : 입출력단자
16 : 도전성 와이어
17 : 절연물질
20 : 재배선
21 : 제1패시베이션 층
22 : 제2패시베이션층
23 : 볼패드용 언더 범프 메탈10: Multichip module
11: first semiconductor chip
12: second semiconductor chip
13: bonding pad
14: Molding compound resin
15: I / O terminal
16: conductive wire
17: Insulating material
20: Cultivation line
21: first passivation layer
22: second passivation layer
23: under bump metal for ball pad

Claims (6)

제1반도체 칩(11) 및 제2반도체 칩(12)을 포함하는 2개 이상의 멀티칩 모듈(10)과; 상기 제1반도체 칩(11) 및 제2반도체 칩(12)을 오버 몰딩하는 몰딩 컴파운드 수지(14)와; 상기 제1반도체 칩(11)의 본딩패드(13) 및 제2반도체 칩(12)의 본딩패드(13)로부터 몰딩 컴파운드 수지(14)의 원하는 표면 위치까지 연장 배열되되, 시드레이어에 전류를 인가하는 전기도금 공정에 의하여 각 칩(11,12)의 본딩패드(13)에 일단부가 도전 가능하게 연결되고, 타단부는 제1패시베이션층(21)의 표면에서 외곽쪽으로 연장 배열되는 재배선(20)과; 상기 재배선(20)을 절연 가능하게 보호하는 제1 및 제2패시베이션층(21,22); 을 포함하는 멀티칩 모듈 타입의 웨이퍼 레벨 팬아웃 패키지에 있어서,
상기 제1반도체 칩(11)과 제2반도체 칩(12) 간의 전기적 커넥션을 도전성 와이어(16)로 연결하고, 도전성 와이어(16)를 절연물질(17)로 인캡슐레이션시키되, 상기 절연물질(17)의 저면 공간이 상기 재배선(20)을 형성하기 위한 재배선 형성 영역으로 형성된 것을 특징으로 하는 멀티칩 모듈 타입의 웨이퍼 레벨 팬아웃 패키지.
At least two multi-chip modules (10) including a first semiconductor chip (11) and a second semiconductor chip (12); A molding compound resin (14) for overmolding the first semiconductor chip (11) and the second semiconductor chip (12); The semiconductor chip 11 is extended from the bonding pads 13 of the first semiconductor chip 11 and the bonding pads 13 of the second semiconductor chip 12 to a desired surface position of the molding compound resin 14, One end of which is electrically conductively connected to the bonding pad 13 of each chip 11 and 12 by an electroplating process and the other end is electrically connected to a rewiring line 20 extending outward from the surface of the first passivation layer 21 )and; First and second passivation layers (21, 22) for insulatingly protecting the rewiring line (20); A multi-chip module type wafer level fanout package comprising:
The electrical connection between the first semiconductor chip 11 and the second semiconductor chip 12 is connected by a conductive wire 16 and the conductive wire 16 is encapsulated by an insulating material 17, 17. The wafer-level fan-out package of the multi-chip module type as claimed in claim 1, wherein the bottom surface of the wafer-level fan-out package is formed as a rewiring line forming region for forming the rewiring line.
청구항 1에 있어서,
상기 도전성 와이어(16)는 서로 인접하는 제1반도체 칩(11)의 내측쪽 본딩패드(13)와 제2반도체 칩(12)의 내측쪽 본딩패드(13) 간에만 연결되는 것을 특징으로 하는 멀티칩 모듈 타입의 웨이퍼 레벨 팬아웃 패키지.
The method according to claim 1,
Wherein the conductive wires are connected only between an inner bonding pad 13 of the first semiconductor chip 11 and an inner bonding pad 13 of the second semiconductor chip 12 adjacent to each other. Chip module type wafer level fanout package.
청구항 1에 있어서,
상기 도전성 와이어(16) 루프의 높이가 제1패시베이션층(21)의 두께 이상인 경우 절연물질(17)의 인캡슐레이션 두께가 재배선(20)과 제1 및 제2패시베이션층(21,22)을 합한 두께에 비하여 더 두껍게 형성되고, 상기 도전성 와이어(16) 루프의 높이가 제1패시베이션층(21)의 두께 이하인 경우 절연물질(17)의 인캡슐레이션 두께가 재배선(20)과 제1 및 제2패시베이션층(21,22)을 합한 두께에 비하여 더 얇게 형성되는 것을 특징으로 하는 멀티칩 모듈 타입의 웨이퍼 레벨 팬아웃 패키지.
The method according to claim 1,
The encapsulation thickness of the insulating material 17 is greater than the encapsulation thickness of the rewiring line 20 and the first and second passivation layers 21 and 22 when the height of the loop of the conductive wire 16 is greater than the thickness of the first passivation layer 21. [ And the thickness of the loop of the conductive wire 16 is equal to or less than the thickness of the first passivation layer 21, the encapsulation thickness of the insulating material 17 is greater than the thickness of the rewiring line 20 and the first And the second passivation layer (21, 22) are thinner than the sum of the thicknesses of the first and second passivation layers (21, 22).
청구항 3에 있어서,
상기 절연물질(17)의 인캡슐레이션 두께가 재배선(20)과 제1 및 제2패시베이션층(21,22)을 합한 두께에 비하여 더 얇게 형성된 경우, 절연물질(17)의 저면 공간이 재배선 형성 영역으로 활용되는 것을 특징으로 하는 멀티칩 모듈 타입의 웨이퍼 레벨 팬아웃 패키지.
The method of claim 3,
If the encapsulation thickness of the insulating material 17 is formed to be thinner than the combined thickness of the rewiring line 20 and the first and second passivation layers 21 and 22, Chip-type wafer-level fan-out package.
웨이퍼 상태에서 분리된 2개 이상의 반도체 칩을 몰딩 컴파운드 수지로 오버 몰딩하는 단계와; 상기 반도체 칩 중 제1반도체 칩(11)의 본딩패드(13) 및 제2반도체 칩(12)의 본딩패드(13)로부터 몰딩 컴파운드 수지(14)의 표면 중 원하는 위치까지 외곽쪽으로 연장되는 재배선(20)을 형성하되, 시드레이어에 전류를 인가하는 전기도금 공정에 의하여 각 칩(11,12)의 본딩패드(13)에 일단부가 도전 가능하게 연결되고, 타단부는 제1패시베이션층(21)의 표면에서 외곽쪽으로 연장 배열되는 재배선(20) 형성 단계와; 상기 재배선(20)의 외끝단부에 형성되는 볼패드용 언더 범프 메탈(23)에 입출력단자(15)를 융착시키는 단계를 포함하는 멀티칩 모듈 타입의 웨이퍼 레벨 팬아웃 패키지 제조 방법에 있어서,
상기 재배선(20) 형성 단계 전 또는 후에 서로 인접하는 제1반도체 칩(11)의 내측쪽 본딩패드(13)와 제2반도체 칩(12)의 내측쪽 본딩패드(13) 간을 도전성 와이어(16)로 연결하는 와이어 본딩 단계와;
상기 도전성 와이어(16)를 절연물질(17)로 감싸는 인캡슐레이션 단계;
가 순차적으로 진행되고,
상기 재배선(20) 형성 단계 전에 와이어 본딩 단계 및 인캡슐레이션 단계가 진행된 후, 절연물질(17)의 인캡슐레이션 두께가 재배선(20)과 제1 및 제2패시베이션층(21,22)을 합한 두께에 비하여 더 얇게 형성된 경우, 이후 진행되는 재배선 형성 단계에서 절연물질(17)의 저면 공간이 재배선 형성 영역으로 활용되는 것을 특징으로 하는 멀티칩 모듈 타입의 웨이퍼 레벨 팬아웃 패키지 제조 방법.Overmolding two or more semiconductor chips separated in a wafer state with a molding compound resin; The bonding pads 13 of the first semiconductor chip 11 and the bonding pads 13 of the second semiconductor chip 12 of the semiconductor chip 11 extend from the surface of the molding compound resin 14 to a desired position, One end of the chip is electrically connected to the bonding pad 13 of each chip 11 and 12 by an electroplating process for applying a current to the seed layer and the other end is connected to the first passivation layer 21 Forming a rewiring line 20 extending from a surface of the first substrate 10 to an outer side thereof; And fusing input / output terminals (15) to a ball pad under bump metal (23) formed at an outer end of the rewiring line (20), the method comprising the steps of:
The inner bonding pads 13 of the first semiconductor chip 11 and the inner bonding pads 13 of the second semiconductor chip 12 adjacent to each other before or after the formation of the rewiring lines 20 are electrically connected to the conductive wires 16; < / RTI >
Encapsulating the conductive wire (16) with an insulating material (17);
Are sequentially performed,
The encapsulation thickness of the insulating material 17 may be increased by the encapsulation thickness of the rewiring line 20 and the first and second passivation layers 21 and 22 after the wire bonding step and the encapsulation step are performed before the step of forming the re- Chip module type wafer-level fan-out package, wherein the bottom space of the insulating material 17 is utilized as a rewiring line forming region in a rewiring line forming step to be performed later . 삭제delete
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