KR20200129891A - Semiconductor package using photodefinable laminate and method of manufacturing the same - Google Patents

Semiconductor package using photodefinable laminate and method of manufacturing the same Download PDF

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Abstract

According to one embodiment of the present invention, provided are a semiconductor package using a photosensitive laminate and a manufacturing method thereof. The semiconductor package comprises: a semiconductor chip having a circuit region formed on one surface thereof; and a photosensitive laminate layer formed by a laminate process to cover the one surface of the semiconductor chip, wherein the photosensitive laminate layer includes an open region formed by removing a part of the photosensitive laminate layer formed on the circuit region of the semiconductor chip. Since an upper portion of the circuit region of the semiconductor chip is exposed while the semiconductor chip is packaged, the semiconductor package has an advantage that the distortion of the electrical characteristics of the semiconductor chip does not occur.

Description

감광성 라미네이트를 이용한 반도체 패키지 및 그 제조방법{Semiconductor package using photodefinable laminate and method of manufacturing the same}Semiconductor package using photodefinable laminate and method of manufacturing the same {Semiconductor package using photodefinable laminate and method of manufacturing the same}

본 발명은 감광성 라미네이트를 이용한 반도체 패키지 및 그 제조방법에 관한 것이다. The present invention relates to a semiconductor package using a photosensitive laminate and a method of manufacturing the same.

반도체 패키지(Semiconductor package)는 내장되는 반도체 칩(IC)를 보호하기 위하여 반도체 칩의 상부, 하부, 측면을 몰딩(Molding) 또는 절연물질(Insulator)을 이용하여 덮는 구조를 갖는다. 저전력 및 저주파수 영역에서 동작하는 반도체 칩을 패키징함에 있어서 이러한 구조의 반도체 패키지가 일반적으로 사용되고 있다. 그러나, 고전력 또는 고주파수 영역에서 동작하는 반도체 칩을 패키징함에 있어서 반도체 칩의 활성면(Active face)에 몰딩 또는 절연물질이 형성되는 경우, 반도체 칩의 전기적 특성이 왜곡되거나 고전력에 의한 발열로 반도체 패키지가 타버리는 문제들이 발생할 수 있다. A semiconductor package has a structure in which upper, lower, and side surfaces of a semiconductor chip are covered with molding or an insulating material in order to protect an embedded semiconductor chip (IC). In packaging a semiconductor chip operating in a low power and low frequency region, a semiconductor package having such a structure is generally used. However, in packaging a semiconductor chip operating in a high power or high frequency region, when molding or an insulating material is formed on the active face of the semiconductor chip, the electrical characteristics of the semiconductor chip are distorted or the semiconductor package is distorted due to heat generated by high power Burning problems can arise.

현재 반도체 칩을 패키징하는 공정으로 유기 라미네이트(Organic laminate) 공정이 널리 활용되고 있다. 유기 라미네이트층을 가공하기 위하여 레이저(Laser) 가공이 이용되고 있으나, 레이저의 특성에 의해 비아홀(Via hole)보다 상대적으로 넓은 영역을 가공하기는 적합하지 않다. Currently, an organic laminate process is widely used as a process for packaging semiconductor chips. Although laser processing is used to process the organic laminate layer, it is not suitable to process a relatively larger area than a via hole due to the characteristics of the laser.

KR 10-1624855 B1KR 10-1624855 B1

본 발명의 일실시예에 따른 목적은, 고전력 또는 고주파수 영역에서 동작하는 반도체 칩의 전기적 특성을 왜곡하지 않는 반도체 패키지 및 그 제조방법을 제공하기 위한 것이다.An object according to an embodiment of the present invention is to provide a semiconductor package and a method of manufacturing the same that does not distort the electrical characteristics of a semiconductor chip operating in a high power or high frequency region.

본 발명의 일실시예에 따른 감광성 라미네이트를 이용한 반도체 패키지는, 일면에 회로영역이 형성된 반도체 칩, 및 상기 반도체 칩의 일면을 커버하도록 라미네이트 공정으로 형성되는 감광성 라미네이트층을 포함하고, 상기 감광성 라미네이트층은 상기 반도체 칩의 회로영역 상에 형성된 상기 감광성 라미네이트층의 일부가 제거되어 형성되는 오픈영역을 포함할 수 있다. A semiconductor package using a photosensitive laminate according to an embodiment of the present invention includes a semiconductor chip having a circuit region formed on one surface thereof, and a photosensitive laminate layer formed by a laminating process to cover one surface of the semiconductor chip, and the photosensitive laminate layer May include an open area formed by removing a part of the photosensitive laminate layer formed on the circuit area of the semiconductor chip.

또한, 본 발명의 일실시예에 따른 감광성 라미네이트를 이용한 반도체 패키지는, 상기 반도체 칩을 수용하는 적어도 하나의 수용부가 형성된 몸체부를 더 포함하며, 상기 감광성 라미네이트층은 상기 반도체 칩의 일면을 커버하고, 상기 반도체 칩과 상기 몸체부를 고정하도록 상기 반도체 칩과 상기 수용부 사이에 충진되도록 형성될 수 있다. In addition, the semiconductor package using the photosensitive laminate according to an embodiment of the present invention further comprises a body portion having at least one receiving portion for accommodating the semiconductor chip, the photosensitive laminate layer covering one surface of the semiconductor chip, It may be formed to be filled between the semiconductor chip and the receiving portion to fix the semiconductor chip and the body portion.

또한, 상기 반도체 칩은 상기 일면에 전기신호가 입출력되는 전극패드를 더 포함하며, 상기 감광성 라미네이트층은 상기 전극패드를 노출시키는 비아를 더 포함하고, 본 발명의 일실시예에 따른 감광성 라미네이트를 이용한 반도체 패키지는, 상기 비아를 통해 상기 전극패드와 연결되어 전기신호를 전달하도록 상기 라미네이트층 상에 형성되는 전극패드, 및 상기 전극패드를 덮도록 상기 감광성 라미네이트층 상에 형성되는 보호층을 더 포함할 수 있다. In addition, the semiconductor chip further includes an electrode pad through which electrical signals are input/output on the one surface, the photosensitive laminate layer further includes a via exposing the electrode pad, and the photosensitive laminate according to an embodiment of the present invention is used. The semiconductor package further includes an electrode pad formed on the laminate layer to transmit an electrical signal by being connected to the electrode pad through the via, and a protective layer formed on the photosensitive laminate layer to cover the electrode pad. I can.

또한, 상기 몸체부는 실리콘 기판, 몰딩, 금속 기판 중에서 어느 하나를 포함할 수 있다. In addition, the body portion may include any one of a silicon substrate, a molding, and a metal substrate.

본 발명의 일실시예에 따른 감광성 라미네이트를 이용한 반도체 패키지 제조방법은, 감광성 라미네이트 재질로 라미네이트 공정을 이용하여 회로영역이 형성된 반도체 칩의 일면을 덮도록 감광성 라미네이트층을 형성하는 라미네이트 단계, 및 상기 반도체 칩의 회로영역 상부에 형성된 상기 감광성 라미네이트층의 일부를 제거하여 오픈영역을 형성하는 가공단계를 포함할 수 있다. A method of manufacturing a semiconductor package using a photosensitive laminate according to an embodiment of the present invention includes a laminating step of forming a photosensitive laminate layer to cover one surface of a semiconductor chip in which a circuit region is formed by using a laminating process with a photosensitive laminate material, and the semiconductor A processing step of forming an open area by removing a part of the photosensitive laminate layer formed on the circuit area of the chip may be included.

또한, 본 발명의 일실시예에 따른 감광성 라미네이트를 이용한 반도체 패키지 제조방법은, 상기 라미네이트 단계 이전에, 적어도 하나의 수용부가 형성된 몸체부를 준비하는 준비단계, 및 상기 수용부 내에 상기 반도체 칩을 배치하는 실장단계를 더 포함하고, 상기 라미네이트 단계는 상기 반도체 칩의 일면을 커버하고 상기 반도체 칩과 상기 몸체부를 고정하도록 상기 반도체 칩과 상기 수용부 사이에 충진되도록 감광성 라미네이트층을 형성할 수 있다. In addition, a method of manufacturing a semiconductor package using a photosensitive laminate according to an embodiment of the present invention includes a preparation step of preparing a body portion in which at least one receiving portion is formed, and placing the semiconductor chip in the receiving portion before the laminating step. A mounting step may be further included, and in the laminating step, a photosensitive laminate layer may be formed so as to be filled between the semiconductor chip and the receiving part so as to cover one surface of the semiconductor chip and fix the semiconductor chip and the body part.

또한, 상기 가공단계는 상기 반도체 칩의 일면에 형성된 전극패드 상에 형성된 상기 감광성 라미네이트층의 일부를 제거하여 상기 전극패드를 노출시키는 비아를 더 형성할 수 있다. In addition, in the processing step, a via exposing the electrode pad may be further formed by removing a part of the photosensitive laminate layer formed on the electrode pad formed on one surface of the semiconductor chip.

또한, 본 발명의 일실시예에 따른 감광성 라미네이트를 이용한 반도체 패키지 제조방법은, 상기 반도체 칩의 전극패드에 연결되어 전기신호를 전달하는 전극패턴을 상기 감광성 라미네이트층 상에 형성하는 전극패턴 형성단계, 및 상기 전극패턴을 덮도록 상기 감광성 라미네이트층 상에 보호층을 형성하는 보호층 형성단계를 더 포함할 수 있다. In addition, a method of manufacturing a semiconductor package using a photosensitive laminate according to an embodiment of the present invention includes an electrode pattern forming step of forming an electrode pattern connected to an electrode pad of the semiconductor chip to transmit an electric signal on the photosensitive laminate layer, And forming a protective layer on the photosensitive laminate layer to cover the electrode pattern.

본 발명의 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로 더욱 명백해질 것이다.Features and advantages of the present invention will become more apparent from the following detailed description based on the accompanying drawings.

이에 앞서 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이고 사전적인 의미로 해석되어서는 아니 되며, 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합되는 의미와 개념으로 해석되어야만 한다.Prior to this, terms or words used in the present specification and claims should not be interpreted in a conventional and dictionary meaning, and the inventor may appropriately define the concept of the term in order to describe his or her invention in the best way. It should be interpreted as a meaning and concept consistent with the technical idea of the present invention based on the principle that there is.

본 발명의 일실시예에 따르면, 반도체 칩을 패키징한 상태에서 반도체 칩의 회로영역 상부가 노출되므로 반도체 칩의 전기적 특성의 왜곡이 없는 반도체 패키지 및 그 제조방법을 제공할 수 있다.According to an exemplary embodiment of the present invention, since the upper portion of the circuit region of the semiconductor chip is exposed while the semiconductor chip is packaged, it is possible to provide a semiconductor package and a method of manufacturing the same without distortion of electrical characteristics of the semiconductor chip.

본 발명의 일실시예에 따르면, 감광성 라미네이트 재질을 이용하여 라미네이트 공정으로 반도체 칩을 커버하는 감광성 라미네이트층을 형성함에 따라, 노광, 현상 공정을 이용하여 감광성 라미네이트층의 정해진 영역을 세밀하고 편리하게 제거할 수 있다. According to an embodiment of the present invention, by forming a photosensitive laminate layer covering a semiconductor chip by a lamination process using a photosensitive laminate material, a predetermined area of the photosensitive laminate layer is precisely and conveniently removed using exposure and development processes. can do.

도 1은 본 발명의 일실시예에 따른 감광성 라미네이트를 이용한 반도체 패키지를 나타낸 사시도이다.
도 2는 도 1의 A-A'에 따른 단면도이다.
도 3은 본 발명의 일실시예에 따른 반도체 칩을 나타낸 사시도이다.
도 4는 반도체 칩의 상부에 절연층이 형성되는 경우 전기적 특성이 왜곡되는 정도를 나타내는 그래프이다.
도 5는 본 발명의 일실시예에 따른 감광성 라미네이트를 이용한 반도체 패키지에 적용가능한 몸체부를 나타내는 도면이다.
도 6 내지 도 10은 본 발명의 일실시에에 따른 감광성 라미네이트를 이용한 반도체 패키지 제조방법의 각 단계를 나타내는 도면이다. 1 is a perspective view showing a semiconductor package using a photosensitive laminate according to an embodiment of the present invention.
2 is a cross-sectional view taken along line A-A' of FIG. 1.
3 is a perspective view showing a semiconductor chip according to an embodiment of the present invention.
4 is a graph showing the degree to which electrical characteristics are distorted when an insulating layer is formed on a semiconductor chip.
5 is a view showing a body portion applicable to a semiconductor package using a photosensitive laminate according to an embodiment of the present invention.
6 to 10 are views showing each step of a method of manufacturing a semiconductor package using a photosensitive laminate according to an embodiment of the present invention.

본 발명의 일실시예의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관되어지는 이하의 상세한 설명과 바람직한 실시예들로부터 더욱 명백해질 것이다. 본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다. 또한, "일면", "타면", "제1", "제2" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위해 사용되는 것으로, 구성요소가 상기 용어들에 의해 제한되는 것은 아니다. 이하, 본 발명의 일실시예를 설명함에 있어서, 본 발명의 일실시예의 요지를 불필요하게 흐릴 수 있는 관련된 공지 기술에 대한 상세한 설명은 생략한다. Objects, specific advantages and novel features of an embodiment of the present invention will become more apparent from the following detailed description and preferred embodiments associated with the accompanying drawings. In adding reference numerals to elements of each drawing in the present specification, it should be noted that, even though they are indicated on different drawings, only the same elements are to have the same number as possible. In addition, terms such as “one side”, “the other side”, “first”, and “second” are used to distinguish one component from other components, and the component is limited by the terms no. Hereinafter, in describing one embodiment of the present invention, a detailed description of related known technologies that may unnecessarily obscure the subject matter of the present embodiment will be omitted.

이하, 첨부된 도면을 참조하여, 본 발명의 일실시예를 상세히 설명한다.Hereinafter, with reference to the accompanying drawings, an embodiment of the present invention will be described in detail.

도 1은 본 발명의 일실시예에 따른 감광성 라미네이트를 이용한 반도체 패키지(100)를 나타낸 사시도이고, 도 2는 도 1의 A-A'에 따른 단면도이며, 도 3은 본 발명의 일실시예에 따른 반도체 칩(110)을 나타낸 사시도이다.1 is a perspective view showing a semiconductor package 100 using a photosensitive laminate according to an embodiment of the present invention, FIG. 2 is a cross-sectional view taken along line A-A' of FIG. 1, and FIG. 3 is an embodiment of the present invention. Is a perspective view showing the semiconductor chip 110 according to this.

도 1, 도 2 및 도 3에 도시된 바와 같이, 본 발명의 일실시예에 따른 감광성 라미네이트를 이용한 반도체 패키지(100)는, 일면에 회로영역(CA)이 형성된 반도체 칩(110), 및 반도체 칩(110)의 일면을 커버하도록 라미네이트 공정으로 형성되는 감광성 라미네이트층(130)을 포함하고, 감광성 라미네이트층(130)은 반도체 칩(110)의 회로영역(CA) 상에 형성된 감광성 라미네이트층(130)의 일부가 제거되어 형성되는 오픈영역(131)을 포함할 수 있다. 1, 2, and 3, a semiconductor package 100 using a photosensitive laminate according to an embodiment of the present invention includes a semiconductor chip 110 having a circuit area CA formed on one surface thereof, and a semiconductor device. A photosensitive laminate layer 130 formed by a lamination process to cover one surface of the chip 110, and the photosensitive laminate layer 130 is a photosensitive laminate layer 130 formed on the circuit area CA of the semiconductor chip 110 ) May include an open area 131 formed by removing a part of it.

반도체 칩(110)은 고전력 또는 고주파수 영역에서 동작하는 소자일 수 있다. 도 3에 도시된 바와 같이, 반도체 칩(110)의 일면에는 회로영역(CA) 및 전극패드(111)가 형성될 수 있다. 회로영역(CA)은 반도체 칩(110)의 기능을 수행하는 내부 배선, 저항, 캐패시터, 인덕터, 다이오드, 트랜지스터 등이 형성된 부분을 말한다. 전극패드(111)는 반도체 칩(110)에 형성되어 전기신호를 입출력한다. 반도체 칩(110)에서 회로영역(CA)과 전극패드(111)는 일반적으로 동일한 일면에 형성되며, 회로영역(CA)과 전극패드(111)가 형성되어 있는 일면을 활성면(110a)(Active face)라고 할 수 있다. 본 명세서에서는 반도체 칩(110)의 활성면(110a)의 반대 면을 후면(110b)이라고 하고, 활성면(110a)과 후면(110b)을 연결하는 면을 측면(110c)이라고 부르기로 한다.The semiconductor chip 110 may be a device operating in a high power or high frequency region. As shown in FIG. 3, a circuit area CA and an electrode pad 111 may be formed on one surface of the semiconductor chip 110. The circuit area CA refers to a portion in which internal wirings, resistors, capacitors, inductors, diodes, transistors, etc. that perform the function of the semiconductor chip 110 are formed. The electrode pad 111 is formed on the semiconductor chip 110 to input and output electric signals. In the semiconductor chip 110, the circuit area CA and the electrode pad 111 are generally formed on the same surface, and one surface on which the circuit area CA and the electrode pad 111 are formed is an active surface 110a (active surface). face). In this specification, a surface opposite to the active surface 110a of the semiconductor chip 110 is referred to as a rear surface 110b, and a surface connecting the active surface 110a and the rear surface 110b is referred to as a side surface 110c.

다시 도 1 및 도 2를 참조하면, 감광성 라미네이트층(130)은 반도체 칩(110)에서 회로영역(CA)이 형성된 일면을 커버하도록 형성될 수 있다. 감광성 라미네이트층(130)은 감광성 라미네이트(Photodefinable laminate) 재질로 형성된다. 감광성 라미네이트(Photodefinable laminate) 재질은 노광/현상 공정을 이용하여 미세 패턴을 형성할 수 있어서 웨이퍼 레벨 공정에 적합하다. 감광성 라미네이트층(130)은 라미네이트 공정으로 형성된다. 감광성 라미네이트층(130)은 반도체 칩(110)의 회로영역(CA) 상에 형성된 감광성 라미네이트층(130)의 일부가 제거되어 형성되는 오픈영역(131)을 포함할 수 있다.Referring back to FIGS. 1 and 2, the photosensitive laminate layer 130 may be formed to cover one surface of the semiconductor chip 110 on which the circuit area CA is formed. The photosensitive laminate layer 130 is formed of a photodefinable laminate material. The photodefinable laminate material is suitable for wafer level processing because it can form a fine pattern using an exposure/development process. The photosensitive laminate layer 130 is formed through a lamination process. The photosensitive laminate layer 130 may include an open area 131 formed by removing a part of the photosensitive laminate layer 130 formed on the circuit area CA of the semiconductor chip 110.

오픈영역(131)은 감광성 라미네이트층(130)이 제거된 공간을 말한다. 오픈영역(131)은 노광공정 및 현상공정을 이용하여 감광성 라미네이트층(130)의 정해진 영역을 제거하는 방식으로 형성될 수 있다. 오픈영역(131)은 반도체 칩(110)의 회로영역(CA) 상부에 형성될 수 있다. 다시 말하면, 오픈영역(131)은 반도체 칩(110)의 기능을 수행하는 회로가 형성된 영역의 상부에 형성될 수 있다. The open area 131 refers to a space from which the photosensitive laminate layer 130 is removed. The open area 131 may be formed by removing a predetermined area of the photosensitive laminate layer 130 using an exposure process and a development process. The open area 131 may be formed on the circuit area CA of the semiconductor chip 110. In other words, the open area 131 may be formed on an area in which a circuit that performs a function of the semiconductor chip 110 is formed.

일반적으로 반도체 칩(110)을 설계함에 있어서, 반도체 칩(110)이 공기중에 있을 때를 기준으로 전기적 특성을 설계하게 된다. 따라서 반도체 칩(110)의 기능을 수행하는 회로영역(CA) 상에 다양한 재질의 절연층이 형성되면, 공기와 절연층의 유전율 차이에 의해 회로영역(CA)이 동작하는 환경이 바뀌게 되어 반도체 칩(110)의 전기적 특성이 왜곡된다. In general, in designing the semiconductor chip 110, electrical characteristics are designed based on when the semiconductor chip 110 is in the air. Therefore, when insulating layers of various materials are formed on the circuit area CA performing the function of the semiconductor chip 110, the operating environment of the circuit area CA changes due to the difference in permittivity between the air and the insulating layer. The electrical properties of (110) are distorted.

도 4는 반도체 칩(110)의 상부에 절연층이 형성되는 경우 전기적 특성이 왜곡되는 정도를 나타내는 그래프이다. 도 4는 G-CPW 전송선로 구조에서 상부에 40㎛ 두께의 절연층(Ajinomoto Build-up Film, ABF)이 형성된 경우와 절연층이 없는 경우에 전송선로의 s-parameter 특성을 나타낸 그래프이다. 50Ω 기준으로 설계된 전송선로 상에 절연층이 형성되면, S11 특성이 약 10dB 이상 나빠지고, 이로 인해 S21 특성이 0.1~0.2dB 이상 나빠진 것을 볼 수 있다. 도 4는 전송선로의 길이가 비교적 짧고, 50 Ω 설계가 양호하게 구현된 단순 전송 선로의 경우에 전기적 특성의 저하를 예시적으로 나타낸다. 실제 고주파수 영역(20GHz 이상)에서 반사손실(S11)이 15~20dB인 경우가 다수인 것을 감안하면, 반도체 칩의 회로영역 상에 절연층이 형성될 경우 전기적 특성이 훨씬 더 크게 나빠질 수 있음을 예상할 수 있다. 또한, 동일 길이로 설계된 전송선로의 공진 주파수가 이동한 점을 고려하면, 고주파수 영역에서는 전송선로의 길이를 이용하는 (stub type) distributed matching 회로가 주로 활용되는데, 이로 인한 회로의 설계 주파수가 크게 변화될 가능성이 있음을 간접적으로 확인할 수 있다. 4 is a graph showing the degree of distortion of electrical characteristics when an insulating layer is formed on the semiconductor chip 110. 4 is a graph showing s-parameter characteristics of a transmission line when an insulating layer (Ajinomoto Build-up Film, ABF) having a thickness of 40 μm is formed on the top of the G-CPW transmission line structure and when there is no insulating layer. When an insulating layer is formed on a transmission line designed based on 50Ω, the S11 characteristic deteriorates by about 10dB or more, and due to this, it can be seen that the S21 characteristic deteriorates by 0.1~0.2dB or more. FIG. 4 exemplarily shows a decrease in electrical characteristics in the case of a simple transmission line in which the length of the transmission line is relatively short and the 50 Ω design is well implemented. Considering that there are many cases where the return loss (S11) is 15 to 20 dB in the actual high frequency region (20 GHz or higher), it is expected that the electrical characteristics may deteriorate even more when an insulating layer is formed on the circuit region of a semiconductor chip can do. In addition, considering that the resonant frequency of the transmission line designed with the same length is shifted, a distributed matching circuit that uses the length of the transmission line (stub type) is mainly used in the high frequency region, and the design frequency of the circuit may change significantly. We can indirectly confirm that it is possible

이러한 전기적 특성의 왜곡은 반도체 칩(110)의 성능 저하의 원인이 되며, 특히 고주파수 영역에서 동작하는 반도체 칩(110)일수록 전기적 특성의 왜곡이 크다. 또한, 고전력 영역에서 동작하는 반도체 칩(110)인 경우 회로영역(CA)에서 생성되는 열에 의하여 절연층이 타버리는 문제가 발생할 수 있다. Such distortion of electrical characteristics causes performance degradation of the semiconductor chip 110. In particular, the distortion of the electrical characteristics increases as the semiconductor chip 110 operates in a high frequency region. In addition, in the case of the semiconductor chip 110 operating in the high power region, a problem in which the insulating layer is burned due to heat generated in the circuit region CA may occur.

본 발명의 일실시예에 따른 감광성 라미네이트를 이용한 반도체 패키지(100)는, 반도체 칩(110)의 회로영역(CA) 상부에 형성되는 감광성 라미네이트층(130)의 일부를 제거하여 오픈영역(131)을 형성함에 따라, 반도체 칩(110)이 고전력 또는 고주파수 영역에서 동작하더라도 전기적 특성의 왜곡이 발생하지 않고 방열이 원활한 효과가 있다. In the semiconductor package 100 using the photosensitive laminate according to an embodiment of the present invention, the open area 131 is formed by removing a part of the photosensitive laminate layer 130 formed on the circuit area CA of the semiconductor chip 110. As a result of the formation, even if the semiconductor chip 110 operates in a high power or high frequency region, distortion of electrical characteristics does not occur, and heat dissipation is smooth.

다시 도 1 및 도 2를 참조하면, 본 발명의 일실시예에 따른 감광성 라미네이트를 이용한 반도체 패키지(100)는, 반도체 칩(110)을 수용하는 적어도 하나의 수용부(121)가 형성된 몸체부(120)를 더 포함하며, 감광성 라미네이트층(130)은 반도체 칩(110)의 일면을 커버하고, 반도체 칩(110)과 몸체부(120)를 고정하도록 반도체 칩(110)과 상기 수용부(121) 사이에 충진되도록 형성될 수 있다. 반도체 칩(110)과 수용부(121) 사이의 공간은 도 7에 도시된 바와 같이 유격(G)이라고 부를 수 있다. Referring back to FIGS. 1 and 2, the semiconductor package 100 using a photosensitive laminate according to an embodiment of the present invention includes a body portion having at least one receiving portion 121 for accommodating the semiconductor chip 110 ( 120), and the photosensitive laminate layer 130 covers one surface of the semiconductor chip 110 and fixes the semiconductor chip 110 and the body 120 to the semiconductor chip 110 and the receiving part 121 ) Can be formed to be filled between. The space between the semiconductor chip 110 and the receiving part 121 may be referred to as a gap G as shown in FIG. 7.

몸체부(120)는 반도체 칩(110)을 수용하고 반도체 패키지의 각 구성들을 지지한다. 몸체부(120)는 실리콘 기판, 금속 기판, 몰딩 등의 다양한 구조들 중의 어느 하나를 포함할 수 있다. 도 2에 도시된 바와 같이, 몸체부(120)는 반도체 칩(110)이 실장될 수 있는 수용부(121)가 형성된 실리콘 기판일 수 있다. 이때, 수용부(121)는 실리콘 기판의 상면에 형성되는 홈 형상일 수 있다. The body 120 accommodates the semiconductor chip 110 and supports each component of the semiconductor package. The body 120 may include any one of various structures such as a silicon substrate, a metal substrate, and molding. As shown in FIG. 2, the body portion 120 may be a silicon substrate having a receiving portion 121 on which the semiconductor chip 110 can be mounted. In this case, the receiving part 121 may have a groove shape formed on the upper surface of the silicon substrate.

도 5는 본 발명의 일실시예에 따른 감광성 라미네이트를 이용한 반도체 패키지(100)에 적용가능한 몸체부(120)를 나타내는 도면이다. 5 is a view showing a body portion 120 applicable to the semiconductor package 100 using a photosensitive laminate according to an embodiment of the present invention.

도 5의 (a)에 도시된 바와 같이, 본 발명의 일실시예에 따른 몸체부(120)는 반도체 칩(110)이 실장될 수 있는 수용부(121)가 형성된 금속 기판일 수 있다. 이때, 수용부(121)는 금속 기판의 상면과 하면을 관통하는 홀 형상일 수 있다. 수용부(121)가 홀 형상인 경우 몸체부(120)의 하면과 반도체 칩(110)의 하면에 열전도도가 높은 재질의 히트싱크(150)가 더 형성될 수 있다. As shown in (a) of FIG. 5, the body 120 according to an embodiment of the present invention may be a metal substrate having a receiving portion 121 on which the semiconductor chip 110 can be mounted. In this case, the receiving part 121 may have a hole shape penetrating the upper and lower surfaces of the metal substrate. When the receiving portion 121 has a hole shape, a heat sink 150 made of a material having high thermal conductivity may be further formed on the lower surface of the body portion 120 and the lower surface of the semiconductor chip 110.

도 5의 (b)에 도시된 바와 같이, 본 발명의 일실시예에 따른 몸체부(120)는 반도체 칩(110)의 후면(110b)을 커버하는 몰딩일 수 있다. 몰딩은 에폭시 몰딩 컴파운드(Epoxy Molding Compound, EMC) 재질로 형성될 수 있다. 몸체부(120)를 몰딩으로 형성하는 경우, 반도체 칩(110)의 후면(110b)과 측면(110c)을 커버하도록 몰딩을 형성한 다음, 몰딩의 상면과 반도체 칩(110)의 상면을 커버하도록 감광성 라미네이트층(130)을 형성하는 단계를 수행할 수 있다. 몸체부(120)는 본 명세서에서 설명한 내용에 한정되지 않고 다양한 재질 및 구조로 형성될 수 있다. As shown in FIG. 5B, the body portion 120 according to an embodiment of the present invention may be a molding covering the rear surface 110b of the semiconductor chip 110. The molding may be formed of an epoxy molding compound (EMC) material. When forming the body part 120 by molding, the molding is formed to cover the rear surface 110b and the side surface 110c of the semiconductor chip 110, and then cover the upper surface of the molding and the upper surface of the semiconductor chip 110. The step of forming the photosensitive laminate layer 130 may be performed. The body portion 120 is not limited to the contents described herein and may be formed of various materials and structures.

다시 도 1 및 도 2를 참조하면, 본 발명의 일실시예에 따른 감광성 라미네이트층(130)은 반도체 칩(110)과 몸체부(120) 사이에 존재하는 유격(G)에도 충진될 수 있다. 감광성 라미네이트층(130)은 라미네이트 공정을 통해 형성되므로 반도체 칩(110)과 몸체부(120) 사이, 즉 반도체 칩(110)과 수용부(121) 사이의 공간에 충진될 수 있다. 감광성 라미네이트층(130)은 반도체 칩(110)과 몸체부(120) 사이를 채움에 따라 반도체 칩(110)과 몸체부(120)를 고정할 수 있다. Referring again to FIGS. 1 and 2, the photosensitive laminate layer 130 according to an exemplary embodiment of the present invention may be filled in the gap G existing between the semiconductor chip 110 and the body 120. Since the photosensitive laminate layer 130 is formed through a lamination process, it may be filled in a space between the semiconductor chip 110 and the body portion 120, that is, between the semiconductor chip 110 and the receiving portion 121. The photosensitive laminate layer 130 may fix the semiconductor chip 110 and the body 120 by filling between the semiconductor chip 110 and the body 120.

일반적인 유기 라미네이트 재질은 반도체 칩(110)과 몸체부(120) 사이를 채울 수 있더라도 반도체 칩(110)의 회로영역(CA) 상부에 오픈영역(131)을 형성하기 어렵다. 일반적인 유기 라미네이트 재질의 라미네이트층의 일부를 제거하려면 레이저를 이용하는 방법이 사용가능하지만 비아(132)홀과 같은 작은 영역이 아니라 반도체 칩(110)의 회로영역(CA) 넓이와 같이 상대적으로 넓은 면적의 라미네이트층을 제거하기는 적합하지 않다. 한편, Spin coating 방식의 감광성을 갖는 포토레지스트재질은 반도체 칩(110)과 몸체부(120) 사이의 공간에 충진되기 어려운 문제가 있다. Although a general organic laminate material can fill between the semiconductor chip 110 and the body 120, it is difficult to form the open area 131 on the circuit area CA of the semiconductor chip 110. In order to remove a part of the laminate layer made of a general organic laminate material, a laser can be used, but it is not a small area such as the via 132 hole, but a relatively large area such as the circuit area (CA) area of the semiconductor chip 110. It is not suitable to remove the laminate layer. On the other hand, there is a problem that the photoresist material having a photosensitive property of the spin coating method is difficult to fill in the space between the semiconductor chip 110 and the body 120.

본 발명은 감광성 라미네이트 재질로 라미네이션 공정을 통해 감광성 라미네이션층을 형성하므로, 반도체 칩(110)의 회로영역(CA) 상부에 노광 및 현상 공정을 이용하여 오픈영역(131)을 형성하기 용이하고, 반도체 칩(110)과 몸체부(120) 사이의 공간을 충진하여 고정하는 기능을 수행할 수 있다.In the present invention, since the photosensitive lamination layer is formed of a photosensitive laminate material through a lamination process, it is easy to form the open area 131 on the circuit area CA of the semiconductor chip 110 by using exposure and development processes, and The space between the chip 110 and the body 120 may be filled and fixed.

본 발명의 일실시예에 따른 감광성 라미네이트를 이용한 반도체 패키지(100)에서, 반도체 칩(110)은 일면에 전기신호가 입출력되는 전극패드(111)를 더 포함하며, 감광성 라미네이트층(130)은 전극패드(111)를 노출시키는 비아(132)를 더 포함할 수 있다. 또한, 본 발명의 일실시예에 따른 감광성 라미네이트를 이용한 반도체 패키지(100)는 비아(132)를 통해 전극패드(111)와 연결되어 전기신호를 전달하도록 라미네이트층 상에 형성되는 전극패드(111), 및 전극패드(111)를 덮도록 감광성 라미네이트층(130) 상에 형성되는 보호층(142)을 더 포함할 수 있다. In the semiconductor package 100 using a photosensitive laminate according to an embodiment of the present invention, the semiconductor chip 110 further includes an electrode pad 111 through which electrical signals are input/output, and the photosensitive laminate layer 130 is an electrode A via 132 exposing the pad 111 may be further included. In addition, the semiconductor package 100 using a photosensitive laminate according to an embodiment of the present invention is connected to the electrode pad 111 through a via 132 and formed on the laminate layer to transmit an electric signal. , And a protective layer 142 formed on the photosensitive laminate layer 130 to cover the electrode pad 111.

감광성 라미네이트층(130)은 반도체 칩(110)의 전극패드(111)에 대응하는 위치에 비아(132)가 형성될 수 있다. 비아(132)는 감광성 라미네이트층(130)에 형성되는 홀 형상이며, 감광성 라미네이트층(130) 상에 형성되는 전극패턴(141)이 전극패드(111)에 연결되는 경로를 제공한다. 비아(132)는 전극패드(111)마다 형성될 수 있다. 보호층(142)은 전극패턴(141)과 감광성 라미네이트층(130)을 커버하여 보호한다. 보호층(142) 및 전극패턴(141)은 오픈영역(131)의 내측에 형성되지 않는다. 따라서 반도체 칩(110)의 회로영역(CA)의 상부는 오픈영역(131)에 의해 공기중에 노출되는 구조가 된다. 보호층(142)에는 전극패턴(141)의 일부 영역을 노출하는 커넥트홀(143)이 형성될 수 있다. 커넥트홀(143)을 통하여 외부 회로와 전극패턴(141)이 연결될 수 있다. 반도체 칩(110)과 외부 회로 사이에서 전기신호를 전달하는 기능을 수행하는 점에서 전극패턴(141), 보호층(142) 및 커넥트홀(143) 등을 포괄하여 배선층이라고 부를 수 있다. In the photosensitive laminate layer 130, a via 132 may be formed at a position corresponding to the electrode pad 111 of the semiconductor chip 110. The via 132 has a hole shape formed in the photosensitive laminate layer 130, and provides a path through which the electrode pattern 141 formed on the photosensitive laminate layer 130 is connected to the electrode pad 111. Vias 132 may be formed for each electrode pad 111. The protective layer 142 covers and protects the electrode pattern 141 and the photosensitive laminate layer 130. The protective layer 142 and the electrode pattern 141 are not formed inside the open area 131. Accordingly, the upper portion of the circuit area CA of the semiconductor chip 110 is exposed to the air by the open area 131. A connect hole 143 exposing a partial region of the electrode pattern 141 may be formed in the protective layer 142. The external circuit and the electrode pattern 141 may be connected through the connect hole 143. The electrode pattern 141, the protective layer 142, the connect hole 143, etc. may be collectively referred to as a wiring layer in terms of performing a function of transmitting an electric signal between the semiconductor chip 110 and an external circuit.

도 6 내지 도 10은 본 발명의 일실시에에 따른 감광성 라미네이트를 이용한 반도체 패키지(100) 제조방법의 각 단계를 나타내는 도면이다. 도 6 내지 도 10은 몸체부(120)가 실리콘 기판인 경우를 예시적으로 도시하였다.6 to 10 are views showing each step of a method of manufacturing a semiconductor package 100 using a photosensitive laminate according to an embodiment of the present invention. 6 to 10 illustrate a case in which the body 120 is a silicon substrate.

본 발명의 일실시예에 따른 감광성 라미네이트를 이용한 반도체 패키지(100) 제조방법은, 적어도 하나의 수용부(121)가 형성된 몸체부(120)를 준비하는 준비단계(S10), 수용부(121) 내에 일면에 회로영역(CA)이 형성된 반도체 칩(110)을 배치하는 실장단계(S20), 감광성 라미네이트 재질로 라미네이트 공정을 이용하여 회로영역(CA)이 형성된 반도체 칩(110)의 일면을 덮도록 감광성 라미네이트층(130)을 형성하는 라미네이트 단계(S30), 및 반도체 칩(110)의 회로영역(CA) 상부에 형성된 감광성 라미네이트층(130)의 일부를 제거하여 오픈영역(131)을 형성하는 가공단계(S40)를 포함할 수 있다. A method of manufacturing a semiconductor package 100 using a photosensitive laminate according to an embodiment of the present invention includes a preparation step (S10) of preparing the body portion 120 having at least one receiving portion 121 formed thereon (S10), the receiving portion 121 The mounting step (S20) of arranging the semiconductor chip 110 having the circuit area CA formed therein, by using a lamination process with a photosensitive laminate material, so as to cover one surface of the semiconductor chip 110 having the circuit area CA formed thereon. A laminating step (S30) of forming the photosensitive laminate layer 130, and a process of forming the open area 131 by removing a part of the photosensitive laminate layer 130 formed on the circuit area CA of the semiconductor chip 110 It may include a step (S40).

준비단계(S10)에서, 몸체부(120)에 적어도 하나의 수용부(121)를 형성할 수 있다. 몸체부(120)가 실리콘 기판, 금속 기판, 몰딩 중에서 어느 하나인 경우 각 재료에 적합한 공정을 이용하여 수용부(121)를 형성할 수 있다. 습식 또는 건식 식각이나, 레이저 드릴링 등의 방법을 이용하여 홀 형상 또는 홈 형상의 수용부(121)를 형성할 수 있다. 예를 들어, 도 6에 도시된 바와 같이, 준비단계(S10)에서, 실리콘 기판의 상면 가운데에 반도체 칩(110)의 넓이와 높이에 적합한 크기의 홈 형상의 수용부(121)를 형성할 수 있다. 반도체 패키지에 하나 이상의 반도체 칩(110)을 실장하기 위하여 하나 이상의 수용부(121)가 몸체부(120)에 형성될 수 있다. In the preparation step (S10), at least one receiving portion 121 may be formed in the body portion 120. When the body portion 120 is any one of a silicon substrate, a metal substrate, and molding, the receiving portion 121 may be formed using a process suitable for each material. A hole-shaped or groove-shaped receiving portion 121 may be formed using a method such as wet or dry etching or laser drilling. For example, as shown in FIG. 6, in the preparation step (S10), a groove-shaped receiving portion 121 having a size suitable for the width and height of the semiconductor chip 110 may be formed in the center of the upper surface of the silicon substrate. have. One or more accommodating portions 121 may be formed on the body 120 in order to mount one or more semiconductor chips 110 in a semiconductor package.

실장단계(S20)에서, 몸체부(120)에 형성된 수용부(121)에 반도체 칩(110)을 배치한다. 도 7에 도시된 바와 같이, 반도체 칩(110)의 회로영역(CA)이 형성된 일면이 몸체부(120)의 상면을 향하도록 페이스업(face up) 방식으로 실장할 수 있다. 반도체 칩(110)이 수용부(121)에 실장되면 반도체 칩(110)의 측면(110c)과 몸체부(120) 사이에 유격(G)이 생성될 수 있다. 유격(G)은 반도체 칩(110)보다 수용부(121)를 넓게 형성함에 따라 발생할 수 있다. In the mounting step (S20), the semiconductor chip 110 is disposed in the receiving portion 121 formed in the body portion 120. As shown in FIG. 7, the semiconductor chip 110 may be mounted in a face-up manner such that one surface of the semiconductor chip 110 on which the circuit area CA is formed faces the upper surface of the body 120. When the semiconductor chip 110 is mounted on the receiving part 121, a gap G may be generated between the side surface 110c of the semiconductor chip 110 and the body part 120. The clearance G may occur as the receiving portion 121 is formed wider than the semiconductor chip 110.

라미네이트 단계(S30)에서, 도 8에 도시된 바와 같이, 반도체 칩(110)의 회로영역(CA)이 형성된 일면을 덮도록 감광성 라미네이트층(130)을 형성한다. 감광성 라미네이트층(130)은 감광성 라미네이트 재질을 이용하여, 라미네이트 공정을 통해 형성된다. 또한, 라미네이트 단계(S30)는, 반도체 칩(110)의 일면을 커버하고 반도체 칩(110)과 몸체부(120)를 고정하도록 반도체 칩(110)과 수용부(121) 사이에 충진되도록 감광성 라미네이트층(130)을 형성할 수 있다. 감광성 라미네이트층(130)을 형성하는 과정에서 라미네이트 공정을 이용하므로 반도체 칩(110)과 몸체부(120) 사이의 유격(G)에 감광성 라미네이트 재질이 충진될 수 있다. 감광성 라미네이트 재질은 전기절연성을 갖고, 정해진 파장의 광에 반응하는 성질을 갖는다. In the laminating step S30, as shown in FIG. 8, the photosensitive laminate layer 130 is formed to cover one surface of the semiconductor chip 110 on which the circuit area CA is formed. The photosensitive laminate layer 130 is formed through a lamination process using a photosensitive laminate material. In addition, in the laminating step (S30), the photosensitive laminate is filled between the semiconductor chip 110 and the receiving part 121 so as to cover one surface of the semiconductor chip 110 and fix the semiconductor chip 110 and the body part 120. The layer 130 may be formed. Since a lamination process is used in the process of forming the photosensitive laminate layer 130, the photosensitive laminate material may be filled in the gap G between the semiconductor chip 110 and the body 120. The photosensitive laminate material has electrical insulation and has a property of reacting to light of a predetermined wavelength.

가공단계(S40)에서, 도 9에 도시된 바와 같이, 반도체 칩(110)의 회로영역(CA) 상부에 형성된 감광성 라미네이트층(130)의 일부를 제거하여 오픈영역(131)을 형성할 수 있다. 또한, 가공단계(S40)는 반도체 칩(110)의 일면에 형성된 전극패드(111) 상에 형성된 감광성 라미네이트층(130)의 일부를 제거하여 전극패드(111)를 노출시키는 비아(132)를 더 형성할 수 있다. 가공단계(S40)는 감광성 라미네이트층(130)에 정해진 패턴에 따라 노광, 현상 공정을 수행하여, 감광성 라미네이트층(130)의 정해진 영역을 제거하는 과정을 포함한다. 즉, 가공단계(S40)에서, 반도체 칩(110)의 회로영역(CA)의 상부에 형성된 감광성 라미네이트층(130)의 일부를 제거하여 오픈영역(131)을 형성하고, 함께, 반도체 칩(110)의 전극패드(111)의 상부에 형성된 감광성 라미네이트층(130)의 일부를 제거하여 비아(132)를 형성할 수 있다. In the processing step (S40), as shown in FIG. 9, the open area 131 may be formed by removing a part of the photosensitive laminate layer 130 formed on the circuit area CA of the semiconductor chip 110. . In addition, in the processing step (S40), a via 132 exposing the electrode pad 111 by removing a part of the photosensitive laminate layer 130 formed on the electrode pad 111 formed on one surface of the semiconductor chip 110 is further added. Can be formed. The processing step S40 includes a process of removing a predetermined region of the photosensitive laminate layer 130 by performing exposure and development processes according to a pattern determined on the photosensitive laminate layer 130. That is, in the processing step (S40), a part of the photosensitive laminate layer 130 formed on the circuit area CA of the semiconductor chip 110 is removed to form the open area 131, and together, the semiconductor chip 110 A via 132 may be formed by removing a part of the photosensitive laminate layer 130 formed on the electrode pad 111 of ).

상술한 본 발명의 일실시예에 따른 감광성 라미네이트를 이용한 반도체 패키지(100) 제조방법에 따르면, 감광성 라미네이트 재질을 이용하여 형성된 절연성을 갖는 감광성 라미네이트층(130)에 노광, 현상 공정을 이용하여 정해진 패턴에 따라 감광성 라미네이트층(130)의 일부를 제거할 수 있다. 따라서 레이저를 이용하여 기존 유기 라미네이트층의 일부를 제거하는 공정에 비하여, 비용이 절감되고 공정시간이 단축되며 세밀한 패턴에도 적용될 수 있는 이점이 있다. According to the method for manufacturing the semiconductor package 100 using a photosensitive laminate according to an embodiment of the present invention described above, a pattern determined using a photosensitive laminate layer 130 having an insulating property formed using a photosensitive laminate material is exposed and developed As a result, a part of the photosensitive laminate layer 130 may be removed. Therefore, compared to the process of removing a part of the existing organic laminate layer using a laser, there is an advantage that the cost is reduced, the process time is shortened, and can be applied to a fine pattern.

도 10에 도시된 바와 같이, 본 발명의 일실시예에 다른 감광성 라미네이트를 이용한 반도체 패키지(100) 제조방법은, 반도체 칩(110)의 전극패드(111)에 연결되어 전기신호를 전달하는 전극패턴(141)을 감광성 라미네이트층(130) 상에 형성하는 전극패턴(141) 형성단계(S50), 및 전극패턴(141)을 덮도록 감광성 라미네이트층(130) 상에 보호층(142)을 형성하는 보호층(142) 형성단계(S60)를 더 포함할 수 있다. As shown in FIG. 10, a method for manufacturing a semiconductor package 100 using a photosensitive laminate according to an embodiment of the present invention is an electrode pattern that is connected to the electrode pad 111 of the semiconductor chip 110 to transmit an electric signal. Forming the electrode pattern 141 on the photosensitive laminate layer 130 (S50), and forming the protective layer 142 on the photosensitive laminate layer 130 to cover the electrode pattern 141 The protective layer 142 may further include a forming step (S60).

전극패턴(141) 형성단계(S50)에서, 감광성 라미네이트층(130)에 형성된 비아(132)를 통해 반도체 칩(110)의 전극패드(111)와 연결되도록 전극패턴(141)을 형성할 수 있다. 전극패턴(141)은 반도체 칩(110)에 전기신호를 전달하기 위하여 필요한 패턴과 개수만큼 형성될 수 있다. 보호층(142) 형성단계(S60)에서, 전극패턴(141)과 감광성 라미네이트층(130)을 덮어 보호하는 보호층(142)을 형성할 수 있다. 보호층(142)은 전기절연성을 갖는 재질로 형성될 수 있다. 오픈영역(131) 상에 보호층(142)이 형성되는 경우 반도체 칩(110)의 회로영역(CA) 상부에 공기가 아닌 재질이 형성되는 것이므로 반도체 칩(110)의 전기적 특성에 왜곡을 가져올 수 있으므로, 전극패턴(141)과 보호층(142)은 감광성 라미네이트층(130)에 형성된 오픈영역(131) 내에 형성되지 않는다. 보호층(142)에는 전극패턴(141)의 일부가 드러나도록 커넥트홀(143)이 형성될 수 있다. 커넥트홀(143)에는 솔더범프(solder bump), 솔더볼(solder ball) 등이 더 형성되어 외부 회로와 연결을 형성할 수 있다. In the step of forming the electrode pattern 141 (S50 ), the electrode pattern 141 may be formed to be connected to the electrode pad 111 of the semiconductor chip 110 through the via 132 formed in the photosensitive laminate layer 130. . The electrode patterns 141 may be formed as many as the number of patterns necessary to transmit electric signals to the semiconductor chip 110. In the step of forming the protective layer 142 (S60 ), a protective layer 142 may be formed to cover and protect the electrode pattern 141 and the photosensitive laminate layer 130. The protective layer 142 may be formed of a material having electrical insulation. When the protective layer 142 is formed on the open area 131, since a material other than air is formed on the circuit area CA of the semiconductor chip 110, distortion may occur in the electrical characteristics of the semiconductor chip 110. Therefore, the electrode pattern 141 and the protective layer 142 are not formed in the open area 131 formed in the photosensitive laminate layer 130. A connect hole 143 may be formed in the protective layer 142 so that a part of the electrode pattern 141 is exposed. A solder bump, a solder ball, etc. may be further formed in the connect hole 143 to form a connection with an external circuit.

이상 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함은 명백하다고 할 것이다. Although the present invention has been described in detail through specific examples, this is for explaining the present invention in detail, and the present invention is not limited thereto, and within the technical scope of the present invention, those of ordinary skill in the art It would be clear that the transformation or improvement is possible.

본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.All simple modifications to changes of the present invention belong to the scope of the present invention, and the specific scope of protection of the present invention will be made clear by the appended claims.

100: 감광성 라미네이트를 이용한 반도체 패키지
110: 반도체 칩
111: 전극패드
110a: 활성면
110b: 후면
110c: 측면
CA: 회로영역
120: 몸체부
121: 수용부
130: 감광성 라미네이트층
131: 오픈영역
132: 비아
141: 전극패턴
142: 보호층
143: 커넥트홀
150: 히트싱크100: semiconductor package using photosensitive laminate
110: semiconductor chip
111: electrode pad
110a: active side
110b: rear
110c: side
CA: circuit area
120: body part
121: receiving part
130: photosensitive laminate layer
131: open area
132: via
141: electrode pattern
142: protective layer
143: connect hole
150: heat sink

Claims (8)

일면에 회로영역이 형성된 반도체 칩; 및
상기 반도체 칩의 일면을 커버하도록 라미네이트 공정으로 형성되는 감광성 라미네이트층을 포함하고,
상기 감광성 라미네이트층은
상기 반도체 칩의 회로영역 상에 형성된 상기 감광성 라미네이트층의 일부가 제거되어 형성되는 오픈영역을 포함하는, 감광성 라미네이트를 이용한 반도체 패키지.A semiconductor chip having a circuit region formed on one surface thereof; And
It includes a photosensitive laminate layer formed by a laminating process to cover one surface of the semiconductor chip,
The photosensitive laminate layer
A semiconductor package using a photosensitive laminate, comprising an open area formed by removing a part of the photosensitive laminate layer formed on the circuit area of the semiconductor chip. 청구항 1에 있어서,
상기 반도체 칩을 수용하는 적어도 하나의 수용부가 형성된 몸체부를 더 포함하며,
상기 감광성 라미네이트층은
상기 반도체 칩의 일면을 커버하고, 상기 반도체 칩과 상기 몸체부를 고정하도록 상기 반도체 칩과 상기 수용부 사이에 충진되도록 형성되는, 감광성 라미네이트를 이용한 반도체 패키지.The method according to claim 1,
Further comprising a body portion having at least one receiving portion for receiving the semiconductor chip,
The photosensitive laminate layer
A semiconductor package using a photosensitive laminate formed to be filled between the semiconductor chip and the receiving portion to cover one surface of the semiconductor chip and fix the semiconductor chip and the body portion. 청구항 1에 있어서,
상기 반도체 칩은
상기 일면에 전기신호가 입출력되는 전극패드를 더 포함하며,
상기 감광성 라미네이트층은
상기 전극패드를 노출시키는 비아를 더 포함하고,
상기 비아를 통해 상기 전극패드와 연결되어 전기신호를 전달하도록 상기 라미네이트층 상에 형성되는 전극패드; 및
상기 전극패드를 덮도록 상기 감광성 라미네이트층 상에 형성되는 보호층을 더 포함하는, 감광성 라미네이트를 이용한 반도체 패키지.The method according to claim 1,
The semiconductor chip
Further comprising an electrode pad for inputting and outputting electrical signals on the one surface,
The photosensitive laminate layer
Further comprising a via exposing the electrode pad,
An electrode pad formed on the laminate layer to transmit an electric signal by being connected to the electrode pad through the via; And
A semiconductor package using a photosensitive laminate further comprising a protective layer formed on the photosensitive laminate layer to cover the electrode pad. 청구항 2에 있어서,
상기 몸체부는
실리콘 기판, 몰딩, 금속 기판 중에서 어느 하나를 포함하는, 감광성 라미네이트를 이용한 반도체 패키지.The method according to claim 2,
The body part
A semiconductor package using a photosensitive laminate including any one of a silicon substrate, a molding, and a metal substrate. 감광성 라미네이트 재질로 라미네이트 공정을 이용하여 회로영역이 형성된 반도체 칩의 일면을 덮도록 감광성 라미네이트층을 형성하는 라미네이트 단계;
상기 반도체 칩의 회로영역 상부에 형성된 상기 감광성 라미네이트층의 일부를 제거하여 오픈영역을 형성하는 가공단계를 포함하는, 감광성 라미네이트를 이용한 반도체 패키지 제조방법. A laminating step of forming a photosensitive laminate layer to cover one surface of a semiconductor chip in which a circuit region is formed using a lamination process using a photosensitive laminate material;
A method of manufacturing a semiconductor package using a photosensitive laminate comprising a processing step of forming an open area by removing a part of the photosensitive laminate layer formed on the circuit area of the semiconductor chip. 청구항 5에 있어서,
상기 라미네이트 단계 이전에,
적어도 하나의 수용부가 형성된 몸체부를 준비하는 준비단계; 및
상기 수용부 내에 상기 반도체 칩을 배치하는 실장단계를 더 포함하고,
상기 라미네이트 단계는
상기 반도체 칩의 일면을 커버하고 상기 반도체 칩과 상기 몸체부를 고정하도록 상기 반도체 칩과 상기 수용부 사이에 충진되도록 감광성 라미네이트층을 형성하는, 감광성 라미네이트를 이용한 반도체 패키지 제조방법. The method of claim 5,
Before the laminating step,
A preparation step of preparing a body portion in which at least one receiving portion is formed; And
Further comprising a mounting step of disposing the semiconductor chip in the receiving portion,
The laminating step
A method of manufacturing a semiconductor package using a photosensitive laminate, wherein a photosensitive laminate layer is formed to be filled between the semiconductor chip and the receiving part to cover one surface of the semiconductor chip and fix the semiconductor chip and the body part. 청구항 5에 있어서,
상기 가공단계는
상기 반도체 칩의 일면에 형성된 전극패드 상에 형성된 상기 감광성 라미네이트층의 일부를 제거하여 상기 전극패드를 노출시키는 비아를 더 형성하는, 감광성 라미네이트를 이용한 반도체 패키지 제조방법. The method of claim 5,
The processing step is
A method of manufacturing a semiconductor package using a photosensitive laminate, wherein a via exposing the electrode pad is further formed by removing a part of the photosensitive laminate layer formed on the electrode pad formed on one surface of the semiconductor chip. 청구항 7에 있어서,
상기 반도체 칩의 전극패드에 연결되어 전기신호를 전달하는 전극패턴을 상기 감광성 라미네이트층 상에 형성하는 전극패턴 형성단계; 및
상기 전극패턴을 덮도록 상기 감광성 라미네이트층 상에 보호층을 형성하는 보호층 형성단계를 더 포함하는, 감광성 라미네이트를 이용한 반도체 패키지 제조방법. The method of claim 7,
An electrode pattern forming step of forming an electrode pattern connected to the electrode pad of the semiconductor chip to transmit an electric signal on the photosensitive laminate layer; And
A method of manufacturing a semiconductor package using a photosensitive laminate, further comprising the step of forming a protective layer on the photosensitive laminate layer to cover the electrode pattern.
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