KR20140035765A

KR20140035765A - Embedded multimedia card(emmc), host for controlling the emmc, and method for operating emmc system including the emmc and the host

Info

Publication number: KR20140035765A
Application number: KR1020120102467A
Authority: KR
Inventors: 이정필; 최진혁; 오화석; 강영규; 서성호; 신명섭; 유경필
Original assignee: 삼성전자주식회사
Priority date: 2012-09-14
Filing date: 2012-09-14
Publication date: 2014-03-24
Also published as: KR101978976B1

Abstract

An embedded multimedia card (eMMC) comprises: a clock channel for receiving a clock signal outputted from a host; a command channel for receiving a command outputted from the host; data channels for transmitting data to the host; and a return clock channel for transmitting a return clock signal synchronized with the data to the host.

Description

EMBEDDED MULTIMEDIA CARD (eMMC), HOST FOR CONTROLLING THE eMMC, AND METHOD FOR OPERATING eMMC SYSTEM INCLUDING THE eMMC AND THE HOST}

본 발명의 개념에 따른 실시 예는 임베디드 멀티미디어 카드((embedded Multimedia Card(eMMC))에 관한 것으로, 특히 데이터 전송 속도를 높이고 데이터 유효 윈도우(data valid window)를 확보할 수 있는 eMMC, 상기 eMMC를 제어하는 호스트, 및 이들을 포함하는 eMMC 시스템의 동작 방법에 관한 것이다.An embodiment according to the concept of the present invention relates to an embedded multimedia card (eMMC), and in particular, an eMMC capable of increasing data transmission speed and securing a data valid window, and controlling the eMMC. The present invention relates to a host and a method of operating an eMMC system including the same.

멀티미디어 카드(MultiMediaCard(MMC)는 플래시 메모리의 메모리 카드 표준이다.MultiMediaCard (MMC) is a memory card standard of flash memory.

eMMC는 JEDEC에서 표준으로 정한 내장형 MMC에 대한 표준이다. eMMC 통신은 10개의 신호 버스(10-signal bus)에 기반한다. eMMC은 스마트폰과 같은 이동 통신 장치에 삽입되어 사용될 수 있다.eMMC is a standard for embedded MMC set by JEDEC as standard. eMMC communication is based on 10 signal buses. The eMMC may be inserted into and used in a mobile communication device such as a smartphone.

본 발명이 이루고자 하는 기술적인 과제는 데이터 전송 속도를 높이고 리턴 클락 신호와 데이터 사이의 스큐(skew)를 줄임으로써 데이터 유효 윈도우를 확보할 수 있는 새로운 구조를 갖는 eMMC, 상기 eMMC를 제어하는 호스트, 및 이들을 포함하는 eMMC 시스템의 동작 방법을 제공하는 것이다.The technical problem to be achieved by the present invention is to eMMC having a new structure that can secure the data valid window by increasing the data transmission speed and reducing the skew between the return clock signal and the data, the host to control the eMMC, and It is to provide a method of operation of the eMMC system including them.

본 발명의 실시 예에 따른 임베디드 멀티미디어 카드(embedded Multimedia Card(eMMC))는 호스트로부터 출력된 클락 신호를 수신하는 클락 채널과, 상기 호스트로부터 출력된 명령을 수신하는 명령 채널과, 상기 호스트로 데이터를 전송하는 데이터 채널들과, 상기 호스트로 상기 데이터와 동기된 리턴 클락 신호를 전송하는 리턴 클락 채널을 포함한다.An embedded multimedia card (eMMC) according to an embodiment of the present invention includes a clock channel for receiving a clock signal output from a host, a command channel for receiving a command output from the host, and data to the host. Data channels for transmitting and a return clock channel for transmitting a return clock signal synchronized with the data to the host.

실시 예에 따라, 상기 eMMC는 상기 클락 신호에 기초하여 상기 리턴 클락 신호를 생성하는 리턴 클락 생성기를 더 포함한다. In example embodiments, the eMMC further includes a return clock generator configured to generate the return clock signal based on the clock signal.

다른 실시 예에 따라, 상기 eMMC는 상기 클락 신호를 일정 시간 지연시켜 상기 리턴 클락 신호를 생성하는 리턴 클락 생성기를 더 포함한다. According to another embodiment, the eMMC further includes a return clock generator for generating the return clock signal by delaying the clock signal for a predetermined time.

또 다른 실시 예에 따라, 상기 eMMC는 플래시 메모리로부터 출력된 상기 데이터를 상기 클락 신호에 응답하여 상기 데이터 채널들로 전송하는 데이터 전송 회로와, 상기 클락 신호에 응답하여 상기 리턴 클락 신호를 생성하는 리턴 클락 생성기를 더 포함하며, 상기 데이터 전송 회로를 포함하는 출력 경로의 레이턴시(latency)와 상기 리턴 클락 생성기를 포함하는 출력 경로의 레이턴시는 서로 동일하다.According to another embodiment, the eMMC is a data transmission circuit for transmitting the data output from the flash memory to the data channels in response to the clock signal, and a return for generating the return clock signal in response to the clock signal The clock generator further includes a latency of the output path including the return clock generator and a latency of the output path including the data transmission circuit.

실시 예에 따라, 상기 eMMC는 상기 호스트로부터 출력된 입출력 동작 전압들을 이용하여 기준 전압을 생성하는 기준 전압 생성기와, 상기 기준 전압을 상기 호스트로 전송하는 기준 전압 채널을 더 포함한다.According to an embodiment, the eMMC further includes a reference voltage generator for generating a reference voltage using input / output operating voltages output from the host, and a reference voltage channel for transmitting the reference voltage to the host.

실시 예에 따라, 상기 eMMC는 상기 호스트로부터 출력된 기준 전압을 수신하는 기준 전압 채널을 더 포함한다.According to an embodiment, the eMMC further includes a reference voltage channel for receiving a reference voltage output from the host.

실시 예에 따라, 상기 eMMC는 상기 호스트로부터 출력된 상보 클락 신호를 수신하는 상보 클락 채널을 더 포함한다.According to an embodiment, the eMMC further includes a complementary clock channel that receives a complementary clock signal output from the host.

실시 예에 따라, 상기 eMMC는 상보 리턴 클락 신호를 상기 호스트로 전송하는 상보 리턴 클락 채널을 더 포함한다. 상기 eMMC는 상기 클락 신호에 기초하여 상기 리턴 클락 신호와 상기 상보 리턴 클락 신호들 생성하는 차동 리턴 클락 생성기를 더 포함한다.According to an embodiment, the eMMC further includes a complementary return clock channel for transmitting a complementary return clock signal to the host. The eMMC further includes a differential return clock generator that generates the return clock signal and the complementary return clock signals based on the clock signal.

실시 예에 따라, 상기 eMMC는 상기 호스트로부터 출력된 상보 클락 신호를 수신하는 상보 클락 채널과, 상기 호스트로부터 출력된 입출력 동작 전압들에 기초하여 생성된 기준 전압을 상기 호스트로 전송하는 기준 전압 채널을 더 포함한다.The eMMC may include a complementary clock channel for receiving a complementary clock signal output from the host and a reference voltage channel for transmitting a reference voltage generated based on input / output operating voltages output from the host to the host. It includes more.

실시 예에 따라, 상기 eMMC는 상기 호스트로부터 출력된 상보 클락 신호를 수신하는 상보 클락 채널과, 상기 호스트로부터 출력된 기준 전압을 수신하는 기준 전압 채널을 더 포함한다.According to an embodiment, the eMMC further includes a complementary clock channel for receiving a complementary clock signal output from the host, and a reference voltage channel for receiving a reference voltage output from the host.

실시 예에 따라, 상기 eMMC는 상기 호스트로부터 출력된 입출력 동작 전압들에 기초하여 생성된 기준 전압을 상기 호스트로 전송하는 기준 전압 채널과, 상보 리턴 클락 신호를 상기 호스트로 전송하는 상보 리턴 클락 채널을 더 포함한다.The eMMC may include a reference voltage channel for transmitting a reference voltage generated based on input / output operating voltages output from the host to the host, and a complementary return clock channel for transmitting a complementary return clock signal to the host. It includes more.

실시 예에 따라, 상기 eMMC는 상기 호스트로부터 출력된 기준 전압을 수신하는 기준 전압 채널과, 상보 리턴 클락 신호를 상기 호스트로 전송하는 상보 리턴 클락 채널을 더 포함한다.According to an embodiment, the eMMC further includes a reference voltage channel for receiving a reference voltage output from the host, and a complementary return clock channel for transmitting a complementary return clock signal to the host.

실시 예에 따라, 상기 eMMC는 상기 호스트로부터 출력된 상보 클락 신호를 수신하는 상보 클락 채널과, 상기 호스트로 상보 리턴 클락 신호를 전송하는 상보 리턴 클락 채널을 더 포함한다.According to an embodiment, the eMMC further includes a complementary clock channel for receiving a complementary clock signal output from the host, and a complementary return clock channel for transmitting a complementary return clock signal to the host.

본 발명의 실시 예에 따른 임베디드 멀티미디어 카드(embedded Multimedia Card(eMMC))를 제어하는 호스트는 클락 신호를 상기 eMMC로 전송하는 클락 채널과, 명령을 상기 eMMC로 전송하는 명령 채널과, 상기 eMMC로부터 데이터를 수신하는 데이터 채널들과, 상기 데이터와 동기된 리턴 클락 신호를 상기 eMMC로부터 수신하는 리턴 클락 채널을 포함한다.The host controlling the embedded multimedia card (eMMC) according to an embodiment of the present invention includes a clock channel for transmitting a clock signal to the eMMC, a command channel for transmitting a command to the eMMC, and data from the eMMC. Data channels for receiving a signal and a return clock channel for receiving a return clock signal synchronized with the data from the eMMC.

실시 예에 따라, 상기 호스트는 상기 데이터 채널들을 통하여 입력된 상기 데이터를 상기 리턴 클락 신호에 응답하여 래치하는 래치 회로를 더 포함한다.In some embodiments, the host further includes a latch circuit configured to latch the data input through the data channels in response to the return clock signal.

실시 예에 따라, 상기 호스트는 선택 신호에 응답하여 상기 클락 신호와 상기 리턴 클락 신호 중에서 어느 하나를 출력하는 선택 회로와, 상기 데이터 채널들을 통하여 입력된 상기 데이터를 상기 선택 회로의 출력 신호에 응답하여 래치하는 래치 회로를 더 포함한다.The host may include a selection circuit configured to output one of the clock signal and the return clock signal in response to a selection signal, and the data input through the data channels in response to an output signal of the selection circuit. It further comprises a latch circuit for latching.

실시 예에 따라, 상기 호스트는 기준 전압을 상기 eMMC로부터 수신하는 기준 전압 채널을 더 포함한다.According to an embodiment, the host further includes a reference voltage channel for receiving a reference voltage from the eMMC.

실시 예에 따라, 상기 호스트는 기준 전압을 상기 eMMC로 전송하는 기준 전압 채널을 더 포함한다.According to an embodiment, the host further includes a reference voltage channel for transmitting a reference voltage to the eMMC.

실시 예에 따라, 상기 호스트는 상기 클락 신호와 상보 클락 신호를 생성하는 차동 클락 생성기와, 상기 상보 클락 신호를 상기 eMMC로 전송하는 상보 클락 채널을 더 포함한다.According to an embodiment, the host further includes a differential clock generator for generating the clock signal and the complementary clock signal, and a complementary clock channel for transmitting the complementary clock signal to the eMMC.

실시 예에 따라, 상기 호스트는 상보 리턴 클락 신호를 상기 eMMC로부터 수신하는 상보 리턴 클락 채널을 더 포함한다.According to an embodiment, the host further includes a complementary return clock channel for receiving a complementary return clock signal from the eMMC.

실시 예에 따라, 상기 호스트는 상기 클락 신호와 상보 클락 신호를 생성하는 차동 클락 생성기와, 상기 상보 클락 신호를 상기 eMMC로 전송하는 상보 클락 채널과, 기준 전압을 상기 eMMC로부터 수신하는 기준 전압 채널을 더 포함한다.According to an embodiment, the host may include a differential clock generator for generating the clock signal and a complementary clock signal, a complementary clock channel for transmitting the complementary clock signal to the eMMC, and a reference voltage channel for receiving a reference voltage from the eMMC. It includes more.

실시 예에 따라, 상기 호스트는 상기 클락 신호와 상보 클락 신호를 생성하는 차동 클락 생성기와, 상기 상보 클락 신호(nCLK)를 상기 eMMC로 전송하는 상보 클락 채널과, 입출력 동작 전압들에 기초하여 기준 전압을 생성하는 기준 전압 생성기와, 상기 기준 전압을 상기 eMMC로 전송하는 기준 전압 채널을 더 포함한다.The host may include a differential clock generator for generating the clock signal and a complementary clock signal, a complementary clock channel for transmitting the complementary clock signal nCLK to the eMMC, and a reference voltage based on input / output operating voltages. And a reference voltage channel for transmitting the reference voltage to the eMMC.

실시 예에 따라, 상기 호스트는 상기 eMMC로부터 상보 리턴 클락 신호를 수신하는 상보 리턴 클락 채널과, 상기 eMMC로부터 기준 전압을 수신하는 기준 전압 채널을 더 포함한다.According to an embodiment, the host further includes a complementary return clock channel for receiving a complementary return clock signal from the eMMC, and a reference voltage channel for receiving a reference voltage from the eMMC.

실시 예에 따라, 상기 호스트는 입출력 동작 전압들에 기초하여 기준 전압을 생성하는 기준 전압 생성기와, 상기 기준 전압을 상기 eMMC로 전송하는 기준 전압 채널과, 상기 eMMC로부터 상보 리턴 클락 신호를 수신하는 상보 리턴 클락 채널을 더 포함한다.The host may include a reference voltage generator for generating a reference voltage based on input / output operating voltages, a reference voltage channel for transmitting the reference voltage to the eMMC, and a complementary return clock signal for receiving a complementary return clock signal from the eMMC. It further includes a return clock channel.

실시 예에 따라, 상기 호스트는 상기 클락 신호와 상보 클락 신호를 생성하는 차동 클락 생성기와, 상기 상보 클락 신호를 상기 eMMC로 전송하는 상보 클락 채널과, 상보 클락 신호를 상기 eMMC로부터 수신하는 상보 클락 채널을 더 포함한다.According to an embodiment, the host may include a differential clock generator for generating the clock signal and a complementary clock signal, a complementary clock channel for transmitting the complementary clock signal to the eMMC, and a complementary clock channel for receiving a complementary clock signal from the eMMC. It includes more.

본 발명의 실시 예에 따른 임베디드 멀티미디어 카드(embedded Multimedia Card(eMMC))와 호스트를 포함하는 eMMC 시스템의 동작 방법은 상기 eMMC가 클락 채널을 통하여 상기 호스트로부터 입력된 클락 신호를 수신하는 단계와, 상기 eMMC가 명령 채널을 통하여 입력된 리드 명령을 수신하는 단계와, 상기 클락 신호를 이용하여 리턴 클락 신호를 생성하는 단계와, 상기 리드 명령에 따라 플래시 메모리로부터 출력된 데이터를 데이터 채널들을 통하여 상기 호스트로 전송하는 단계와, 리턴 클락 채널을 통하여 상기 데이터와 동기된 리턴 클락 신호를 상기 호스트로 전송하는 단계를 포함한다.An operating method of an eMMC system including an embedded multimedia card (eMMC) and a host may include receiving, by the eMMC, a clock signal input from the host through a clock channel; eMMC receiving a read command input through a command channel, generating a return clock signal using the clock signal, and transmitting data output from a flash memory according to the read command to the host through data channels. Transmitting a return clock signal synchronized with the data to the host through a return clock channel.

실시 예에 따라, 상기 동작 방법은 상기 호스트가 상기 리턴 클락 신호를 이용하여 상기 데이터를 래치하는 단계를 더 포함한다.According to an embodiment, the method may further include the host latching the data using the return clock signal.

실시 예에 따라, 상기 동작 방법은 상기 호스트가 선택 회로를 이용하여 상기 클락 신호와 상기 리턴 클락 신호 중에서 어느 하나를 출력하는 단계와, 상기 호스트가 상기 선택 회로의 출력 신호를 이용하여 상기 데이터를 래치하는 단계를 더 포함한다.According to an embodiment of the present disclosure, the operating method may further include outputting one of the clock signal and the return clock signal by the host using a selection circuit, and the host latches the data by using an output signal of the selection circuit. It further comprises the step.

본 발명의 실시 예에 따른 새로운 구조를 갖는 eMMC는 데이터 전송 속도를 높이고 클락 신호와 데이터 사이의 스큐(skew)를 줄임으로써 데이터 유효 윈도우를 확보할 수 있는 효과가 있다.An eMMC having a new structure according to an embodiment of the present invention has an effect of securing a data valid window by increasing a data transmission speed and reducing a skew between a clock signal and data.

본 발명의 실시 예에 따른 새로운 구조를 갖는 eMMC는 차동 시그널링을 사용하여 버스 사이의 간섭 및/또는 클락 신호의 전송에 따른 노이즈를 제거할 수 있는 효과가 있다.An eMMC having a new structure according to an embodiment of the present invention has an effect of removing noise due to interference and / or transmission of a clock signal between buses using differential signaling.

본 발명의 실시 예에 따른 새로운 구조를 갖는 eMMC는 각 패드로 입력되는 신호의 로우 레벨과 하이 레벨을 구별할 수 있는 기준 전압을 사용하여 전원 노이즈의 영향을 제거 또는 감소할 수 있는 효과가 있다.An eMMC having a new structure according to an embodiment of the present invention has an effect of removing or reducing the influence of power supply noise by using a reference voltage that can distinguish a low level and a high level of a signal input to each pad.

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 본 발명의 일 실시 예에 따른 임베디드 멀티미디어 카드(embedded Multimedia Card(eMMC)) 시스템의 블록도를 나타낸다.
도 2는 본 발명의 일 실시 예에 따른 리턴 클락 생성기를 포함하는 도 1에 도시된 eMMC 시스템의 일부를 나타낸다.
도 3은 본 발명의 실시 예에 따른 클락 신호, 리턴 클락 신호, 및 데이터의 파형도를 나타낸다.
도 4는 본 발명의 다른 실시 예에 따른 리턴 클락 생성기를 포함하는 도 1에 도시된 eMMC 시스템의 일부를 나타낸다.
도 5는 본 발명의 다른 실시 예에 따른 eMMC 시스템의 블록도를 나타낸다.
도 6은 도 5에 도시된 eMMC 시스템의 입출력 블록들을 나타낸다.
도 7은 본 발명의 또 다른 실시 예에 따른 eMMC 시스템의 블록도를 나타낸다.
도 8은 도 7에 도시된 eMMC 시스템의 입출력 블록들을 나타낸다.
도 9는 본 발명의 또 다른 실시 예에 따른 eMMC 시스템의 블록도를 나타낸다.
도 10은 도 9에 도시된 eMMC 시스템의 입출력 블록들을 나타낸다.
도 11은 본 발명의 또 다른 실시 예에 따른 eMMC 시스템의 블록도를 나타낸다.
도 12는 도 11에 도시된 eMMC 시스템의 입출력 블록들을 나타낸다.
도 13부터 도 22는 본 발명의 실시 예들에 따른 eMMC 시스템들의 블록도와 상기 eMMC 시스템들 각각의 입출력 블록들을 나타낸다.
도 23은 본 발명의 실시 예들에 따른 eMMC 인터페이스의 신호들을 나타낸다.
도 24는 본 발명의 실시 예에 따른 장치 타입 필드의 정의를 나타낸다.
도 25는 본 발명의 실시 예에 따른 HS_TIMING과 HS_TIMING 값들을 나타낸다.
도 26은 본 발명의 실시 예에 따른 DDR 400 장치 입력 타이밍 도를 나타낸다
도 27은 도 26에 도시된 DDR 400 장치 입력 타이밍 도에 도시된 파라미터들을 포함하는 테이블을 나타낸다.
도 28은 본 발명의 실시 예에 따른 DDR 400 장치 출력 타이밍 도를 나타낸다.
도 29는 도 28에 도시된 DDR 400 장치 출력 타이밍 도에 도시된 파라미터들을 포함하는 테이블을 나타낸다.
도 30은 본 발명의 실시 예에 따른 데이터 처리 시스템의 블록도를 나타낸다.
도 31은 본 발명의 실시 예에 따른 리턴 클락 신호를 생성하는 방법을 설명하기 위한 플로우차트이다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS In order to more fully understand the drawings recited in the detailed description of the present invention, a detailed description of each drawing is provided.
1 is a block diagram of an embedded multimedia card (eMMC) system according to an embodiment of the present invention.
2 illustrates a portion of the eMMC system shown in FIG. 1 including a return clock generator according to an embodiment of the present invention.
3 is a waveform diagram of a clock signal, a return clock signal, and data according to an exemplary embodiment of the present invention.
4 illustrates a part of the eMMC system shown in FIG. 1 including a return clock generator according to another embodiment of the present invention.
5 is a block diagram of an eMMC system according to another embodiment of the present invention.
FIG. 6 illustrates input / output blocks of the eMMC system shown in FIG. 5.
7 is a block diagram of an eMMC system according to another embodiment of the present invention.
FIG. 8 illustrates input / output blocks of the eMMC system shown in FIG. 7.
9 is a block diagram of an eMMC system according to another embodiment of the present invention.
FIG. 10 illustrates input / output blocks of the eMMC system shown in FIG. 9.
11 is a block diagram of an eMMC system according to another embodiment of the present invention.
FIG. 12 illustrates input / output blocks of the eMMC system shown in FIG. 11.
13 to 22 illustrate block diagrams of eMMC systems according to embodiments of the present invention, and input / output blocks of each of the eMMC systems.
23 illustrates signals of an eMMC interface according to embodiments of the present invention.
24 shows a definition of a device type field according to an embodiment of the present invention.
25 illustrates HS_TIMING and HS_TIMING values according to an embodiment of the present invention.
26 illustrates a DDR 400 device input timing diagram according to an embodiment of the present invention.
FIG. 27 shows a table including the parameters shown in the DDR 400 device input timing diagram shown in FIG. 26.
28 is a DDR 400 output timing diagram according to an embodiment of the present invention.
FIG. 29 shows a table including the parameters shown in the DDR 400 device output timing diagram shown in FIG. 28.
30 is a block diagram of a data processing system according to an exemplary embodiment.
31 is a flowchart illustrating a method of generating a return clock signal according to an embodiment of the present invention.

본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.It is to be understood that the specific structural or functional description of embodiments of the present invention disclosed herein is for illustrative purposes only and is not intended to limit the scope of the inventive concept But may be embodied in many different forms and is not limited to the embodiments set forth herein.

본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에서 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.The embodiments according to the concept of the present invention can make various changes and can take various forms, so that the embodiments are illustrated in the drawings and described in detail herein. It should be understood, however, that it is not intended to limit the embodiments according to the concepts of the present invention to the particular forms disclosed, but includes all modifications, equivalents, or alternatives falling within the spirit and scope of the invention.

제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 벗어나지 않은 채, 제1구성 요소는 제2구성 요소로 명명될 수 있고 유사하게 제2구성 요소는 제1구성 요소로도 명명될 수 있다.The terms first, second, etc. may be used to describe various elements, but the elements should not be limited by the terms. The terms may be named for the purpose of distinguishing one element from another, for example, without departing from the scope of the right according to the concept of the present invention, the first element may be referred to as a second element, The component may also be referred to as a first component.

어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는 중간에 다른 구성 요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.It is to be understood that when an element is referred to as being "connected" or "connected" to another element, it may be directly connected or connected to the other element, . On the other hand, when an element is referred to as being "directly connected" or "directly connected" to another element, it should be understood that there are no other elements in between. Other expressions that describe the relationship between components, such as "between" and "between" or "neighboring to" and "directly adjacent to" should be interpreted as well.

본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로서, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 본 명세서에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The terminology used herein is for the purpose of describing particular embodiments only and is not intended to be limiting of the invention. Singular expressions include plural expressions unless the context clearly indicates otherwise. In this specification, the terms "comprises" or "having" and the like are used to specify that there are features, numbers, steps, operations, elements, parts or combinations thereof described herein, But do not preclude the presence or addition of one or more other features, integers, steps, operations, components, parts, or combinations thereof.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 나타낸다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.Unless defined otherwise, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by one of ordinary skill in the art. Terms such as those defined in commonly used dictionaries are to be interpreted as having a meaning consistent with the meaning of the context in the relevant art and, unless explicitly defined herein, are to be interpreted as ideal or overly formal Do not.

이하, 본 명세서에 첨부된 도면들을 참조하여 본 발명의 실시 예들을 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings attached hereto.

본 명세서는 JEDEC(http://www.jedec.org)에 의해 2011년 6월에 공개된 Embedded Multimedia Card(eMMC), Electrical Standard 4.51, 즉 JESD84-B451을 레퍼런스(reference)로 포함한다.This specification includes, as a reference, an Embedded Multimedia Card (eMMC) published in June 2011 by JEDEC (http://www.jedec.org), Electrical Standard 4.51, or JESD84-B451.

따라서, 본 명세서의 용어들과 정의들(terms and definitions)이 JESD84-B451의 용어들과 정의들과 다르게 정의되지 않는 한, 본 명세서의 용어들과 정의들은 JESD84-B451의 용어들과 정의들과 동일하다.Thus, unless the terms and definitions herein are defined differently from the terms and definitions of JESD84-B451, the terms and definitions herein will differ from the terms and definitions of JESD84-B451. same.

본 발명의 개념에 따른 다양한 실시 예들은, DDR 400 모드의 데이터 리드 동작 동안, 호스트(host)와 장치(device) 사이에서 주고받는 데이터의 전송 속도를 높이고 노이즈 면역성(noise immunity)을 높이기 위해, 기존의 10-와이어 버스(10-wire bus) 이외에 특별한 목적을 수행하기 위해 추가된 적어도 하나의 라인(또는 버스 또는 채널)을 더 포함한다.Various embodiments according to the concept of the present invention, in order to increase the transmission speed of the data exchanged between the host (host) and the device (device) during the data read operation of the DDR 400 mode, and to increase the noise immunity (noise immunity), It further includes at least one line (or bus or channel) added to perform a special purpose in addition to the 10-wire bus.

본 명세서에서 신호 또는 전압을 전송하는 채널(channel)은 호스트 패드, eMMC 패드, 버스, 라인, 드라이버(실시 예에 따라, 차동 증폭기를 포함), 수신기(실시 예에 따라, 차동 증폭기를 포함), 또는 이들 중에서 적어도 두 개의 조합을 의미할 수 있다.In the present specification, a channel for transmitting a signal or voltage includes a host pad, an eMMC pad, a bus, a line, a driver (in some embodiments, including a differential amplifier), a receiver (in some embodiments, a differential amplifier), Or a combination of at least two of them.

상기 채널의 라인의 기능과, 상기 채널을 통해 전송되는 신호를 생성하는 회로와 방법이 본 명세서에서 상세히 설명될 것이다.The function of the lines of the channel and the circuits and methods for generating the signals transmitted over the channel will be described in detail herein.

본 명세서에서는 특별한 의도를 가지고 명시적으로 구분하지 않는 한, 설명의 편의를 위해 기능 회로, 예컨대 버스(bus), 와이어(wire), 패드(또는 핀(pin)), 드라이버(driver), 수신기(receiver), 및/또는 차동 증폭기 등의 전송 지연 (propagation delay)은 고려하지 않는다.In the present specification, for the convenience of description, unless otherwise specified, functional circuits such as buses, wires, pads (or pins), drivers, receivers ( propagation delays such as receivers, and / or differential amplifiers are not taken into account.

또한, 본 명세서에서는 설명의 편의를 위해, 특별한 의도를 가지고 명시적으로 구분하지 않는 한, 특정한 기능 회로의 입력 신호와 출력 신호 각각은 동일한 명칭을 사용할 수 있다. 예컨대, 도 2에 도시된 바와 같이, 각 기능 회로(54과 44)의 입력 신호(RCLK)의 명칭과 출력 신호(RCLK)의 명칭은 서로 동일할 수 있다.In addition, in the present specification, for convenience of description, each input signal and output signal of a specific functional circuit may use the same name, unless specifically distinguished with a special intention. For example, as shown in FIG. 2, the names of the input signals RCLK and the names of the output signals RCLK of the respective function circuits 54 and 44 may be the same.

본 발명의 실시 예에 따른 장치, 예컨대 eMMC는, DDR 400 모드에서 데이터 리드 동작을 수행할 때, 클락 신호에 기초하여 생성된 리턴 클락 신호를 리턴 클락 버스를 통하여 호스트로 전송한다. 이때, 도 28에 도시된 바와 같이, 상기 호스트로 전송되는 상기 리턴 클락 신호의 에지와 데이터의 에지는 서로 동기된다. 상기 호스트는 상기 리턴 클락 신호를 스트로브(strobe) 신호로서 사용하여 상기 eMMC로부터 출력된 데이터를 안전하게 처리, 예컨대 래치(latch)할 수 있는 효과가 있다.When performing a data read operation in the DDR 400 mode, the device, for example, the eMMC according to an exemplary embodiment of the present invention transmits a return clock signal generated based on the clock signal to the host through the return clock bus. At this time, as shown in FIG. 28, the edge of the return clock signal and the edge of data transmitted to the host are synchronized with each other. The host has the effect of using the return clock signal as a strobe signal to securely process, eg latch, the data output from the eMMC.

DDR 400 모드에서 데이터 리드 동작, 본 발명의 실시 예에 따른 호스트와 장치는 클락 신호에 의해 발생하는 노이즈(noise)의 영향을 제거 또는 감소시키기 위해 차동 시그널링(differential signaling)을 사용할 수 있다.Data read operation in the DDR 400 mode, the host and the device according to an embodiment of the present invention may use differential signaling to remove or reduce the influence of noise caused by the clock signal.

또한, DDR 400 모드에서 데이터 리드 동작, 본 발명의 실시 예에 따른 호스트와 장치는 리턴 클락 신호에 의해 발생하는 노이즈의 영향을 제거 또는 감소시키기 위해 차동 시그널링을 사용할 수 있다.In addition, the data read operation in the DDR 400 mode, the host and the device according to an embodiment of the present invention may use differential signaling to remove or reduce the influence of noise caused by the return clock signal.

또한, DDR 400 모드에서 데이터 리드 동작, 본 발명의 실시 예에 따른 호스트와 장치는 전원 노이즈(power noise)에 의해 발생하는 클락 신호의 레벨 변화 및/또는 데이터의 검출 레벨 변화에 따라 데이터 유효 윈도우의 감소 및/또는 리턴 클락 신호와 리드 데이터 사이의 스큐(skew)를 줄이기 위해 기준 전압(VREF)을 사용할 수 있다.In addition, the data read operation in the DDR 400 mode, the host and the device according to an embodiment of the present invention may change the level of the data valid window according to the level change of the clock signal and / or the detection level change of the data caused by power noise. The reference voltage VREF may be used to reduce the skew between the decrease and / or return clock signal and the read data.

또한, 본 명세서에서는 DDR 400 모드를 새롭게 정의하고, 새롭게 정의된 DDR 4000 모드를 지원할 수 있는 호스트 또는 임베디드 멀티미디어 카드(embedded multimedia card(eMMC))의 구조와 동작을 상세히 설명한다.In addition, in the present specification, the DDR 400 mode is newly defined and the structure and operation of a host or an embedded multimedia card (eMMC) capable of supporting the newly defined DDR 4000 mode will be described in detail.

여기서, DDR 400 모드는 도 24에 도시된 바와 같이 호스트 또는 장치의 입출력 동작 전압(VCCQ)이 1.2V 또는 1.8V일 때, 200MHz DDR(dual date rate)로 데이터를 처리할 수 있는 동작 모드를 의미한다.Here, the DDR 400 mode refers to an operation mode capable of processing data at 200 MHz dual date rate (DDR) when the input / output operating voltage (VCCQ) of the host or device is 1.2 V or 1.8 V, as shown in FIG. 24. do.

도 1은 본 발명의 일 실시 예에 따른 임베디드 멀티미디어 카드(embedded Multimedia Card(eMMC)) 시스템의 블록도를 나타낸다.1 is a block diagram of an embedded multimedia card (eMMC) system according to an embodiment of the present invention.

도 1을 참조하면, eMMC 시스템(100A)은 호스트(200A)와 장치(300A), 예컨대 eMMC 장치(300A)를 포함한다.Referring to FIG. 1, the eMMC system 100A includes a host 200A and a device 300A, such as an eMMC device 300A.

호스트(200A)는 eMMC 장치(300A)의 데이터 처리 동작, 예컨대 데이터 리드 동작 또는 데이터 라이트 동작 등을 제어할 수 있다. 상기 데이터 처리 동작은 SDR (single data rate) 또는 DDR(dual data rate)로 수행될 수 있다.The host 200A may control a data processing operation of the eMMC device 300A, for example, a data read operation or a data write operation. The data processing operation may be performed at a single data rate (SDR) or dual data rate (DDR).

호스트(200A)는 CPU(central processing unit), 프로세서, 마이크로프로세서 (microprocessor) 또는 애플리케이션 프로세서(application processor) 등과 같이 데이터를 처리할 수 있는 데이터 처리 장치를 의미할 수 있고, 상기 데이터 처리 장치는 전자 장치에 내장(embedded) 또는 구현될 수 있다.The host 200A may mean a data processing device capable of processing data, such as a central processing unit (CPU), a processor, a microprocessor, or an application processor, and the data processing device may be an electronic device. It can be embedded or implemented in.

상기 전자 장치는 PC(personal computer), 랩탑 컴퓨터(laptop computer), 이동 전화기, 스마트폰(smartphone), 태블릿(tablet) PC, PDA(personal digital assistant), EDA (enterprise digital assistant), 디지털 스틸 카메라(digital still camera), 디지털 비디오 카메라(digital video camera), 오디오 장치(audio device), PMP(portable multimedia player), PND(personal navigation device 또는 portable navigation device), MP3 플레이어, 휴대용 게임 콘솔(handheld game console), 또는 e-북(e-book)으로 구현될 수 있다.The electronic device may be a personal computer, a laptop computer, a mobile phone, a smartphone, a tablet PC, a personal digital assistant, an enterprise digital assistant, or a digital still camera. digital still camera, digital video camera, audio device, portable multimedia player (PMP), personal navigation device or portable navigation device (PND), MP3 player, handheld game console Or may be implemented as an e-book.

eMMC 장치(300A)는 호스트(200A)와 데이터 통신을 위해 상기 전자 장치와 접속 수단들(예컨대, 패드들(pads), 핀들(pins), 버스(bus), 또는 통신 라인들)을 통하여 전기적으로 접속될 수 있다.The eMMC device 300A is electrically connected via the electronic device and connecting means (eg, pads, pins, buses, or communication lines) for data communication with the host 200A. Can be connected.

호스트(200A)는 클락 생성기(210), 처리 회로(212), 상태 제어 유닛(220), 및 호스트 컨트롤러(230A)를 포함할 수 있다.The host 200A may include a clock generator 210, a processing circuit 212, a state control unit 220, and a host controller 230A.

클락 생성기(210)는 호스트(200A)와 eMMC 장치(300A)에서 사용될 클락 신호 (CLK)를 생성한다. 예컨대, 클락 생성기(210)는 위상 동기 루프(phase locked loop(PLL))로 구현될 수 있다.The clock generator 210 generates a clock signal CLK to be used by the host 200A and the eMMC device 300A. For example, the clock generator 210 may be implemented as a phase locked loop (PLL).

처리 회로(212)는 명령(CMD)의 생성, 응답의 해석, 및 플래시 메모리(370)에 저장된 Extended CSD 레지스터(또는 EXT_CDS 레지스터)에 저장된 데이터의 해석과 변경을 수행할 수 있는 하드웨어 또는 소프트웨어(또는 펌웨어)가 내장된 하드웨어를 의미할 수 있다. 처리 회로(212)는 각 구성 요소(component; 210, 220, 및 230A)의 동작을 제어할 수 있다.Processing circuitry 212 is hardware or software (or may be capable of generating instructions CMD, interpreting responses, and interpreting and modifying data stored in Extended CSD registers (or EXT_CDS registers) stored in flash memory 370. Firmware) may refer to hardware embedded therein. The processing circuit 212 may control the operation of each component 210, 220, and 230A.

상태 제어 유닛(220)은 처리 회로(212)로부터 출력된 제어 신호(CTR)에 응답하여 선택 신호(SEL)를 생성할 수 있다.The state control unit 220 may generate the selection signal SEL in response to the control signal CTR output from the processing circuit 212.

호스트 컨트롤러(230A)는 데이터 입출력 회로(240)와 호스트 입출력 블록 (250A)을 포함한다.The host controller 230A includes a data input / output circuit 240 and a host input / output block 250A.

데이터 라이트 동작 동안, 클락 신호(CLK)에 응답하여 데이터 입출력 회로 (240)는 eMMC 장치(300A)의 플래시 메모리(370)에 라이트될 라이트 데이터를 호스트 입출력 블록(250A)으로 전송한다.During the data write operation, in response to the clock signal CLK, the data input / output circuit 240 transmits write data to be written to the flash memory 370 of the eMMC device 300A to the host input / output block 250A.

DDR 400 모드의 데이터 리드 동작 동안, 선택 회로(245)의 출력 신호(CLK 또는 RCLK)에 응답하여 입출력 회로(240)는 플래시 메모리(370)로부터 출력된 리드 데이터를 호스트 입출력 블록(250A)으로부터 수신한다.During the data read operation of the DDR 400 mode, the input / output circuit 240 receives the read data output from the flash memory 370 from the host input / output block 250A in response to the output signal CLK or RCLK of the selection circuit 245. do.

데이터 입출력 회로(240)는 라이트 래치 회로(241)와 리드 래치 회로(243)를 포함한다.The data input / output circuit 240 includes a write latch circuit 241 and a read latch circuit 243.

라이트 래치 회로(241)는 제1라이트 래치들(241-O)과 제2라이트 래치들(241-E)을 포함한다.The write latch circuit 241 includes first write latches 241-O and second write latches 241-E.

클락 신호(CLK)의 상승 에지에 응답하여, 제1라이트 래치들(241-O)은 eMMC 장치(300A)에 라이트될 라이트 데이터 중에서 홀수 번째 데이터를 래치한다.In response to the rising edge of the clock signal CLK, the first write latches 241-O latch odd data among the write data to be written to the eMMC device 300A.

클락 신호(CLK)의 하강 에지에 응답하여, 제2라이트 래치들(241-E)은 상기 라이트 데이터 중에서 짝수 번째 데이터를 래치한다.In response to the falling edge of the clock signal CLK, the second write latches 241 -E latch even-numbered data among the write data.

리드 래치 회로(243)는 제1리드 래치들(243-O)과 제2리드 래치들(243-E)을 포함한다.The read latch circuit 243 includes first lead latches 243-O and second lead latches 243-E.

선택 회로(245)의 출력 신호(CLK 또는 RCLK)의 상승 에지에 응답하여, 제1리드 래치들(243-O)은 eMMC 장치(300A)로부터 출력된 리드 데이터 중에서 홀수 번째 데이터를 래치한다.In response to the rising edge of the output signal CLK or RCLK of the selection circuit 245, the first lead latches 243-O latch odd data among the read data output from the eMMC device 300A.

선택 회로(245)의 출력 신호(CLK 또는 RCLK)의 하강 에지에 응답하여, 제2리드 래치들(243-E)은 상기 리드 데이터 중에서 짝수 번째 데이터를 래치한다.In response to the falling edge of the output signal CLK or RCLK of the selection circuit 245, the second lead latches 243-E latch the even-numbered data among the read data.

예컨대, 선택 회로(245)는 멀티플렉서(multiplexer)로 구현될 수 있다. 이때, 상기 멀티플렉서는 제1레벨, 예컨대 로우 레벨을 갖는 선택 신호(SEL)에 응답하여 클락 신호(CLK)를 리드 래치 회로(243)로 전송하고, 상기 멀티플렉서는 제2레벨, 예컨대 하이 레벨을 갖는 선택 신호(SEL)에 응답하여 리턴 클락 신호(RCLK)를 리드 래치 회로(243)로 전송한다.For example, the selection circuit 245 may be implemented as a multiplexer. In this case, the multiplexer transmits the clock signal CLK to the read latch circuit 243 in response to the selection signal SEL having a first level, for example, a low level, and the multiplexer has a second level, for example, a high level. The return clock signal RCLK is transmitted to the read latch circuit 243 in response to the selection signal SEL.

도 1, 도 5, 도 7, 도 9, 도 11, 도 13, 도 15, 도 17, 도 19, 및 도 21의 호스트(200A~200J)는 상태 제어 유닛(220)과 선택 회로(245)를 포함하는 것으로 도시되어 있으나, 실시 예에 따라 호스트(200A~200J)에는 상태 제어 유닛(220)과 선택 회로(245)가 구현되지 않을 수 있다. 이때, DDR 400 모드의 데이터 리드 동작 동안, 리턴 클락 신호(RCLK)는 직접 리드 래치 회로(243)로 입력될 수 있다.The host 200A to 200J of FIGS. 1, 5, 7, 7, 9, 11, 13, 15, 17, 19, and 21 have a state control unit 220 and a selection circuit 245. Although illustrated as including, in some embodiments, the state control unit 220 and the selection circuit 245 may not be implemented in the hosts 200A to 200J. At this time, during the data read operation of the DDR 400 mode, the return clock signal RCLK may be directly input to the read latch circuit 243.

즉, 리턴 클락 신호(RCLK)의 상승 에지에 응답하여 제1리드 래치들(243-O)은 eMMC 장치(300A)로부터 출력된 리드 데이터 중에서 홀수 번째 데이터를 래치하고, 리턴 클락 신호(RCLK)의 하강 에지에 응답하여 제2리드 래치들(243-E)은 상기 리드 데이터 중에서 짝수 번째 데이터를 래치한다.That is, in response to the rising edge of the return clock signal RCLK, the first lead latches 243-O latch odd data among the read data output from the eMMC device 300A, and In response to the falling edge, the second lead latches 243-E latch even-numbered data among the read data.

도 1에 도시된 eMMC 버스는 11개의 버스(또는, 11개의 통신 라인들)(101, 102, 103, 및 104)를 포함한다. 11개의 버스(101, 102, 103, 및 104)는 클락 신호 (101)를 전송하는 단방향(unidirectional) 클락 버스(101), 명령(CMD)과 응답을 전송하는 양방향(bidirectional) 명령 버스(102), 데이터(DAT[7:0])를 전송하는 양방향 데이터 버스(103), 및 리턴 클락 신호(RCLK)를 전송하는 단방향 리턴 클락 버스 (104)를 포함한다.The eMMC bus shown in FIG. 1 includes eleven buses (or eleven communication lines) 101, 102, 103, and 104. The eleven buses 101, 102, 103, and 104 are a unidirectional clock bus 101 that transmits a clock signal 101, and a bidirectional command bus 102 that transmits a command CMD and a response. A bidirectional data bus 103 for transmitting data DAT [7: 0], and a unidirectional return clock bus 104 for transmitting a return clock signal RCLK.

즉, eMMC 시스템(100A)은 DDR 400 모드에서 데이터 리드 동작의 전송 속도를 높이고 전체 데이터의 처리량(throughput)을 증가시키기 위해 리턴 클락 신호 (RCLK)를 이용한다.That is, the eMMC system 100A uses the return clock signal RCLK to increase the transfer rate of the data read operation and increase the throughput of the entire data in the DDR 400 mode.

호스트(200A)는 리셋 라인을 통하여 하드웨어 리셋 신호(Reset)를 eMMC 장치 (300A)로 전송한다.The host 200A transmits a hardware reset signal Reset to the eMMC device 300A through a reset line.

호스트(200A)는 각 입출력 블록(250A와 320A)에서 사용될 입출력 동작 전압들(VCCQ와 VSSQ)을 생성하고, 입출력 동작 전압들(VCCQ와 VSSQ)을 파워 라인들을 통하여 eMMC 장치(300A)로 전송한다. 이때, 각 입출력 블록(250A와 320A)에 구현된 드라이버(실시 예에 따라, 차동 증폭기를 포함)와 수신기(실시 예에 따라 차동 증폭기를 포함)는 입출력 동작 전압들(VCCQ와 VSSQ)을 동작 전압들로서 사용한다.The host 200A generates the input / output operating voltages VCCQ and VSSQ to be used in each of the input / output blocks 250A and 320A, and transmits the input / output operating voltages VCCQ and VSSQ to the eMMC device 300A through power lines. . In this case, the driver (included in some embodiments, including a differential amplifier) and the receiver (in some embodiments, including a differential amplifier) implemented in each of the input and output blocks 250A and 320A may operate the input / output operating voltages VCCQ and VSSQ. Used as

호스트(200A)는 플래시 메모리(370)로 공급될 코어 동작 전압들(VCC와 VSS)을 생성하고, 코어 동작 전압들(VCC와 VSS)을 코어 파워 라인들을 통하여 eMMC 장치(300A)로 전송한다. 이때, VSSQ와 VSS는 접지 전압이다.The host 200A generates the core operating voltages VCC and VSS to be supplied to the flash memory 370, and transmits the core operating voltages VCC and VSS to the eMMC device 300A through the core power lines. At this time, VSSQ and VSS are ground voltages.

각 eMMC 시스템(100A~100J)에서, 리셋 신호(Reset), 입출력 동작 전압들 (VCCQ와 VSSQ), 및 코어 동작 전압들(VCC와 VSS)은 각 호스트(200A)로부터 각 eMMC 장치(300A~300J)로 공급되나, 이들(Reset, VCCQ, VSSQ, VCC, 및 VSS) 중에서 일부만이 본 발명의 개념에 따른 새로운 구조를 설명하기 위해서 도시될 수 있다.In each eMMC system 100A to 100J, a reset signal Reset, input / output operating voltages VCCQ and VSSQ, and core operating voltages VCC and VSS are each eMMC device 300A to 300J from each host 200A. But only some of them (Reset, VCCQ, VSSQ, VCC, and VSS) may be shown to illustrate the new structure according to the inventive concept.

호스트 입출력 블록(250A)과 eMMC 입출력 블록(320A) 각각의 구조와 동작은 도 2를 참조하여 상세히 설명될 것이다.The structure and operation of each of the host input / output block 250A and the eMMC input / output block 320A will be described in detail with reference to FIG. 2.

eMMC 장치(300A)는 장치 컨트롤러, 예컨대 eMMC 컨트롤러(310A)와 플래시 메모리(370)를 포함한다.The eMMC device 300A includes a device controller, such as the eMMC controller 310A and the flash memory 370.

eMMC 컨트롤러(310A)는 호스트(200A)와 플래시 메모리(370) 사이에서 데이터 통신을 제어한다.The eMMC controller 310A controls data communication between the host 200A and the flash memory 370.

eMMC 컨트롤러(310A)는 eMMC 입출력 블록(320A), eMMC 호스트 인터페이스 (330), CPU(340), 메모리(350), 및 플래시 인터페이스(360)를 포함한다.The eMMC controller 310A includes an eMMC input / output block 320A, an eMMC host interface 330, a CPU 340, a memory 350, and a flash interface 360.

DDR 400 모드에서, eMMC 호스트 인터페이스(330)는 eMMC 입출력 블록(320A)을 통하여 클락 신호(CLK)와 명령(CMD)을 수신하고, 수신된 클락 신호(CLK)에 기초하여 리턴 클락 신호(RCLK)를 생성하고, 생성된 리턴 클락 신호(RCLK)를 eMMC 입출력 블록(320A)으로 전송하고, 수신된 명령(CMD)을 해석하고 해석의 결과에 따라 응답(response)을 생성하고 생성된 응답을 eMMC 입출력 블록(320A)으로 전송한다.In the DDR 400 mode, the eMMC host interface 330 receives the clock signal CLK and the command CMD through the eMMC input / output block 320A and returns the return clock signal RCLK based on the received clock signal CLK. , The generated return clock signal RCLK is transmitted to the eMMC input / output block 320A, the received command CMD is interpreted, a response is generated according to the result of the analysis, and the generated response is transmitted to the eMMC input / output block 320A. Transmit to block 320A.

또한, DDR 400 모드에서, eMMC 호스트 인터페이스(330)는 호스트(200A)로부터 출력된 명령(CMD), 예컨대 SEND_EXT_CSD 명령(=CMD8)에 따라 플래시 메모리 (370)에 저장된 EXT_CSD 레지스터의 데이터를 eMMC 입출력 블록(320A)으로 전송하는 기능을 수행할 수 있다.In addition, in the DDR 400 mode, the eMMC host interface 330 receives data of the EXT_CSD register stored in the flash memory 370 according to the command CMD output from the host 200A, for example, the SEND_EXT_CSD command (= CMD8). A function of transmitting to 320A may be performed.

데이터 라이트 동작 동안, CPU(340)의 제어에 따라 eMMC 호스트 인터페이스 (330)는 eMMC 입출력 블록(320A)을 통하여 수신된 데이터(DAT[7:0])를 클락 신호 (CLK)를 이용하여 메모리(350), 예컨대 버퍼(buffer)에 임시로 저장한다. 이때, CPU(340)의 제어에 따라 플래시 인터페이스(360)는 메모리(350)에 저장된 데이터를 리드하고 리드된 데이터를 플래시 메모리(370)에 라이트한다.During the data write operation, under control of the CPU 340, the eMMC host interface 330 uses the clock signal CLK to store the data DAT [7: 0] received through the eMMC input / output block 320A using the clock signal CLK. 350, for example, temporarily stored in a buffer. At this time, under the control of the CPU 340, the flash interface 360 reads data stored in the memory 350 and writes the read data to the flash memory 370.

데이터 리드 동작 동안, CPU(340)의 제어에 따라 플래시 인터페이스(360)는 플래시 메모리(370)로부터 출력된 데이터를 메모리(350)에 저장한다. 이때, CPU (340)의 제어에 따라 eMMC 호스트 인터페이스(330)는 클락 신호(CLK)를 이용하여 메모리(350)에 저장된 데이터를 리드하고 리드된 데이터(DAT[7:0])를 eMMC 입출력 블록(320A)으로 전송한다.During the data read operation, under the control of the CPU 340, the flash interface 360 stores the data output from the flash memory 370 in the memory 350. At this time, under the control of the CPU 340, the eMMC host interface 330 reads the data stored in the memory 350 using the clock signal CLK and reads the read data DAT [7: 0] into the eMMC input / output block. Transmit to 320A.

CPU(340)는 각 인터페이스(330과 360)의 동작을 제어하고, eMMC 장치(300A)의 동작을 전반적으로 제어한다.The CPU 340 controls the operation of each interface 330 and 360, and controls the overall operation of the eMMC device 300A.

메모리(350)는 인터페이스들(330과 360) 사이에서 주거나 받는 데이터를 일시적으로 저장한다. 메모리(350)는 휘발성 메모리로 구현될 수 있다.The memory 350 temporarily stores data given or received between the interfaces 330 and 360. The memory 350 may be implemented as volatile memory.

플래시 메모리(370)가 NAND 플래시 메모리로 구현될 때, 플래시 인터페이스 (360)는 NAND 플래시 인터페이스로 구현될 수 있다.When the flash memory 370 is implemented as a NAND flash memory, the flash interface 360 may be implemented as a NAND flash interface.

도 2는 본 발명의 일 실시 예에 따른 리턴 클락 생성기를 포함하는 도 1에 도시된 eMMC 시스템의 일부를 나타내고, 도 3은 본 발명의 실시 예에 따른 클락 신호, 리턴 클락 신호, 및 데이터의 파형도를 나타낸다.2 illustrates a part of the eMMC system shown in FIG. 1 including a return clock generator according to an embodiment of the present invention, and FIG. 3 illustrates waveforms of a clock signal, a return clock signal, and data according to an embodiment of the present invention. Shows a figure.

도 1과 도 2를 참조하면, 호스트 입출력 블록(250A)은 드라이버들(D), 수신기들(R, 43, 및 44), 및 호스트 패드들(21~24)을 포함한다.Referring to FIGS. 1 and 2, the host input / output block 250A includes drivers D, receivers R, 43, and 44, and host pads 21 ˜ 24.

eMMC 입출력 블록(320A)은 eMMC 패드들(31~34), 수신기들(R과 51), 및 드라이버들(D, 53, 및 54)을 포함한다.The eMMC input / output block 320A includes eMMC pads 31 to 34, receivers R and 51, and drivers D, 53, and 54.

도 1의 eMMC 호스트 인터페이스(330)의 일 실시 예에 따른 eMMC 호스트 인터페이스(330A)는 데이터 전송 회로(331)와 리턴 클락 생성기(333)를 포함한다.The eMMC host interface 330A according to an embodiment of the eMMC host interface 330 of FIG. 1 includes a data transmission circuit 331 and a return clock generator 333.

데이터 리드 동작 동안, 수신기(51)로부터 출력된 클락 신호(CLK)의 상승 에지에 응답하여 제1데이터 출력 래치들(331-O)은 메모리(350)로부터 출력된 데이터 중에서 홀수 번째 데이터(ODATA)를 래치한다.During the data read operation, in response to the rising edge of the clock signal CLK output from the receiver 51, the first data output latches 331-O are odd-numbered data ODATA among the data output from the memory 350. Latch.

또한, 상기 데이터 리드 동작 동안, 수신기(51)로부터 출력된 클락 신호 (CLK)의 하승 에지에 응답하여 제2데이터 출력 래치들(331-E)은 메모리(350)로부터 출력된 데이터 중에서 짝수 번째 데이터(EDATA)를 래치한다.In addition, during the data read operation, in response to the rising edge of the clock signal CLK output from the receiver 51, the second data output latches 331 -E are even-numbered data among the data output from the memory 350. Latch (EDATA).

클락 신호(CLK)의 상승 에지에 응답하여 제1선택 회로(335)는 제1데이터 출력 래치들(331-O)에 래치된 홀수 번째 데이터(ODATA)를 eMMC 데이터 드라이버들 (53)로 출력하고, 클락 신호(CLK)의 하승 에지에 응답하여 제1선택 회로(335)는 제2데이터 출력 래치들(331-E)에 래치된 짝수 번째 데이터(EDATA)를 eMMC 데이터 드라이버들(53)로 출력한다. 제1선택 회로(335)는 멀티플렉서로 구현될 수 있다.In response to the rising edge of the clock signal CLK, the first selection circuit 335 outputs the odd-numbered data ODATA latched to the first data output latches 331-O to the eMMC data drivers 53. In response to the rising edge of the clock signal CLK, the first selection circuit 335 outputs the even-numbered data EDATA latched in the second data output latches 331 -E to the eMMC data drivers 53. do. The first selection circuit 335 may be implemented as a multiplexer.

eMMC 데이터 드라이버들(53)로부터 순차적으로 출력되는 홀수 번째 데이터 (ODATA)와 짝수 번째 데이터(EDATA)는 구성 요소들(33, 103, 23, 및 43)을 통하여 리드 래치 회로(243)로 전송된다.Odd-numbered data ODATA and even-numbered data EDATA sequentially output from the eMMC data drivers 53 are transmitted to the read latch circuit 243 through the components 33, 103, 23, and 43. .

DDR 400 모드의 데이터 리드 동작 동안에만, 리턴 클락 생성기(333)는 수신기(51)로부터 출력된 클락 신호(CLK)에 기초하여 리턴 클락 신호(RCLK)를 생성한다. 예컨대, 리턴 클락 생성기(333)는 지연 로직(delay logic)으로 구현될 수 있다. 상기 지연 로직의 지연(또는 지연량)은 조절 또는 프로그램가능하다.Only during the data read operation of the DDR 400 mode, the return clock generator 333 generates the return clock signal RCLK based on the clock signal CLK output from the receiver 51. For example, the return clock generator 333 may be implemented with delay logic. The delay (or amount of delay) of the delay logic is adjustable or programmable.

예컨대, 데이터 전송 회로(331)를 포함하는 데이터 출력 경로(DOP)의 지연(또는 레이턴시(latency))과 리턴 클락 생성기(333)를 포함하는 리턴 클락 신호 출력 경로(RCP)의 지연(또는 레이턴스)이 서로 동일하게 설계 또는 조절되면, 도 3 또는 도 28에 도시된 바와 같이, 리턴 클락 생성기(333)는 데이터(DAT[7:0])와 동기된 리턴 클락 신호(RCLK)를 구성 요소들(54, 34, 및 104)을 통하여 호스트 입출력 블록(250A)으로 전송할 수 있다.For example, the delay (or latency) of the data output path DOP including the data transmission circuit 331 and the delay (or latency) of the return clock signal output path RCP including the return clock generator 333. ) Are designed or adjusted identically to each other, as shown in FIG. 3 or FIG. 28, the return clock generator 333 generates the return clock signal RCLK synchronized with the data DAT [7: 0]. The data may be transmitted to the host input / output block 250A through 54, 34, and 104.

수신기(44)는 리턴 클락 신호(RCLK)를 선택 회로(245)를 통하여 또는 직접 리드 래치 회로(243)로 전송할 수 있다.The receiver 44 may transmit the return clock signal RCLK through the selection circuit 245 or directly to the read latch circuit 243.

DDR 400 모드의 데이터 리드 동작 동안, 리턴 클락 신호(RCLK)는 고속 데이터 리드 동작을 위한 스트로브 신호(strobe signal)로서 사용될 수 있다.During the data read operation of the DDR 400 mode, the return clock signal RCLK may be used as a strobe signal for a high speed data read operation.

도 3 또는 도 28에 도시된 바와 같이, 리턴 클락 신호(RCLK)의 에지(edge)와 병렬 데이터(DAT[7:0])의 에지는 서로 동기(synchronize)된다. 병렬 데이터 (DAT[7:0])는 200Mhz DDR로 전송될 수 있다.As shown in FIG. 3 or FIG. 28, the edge of the return clock signal RCLK and the edge of the parallel data DAT [7: 0] are synchronized with each other. Parallel data (DAT [7: 0]) can be transmitted in 200Mhz DDR.

상술한 바와 같이, eMMC 패드들(33과 34)의 관점에서, 리턴 클락 생성기 (333)는 클락 신호(CLK)를 일정시간 지연시켜 병렬 데이터(DAT[7:0])와 동기된 리턴 클락 신호(RCLK)를 생성할 수 있다. 따라서, eMMC 장치(300A)는 병렬 데이터(DAT[7:0])와 리턴 클락 신호(RCLK) 사이의 스큐(skew)를 감소시킬 수 있으므로, 데이터 유효 윈도우(data valid window)는 확보될 수 있다.As described above, in view of the eMMC pads 33 and 34, the return clock generator 333 delays the clock signal CLK for a predetermined time to synchronize the return clock signal with the parallel data DAT [7: 0]. (RCLK) can be generated. Therefore, since the eMMC device 300A can reduce the skew between the parallel data DAT [7: 0] and the return clock signal RCLK, a data valid window can be secured. .

t_sync _{_} _delay는 병렬 데이터(DAT[7:0])와 리턴 클락 신호(RCLK)을 동기시키기 위한 지연(또는 지연량)을 의미하고, 상기 지연은 리턴 클락 생성기(333)에 의해 조절될 수 있다.t _sync _{_} _delay means a delay (or delay amount) for synchronizing the parallel data DAT [7: 0] and the return clock signal RCLK, and the delay may be adjusted by the return clock generator 333. have.

도 3, 도 28, 및 도 29를 참조하면, tpp 또는 t_PERIOD는 리턴 클락 신호(RCLK)의 주기를 의미한다. 각 심볼의 정의는 도 29에 도시된 바와 같다.3, 28, and 29, tpp or t _PERIOD means a period of the return clock signal RCLK. Definition of each symbol is as shown in FIG.

이때, tRQ와 tRQH는 호스트(200A)로 출력되는 데이터(DAT[7:0])에 대한 AC 타이밍 파라미터(AC timing parameter)로써 병렬 데이터(DAT[7:0])와 리턴 클락 신호(RCLK) 사이의 스큐(skew)를 정의한다.At this time, tRQ and tRQH are AC timing parameters for the data DAT [7: 0] output to the host 200A and the parallel data DAT [7: 0] and the return clock signal RCLK. Define a skew between them.

즉, tRQ는 출력 홀드 스큐(output hold skew)를 의미하고, tRQH는 출력 홀드 시간(output hold time)을 의미한다. That is, tRQ means output hold skew, and tRQH means output hold time.

tRQ는 리턴 클락 신호(RCLK)의 에지가 발생하기까지 데이터를 유지해야 하는 제약 사항이고, tRQH는 리턴 클락 신호(RCLK)의 에지가 발생한 후 데이터를 언제까지 정상적인 데이터로 만들어줘야 하는지에 대한 제약 사항이다.tRQ is a constraint that the data should be maintained until the edge of the return clock signal RCLK occurs, and tRQH is a constraint that the data should be made normal data after the edge of the return clock signal RCLK occurs. to be.

V_IH는 입력 하이 전압(input HIGH voltage)을 의미하고, V_IL은 입력 로우 전압(input LOW voltage)을 의미한다.V _IH denotes an input high voltage and V _IL denotes an input low voltage.

도 28에 도시된 바와 같이, DDR 400 모드에서, 리턴 클락 신호(RCLK)는 데이터를 읽기 위해, 예컨대 블록 지향의 데이터 리드(block oriented data read) 또는 CRC 상태 응답 리드(CRC status response read)를 위해 사용된다. 데이터 라이트 동작 동안 또는 eMMC 장치(300)가 데이터를 호스트(200)로 출력하지 않는 동안, 리턴 클락 신호(RCLK)의 값 또는 리턴 클락 신호(RCLK)를 전송하는 리턴 클락 버스 (104)의 값은 하이-임피이던스(High-Z) 상태를 유지할 수 있다.As shown in FIG. 28, in DDR 400 mode, the return clock signal RCLK is read for data, for example for block oriented data read or CRC status response read. Used. During the data write operation or while the eMMC device 300 does not output data to the host 200, the value of the return clock signal RCLK or the return clock bus 104 that transmits the return clock signal RCLK is High-Z state can be maintained.

DDR 400 모드의 데이터 리드 동작 동안, 리턴 클락 신호(RCLK)는 데이터 유효 구간(data valid period) 동안 토글된다.During the data read operation of the DDR 400 mode, the return clock signal RCLK is toggled during the data valid period.

예컨대, eMMC 장치(300)는 리턴 클락 신호(RCLK)의 방향(direction)을 설정할 수 있다. 또한, eMMC 장치(300)는 리턴 클락 신호(RCLK)의 디폴트 레벨(default level)을 풀-다운(pull-down)으로 설정할 수 있다.For example, the eMMC device 300 may set the direction of the return clock signal RCLK. In addition, the eMMC device 300 may set a default level of the return clock signal RCLK to pull-down.

도 4는 본 발명의 다른 실시 예에 따른 리턴 클락 생성기를 포함하는 도 1에 도시된 eMMC 시스템의 일부를 나타낸다.4 illustrates a part of the eMMC system shown in FIG. 1 including a return clock generator according to another embodiment of the present invention.

도 4를 참조하면, eMMC 컨트롤러(310A)는 eMMC 입출력 블록(320A)과 eMMC 호스트 인터페이스(330B)를 포함한다.Referring to FIG. 4, the eMMC controller 310A includes an eMMC input / output block 320A and an eMMC host interface 330B.

도 1과 도 4를 참조하면, 도 1의 eMMC 호스트 인터페이스(330)의 다른 실시 예에 따른 eMMC 호스트 인터페이스(330B)는 데이터 전송 회로(331)와 리턴 클락 생성기(332)를 포함한다.1 and 4, an eMMC host interface 330B according to another embodiment of the eMMC host interface 330 of FIG. 1 includes a data transmission circuit 331 and a return clock generator 332.

도 4의 데이터 전송 회로(331)의 구조와 동작과 도 2의 데이터 전송 회로 (331)의 구조와 동작은 실질적으로 동일하다. 여기서, "실질적으로 동일"하다 함은 물리적인 동일 및/또는 공정 변화(process variation), 예컨대 PVT(공정 (process(P)), 전압(voltage(V)), 및 온도(temperature(T))를 고려한 동일을 의미한다.The structure and operation of the data transfer circuit 331 of FIG. 4 and the structure and operation of the data transfer circuit 331 of FIG. 2 are substantially the same. Here, "substantially the same" means physically identical and / or process variations, such as PVT (process (P)), voltage (V), and temperature (T)). It means the same considering.

리턴 클락 생성기(332)는 래치들(332-O와 332-E)과 제2선택 회로(336)를 포함한다.The return clock generator 332 includes latches 332-O and 332-E and a second selection circuit 336.

제1래치(332-O)는 수신기(51)로부터 출력된 클락 신호(CLK)의 상승 에지에 응답하여 하이 레벨(HIGH)의 값을 래치하고, 제2래치(332-E)는 수신기(51)로부터 출력된 클락 신호(CLK)의 하강 에지에 응답하여 로우 레벨(LOW)의 값을 래치한다.The first latch 332-O latches a value of the high level HIGH in response to the rising edge of the clock signal CLK output from the receiver 51, and the second latch 332-E receives the receiver 51. Latches the value of the low level LOW in response to the falling edge of the clock signal CLK.

예컨대, 하이 레벨(HIGH)은 VCCQ일 수 있고 로우 레벨(LOW)은 VSSQ일 수 있다.For example, the high level HIGH may be VCCQ and the low level LOW may be VSSQ.

제2선택 회로(336)는 클락 수신기(51)로부터 출력된 클락 신호(CLK)의 상승 에지에 응답하여 제1래치(332-O)에 래치된 하이 레벨(HIGH)의 값을 드라이버(54)로 출력한다. 또한, 제2선택 회로(336)는 수신기(51)로부터 출력된 클락 신호(CLK)의 하강 에지에 응답하여 제2래치(332-E)에 래치된 로우 레벨(LOW)의 값을 드라이버 (54)로 출력한다. 제2선택 회로(336)는 멀티플렉서로 구현될 수 있다.The second selection circuit 336 may output the high level HIGH value latched to the first latch 332-O in response to the rising edge of the clock signal CLK output from the clock receiver 51. Will output The second selection circuit 336 also supplies the driver 54 with the low level LOW latched to the second latch 332 -E in response to the falling edge of the clock signal CLK output from the receiver 51. ) The second selection circuit 336 may be implemented as a multiplexer.

드라이버(54)는 리턴 클락 생성기(332)로부터 출력된 리턴 클락 신호(RCLK)를 eMMC 패드(34)로 전송한다.The driver 54 transmits the return clock signal RCLK output from the return clock generator 332 to the eMMC pad 34.

즉, 데이터 출력 경로(DOP)의 구조와 리턴 클락 신호 출력 경로(RCP)의 구조는 서로 실질적으로 동일하다. 따라서, 병렬 데이터(DAT[7:0])와 리턴 클락 신호 (RCLK) 사이에서 발생하는 스큐(skew)는 제거되거나 감소될 수 있다.That is, the structure of the data output path DOP and the structure of the return clock signal output path RCP are substantially the same. Thus, skew occurring between the parallel data DAT [7: 0] and the return clock signal RCLK can be eliminated or reduced.

도 3 또는 도 28에 도시된 바와 같이, eMMC 패드들(33과 34)의 관점에서, 도 4의 eMMC 컨트롤러(310A)로부터 출력되는 병렬 데이터(DAT[7:0])의 에지와 리턴 클락 신호(RCLK)의 에지는 서로 동기된다.As shown in FIG. 3 or 28, in terms of the eMMC pads 33 and 34, the edge and return clock signal of the parallel data DAT [7: 0] output from the eMMC controller 310A of FIG. 4. The edges of RCLK are synchronized with each other.

도 5는 본 발명의 다른 실시 예에 따른 eMMC 시스템의 블록도를 나타낸다.5 is a block diagram of an eMMC system according to another embodiment of the present invention.

도 5를 참조하면, eMMC 시스템(100B)은 호스트(200B)와 장치, 예컨대 eMMC 장치(300B)를 포함한다.Referring to FIG. 5, the eMMC system 100B includes a host 200B and a device, such as an eMMC device 300B.

호스트 컨트롤러(230B)의 호스트 입출력 블록(250B)의 구조와 기능, 및 eMMC 컨트롤러(310B)의 eMMC 입출력 블록(320B)의 구조와 기능을 제외하면, 도 1의 eMMC 시스템(100A)의 구조와 기능과 도 5의 eMMC 시스템(100B)의 구조와 기능은 실질적으로 동일하다.Except for the structure and function of the host input / output block 250B of the host controller 230B, and the structure and function of the eMMC input / output block 320B of the eMMC controller 310B, the structure and function of the eMMC system 100A of FIG. The structure and function of the eMMC system 100B of FIG. 5 are substantially the same.

호스트 입출력 블록(250B)과 eMMC 입출력 블록(320B)의 사이에는 리턴 클락 버스(104) 이외에 기준 전압 라인(105)이 추가된다.A reference voltage line 105 is added in addition to the return clock bus 104 between the host input / output block 250B and the eMMC input / output block 320B.

도 6은 도 5에 도시된 eMMC 시스템의 입출력 블록들을 나타낸다.FIG. 6 illustrates input / output blocks of the eMMC system shown in FIG. 5.

도 6을 참조하면, 호스트 입출력 블록(250B)의 각 드라이버와 각 수신기는 기준 전압(VREF)에 기초하여 각 입력 신호를 증폭하는 차동 증폭기로 구현될 수 있다.Referring to FIG. 6, each driver and each receiver of the host input / output block 250B may be implemented as a differential amplifier that amplifies each input signal based on the reference voltage VREF.

또한, eMMC 입출력 블록(320B)의 각 드라이버와 각 수신기는 기준 전압 (VREF)에 기초하여 각 입력 신호를 증폭하는 차동 증폭기로 구현될 수 있다.In addition, each driver and each receiver of the eMMC input / output block 320B may be implemented as a differential amplifier that amplifies each input signal based on the reference voltage VREF.

DDR 400 모드의 데이터 리드 동작 동안, 기준 전압(VREF)은 각 입출력 블록 (250B와 320B)으로 공급되는 입출력 동작 전압들(VCCQ와 VSSQ)을 이용하여 생성된다.During the data read operation of the DDR 400 mode, the reference voltage VREF is generated using the input / output operating voltages VCCQ and VSSQ supplied to the respective input / output blocks 250B and 320B.

기준 전압(VREF)은 드라이버 또는 수신기로 입력되는 입력 신호의 로우 레벨과 하이 레벨을 구분하기 위한 기준 신호로서 사용되므로, 상기 차동 증폭기는 전원 노이즈(power noise)에 둔감하게 상기 입력 신호를 정확하게 감지하고 증폭할 수 있다.Since the reference voltage VREF is used as a reference signal for distinguishing a low level and a high level of an input signal input to a driver or a receiver, the differential amplifier accurately detects the input signal insensitive to power noise. Can be amplified.

도 5와 도 6에 도시된 바와 같이, eMMC 장치(300B)는 입출력 동작 전압들 (VCCQ와 VSSQ)을 이용하여 기준 전압(VREF)을 생성한다.As shown in FIGS. 5 and 6, the eMMC device 300B generates the reference voltage VREF using the input / output operating voltages VCCQ and VSSQ.

호스트(200B)로부터 출력된 입출력 동작 전압들(VCCQ와 VSSQ)은 구성 요소들 (26-1과 26-2, 106), 및 36-1과 36-2)을 통하여 기준 전압 생성기(321)로 공급된다.The input / output operating voltages VCCQ and VSSQ output from the host 200B are passed to the reference voltage generator 321 through the components 26-1 and 26-2 and 106 and 36-1 and 36-2. Supplied.

기준 전압 생성기(321)는 입출력 동작 전압들(VCCQ와 VSSQ)을 이용하여 기준 전압(VREF)을 생성하고 생성된 기준 전압(VREF)을 드라이버(75)로 전송한다.The reference voltage generator 321 generates the reference voltage VREF using the input / output operating voltages VCCQ and VSSQ and transmits the generated reference voltage VREF to the driver 75.

예컨대, 기준 전압(VREF)은 전압 디바이더를 이용하여 생성될 수 있다. 도 6에 도시된 바와 같이, 기준 전압 생성기(321)는 입출력 동작 전압(VCCQ)의 절반에 해당하는 기준 전압(VREF=VCCQ/2)을 생성할 수 있다. 예컨대, 기준 전압 (VREF)은 클락 신호(CLK)의 스윙 범위(VCCQ-VSSQ)의 절반에 상응하는 DC 전압일 수 있다. 또한, 기준 전압 생성기(321)에 의해 생성되는 기준 전압(VREF)의 레벨은 조절될 수 있다.For example, the reference voltage VREF may be generated using a voltage divider. As illustrated in FIG. 6, the reference voltage generator 321 may generate a reference voltage VREF = VCCQ / 2 corresponding to half of the input / output operating voltage VCCQ. For example, the reference voltage VREF may be a DC voltage corresponding to half of the swing range VCCQ-VSSQ of the clock signal CLK. In addition, the level of the reference voltage VREF generated by the reference voltage generator 321 may be adjusted.

드라이버(75)로부터 출력된 기준 전압(VREF)은 구성 요소들(35, 105, 및 25)을 통하여 수신기(65)로 전송된다.The reference voltage VREF output from the driver 75 is transmitted to the receiver 65 via the components 35, 105, and 25.

실시 예에 따라 드라이버(75)는 eMMC 호스트 인터페이스(330)로부터 출력된 인에이블 신호(EN)에 응답하여 동작하는 드라이버로 구현될 수 있다.According to an embodiment, the driver 75 may be implemented as a driver that operates in response to the enable signal EN output from the eMMC host interface 330.

차동 증폭기(71)는 기준 전압(VREF)과 클락 신호(CLK)의 차이를 증폭하고 증폭된 클락 신호(CLK)를 출력한다.The differential amplifier 71 amplifies the difference between the reference voltage VREF and the clock signal CLK and outputs the amplified clock signal CLK.

각 차동 증폭기(73-1~73-8)는 기준 전압(VREF)과 메모리(350)로부터 출력된 병렬 데이터(DAT[0]~DAT[7])의 차이를 증폭하고, 증폭된 병렬 데이터 (DAT[0]~DAT[7])를 각 eMMC 패드(33-1~33-8; 집합적으로 33)와 데이터 버스(103)를 통하여 각 호스트 패드(23-1~23-8; 집합적으로 23)로 전송한다.Each of the differential amplifiers 73-1 to 73-8 amplifies a difference between the reference voltage VREF and the parallel data DAT [0] to DAT [7] output from the memory 350, and amplifies the amplified parallel data ( DAT [0] ~ DAT [7]) are collectively assigned to each of the host pads 23-1 to 23-8 through the respective eMMC pads 33-1 to 33-8; To 23).

리턴 클락 생성기(333-1)는 차동 증폭기(71)로부터 출력된 클락 신호(CLK)를 이용하여 리턴 클락 신호(RCLK)를 생성한다. 리턴 클락 생성기(333-1)는 도 2에 도시된 리턴 클락 생성기(333) 또는 도 4에 도시된 리턴 클락 생성기(332)로 구현될 수 있다. 리턴 클락 생성기(333-1)는 eMMC 호스트 인터페이스(330)에 구현될 수 있다.The return clock generator 333-1 generates the return clock signal RCLK by using the clock signal CLK output from the differential amplifier 71. The return clock generator 333-1 may be implemented as the return clock generator 333 illustrated in FIG. 2 or the return clock generator 332 illustrated in FIG. 4. The return clock generator 333-1 may be implemented in the eMMC host interface 330.

차동 증폭기(74)는 리턴 클락 신호(RCLK)와 기준 전압(VREF)의 차이를 증폭하고 증폭의 결과에 따라 리턴 클락 신호(RCLK)를 eMMC 패드(34)로 출력한다. eMMC 패드(34)를 통하여 출력된 리턴 클락 신호(RCLK)는 리턴 클락 신호 버스(104)와 호스트 패드(24)를 통하여 차동 증폭기(64)로 공급된다.The differential amplifier 74 amplifies the difference between the return clock signal RCLK and the reference voltage VREF and outputs the return clock signal RCLK to the eMMC pad 34 according to the amplification result. The return clock signal RCLK output through the eMMC pad 34 is supplied to the differential amplifier 64 through the return clock signal bus 104 and the host pad 24.

차동 증폭기(64)는 리턴 클락 신호(RCLK)와 기준 전압(VREF)의 차이를 증폭하고 증폭된 리턴 클락 신호(RCLK)를 리드 래치 회로(243)로 출력한다.The differential amplifier 64 amplifies the difference between the return clock signal RCLK and the reference voltage VREF and outputs the amplified return clock signal RCLK to the read latch circuit 243.

호스트 입출력 블록(250B)의 각 차동 증폭기(63-1~63-8)는 기준 전압(VREF)과 각 호스트 패드(23-1~23-8)를 통하여 입력된 각 데이터(DAT[0]~DAT[7])의 차이를 증폭하고, 증폭된 각 데이터를 리드 래치 회로(243)로 출력한다.Each of the differential amplifiers 63-1 to 63-8 of the host input / output block 250B receives data DAT [0]-that are input through the reference voltage VREF and each of the host pads 23-1 to 23-8. The difference between DAT [7]) is amplified and the amplified data is output to the read latch circuit 243.

차동 증폭기(61)는 기준 전압(VREF)과 클락 신호(CLK)의 차이를 증폭하고 증폭된 클락 신호(CLK)를 구성 요소들(21, 101, 및 31)을 통하여 차동 증폭기(71)로 출력한다.The differential amplifier 61 amplifies the difference between the reference voltage VREF and the clock signal CLK and outputs the amplified clock signal CLK to the differential amplifier 71 through the components 21, 101, and 31. do.

도 7은 본 발명의 또 다른 실시 예에 따른 eMMC 시스템의 블록도를 나타내고, 도 8은 도 7에 도시된 eMMC 시스템의 입출력 블록들을 나타낸다.7 is a block diagram of an eMMC system according to another embodiment of the present invention, Figure 8 is a block diagram of the input and output blocks of the eMMC system shown in FIG.

도 7을 참조하면, eMMC 시스템(100C)은 호스트(200C)와 장치, 예컨대 eMMC 장치(300C)를 포함한다.Referring to FIG. 7, the eMMC system 100C includes a host 200C and a device, such as an eMMC device 300C.

호스트 컨트롤러(230C)의 호스트 입출력 블록(250C)의 구조와 기능, 및 eMMC 컨트롤러(310C)의 eMMC 입출력 블록(320C)의 구조와 기능을 제외하면, 도 1의 eMMC 시스템(100A)의 구조와 기능과 도 7의 eMMC 시스템(100C)의 구조와 기능은 실질적으로 동일하다.Except for the structure and function of the host input / output block 250C of the host controller 230C, and the structure and function of the eMMC input / output block 320C of the eMMC controller 310C, the structure and function of the eMMC system 100A of FIG. The structure and function of the eMMC system 100C of FIG. 7 are substantially the same.

도 5에 도시된 eMMC 시스템(100B)에서는 기준 전압(VREF)이 기준 전압 라인 (105)을 통하여 eMMC 장치(300B)로부터 호스트(200B)로 공급되나, 도 7의 eMMC 시스템(100C)에서는 기준 전압(VREF)이 기준 전압 라인(105-1)을 통하여 호스트 (200C)로부터 eMMC 장치(300C)로 공급된다.In the eMMC system 100B shown in FIG. 5, the reference voltage VREF is supplied from the eMMC device 300B to the host 200B via the reference voltage line 105. In the eMMC system 100C of FIG. 7, the reference voltage is supplied. VREF is supplied from host 200C to eMMC device 300C via reference voltage line 105-1.

호스트 입출력 블록(250C)과 eMMC 입출력 블록(320C)의 사이에는 리턴 클락 버스(104) 이외에 기준 전압 라인(105-1)이 추가된다.A reference voltage line 105-1 is added between the host input / output block 250C and the eMMC input / output block 320C in addition to the return clock bus 104.

도 8에서는 설명의 편의를 위해 기준 전압 생성기(251)가 호스트 입출력 블록(250C)의 내부에 도시되어 있으나, 기준 전압 생성기(251)는 호스트 입출력 블록(250C)의 외부에 구현될 수 있다.In FIG. 8, the reference voltage generator 251 is illustrated inside the host input / output block 250C for convenience of description, but the reference voltage generator 251 may be implemented outside the host input / output block 250C.

기준 전압 생성기(251)는 입출력 동작 전압(VCCQ와 VSSQ)에 기초하여 기준 전압(VREF)을 생성한다. 기준 전압(VREF)은 전압 디바이더를 이용하여 생성될 수 있다. 예컨대, 기준 전압 생성기(251)는 입출력 동작 전압(VCCQ)의 절반에 해당하는 기준 전압(VREF=VCCQ/2)을 생성할 수 있다.The reference voltage generator 251 generates the reference voltage VREF based on the input / output operating voltages VCCQ and VSSQ. The reference voltage VREF may be generated using a voltage divider. For example, the reference voltage generator 251 may generate a reference voltage VREF = VCCQ / 2 corresponding to half of the input / output operating voltage VCCQ.

드라이버(81)는 기준 전압(VREF)을 구성 요소들(25-1, 105-1, 및 35-1)을 통하여 수신기(91)로 전송한다.The driver 81 transmits the reference voltage VREF to the receiver 91 through the components 25-1, 105-1, and 35-1.

차동 증폭기(61)는 클락 신호(CLK)와 기준 전압(VREF)의 차이를 증폭하고 증폭된 클락 신호(CLK)를 구성 요소들(21, 101, 및 31)을 통하여 차동 증폭기(71)로 전송한다.The differential amplifier 61 amplifies the difference between the clock signal CLK and the reference voltage VREF and transmits the amplified clock signal CLK to the differential amplifier 71 through the components 21, 101, and 31. do.

차동 증폭기(71)는 수신기(91)로부터 출력된 기준 전압(VREF)과 eMMC 패드 (31)로부터 출력된 클락 신호(CLK)의 차이를 증폭하고 증폭된 클락 신호(CLK)를 출력한다.The differential amplifier 71 amplifies the difference between the reference voltage VREF output from the receiver 91 and the clock signal CLK output from the eMMC pad 31 and outputs the amplified clock signal CLK.

도 9는 본 발명의 또 다른 실시 예에 따른 eMMC 시스템의 블록도를 나타내고, 도 10은 도 9에 도시된 eMMC 시스템의 입출력 블록들을 나타낸다.FIG. 9 is a block diagram of an eMMC system according to another embodiment of the present invention, and FIG. 10 is a diagram illustrating input and output blocks of the eMMC system shown in FIG. 9.

도 9를 참조하면, eMMC 시스템(100D)은 호스트(200D)와 장치, 예컨대 eMMC 장치(300D)를 포함한다.Referring to FIG. 9, the eMMC system 100D includes a host 200D and a device, such as an eMMC device 300D.

호스트 컨트롤러(230D)의 호스트 입출력 블록(250D)의 구조와 기능, 및 eMMC 컨트롤러(310D)의 eMMC 입출력 블록(320D)의 구조와 기능을 제외하면, 도 1의 eMMC 시스템(100A)의 구조와 기능과 도 9의 eMMC 시스템(100D)의 구조와 기능은 실질적으로 동일하다.Except for the structure and function of the host input / output block 250D of the host controller 230D and the structure and function of the eMMC input / output block 320D of the eMMC controller 310D, the structure and function of the eMMC system 100A of FIG. The structure and function of the eMMC system 100D of FIG. 9 are substantially the same.

호스트 입출력 블록(250D)과 eMMC 입출력 블록(320D)의 사이에는 리턴 클락 버스(104) 이외에 상보 클락 버스(101-1)가 추가된다.A complementary clock bus 101-1 is added between the host input / output block 250D and the eMMC input / output block 320D in addition to the return clock bus 104.

도 9에 도시된 eMMC 시스템(100D)은, 클락 신호(CLK)에 의해 발생하는 노이즈(noise)의 영향을 제거 또는 감소시키기 위해, 차동 시그날링(differential signaling) 구조를 포함한다. 즉, 호스트(200D)는 서로 상보적인 클락 신호(CLK)와 상보 클락 신호(nCLK)를 클락 버스(101과 101-1)를 통하여 eMMC 장치(300D)로 전송한다.The eMMC system 100D shown in FIG. 9 includes a differential signaling structure in order to eliminate or reduce the influence of noise generated by the clock signal CLK. That is, the host 200D transmits the complementary clock signal CLK and the complementary clock signal nCLK to the eMMC device 300D through the clock buses 101 and 101-1.

도 9의 호스트 입출력 블록(250D)은 차동 클락 신호들(CLK와 nCLK)을 생성하기 위한 구조, 예컨대 차동 클락 신호 생성기를 포함한다. 도 10에 도시된 바와 같이, 호스트 입출력 블록(250D)의 차동 클락 신호 생성기(252)는 클락 신호(CLK)를 반전시키는 인버터(252-1)와, 클락 신호(CLK)와 인버터(252-1)의 출력 신호에 응답하여 차동 클락 신호들(CLK과 nCLK)을 생성하는 차동 신호 생성기(252-3)를 포함한다.The host input / output block 250D of FIG. 9 includes a structure for generating differential clock signals CLK and nCLK, for example, a differential clock signal generator. As shown in FIG. 10, the differential clock signal generator 252 of the host input / output block 250D includes an inverter 252-1 for inverting the clock signal CLK, a clock signal CLK, and an inverter 252-1. Differential signal generator 252-3 for generating differential clock signals CLK and nCLK in response to the output signal of the < RTI ID = 0.0 >

차동 클락 신호들(CLK과 nCLK)은 드라이버들(D), 호스트 패드들(21과 21-1), 클락 버스들(101과 101-1), 및 eMMC 패드들(31과 31-1)을 통하여 차동 증폭기(71-1)로 공급된다.Differential clock signals CLK and nCLK are used to drive drivers D, host pads 21 and 21-1, clock buses 101 and 101-1, and eMMC pads 31 and 31-1. It is supplied to the differential amplifier 71-1 through.

리턴 클락 생성기(333-1)는 차동 증폭기(71-1)로부터 출력된 클락 신호 (CLK)를 이용하여 리턴 클락 신호(RCLK)를 생성한다. 리턴 클락 생성기(333-1)는 도 2에 도시된 리턴 클락 생성기(333) 또는 도 4에 도시된 리턴 클락 생성기(332)로 구현될 수 있다.The return clock generator 333-1 generates the return clock signal RCLK by using the clock signal CLK output from the differential amplifier 71-1. The return clock generator 333-1 may be implemented as the return clock generator 333 illustrated in FIG. 2 or the return clock generator 332 illustrated in FIG. 4.

도 11은 본 발명의 또 다른 실시 예에 따른 eMMC 시스템의 블록도를 나타내고, 도 12는 도 11에 도시된 eMMC 시스템의 입출력 블록들을 나타낸다.FIG. 11 is a block diagram of an eMMC system according to another embodiment, and FIG. 12 is a block diagram of input / output blocks of the eMMC system shown in FIG. 11.

도 11을 참조하면, eMMC 시스템(100E)은 호스트(200E)와 장치, 예컨대 eMMC 장치(300E)를 포함한다.Referring to FIG. 11, the eMMC system 100E includes a host 200E and a device, such as an eMMC device 300E.

호스트 컨트롤러(230E)의 호스트 입출력 블록(250E)의 구조와 기능, 및 eMMC 컨트롤러(310E)의 eMMC 입출력 블록(320E)의 구조와 기능을 제외하면, 도 1의 eMMC 시스템(100A)의 구조와 기능과 도 11의 eMMC 시스템(100E)의 구조와 기능은 실질적으로 동일하다.Except for the structure and function of the host input / output block 250E of the host controller 230E, and the structure and function of the eMMC input / output block 320E of the eMMC controller 310E, the structure and function of the eMMC system 100A of FIG. The structure and function of the eMMC system 100E of FIG. 11 are substantially the same.

호스트 입출력 블록(250E)과 eMMC 입출력 블록(320E)의 사이에는 리턴 클락 버스(104) 이외에 상보 리턴 클락 버스(104-1)가 추가된다.A complementary return clock bus 104-1 is added between the host input / output block 250E and the eMMC input / output block 320E in addition to the return clock bus 104.

도 11에 도시된 eMMC 시스템(100E)은, 리턴 클락 신호(RCLK)에 의해 발생하는 노이즈의 영향을 제거 또는 감소시키기 위해, 차동 시그날링 구조를 포함한다. 즉, eMMC 장치(300E)는 리턴 클락 신호(RCLK)와 상보 리턴 클락 신호(nRCLK)를 리턴 클락 버스(104와 104-1)를 통하여 호스트(200E)로 전송한다.The eMMC system 100E shown in FIG. 11 includes a differential signaling structure to remove or reduce the effects of noise generated by the return clock signal RCLK. That is, the eMMC device 300E transmits the return clock signal RCLK and the complementary return clock signal nRCLK to the host 200E through the return clock buses 104 and 104-1.

도 11의 eMMC 입출력 블록(320E)은 차동 리턴 클락 신호들(RCLK와 nRCLK)을 생성하기 위한 구조, 예컨대 차동 리턴 클락 생성기를 포함한다. 도 12에 도시된 바와 같이, eMMC 컨트롤러(310E)의 차동 리턴 클락 생성기(322-1)는 리턴 클락 생성기(333-1), 인버터(322-2), 및 차동 증폭기(322-3)를 포함한다.The eMMC input / output block 320E of FIG. 11 includes a structure for generating differential return clock signals RCLK and nRCLK, for example, a differential return clock generator. As shown in FIG. 12, the differential return clock generator 322-1 of the eMMC controller 310E includes a return clock generator 333-1, an inverter 322-2, and a differential amplifier 322-3. do.

리턴 클락 생성기(333-1)는 수신기(51)로부터 출력된 클락 신호(CLK)에 기초하여 리턴 클락 신호(RCLK)를 생성한다.The return clock generator 333-1 generates the return clock signal RCLK based on the clock signal CLK output from the receiver 51.

인버터(322-2)는 리턴 클락 신호(RCLK)를 반전시킨다. 차동 증폭기(322-3)는 리턴 클락 신호(RCLK)와 인버터(322-2)의 출력 신호에 기초하여 차동 리턴 클락 신호들(RCLK와 nRCLK)을 생성한다. 차동 리턴 클락 신호들(RCLK와 nRCLK)은 구성 요소들(34와 34-1, 104와 104-1, 및 24와 24-1)을 통하여 차동 증폭기(64-1)로 전송된다.The inverter 322-2 inverts the return clock signal RCLK. The differential amplifier 322-3 generates the differential return clock signals RCLK and nRCLK based on the return clock signal RCLK and the output signal of the inverter 322-2. The differential return clock signals RCLK and nRCLK are transmitted to the differential amplifier 64-1 through the components 34 and 34-1, 104 and 104-1, and 24 and 24-1.

차동 증폭기(64-1)는 차동 리턴 클락 신호들(RCLK와 nRCLK)의 차이를 증폭하고 증폭된 리턴 클락 신호(RCLK)를 리드 래치 회로(243)로 전송한다.The differential amplifier 64-1 amplifies the difference between the differential return clock signals RCLK and nRCLK and transmits the amplified return clock signal RCLK to the read latch circuit 243.

도 13은 본 발명의 또 다른 실시 예에 따른 eMMC 시스템의 블록도를 나타내고, 도 14는 도 13에 도시된 eMMC 시스템의 입출력 블록들을 나타낸다.FIG. 13 is a block diagram of an eMMC system according to another embodiment of the present invention, and FIG. 14 is a block diagram of input / output blocks of the eMMC system shown in FIG. 13.

도 13을 참조하면, eMMC 시스템(100F)은 호스트(200F)와 장치, 예컨대 eMMC 장치(300F)를 포함한다.Referring to FIG. 13, an eMMC system 100F includes a host 200F and a device, such as an eMMC device 300F.

호스트 컨트롤러(230F)의 호스트 입출력 블록(250F)의 구조와 기능, 및 eMMC 컨트롤러(310F)의 eMMC 입출력 블록(320F)의 구조와 기능을 제외하면, 도 1의 eMMC 시스템(100A)의 구조와 기능과 도 13의 eMMC 시스템(100F)의 구조와 기능은 실질적으로 동일하다. 이때, eMMC 장치(300F)는 기준 전압(VREF)을 생성하는 기준 전압 생성기(321)를 포함한다.Except for the structure and function of the host input / output block 250F of the host controller 230F and the structure and function of the eMMC input / output block 320F of the eMMC controller 310F, the structure and function of the eMMC system 100A of FIG. The structure and function of the eMMC system 100F of FIG. 13 are substantially the same. In this case, the eMMC device 300F includes a reference voltage generator 321 for generating a reference voltage VREF.

호스트 입출력 블록(250F)과 eMMC 입출력 블록(320F)의 사이에는 리턴 클락 버스(104) 이외에 상보 클락 버스(101-1)와 기준 전압 라인(105)이 추가된다.A complementary clock bus 101-1 and a reference voltage line 105 are added between the host input / output block 250F and the eMMC input / output block 320F in addition to the return clock bus 104.

eMMC 입출력 블록(320F)의 선택 회로(93)는 eMMC 호스트 인터페이스(330)로부터 출력된 선택 신호(SE)에 응답하여 상보 클락 신호(nCLK)와 기준 전압(VREF) 중에서 어느 하나를 차동 증폭기(71-1)로 출력한다.The selection circuit 93 of the eMMC input / output block 320F receives one of the complementary clock signal nCLK and the reference voltage VREF in response to the selection signal SE output from the eMMC host interface 330. Output as -1).

차동 증폭기(71-1)는 클락 신호(CLK)와 선택 회로(93)로부터 출력된 신호 (nCLK 또는 VREF)의 차이를 증폭하고 증폭된 클락 신호(CLK)를 출력한다.The differential amplifier 71-1 amplifies the difference between the clock signal CLK and the signal nCLK or VREF output from the selection circuit 93 and outputs the amplified clock signal CLK.

상보 클락 신호(nCLK)가 차동 증폭기(71-1)로 입력될 때, 차동 증폭기(71-1)는 차동 클락 신호들(CLK와 nCLK)의 차이를 증폭하기 때문에 노이즈 마진(noise margin)에 강한 특성을 보인다. 이때, 차동 증폭기(71-1)의 동작 속도는 가장 빠르다.When the complementary clock signal nCLK is input to the differential amplifier 71-1, the differential amplifier 71-1 amplifies the difference between the differential clock signals CLK and nCLK so that it is strong in noise margin. Show characteristics. At this time, the operation speed of the differential amplifier 71-1 is the fastest.

그러나, 기준 전압(VREF)이 차동 증폭기(71-1)로 입력될 때, 차동 증폭기 (71-1)는 클락 신호(CLK)와 기준 전압(VREF)의 차이를 증폭한다. 이때의 차동 증폭기의 노이즈 마진은 차동 클락 신호들(CLK와 nCLK)을 이용할 때의 차동 증폭기의 노이즈 마진보다 상대적으로 작지만, 기준 전압(VREF)을 조절할 수 있는 경우 클락 신호(CLK)의 타이밍(timing) 또는 듀티 비율(duty ratio)을 조절할 수 있다.However, when the reference voltage VREF is input to the differential amplifier 71-1, the differential amplifier 71-1 amplifies the difference between the clock signal CLK and the reference voltage VREF. At this time, the noise margin of the differential amplifier is relatively smaller than that of the differential amplifier when the differential clock signals CLK and nCLK are used, but when the reference voltage VREF can be adjusted, the timing of the clock signal CLK is adjusted. ) Or the duty ratio.

리턴 클락 생성기(333-1)는 차동 증폭기(71-1)로부터 출력된 클락 신호(CLK)에 기초하여 리턴 클락 신호(RCLK)를 생성한다.The return clock generator 333-1 generates the return clock signal RCLK based on the clock signal CLK output from the differential amplifier 71-1.

도 15는 본 발명의 또 다른 실시 예에 따른 eMMC 시스템의 블록도를 나타내고, 도 16은 도 15에 도시된 eMMC 시스템의 입출력 블록들을 나타낸다.FIG. 15 is a block diagram of an eMMC system according to another embodiment of the present invention, and FIG. 16 is a block diagram of input / output blocks of the eMMC system shown in FIG. 15.

도 15를 참조하면, eMMC 시스템(100G)은 호스트(200G)와 장치, 예컨대 eMMC 장치(300G)를 포함한다.Referring to FIG. 15, an eMMC system 100G includes a host 200G and a device, such as an eMMC device 300G.

호스트 컨트롤러(230G)의 호스트 입출력 블록(250G)의 구조와 기능, 및 eMMC 컨트롤러(310G)의 eMMC 입출력 블록(320G)의 구조와 기능을 제외하면, 도 1의 eMMC 시스템(100A)의 구조와 기능과 도 15의 eMMC 시스템(100G)의 구조와 기능은 실질적으로 동일하다. 이때, 호스트(200G)는 기준 전압(VREF)을 생성하는 기준 전압 생성기(251)를 포함한다.Except for the structure and function of the host input / output block 250G of the host controller 230G, and the structure and function of the eMMC input / output block 320G of the eMMC controller 310G, the structure and function of the eMMC system 100A of FIG. The structure and function of the eMMC system 100G of FIG. 15 are substantially the same. In this case, the host 200G includes a reference voltage generator 251 for generating a reference voltage VREF.

호스트 입출력 블록(250G)과 eMMC 입출력 블록(320G)의 사이에는 리턴 클락 버스(104) 이외에 상보 클락 버스(101-1)와 기준 전압 라인(105-1)이 추가된다.A complementary clock bus 101-1 and a reference voltage line 105-1 are added between the host input / output block 250G and the eMMC input / output block 320G in addition to the return clock bus 104.

eMMC 입출력 블록(320G)의 선택 회로(93)는 eMMC 호스트 인터페이스(330)로부터 출력된 선택 신호(SE)에 응답하여 상보 클락 신호(nCLK)와 기준 전압(VREF) 중에서 어느 하나를 차동 증폭기(71-1)로 출력한다.The selection circuit 93 of the eMMC input / output block 320G transmits one of the complementary clock signal nCLK and the reference voltage VREF to the differential amplifier 71 in response to the selection signal SE output from the eMMC host interface 330. Output as -1).

차동 증폭기(71-1)는 클락 신호(CLK)와 선택 회로(93)로부터 출력된 신호(nCLK 또는 VREF)의 차이를 증폭하고 증폭된 클락 신호(CLK)를 출력한다.The differential amplifier 71-1 amplifies the difference between the clock signal CLK and the signal nCLK or VREF output from the selection circuit 93 and outputs the amplified clock signal CLK.

도 17은 본 발명의 또 다른 실시 예에 따른 eMMC 시스템의 블록도를 나타내고, 도 18은 도 17에 도시된 eMMC 시스템의 입출력 블록들을 나타낸다.FIG. 17 illustrates a block diagram of an eMMC system according to another embodiment of the present invention, and FIG. 18 illustrates input / output blocks of the eMMC system illustrated in FIG. 17.

도 17을 참조하면, eMMC 시스템(100H)은 호스트(200H)와 장치, 예컨대 eMMC 장치(300H)를 포함한다.Referring to FIG. 17, the eMMC system 100H includes a host 200H and a device, such as the eMMC device 300H.

호스트 컨트롤러(230H)의 호스트 입출력 블록(250H)의 구조와 기능, 및 eMMC 컨트롤러(310H)의 eMMC 입출력 블록(320H)의 구조와 기능을 제외하면, 도 1의 eMMC 시스템(100A)의 구조와 기능과 도 17의 eMMC 시스템(100H)의 구조와 기능은 실질적으로 동일하다. 이때, eMMC 장치(300H)는 기준 전압(VREF)을 생성하는 기준 전압 생성기(321)를 포함한다.Except for the structure and function of the host input / output block 250H of the host controller 230H, and the structure and function of the eMMC input / output block 320H of the eMMC controller 310H, the structure and function of the eMMC system 100A of FIG. The structure and function of the eMMC system 100H of FIG. 17 are substantially the same. In this case, the eMMC device 300H includes a reference voltage generator 321 for generating a reference voltage VREF.

호스트 입출력 블록(250H)과 eMMC 입출력 블록(320H)의 사이에는 리턴 클락 버스(104) 이외에 상보 리턴 클락 버스(104-1)와 기준 전압 라인(105)이 추가된다.A complementary return clock bus 104-1 and a reference voltage line 105 are added between the host input / output block 250H and the eMMC input / output block 320H in addition to the return clock bus 104.

호스트 입출력 블록(250H)의 선택 회로(83)는 처리 회로(212)로부터 출력된 선택 신호(HSE)에 응답하여 상보 리턴 클락 신호(nRCLK)와 수신기(65)로부터 출력된 기준 전압(VREF) 중에서 어느 하나를 차동 증폭기(64-1)로 출력한다.The selection circuit 83 of the host input / output block 250H includes a complementary return clock signal nRCLK and a reference voltage VREF output from the receiver 65 in response to the selection signal HSE output from the processing circuit 212. Either one is output to the differential amplifier 64-1.

차동 증폭기(64-1)는 리턴 클락 신호(RCLK)와 선택 회로(83)로부터 출력된 신호(nRCLK 또는 VREF)의 차이를 증폭하고 증폭된 리턴 클락 신호(RCLK)를 선택 회로(245) 또는 리드 래치 회로(243)로 출력한다.The differential amplifier 64-1 amplifies the difference between the return clock signal RCLK and the signal nRCLK or VREF output from the selection circuit 83 and selects the amplified return clock signal RCLK from the selection circuit 245 or the readout. Output to the latch circuit 243.

차동 리턴 클락 생성기(322-1)는 차동 증폭기(71)로부터 출력된 클락 신호 (CLK)에 기초하여 리턴 클락 신호(RCLK)와 상보 리턴 클락 신호(nRCLK)를 생성한다.The differential return clock generator 322-1 generates the return clock signal RCLK and the complementary return clock signal nRCLK based on the clock signal CLK output from the differential amplifier 71.

도 19는 본 발명의 또 다른 실시 예에 따른 eMMC 시스템의 블록도를 나타내고, 도 20은 도 19에 도시된 eMMC 시스템의 입출력 블록들을 나타낸다.FIG. 19 illustrates a block diagram of an eMMC system according to another embodiment of the present invention, and FIG. 20 illustrates input / output blocks of the eMMC system illustrated in FIG. 19.

도 19를 참조하면, eMMC 시스템(100I)은 호스트(200I)와 장치, 예컨대 eMMC 장치(300I)를 포함한다.Referring to FIG. 19, the eMMC system 100I includes a host 200I and a device, such as an eMMC device 300I.

호스트 컨트롤러(230I)의 호스트 입출력 블록(250I)의 구조와 기능, 및 eMMC 컨트롤러(310I)의 eMMC 입출력 블록(320I)의 구조와 기능을 제외하면, 도 1의 eMMC 시스템(100A)의 구조와 기능과 도 19의 eMMC 시스템(100I)의 구조와 기능은 실질적으로 동일하다. 이때, 호스트(200I)는 기준 전압(VREF)을 생성하는 기준 전압 생성기(251)를 포함한다.Except for the structure and function of the host input / output block 250I of the host controller 230I, and the structure and function of the eMMC input / output block 320I of the eMMC controller 310I, the structure and function of the eMMC system 100A of FIG. The structure and function of the eMMC system 100I of FIG. 19 are substantially the same. In this case, the host 200I includes a reference voltage generator 251 for generating a reference voltage VREF.

호스트 입출력 블록(250I)과 eMMC 입출력 블록(320I)의 사이에는 리턴 클락 버스(104) 이외에 상보 리턴 클락 버스(104-1)와 기준 전압 라인(105-1)이 추가된다.A complementary return clock bus 104-1 and a reference voltage line 105-1 are added between the host input / output block 250I and the eMMC input / output block 320I in addition to the return clock bus 104.

호스트 입출력 블록(250I)의 선택 회로(83)는 처리 회로(212)로부터 출력된 선택 신호(HSE)에 응답하여 상보 리턴 클락 신호(nRCLK)와 드라이버(81)로부터 출력된 기준 전압(VREF) 중에서 어느 하나를 차동 증폭기(64-1)로 출력한다.The selection circuit 83 of the host input / output block 250I is configured from among the complementary return clock signal nRCLK and the reference voltage VREF output from the driver 81 in response to the selection signal HSE output from the processing circuit 212. Either one is output to the differential amplifier 64-1.

도 21은 본 발명의 또 다른 실시 예에 따른 eMMC 시스템의 블록도를 나타내고, 도 22는 도 21에 도시된 eMMC 시스템의 입출력 블록들을 나타낸다.FIG. 21 is a block diagram of an eMMC system according to another embodiment of the present invention, and FIG. 22 is a block diagram of input / output blocks of the eMMC system shown in FIG. 21.

도 21을 참조하면, eMMC 시스템(100J)은 호스트(200J)와 장치, 예컨대 eMMC 장치(300J)를 포함한다.Referring to FIG. 21, an eMMC system 100J includes a host 200J and a device, such as an eMMC device 300J.

호스트 컨트롤러(230J)의 호스트 입출력 블록(250J)의 구조와 기능, 및 eMMC 컨트롤러(310J)의 eMMC 입출력 블록(320J)의 구조와 기능을 제외하면, 도 1의 eMMC 시스템(100A)의 구조와 기능과 도 21의 eMMC 시스템(100J)의 구조와 기능은 실질적으로 동일하다.Except for the structure and function of the host input / output block 250J of the host controller 230J, and the structure and function of the eMMC input / output block 320J of the eMMC controller 310J, the structure and function of the eMMC system 100A of FIG. And the structure and function of the eMMC system 100J of FIG. 21 are substantially the same.

호스트 입출력 블록(250J)과 eMMC 입출력 블록(320J)의 사이에는 리턴 클락 버스(104) 이외에 상보 클락 버스(101-1)와 상보 리턴 클락 버스(104-1)가 추가된다.A complementary clock bus 101-1 and a complementary return clock bus 104-1 are added between the host input / output block 250J and the eMMC input / output block 320J in addition to the return clock bus 104.

도 23은 본 발명의 실시 예들에 따른 eMMC 인터페이스의 신호들을 나타낸다.23 illustrates signals of an eMMC interface according to embodiments of the present invention.

도 23은 도 1부터 도 22를 참조하여 설명된 각 신호의 이름, 종류, 및 설명을 나타낸다. 이때, nCLK와 CLK_n은 동일한 신호이고, nRCLK와 RCLK_n은 동일한 신호이고, Reset와 RST_n은 동일한 신호이다.FIG. 23 shows names, types, and descriptions of the signals described with reference to FIGS. 1 to 22. At this time, nCLK and CLK_n are the same signal, nRCLK and RCLK_n are the same signal, and Reset and RST_n are the same signal.

도 24는 본 발명의 실시 예에 따른 장치 타입 필드의 정의를 나타낸다.24 shows a definition of a device type field according to an embodiment of the present invention.

도 24를 참조하면, EXT_CSD 레지스터의 DEVICE_TYPE[196] 필드는 eMMC 장치 (300A)의 타입(type)을 정의한다. JESD84-B451에서는 DEVICE_TYPE[196] 필드의 각 비트(Bit 0~Bit 5)만이 정의되었으나, 본 발명의 실시 예에 따른 DEVICE_TYPE[196] 필드에는 eMMC 장치(300A)가 DDR 400 모드를 지원하는지를 나타내는 정보가 저장된다.Referring to FIG. 24, the DEVICE_TYPE [196] field of the EXT_CSD register defines a type of the eMMC device 300A. In JESD84-B451, only each bit (Bit 0 to Bit 5) of the DEVICE_TYPE [196] field is defined.In the DEVICE_TYPE [196] field according to an embodiment of the present invention, information indicating whether the eMMC device 300A supports the DDR 400 mode. Is stored.

예컨대, 비트 6(Bit 6)에는 1.8V(VCCQ=1.8V)에서 200MHz DDR 모드를 지원하는지에 대한 정보가 저장되고, 비트 7(Bit 7)에는 1.2V(VCCQ=1.2V)에서 200 MHz DDR 모드를 지원하는지에 대한 정보가 저장된다.For example, bit 6 stores information on whether 200MHz DDR mode is supported at 1.8V (VCCQ = 1.8V), and bit 7 (bit 7) stores 200MHz DDR at 1.2V (VCCQ = 1.2V). Information about whether the mode is supported is stored.

EXT_CSD 레지스터의 DEVICE_TYPE[196] 필드는 호스트(200A~200J; 집합적으로 200)로부터 전송된 SEND_EXT_CSD 명령(CMD8)에 따라 eMMC 장치(300A~300J; 집합적으로 300)로부터 호스트(200)로 전송된다. 따라서, 호스트(200)는 EXT_CSD 레지스터의 DEVICE_TYPE[196] 필드에 저장된 각 비트(Bit 6 또는 Bit 7)에 기초하여 eMMC 장치(300A)가 DDR 400 모드를 지원하는지를 판단할 수 있다.The DEVICE_TYPE [196] field of the EXT_CSD register is transmitted from the eMMC device 300A to 300J (collectively 300) to the host 200 according to the SEND_EXT_CSD command (CMD8) transmitted from the host 200A to 200J (collectively 200). . Accordingly, the host 200 may determine whether the eMMC device 300A supports the DDR 400 mode based on each bit Bit 6 or Bit 7 stored in the DEVICE_TYPE [196] field of the EXT_CSD register.

도 25는 본 발명의 실시 예에 따른 HS_TIMING과 HS_TIMING 값들을 나타낸다.25 illustrates HS_TIMING and HS_TIMING values according to an embodiment of the present invention.

도 25에 도시된 바와 같이, EXT_CSD 레지스터의 HS_TIMING[185] 필드는 타이밍 인터페이스(Timing Interface)와 드라이버 스트렝스(Driver Strength)를 선택하기 위해 호스트(200)에 의해 사용된다. 본 발명의 실시 예에 따라 HS_TIMING[185] 필드에는 "0x3"가 추가된다.As shown in FIG. 25, the HS_TIMING [185] field of the EXT_CSD register is used by the host 200 to select a timing interface and a driver strength. According to an embodiment of the present invention, "0x3" is added to the HS_TIMING [185] field.

만일, 호스트(200)가 HS_TIMING[185] 필드를 "1"로 설정하면, eMMC 장치 (300)는 eMMC 장치(300)의 타이밍을 고속 인터페이스 타이밍(high speed interface timing)으로 변경한다. 만일, 호스트(200)가 HS_TIMING[185] 필드를 "2"로 설정하면, eMMC 장치(300)는 eMMC 장치(300)의 타이밍을 HS 200 인터페이스 타이밍으로 변경한다.If the host 200 sets the HS_TIMING [185] field to "1", the eMMC device 300 changes the timing of the eMMC device 300 to high speed interface timing. If the host 200 sets the HS_TIMING [185] field to "2", the eMMC device 300 changes the timing of the eMMC device 300 to the HS 200 interface timing.

만일, 호스트(200)가 HS_TIMING[185] 필드를 "3"으로 설정하면, eMMC 장치 (300)는 eMMC 장치(300)의 타이밍을 DDR 400 인터페이스 타이밍으로 변경한다. DDR 400 모드를 수행하기 위한, DDR 400 인터페이스 타이밍에 대한 실시 예들은 도 26부터 도 29에 도시된 바와 같다.If the host 200 sets the HS_TIMING [185] field to "3", the eMMC device 300 changes the timing of the eMMC device 300 to DDR 400 interface timing. Embodiments of the DDR 400 interface timing to perform the DDR 400 mode are as shown in FIGS. 26 to 29.

즉, 호스트(200)는 SWITCH 명령(CMD6)을 이슈잉(issuing)하여 EXT_CSD 레지스터의 HS_TIMING[185] 필드에 DDR 400 비트와 드라이버 스트렝스 값을 설정한다.That is, the host 200 issues the SWITCH command CMD6 to set the DDR 400 bit and the driver strength value in the HS_TIMING [185] field of the EXT_CSD register.

도 26은 본 발명의 실시 예에 따른 DDR 400 장치 입력 타이밍 도를 나타내고, 도 27은 도 26에 도시된 DDR 400 장치 입력 타이밍 도에 도시된 파라미터들을 포함하는 테이블을 나타낸다.FIG. 26 illustrates a DDR 400 device input timing diagram according to an embodiment of the present invention, and FIG. 27 illustrates a table including parameters illustrated in the DDR 400 device input timing diagram illustrated in FIG. 26.

도 28은 본 발명의 실시 예에 따른 DDR 400 장치 출력 타이밍 도를 나타내고, 도 29는 도 28에 도시된 DDR 400 장치 출력 타이밍 도에 도시된 파라미터들을 포함하는 테이블을 나타낸다.FIG. 28 illustrates a DDR 400 device output timing diagram according to an embodiment of the present invention, and FIG. 29 illustrates a table including parameters illustrated in the DDR 400 device output timing diagram illustrated in FIG. 28.

도 30은 본 발명의 실시 예에 따른 데이터 처리 시스템의 블록도를 나타낸다.30 is a block diagram of a data processing system according to an exemplary embodiment.

도 30을 참조하면, 데이터 처리 시스템(100K)은 호스트(200), 장치 컨트롤러 (310A~310J; 집합적으로 310), 및 플래시 메모리(370)를 포함한다. 도 30에 도시된 데이터 처리 시스템(100K)은 서로 분리된 장치 컨트롤러(310)와 플래시 메모리 (370)를 포함한다.Referring to FIG. 30, the data processing system 100K includes a host 200, device controllers 310A to 310J (collectively 310), and a flash memory 370. The data processing system 100K shown in FIG. 30 includes a device controller 310 and a flash memory 370 separated from each other.

도 31은 본 발명의 실시 예에 따른 리턴 클락 신호를 생성하는 방법을 설명하기 위한 플로우차트이다.31 is a flowchart illustrating a method of generating a return clock signal according to an embodiment of the present invention.

도 1부터 도 31을 참조하면, DDR 400 모드의 데이터 리드 동작 동안, 시스템 (100A~100K; 집합적으로 100)의 장치 컨트롤러(310)는 호스트(200)로부터 출력된 클락 신호(CLK)를 수신한다(S110).1 to 31, during the data read operation of the DDR 400 mode, the device controller 310 of the systems 100A to 100K (collectively 100) receives the clock signal CLK output from the host 200. (S110).

장치 컨트롤러(310)는 수신된 클락 신호(CLK)를 기초하여 리턴 클락 신호 (RCLK)를 생성한다(S120). 장치 컨트롤러(310)는 병렬 데이터(DAT[7:0])와 동기된 리턴 클락 신호(RCLK)를 리턴 클락 버스(104)를 통하여 호스트(200)로 전송한다 (S130).The device controller 310 generates a return clock signal RCLK based on the received clock signal CLK (S120). The device controller 310 transmits a return clock signal RCLK synchronized with the parallel data DAT [7: 0] to the host 200 through the return clock bus 104 (S130).

호스트(200)는 리턴 클락 신호(RCLK)를 이용하여 장치 컨트롤러(310)로부터 전송된 데이터를 래치한다.The host 200 latches data transmitted from the device controller 310 using the return clock signal RCLK.

도 1부터 도 31을 참조하여 설명한 바와 같이, DDR 400 모드의 데이터 라이트 동작 동안 또는 DDR 400 모드 이외의 모드에서, 각 신호(RCLK, nRCLK, nCLK, 및 VREF)는 특정한 레벨, 예컨대 입출력 동작 전압(VCCQ) 또는 접지 전압(VSSQ)을 유지할 수 있다. 이때, 각 신호(RCLK, nRCLK, nCLK, 및 VREF)를 생성하는 각 기능 블록은 처리 회로(212) 또는 eMMC 호스트 인터페이스(330)의 제어에 따라 디스에이블될 수 있다.As described with reference to FIGS. 1 through 31, during a data write operation in the DDR 400 mode or in a mode other than the DDR 400 mode, each signal RCLK, nRCLK, nCLK, and VREF has a specific level, for example, an input / output operating voltage ( VCCQ) or ground voltage VSSQ. In this case, each functional block generating the signals RCLK, nRCLK, nCLK, and VREF may be disabled under the control of the processing circuit 212 or the eMMC host interface 330.

실시 예에 따라, 본 발명이 실시 예에 따라 추가된 신호들(RCLK, nRCLK, nCLK, 및 VREF) 중에서 적어도 하나는 도 6에 도시된 각 장치 타입에 따라 데이터 처리 동작 동안 사용될 수도 있다.According to an embodiment, at least one of the signals RCLK, nRCLK, nCLK, and VREF added according to the present embodiment may be used during a data processing operation according to each device type shown in FIG. 6.

본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is evident that many alternatives, modifications and variations will be apparent to those skilled in the art. Accordingly, the true scope of the present invention should be determined by the technical idea of the appended claims.

100A~100J; eMMC 시스템
200A~200J; 호스트
300A~300J; eMMC 장치
210; 클락 생성기
220; 상태 제어 유닛
230A~230J; 호스트 컨트롤러
240; 데이터 입출력 회로
241; 라이트 래치 회로
243; 리드 래치 회로
250A~250J; 호스트 입출력 블록
251; 기준 전압 생성기
310A~310J; 장치 컨트롤러 또는 eMMC 컨트롤러
320A~320J; eMMC 입출력 블록
321; 기준 전압 생성기
330; eMMC 호스트 인터페이스
331; 데이터 전송 회로
332, 333, 333-1; 리턴 클락 생성기
340; CPU
350; 메모리
360; 플래시 인터페이스100A-100J; eMMC system
200 A-200 J; Host
300A-300J; eMMC device
210; Clock generator
220; State control unit
230A-230J; Host controller
240; Data input / output circuit
241; Light latch circuit
243; Reed latch circuit
250A-250J; Host I / O block
251; Reference voltage generator
310A-310J; Device controller or eMMC controller
320A-320J; eMMC I / O Block
321; Reference voltage generator
330; eMMC host interface
331; Data transfer circuit
332, 333, 333-1; Return clock generator
340; CPU
350; Memory
360; Flash interface

Claims

A clock channel for receiving a clock signal output from the host;
A command channel for receiving a command output from the host;
Data channels for transmitting data to the host; And
An embedded multimedia card (eMMC) comprising a return clock channel for transmitting a return clock signal synchronized with the data to the host.

The method of claim 1, wherein the eMMC,
And a return clock generator for generating the return clock signal based on the clock signal.

The method of claim 1, wherein the eMMC,
And a return clock generator generating the return clock signal by delaying the clock signal for a predetermined time.

The method of claim 1, wherein the eMMC,
A data transmission circuit for transmitting the data output from the flash memory to the data channels in response to the clock signal; And
A return clock generator for generating the return clock signal in response to the clock signal;
The latency of the output path including the data transfer circuit and the latency of the output path including the return clock generator are the same.

The method of claim 1, wherein the eMMC,
A reference voltage generator configured to generate a reference voltage using the input / output operating voltages output from the host; And
And a reference voltage channel for transmitting the reference voltage to the host.

The method of claim 5, wherein the eMMC,
A first differential amplifier receiving the clock signal output from the reference voltage and the clock channel;
A return clock generator configured to generate the return clock signal based on an output signal of the first differential amplifier; And
And a second differential amplifier for amplifying a difference between the return clock signal and the reference voltage and generating the amplified return clock signal.

The method of claim 1, wherein the eMMC,
And a reference voltage channel for receiving a reference voltage output from the host.

8. The method of claim 7,
A first differential amplifier receiving the clock signal output from the reference voltage and the clock channel;
A return clock generator configured to generate the return clock signal based on an output signal of the first differential amplifier; And
And a second differential amplifier for amplifying a difference between the return clock signal and the reference voltage and generating the amplified return clock signal.

The method of claim 1, wherein the eMMC,
And a complementary clock channel for receiving a complementary clock signal output from the host.

The method of claim 9, wherein the eMMC,
A differential amplifier receiving the clock signal and the complementary clock signal; And
And a return clock generator for generating the return clock signal based on the output signal of the differential amplifier.

The method of claim 1, wherein the eMMC,
And a complementary return clock channel for transmitting a complementary return clock signal to the host.

The method of claim 11, wherein the eMMC,
And a differential return clock generator that generates the return clock signal and the complementary return clock signals based on the clock signal.

The method of claim 1, wherein the eMMC,
A complementary clock channel for receiving a complementary clock signal output from the host; And
And a reference voltage channel configured to transmit a reference voltage generated based on input / output operating voltages output from the host to the host.

14. The method of claim 13,
The reference voltage is a DC voltage corresponding to one half of the input / output operating voltages.

The method of claim 13, wherein the eMMC,
A reference voltage generator configured to generate the reference voltage using the input / output operating voltages;
A selection circuit outputting any one of the complementary clock signal and the reference voltage in response to a selection signal;
A first differential amplifier receiving the clock signal and an output signal of the selection circuit;
A return clock generator configured to generate the return clock signal based on an output signal of the first differential amplifier; And
And a second differential amplifier for amplifying a difference between the reference voltage and the return clock signal and outputting the amplified return clock signal.

The method of claim 1, wherein the eMMC,
A complementary clock channel for receiving a complementary clock signal output from the host; And
And a reference voltage channel for receiving a reference voltage output from the host.

17. The method of claim 16,
The reference voltage is a DC voltage corresponding to half of the swing range of the clock signal.

The method of claim 16, wherein the eMMC,
A selection circuit outputting any one of the complementary clock signal and the reference voltage in response to a selection signal;
A first differential amplifier receiving the clock signal and an output signal of the selection circuit;
A return clock generator configured to generate the return clock signal based on an output signal of the first differential amplifier; And
And a second differential amplifier for amplifying a difference between the reference voltage and the return clock signal and outputting the amplified return clock signal.

The method of claim 1, wherein the eMMC,
A reference voltage channel transmitting a reference voltage generated based on input / output operating voltages output from the host to the host; And
And a complementary return clock channel for transmitting a complementary return clock signal to the host.

The method of claim 19, wherein the eMMC,
A differential amplifier receiving the reference voltage and the clock signal; And
And a differential return clock generator for generating the return clock signal and complementary return clock signals based on the output signal of the differential amplifier.

The method of claim 1, wherein the eMMC,
A reference voltage channel receiving a reference voltage output from the host; And
And a complementary return clock channel for transmitting a complementary return clock signal to the host.

The method of claim 21, wherein the eMMC,
A differential amplifier receiving the clock signal and the reference voltage; And
And a differential return clock generator for generating a complementary return clock signal and the return clock signal based on the output signal of the differential amplifier.

The method of claim 1, wherein the eMMC,
A complementary clock channel for receiving a complementary clock signal output from the host; And
And a complementary return clock channel for transmitting a complementary return clock signal to the host.

The method of claim 23, wherein the eMMC,
A differential amplifier receiving the clock signal and the complementary clock signal; And
And a differential return clock signal generator for generating the return clock signal and the complementary return clock signal based on the output signal of the differential amplifier.

In the host controlling the embedded multimedia card (eMMC),
A clock channel for transmitting a clock signal to the eMMC;
A command channel for sending a command to the eMMC;
Data channels for receiving data from the eMMC; And
And a return clock channel for receiving a return clock signal from the eMMC in synchronization with the data.

The method of claim 25, wherein the host,
And a latch circuit for latching the data input through the data channels in response to the return clock signal.

The method of claim 25, wherein the host,
A selection circuit for outputting any one of the clock signal and the return clock signal in response to a selection signal; And
And a latch circuit for latching the data input through the data channels in response to an output signal of the selection circuit.

The method of claim 25, wherein the host,
And a reference voltage channel for receiving a reference voltage from the eMMC.

The method of claim 28, wherein the host,
First differential amplifiers for amplifying the data input through the data channels using the reference voltage;
A second differential amplifier for amplifying the return clock signal using the reference voltage; And
And a latch circuit for latching data output from each of the first differential amplifiers in response to an output signal of the second differential amplifier.

The method of claim 28, wherein the host,
First differential amplifiers for amplifying the data input through the data channels using the reference voltage;
A second differential amplifier for amplifying the return clock signal using the reference voltage;
A selection circuit outputting any one of the clock signal and an output signal of the second differential amplifier in response to a selection signal; And
And a latch circuit for latching data output from each of the first differential amplifiers in response to an output signal of the selection circuit.

The method of claim 25, wherein the host,
And a reference voltage channel for transmitting a reference voltage to the eMMC.

32. The system of claim 31,
A reference voltage generator configured to generate the reference voltage based on input / output operating voltages;
First differential amplifiers that amplify the data using the reference voltage;
A second differential amplifier for amplifying the return clock signal using the reference voltage; And
And a latch circuit for latching data output from each of the first differential amplifiers in response to an output signal of the second differential amplifier.

32. The system of claim 31,
A reference voltage generator configured to generate the reference voltage based on input / output operating voltages;
First differential amplifiers that amplify the data using the reference voltage;
A second differential amplifier for amplifying the return clock signal using the reference voltage;
A selection circuit outputting any one of the clock signal and an output signal of the second differential amplifier in response to a selection signal; And
And a latch circuit for latching data output from each of the first differential amplifiers in response to an output signal of the selection circuit.

The method of claim 25, wherein the host,
A differential clock generator for generating a complementary clock signal with the clock signal; And
And a complementary clock channel for transmitting the complementary clock signal to the eMMC.

The method of claim 25, wherein the host,
And a complementary return clock channel for receiving a complementary return clock signal from the eMMC.

The method of claim 35, wherein the host,
A differential amplifier amplifying a difference between the return clock signal and the complementary return clock signal; And
And a latch circuit for latching the data input through the data channels in response to an output signal of the differential amplifier.

The method of claim 25, wherein the host,
A differential clock generator for generating a complementary clock signal with the clock signal;
A complementary clock channel for transmitting the complementary clock signal to the eMMC; And
And a reference voltage channel for receiving a reference voltage from the eMMC.

The method of claim 37, wherein the host,
First differential amplifiers that amplify the data using the reference voltage;
A second differential amplifier for amplifying the return clock signal using the reference voltage; And
And a latch circuit for latching data output from each of the first differential amplifiers in response to an output signal of the second differential amplifier.

The method of claim 25, wherein the host,
A differential clock generator for generating a complementary clock signal with the clock signal;
A complementary clock channel for transmitting the complementary clock signal to the eMMC;
A reference voltage generator for generating a reference voltage based on input / output operating voltages; And
And a reference voltage channel for transmitting the reference voltage to the eMMC.

40. The method of claim 39, wherein the host is
First differential amplifiers that amplify the data using the reference voltage;
A second differential amplifier for amplifying the return clock signal using the reference voltage; And
And a latch circuit for latching data output from each of the first differential amplifiers in response to an output signal of the second differential amplifier.

The method of claim 25, wherein the host,
A complementary return clock channel for receiving a complementary return clock signal from the eMMC; And
And a reference voltage channel for receiving a reference voltage from the eMMC.

The method of claim 41, wherein the host,
A selection circuit outputting any one of the complementary return clock signal and the reference voltage in response to a selection signal;
First differential amplifiers that amplify the data using the reference voltage;
A second differential amplifier for amplifying a difference between the return clock signal and an output signal of the selection circuit; And
And a latch circuit for latching data output from each of the first differential amplifiers in response to an output signal of the second differential amplifier.

The method of claim 25, wherein the host,
A reference voltage generator for generating a reference voltage based on input / output operating voltages;
A reference voltage channel for transmitting the reference voltage to the eMMC; And
And a complementary return clock channel for receiving a complementary return clock signal from the eMMC.

44. The method of claim 43, wherein the host is
A selection circuit outputting any one of the complementary return clock signal and the reference voltage in response to a selection signal;
First differential amplifiers that amplify the data using the reference voltage;
A second differential amplifier for amplifying a difference between the return clock signal and an output signal of the selection circuit; And
And a latch circuit for latching data output from each of the first differential amplifiers in response to an output signal of the second differential amplifier.

The method of claim 25, wherein the host,
A differential clock generator for generating a complementary clock signal with the clock signal;
A complementary clock channel for transmitting the complementary clock signal to the eMMC; And
And a complementary clock channel for receiving a complementary clock signal from the eMMC.

46. The method of claim 45, wherein the host is
A differential amplifier amplifying a difference between the return clock signal and the complementary return clock signal; And
And a latch circuit for latching the data input through the data channels in response to an output signal of the differential amplifier.

In the operating method of the eMMC system including an embedded multimedia card (eMMC) and a host,
The eMMC receiving a clock signal input from the host through a clock channel;
The eMMC receiving a read command input through a command channel;
Generating a return clock signal using the clock signal;
Transmitting data output from a flash memory to the host through data channels according to the read command; And
Transmitting a return clock signal synchronized with the data to the host through a return clock channel.

49. The method of claim 47,
And the host latching the data using the return clock signal.

49. The method of claim 47,
Outputting, by the host, one of the clock signal and the return clock signal using a selection circuit; And
And the host latching the data using the output signal of the selection circuit.