KR20140033078A - Bipolar punch-through semiconductor device and method for manufacturing such a semiconductor device - Google Patents

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Abstract

바이폴라 펀치 쓰루 반도체 디바이스의 제조 방법이 제공되며, 다음의 단계들이 수행된다: (a) 제 1 및 제 2 측 (11, 2) 을 갖는 고도핑의 제 1 웨이퍼 (10) 를 제공하는 단계로서, 제 1 웨이퍼가 제 1 전도 타입의 제 1 파티클들로 적어도 제 1 측 (11) 에 도핑되는, 제 1 웨이퍼 (10) 를 제공하는 단계, (b) 제 3 측 및 제 4 측을 갖는, 제 1 전도 타입의 저도핑의 제 2 웨이퍼 (20) 를 제공하는 단계, (c) 제 1 측 (11) 의 제 1 웨이퍼 (10) 및 제 4 측 (22) 의 제 2 웨이퍼 (20) 를 함께 본딩하여 웨이퍼 라미네이트 두께를 갖는 웨이퍼 라미네이트를 형성하는 단계; (d) 그 후 확산 공정을 수행하는 단계로서, 확산 공정에 의해 확산된 상호 공간 (inter-space) 층 (31) 이 형성되고, 상호 공간층은 제 1 웨이퍼 (10) 의 제 1 측의 부분 및 제 2 웨이퍼 (20) 의 제 4 측의 부분을 포함하고, 변경되지 않는 도핑 농도를 갖는 제 2 웨이퍼의 그 부분이 최종 디바이스에서 드리프트층 (2) 을 형성하는, 확산 공정을 수행하는 단계, (e) 그 후 제 3 측 (21) 상에 제 2 전도 타입의 적어도 하나의 층을 형성하는 단계, 및 (f) 그 후 버퍼층 (3) 이 형성되도록 상호 공간층 (31) 내에 및 제 2 웨이퍼 (20) 내에 제 2 측 (12) 으로부터 웨이퍼 라미네이트 두께를 감소시키는 단계로서, 버퍼층은 드리프트층 (2) 보다 높은 도핑 농도를 갖는 제 4 측 (22) 의 웨이퍼 라미네이트의 나머지 부분을 포함하는, 웨이퍼 라미네이트 두께를 감소시키는 단계.A method of manufacturing a bipolar punch through semiconductor device is provided, wherein the following steps are performed: (a) providing a first wafer 10 of high ping having first and second sides 11, 2, wherein: Providing a first wafer 10, wherein the first wafer is doped to at least the first side 11 with first particles of a first conductivity type, (b) having a third side and a fourth side, Providing a low doping second wafer 20 of the first conductivity type, (c) bringing the first wafer 10 of the first side 11 and the second wafer 20 of the fourth side 22 together Bonding to form a wafer laminate having a wafer laminate thickness; (d) thereafter performing a diffusion process, in which an inter-space layer 31 diffused by the diffusion process is formed, wherein the inter-space layer is part of the first side of the first wafer 10. And performing a diffusion process comprising a portion of the second side of the second wafer 20, wherein that portion of the second wafer having an unchanged doping concentration forms a drift layer 2 in the final device, (e) then forming at least one layer of a second conductivity type on the third side 21, and (f) thereafter in the interspace layer 31 and the second such that a buffer layer 3 is formed. Reducing the wafer laminate thickness from the second side 12 in the wafer 20, wherein the buffer layer comprises the remaining portion of the wafer laminate of the fourth side 22 having a higher doping concentration than the drift layer 2, Reducing the wafer laminate thickness.

Description

바이폴라 펀치 쓰루 반도체 디바이스 및 그러한 반도체 디바이스의 제조 방법{BIPOLAR PUNCH-THROUGH SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SUCH A SEMICONDUCTOR DEVICE}Bipolar punch-through semiconductor device and manufacturing method of such a semiconductor device {BIPOLAR PUNCH-THROUGH SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SUCH A SEMICONDUCTOR DEVICE}

본 발명은 파워 일렉트로닉스 분야에 관한 것이고, 보다 상세하게는 청구항 1에 기재된 바이폴라 펀치 쓰루 반도체 디바이스의 제조 방법 및 청구항 10에 기재된 바이폴라 펀치 쓰루 반도체 디바이스에 관한 것이다.TECHNICAL FIELD This invention relates to the field of power electronics. More specifically, it is related with the manufacturing method of the bipolar punch through semiconductor device of Claim 1, and the bipolar punch through semiconductor device of Claim 10.

EP 1 017 093 A1 에는 제 1 메인 측 (13, 에미터 측) 및 제 2 메인 측 (14, 컬렉터 측) 을 갖는 IGBT의 제조 방법이 기재되어 있다. (n-) 도핑된 웨이퍼의 컬렉터 측 (14) 상에 확산에 의해 n 도핑층이 형성된다. 그 후, 에미터 측 (13) 상에 p 베이스층 (4), n 소스 영역들 (5) 및 게이트 전극 (6) 이 형성된다. 이러한 스테이지에서, 웨이퍼는 제조 프로세스 동안 파단의 위험을 효과적으로 감소시키기 위해 적어도 약 400㎛의 두께를 가져야 한다. 그 후, 에미터 전극 (82) 이 적용된다. 이제, n 도핑층의 테일 부분이 버퍼층 (3) 으로서 남도록 웨이퍼의 두께가 컬렉터 측 (14) 상에서 감소된다. 마지막으로, p 컬렉터층 (75) 및 컬렉터 전극 (92) 이 적용된다. EP 1 017 093 A1 describes a method for producing an IGBT having a first main side 13 (emitter side) and a second main side 14 (collector side). An n doped layer is formed by diffusion on the collector side 14 of the (n−) doped wafer. Then, p base layer 4, n source regions 5 and gate electrode 6 are formed on emitter side 13. At this stage, the wafer should have a thickness of at least about 400 μm to effectively reduce the risk of fracture during the manufacturing process. Thereafter, the emitter electrode 82 is applied. Now, the thickness of the wafer is reduced on the collector side 14 so that the tail portion of the n doped layer remains as the buffer layer 3. Finally, the p collector layer 75 and the collector electrode 92 are applied.

이러한 방법에 의해, 저도핑 버퍼층 (3) 을 갖는 IGBT가 제작된다. 이에 따라, 그러한 디바이스들은 소프트 펀치 쓰루 디바이스들로 불린다. 하지만, 수 일까지의 긴 확산 시간은 도펀트들이 웨이퍼로 충분히 깊게 확산하도록 하여야 한다. 긴 시간에도 불구하고, 확산은, 적어도 400㎛ 두께의 웨이퍼들 상에서의 작업 요건들 때문에 박형의 드리프트층들이 요구되는 저전압 디바이스들이 이러한 방법에 의해 제조될 수 없도록 약 150㎛ 깊이로 제한된다.By this method, an IGBT having a low doping buffer layer 3 is produced. Accordingly, such devices are called soft punch through devices. However, long diffusion times of up to several days should allow the dopants to diffuse deeply into the wafer. Despite the long time, diffusion is limited to a depth of about 150 μm so that low voltage devices requiring thin drift layers cannot be manufactured by this method because of working requirements on at least 400 μm thick wafers.

이러한 종래 기술의 방법은, 대략 2000V 까지의 블록킹 전압들을 갖는 디바이스들에 사용되는데, 이는 그러한 디바이스들이 상대적으로 박형이기 때문이다. 이것은 그러한 디바이스들이 박형의 웨이퍼 상에 직접 제조되었을 경우 어렵게 되는데, 이는 저전압 IGBT에서 웨이퍼가 박형인 경우, 에미터 MOS 셀들 및 종단을 포함하는 전면 층들과 애노드 및 버퍼 영역들을 포함하는 후면 층들을 형성하기 위해 박형의 웨이퍼들 상에서 직접 작업하는 것이 오히려 복잡한 프로세스들을 필요로 하기 때문이다. 하지만, 상술한 방법의 구현에도 불구하고, 그러한 디바이스들은 개선된 정적 및 동적 성능을 위해 다수의 제한적인 프로세스 옵션들을 갖는 최적화를 필요로 한다.This prior art method is used for devices with blocking voltages up to approximately 2000V since such devices are relatively thin. This becomes difficult when such devices are fabricated directly on thin wafers, which, in low voltage IGBTs, when the wafer is thin, to form backside layers comprising anode and buffer regions and front layers including emitter MOS cells and terminations. Because working directly on thin wafers requires rather complicated processes. However, despite the implementation of the method described above, such devices require optimization with a number of limited process options for improved static and dynamic performance.

박형의 웨이퍼 프로세싱에 기초하여 고속 회복 다이오드들을 설계할 때 유사한 난제들에 직면한다. 또한, 웨이퍼 직경이 커질수록, 박형의 웨이퍼 프로세싱에 직면하게 되는 어려움은 더 커진다. 이에 따라, 종래 기술 방법은 작은 웨이퍼 직경들에 제한된다. 결국, 실리콘 기판 재료의 품질 및 유용성은 또한, 예를 들어 특히 200 mm 이상의 큰 웨이퍼 직경에 대해 딥 확산 방법들을 사용하는 박형의 웨이퍼 기술들에 대한 이슈이다. Similar challenges are encountered when designing fast recovery diodes based on thin wafer processing. Also, the larger the wafer diameter, the greater the difficulty encountered in thin wafer processing. Accordingly, the prior art method is limited to small wafer diameters. After all, the quality and availability of silicon substrate materials are also an issue for thin wafer technologies, for example using dip diffusion methods, especially for large wafer diameters of 200 mm or more.

EP 0 889 509 A2 는 수명 제어층의 제작을 위한 웨이퍼 대 웨이퍼 본딩 방법을 기재한다. 최종 디바이스에 드리프트층을 형성하는 하나의 웨이퍼가 버퍼층을 형성하는 다른 웨이퍼에 본딩된다. 중간에, 재결합 센터들을 갖는 본딩층이 형성된다. 재결합 센터들은 양자의 웨이퍼들의 결정축들을 정렬시키지 않거나, 이후 본딩 및 가열 단계를 적용하기 전에 웨이퍼 표면 중 하나의 웨이퍼 표면에 중금속 도펀트를 증착시킴으로써 형성된다.EP 0 889 509 A2 describes a wafer to wafer bonding method for the fabrication of a life control layer. One wafer forming the drift layer in the final device is bonded to the other wafer forming the buffer layer. In the middle, a bonding layer with recombination centers is formed. Recombination centers are formed by not aligning the crystal axes of both wafers or by depositing heavy metal dopants on one of the wafer surfaces before applying the bonding and heating steps.

본 발명의 목적은 저전압 디바이스들 및 큰 웨이퍼들에 적용가능하고, 종래기술의 방법들 보다, 예를 들어 파단들과 관련된 프로세스의 높은 신뢰성을 갖는, 바이폴라 펀치 쓰루 반도체 디바이스의 제조 방법을 제공하는 것이다.It is an object of the present invention to provide a method of manufacturing a bipolar punch through semiconductor device, which is applicable to low voltage devices and large wafers, and which has a higher reliability of the process, for example associated with fractures, than the prior art methods. .

이러한 목적은 청구항 1에 기재된 바이폴라 펀치 쓰루 반도체 디바이스의 제조 방법에 의해 그리고 청구항 10에 기재된 바이폴라 펀치 쓰루 반도체 디바이스에 의해 달성된다.This object is achieved by the method for producing a bipolar punch through semiconductor device according to claim 1 and by the bipolar punch through semiconductor device according to claim 10.

발명의 방법에 의하면, 반도체 타입에 따라 제 1 전도 타입 및 제 2 전도 타입의 층들로 적어도 2 층 구조를 포함하는 바이폴라 펀치 쓰루 반도체 디바이스가 제조되며, 제 2 전도 타입은 제 1 전도 타입과 상이하고, 층들 중 하나가 제 1 전도 타입의 드리프트층이다.According to the method of the invention, a bipolar punch through semiconductor device is fabricated comprising at least a two-layer structure with layers of first and second conductivity types, depending on the semiconductor type, the second conductivity type being different from the first conductivity type and One of the layers is a drift layer of the first conductivity type.

발명의 발명에서, 다음의 제조 단계들이 수행된다:In the invention, the following preparation steps are carried out:

(a) 고도핑의 제 1 웨이퍼를 제공하는 단계로서, 제 1 웨이퍼가 제 1 전도 타입의 제 1 파티클들로 도핑되고, 제 1 측 및 제 1 측 반대쪽의 제 2 측을 갖는, 제 1 웨이퍼를 제공하는 단계.(a) providing a first wafer of high doping, wherein the first wafer is doped with first particles of a first conductivity type and has a first side and a second side opposite the first side Providing.

(b) 제 1 전도 타입의 저도핑의 제 2 웨이퍼를 제공하는 단계로서, 제 2 웨이퍼는 제 3 측 및 제 3 측 반대쪽의 제 4 측을 갖는, 제 2 웨이퍼를 제공하는 단계.(b) providing a second wafer of low doping type of a first conductivity type, the second wafer having a third side and a fourth side opposite the third side.

(c) 제 1 측의 제 1 웨이퍼 및 제 4 측의 제 2 웨이퍼를 함께 본딩하여 웨이퍼 라미네이트 두께를 갖는 웨이퍼 라미네이트를 형성하는 단계.(c) bonding the first wafer on the first side and the second wafer on the fourth side together to form a wafer laminate having a wafer laminate thickness.

(d) 그 후 확산 공정을 수행하는 단계로서, 확산 공정에 의해, 확산된 상호 공간층을 형성하고, 상호 공간층은 제 1 웨이퍼의 제 1 측의 부분들 및 제 2 웨이퍼의 제 4 측의 부분들을 포함하고, 그 부분들은 서로 인접하여 배열되며, 상호 공간층은 본래의 제 2 웨이퍼의 도핑 농도보다 높고, 본래의 제 1 웨이퍼의 도핑 농도보다 낮은 도핑 농도를 가지며, 변경되지 않은 도핑 농도를 갖는 제 2 웨이퍼의 그 부분은 최종 디바이스에서 드리프트층을 형성하는, 확산 공정을 수행하는 단계.(d) thereafter performing a diffusion process, wherein the diffusion process forms a diffused interspace layer, wherein the interspace layer is formed on portions of the first side of the first wafer and on the fourth side of the second wafer. And portions that are arranged adjacent to each other, the interspace layer having a doping concentration higher than the original second wafer's doping concentration and lower than the original first wafer's doping concentration. Performing the diffusion process, wherein the portion of the second wafer having forms a drift layer in the final device.

(e) 그 후 제 3 측 상에 제 2 전도 타입의 적어도 하나의 층을 형성하는 단계.(e) then forming at least one layer of a second conductivity type on the third side.

(f) 그 후 버퍼층이 형성되도록 제 2 측으로부터 웨이퍼 라미네이트 두께를 감소시키는 단계로서, 버퍼층은 드리프트층보다 높은 도핑 농도를 갖는 제 2 측의 웨이퍼 라미네이트의 나머지 부분을 포함하는, 웨이퍼 라미네이트 두께를 감소시키는 단계.(f) then reducing the wafer laminate thickness from the second side such that a buffer layer is formed, wherein the buffer layer comprises the remaining portion of the wafer laminate on the second side having a higher doping concentration than the drift layer. Step.

제조 방법은, 큰 웨이퍼들, 예를 들어 6 인치 또는 8인치 웨이퍼들에 그리고 저전압 디바이스들의 제작에 이롭게 사용될 수 있는데, 이는 두꺼운 고도핑 웨이퍼의 사용과 이 웨이퍼를 박형의 저도핑 웨이퍼에 본딩하는 것으로 인해, 웨이퍼 라미네이트 두께가 필요한 층 두께로 독립적으로 선택될 수 있기 때문이다. 발명의 방법에 의해, 최종 반도체 디바이스에서 필요한 드리프트층이 매우 박형이더라도 두꺼운 웨이퍼의 제 3 측 (전면) 상에 층들을 형성하는 것이 가능하다. 웨이퍼 라미네이트 내측의 평면으로부터 확산이 시작될 때 훨씬 짧은 확산 시간이 요구되고, 또한 저전압 디바이스들에서 사용되는 것과 같은 박형의 드리프트층이 제조될 수 있다.The fabrication method can be advantageously used in the fabrication of large wafers, for example 6 inch or 8 inch wafers and low voltage devices, which involves the use of thick, heavily doped wafers and bonding the wafers to thin, low doped wafers. This is because the wafer laminate thickness can be independently selected to the required layer thickness. By the method of the invention, it is possible to form the layers on the third side (front side) of the thick wafer even if the drift layer required in the final semiconductor device is very thin. Even shorter diffusion times are required when diffusion starts from the plane inside the wafer laminate, and thin drift layers such as those used in low voltage devices can be produced.

프로세스 및 설계가 큰 웨이퍼 직경 프로세싱에 쉽게 적응될 수 있다. 종래 기술의 방법들에서, 깊은 확산 버퍼층들은 큰 웨이퍼들을 제작하기에는 어려운데, 이는 프로세스 동안의 버퍼 형성이 매우 이른 스테이지들에서 박형 웨이퍼 핸들링 및 이에 따른 웨이퍼 캐리어 프로세스 솔루션들에 대한 필요성을 요구하기 때문이다. 본 발명에 의하면, 다른 버퍼 설계들 및 프로세스들에 비해 프로세스가 백엔드 스테이지에서 박형 웨이퍼 핸들링만을 필요로 하고, 또한 큰 웨이퍼들에 대해서도 제어가능한 프로세스들을 필요로 하기 때문에, 보다 양호한 핸들링이 가능하다. 6 인치 웨이퍼들에 대해서는, 예시적으로 적어도 400㎛ 웨이퍼 두께가 프로세싱에 필요하고, 8 인치 웨이퍼들에 대해서는 적어도 500㎛의 매우 두꺼운 두께가 필요하다.The process and design can be easily adapted to large wafer diameter processing. In prior art methods, deep diffusion buffer layers are difficult to fabricate large wafers because buffer formation during the process requires the need for thin wafer handling and thus wafer carrier process solutions at very early stages. According to the present invention, better handling is possible because the process requires only thin wafer handling at the backend stage and also controllable processes for large wafers compared to other buffer designs and processes. For 6 inch wafers illustratively at least 400 μm wafer thickness is needed for processing and for 8 inch wafers a very thick thickness of at least 500 μm is required.

발명의 버퍼 설계는 예시적으로 이중 확산된 버퍼층으로서 제조될 수 있으며, 이에 의해 종래 기술의 단일 버퍼 설계에 비해 프로세스 단계들의 양호한 제어가 달성가능하다. 제조 동안 웨이퍼의 부분이 도핑 농도의 상승 부분 내에서 제거되더라도, 컷 깊이에서의 변동 효과가 발명의 방법에 의해 간결하게 적어지는데, 이는 이중 프로파일로 인해 컷이 도핑 농도 곡선의 덜 가파른 부분에서 행해지기 때문이다.The buffer design of the invention can be manufactured as an exemplary double diffused buffer layer, whereby good control of the process steps is achievable compared to a single buffer design of the prior art. Even if a portion of the wafer is removed within the rising portion of the doping concentration during fabrication, the effect of variation in the depth of cut is succinctly reduced by the inventive method, which is due to the double profile that the cut is done in the less steep portion of the doping concentration curve. Because.

발명의 방법에 의하면, 버퍼층이 상승 도핑 농도의 영역 그리고 제 2 메인 측 쪽으로 일정 도핑 농도의 영역을 나타내는 디바이스들을 제작하는 것이 가능하다. 이러한 설계에 의하면, 새로운 버퍼 설계는 종래 기술의 버퍼 형성 프로세스와 관련된 많은 프로세스 이슈들을 제거하면서 종래 기술의 소프트 펀치 쓰루 설계들과 유사한 최종 두께를 제공한다. 예를 들어, 버퍼층을 형성하기 위해 고도핑층이 박형화되는, 깊이의 훨씬 더 양호한 제어가 달성되는데, 이는 박형화가 고도핑층의 비프로파일된 부분에서, 즉 일정한 도핑 농도의 부분에서, 본 예시의 실시형태에서 행해지기 때문이다. 그것은 상승 도핑 농도 구배 내에서 그라인딩 및 에칭이 수행되지 않는 것을 의미하며, 그렇지 않으면 상이한 조건들 하에서 불균일한 전류 흐름 및 바이폴라 이득에서의 변동들을 유도할 수 있다. 이에 따라, 제조 방법 그 자체 및 그에 따른 디바이스의 전기적 특성들의 보다 양호한 제어능력이 달성될 수 있다.According to the method of the invention, it is possible to fabricate devices in which the buffer layer represents a region of rising doping concentration and a region of constant doping concentration towards the second main side. With this design, the new buffer design provides a final thickness similar to prior art soft punch through designs, while eliminating many of the process issues associated with prior art buffer formation processes. For example, a much better control of depth is achieved, in which the highly doped layer is thinned to form a buffer layer, in which the thinning is in an unprofiled portion of the highly doped layer, ie in a portion of constant doping concentration, of the present example. It is because it is performed in embodiment. That means that grinding and etching are not performed within the rising doping concentration gradient, which may otherwise lead to variations in non-uniform current flow and bipolar gain under different conditions. Thus, better controllability of the manufacturing method itself and thus the electrical characteristics of the device can be achieved.

발명의 디바이스들은 디바이스 성능 면에서 더 양호한 설계 제어 및 프로세스들에 낮은 누설 전류들, 개선된 단락 능력 및 보다 소프트한 턴오프 거동을 제공한다.The devices of the invention provide better design control and processes in terms of device performance with lower leakage currents, improved short circuit capability and softer turnoff behavior.

발명의 청구물의 더욱 바람직한 실시형태들은 종속항들에 개시된다.Further preferred embodiments of the claims of the invention are disclosed in the dependent claims.

발명의 청구물은 첨부된 도면들을 참조하여 다음의 본문에서 더 상세하게 설명될 것이다.
도 1은 평면 게이트 전극을 갖는 종래 기술의 IGBT에 대한 단면도를 나타낸다.
도 2는 도 1에 따른 종래 기술의 IGBT의 도핑 프로파일을 나타낸다.
도 3은 평면 게이트 전극을 갖는 발명의 IGBT에 대한 단면도를 나타낸다.
도 4는 도 3에 따른 발명의 IGBT의 도핑 프로파일을 나타낸다.
도 5는 도 4에 따른 발명의 IGBT들의 도핑 프로파일들을 보다 상세하게 나타낸다.
도 6 내지 도 9는 발명의 반도체 디바이스를 제조하는 제조 단계들을 나타낸다.
도 10은 발명의 다이오드에 대한 단면도를 나타낸다.
도 11은 발명의 다이오드에 대한 단면도들을 나타낸다.
도 12는 발명의 트렌치 IGBT들에 대한 단면도들을 나타낸다.
도면들에서 사용된 참조 부호들 및 그 의미는 참조 부호들의 리스트에서 요약된다. 일반적으로, 유사한 부분들 또는 유사한 기능 부분들은 동일한 참조 부호들로 주어진다. 기재된 실시형태들은 예시로서 의미되며 발명을 한정하지 않는다.Claims of the invention will be described in more detail in the following text with reference to the accompanying drawings.
1 shows a cross-sectional view of a prior art IGBT having a planar gate electrode.
2 shows a doping profile of the prior art IGBT according to FIG. 1.
3 shows a cross-sectional view of an IGBT of the invention with a planar gate electrode.
4 shows a doping profile of the IGBT of the invention according to FIG. 3.
5 shows the doping profiles of the IGBTs of the invention according to FIG. 4 in more detail.
6-9 show fabrication steps for manufacturing the semiconductor device of the invention.
10 shows a cross-sectional view of a diode of the invention.
11 shows cross-sectional views of a diode of the invention.
12 shows cross-sectional views of trench IGBTs of the invention.
The reference signs used in the figures and their meanings are summarized in the list of reference signs. In general, similar or similar functional parts are given the same reference numerals. The described embodiments are meant as examples and do not limit the invention.

도 3, 도 11 내지 도 12에 나타낸 바와 같이, 본 발명에 따른 바이폴라 펀치 쓰루 반도체 디바이스는, 제 1 메인 측 (13) 과, 제 1 메인 측 (13) 반대쪽에 배열된 제 2 메인 측 (14) 을 포함한다. 제 1 전기적 컨택 (8) 이 제 1 메인 측 (13) 상에 배열되고, 제 2 전기적 컨택 (9) 이 제 2 메인 측 (14) 상에 배열된다. 디바이스는 제 1 및 제 2 전도 타입의 층들로 적어도 2층 구조를 가지며, 제 2 전도 타입은 제 1 전도 타입과 상이하다. 층들 중 하나는 제 1 전도 타입, 즉 도면들에서 n 타입의 저도핑 드리프트층 (2) 이다.As shown in FIGS. 3, 11 to 12, the bipolar punch through semiconductor device according to the present invention includes a first main side 13 and a second main side 14 arranged opposite the first main side 13. ) The first electrical contact 8 is arranged on the first main side 13, and the second electrical contact 9 is arranged on the second main side 14. The device has at least a two-layer structure with layers of the first and second conduction type, the second conduction type being different from the first conduction type. One of the layers is a low conductivity drift layer 2 of the first conductivity type, ie n type in the figures.

도 3의 a) 내지 c)에 나타낸 바와 같이, 발명의 디바이스는 절연형 게이트 바이폴라 트랜지스터 (IGBT)(1) 이며, 제 1 전기적 컨택 (8) 이 에미터 전극 (82) 으로서 형성되고, 제 2 전기적 컨택 (9) 이 컬렉터 전극 (92) 으로서 형성된다.As shown in Fig. 3 a) to c), the device of the invention is an insulated gate bipolar transistor (IGBT) 1, the first electrical contact 8 is formed as the emitter electrode 82, and the second The electrical contact 9 is formed as the collector electrode 92.

베이스층 (4) 형태의 p 타입 층이 제 1 메인 측 (13) (에미터 측) 상에 배열된다. 적어도 하나의 n 타입 소스 영역 (5) 이 제 1 메인 측 (13) 상에 배열되고 베이스층 (4) 에 의해 둘러싸인다. 적어도 하나의 소스 영역 (5) 은 드리프층 (2) 보다 높은 도핑 농도를 갖는다. 제 1 전기적 절연층 (62) 이 드리프트층 (2), 베이스층 (4) 및 소스 영역 (5) 의 상부 상의 제 1 메인 측 (13) 상에 배열된다. 그것은 적어도 부분적으로 소스 영역 (5), 베이스층 (4) 및 드리프트층 (2) 을 커버한다. 전기 전도성 게이트 전극 (6) 은, 통상 실리콘 이산화물로 이루어지는 전기적 절연층 (62) 에 의해, 적어도 하나의 베이스층 (4), 소스 영역 (5) 및 드리프트층 (2) 과 전기적으로 절연된 제 1 메인 측 (13) 상에 배열된다. 바람직하게, 게이트 전극 (6) 은 전기적 절연층 (62) 에 임베딩되고, 바람직하게는 제 1 절연층 (62) 과 동일한 재료의 다른 제 2 절연층 (64) 에 의해 커버된다.A p type layer in the form of a base layer 4 is arranged on the first main side 13 (emitter side). At least one n-type source region 5 is arranged on the first main side 13 and surrounded by the base layer 4. At least one source region 5 has a higher doping concentration than the drip layer 2. A first electrically insulating layer 62 is arranged on the first main side 13 on top of the drift layer 2, the base layer 4 and the source region 5. It at least partially covers the source region 5, the base layer 4 and the drift layer 2. The electrically conductive gate electrode 6 is a first electrically insulated from the at least one base layer 4, the source region 5 and the drift layer 2 by an electrical insulation layer 62 which is usually made of silicon dioxide. Arranged on the main side 13. Preferably, the gate electrode 6 is embedded in the electrically insulating layer 62 and is preferably covered by another second insulating layer 64 of the same material as the first insulating layer 62.

드리프트층 (2) 의 도핑 농도 및 두께의 선택은 블록킹 능력 요건들에 의존한다. 저도핑 드리프트층 (2) 은 메인 PN 접합 측 (IGBT의 에미터, 다이오드의 애노드) 에 블록킹 전압을 지원하기 위한 메인 영역이고, 고도핑 버퍼층은 제 2 메인 측 (14)(IGBT의 컬렉터 측 또는 다이오드의 경우 캐소드 측) 근방에 있으며, 예를 들어 30 내지 190㎛의 두께를 갖는다. 600V 디바이스에 대한 드리프트층의 예시적인 두께는 30 내지 70㎛, 1200V 디바이스에 대해서는 80 내지 120㎛ 그리고 1700V 디바이스에 대해서는 150 내지 190㎛ 이다. 일반적으로, 저전압 디바이스에 대한 도핑 농도가 고전압 디바이스보다 높은데, 예를 들어 600V 디바이스에 대해서는 대략 1.5*1014㎝-3, 1700V 디바이스에 대해서는 5*1013㎝-3 까지이다. 그러나, 디바이스의 실제값들은 그 애플리케이션에 따라 달라질 수도 있다.The choice of doping concentration and thickness of the drift layer 2 depends on the blocking capability requirements. The low doping drift layer 2 is a main region for supporting blocking voltage on the main PN junction side (emitter of IGBT, anode of diode), and the high doping buffer layer is the second main side 14 (collector side of IGBT or The diode is in the vicinity of the cathode side) and has a thickness of, for example, 30 to 190 mu m. Exemplary thicknesses of the drift layer for 600V devices are 30-70 μm, 80-120 μm for 1200V devices and 150-190 μm for 1700V devices. In general, the doping concentration for low voltage devices is higher than for high voltage devices, for example up to approximately 1.5 * 10 14 cm -3 for 600V devices and 5 * 10 13 cm -3 for 1700V devices. However, the actual values of the device may vary depending on the application.

도 3의 a) 내지 c)에 나타낸 바와 같이, 평면 게이트 전극 (9) 으로서 형성된 게이트 전극을 갖는 IGBT에 대하여, 제 1 전기적 절연 영역 (62) 이 에미터 측의 상부 상에 배열된다. 제 1 및 제 2 전기적 절연층들 (62, 64) 사이에 게이트 전극 (6) 이 임베딩되는데, 일반적으로는 완전히 임베딩된다. 게이트 전극 (6) 은 일반적으로 고도핑 폴리실리콘 또는 알루미늄과 같은 금속으로 제조된다.As shown in Figs. 3A to 3C, for an IGBT having a gate electrode formed as the planar gate electrode 9, a first electrically insulating region 62 is arranged on the top of the emitter side. A gate electrode 6 is embedded between the first and second electrically insulating layers 62, 64, which is generally fully embedded. Gate electrode 6 is generally made of a metal such as highly doped polysilicon or aluminum.

적어도 하나의 소스 영역 (5), 게이트 전극 (6) 및 전기적 절연층들 (62, 64) 은 베이스층 (4) 위로 개구가 형성되는 방식으로 형성된다. 개구는 적어도 하나의 소스 영역 (5), 게이트 전극 (6) 및 전기적 절연층들 (62, 64) 에 의해 둘러싸인다.At least one source region 5, gate electrode 6 and electrically insulating layers 62, 64 are formed in such a way that an opening is formed over the base layer 4. The opening is surrounded by at least one source region 5, the gate electrode 6 and the electrically insulating layers 62, 64.

제 1 전기적 컨택 (8) 은, 베이스층 (4) 및 소스 영역들 (5) 과 전기적으로 직접 컨택하도록, 개구를 커버하는 제 1 메인 측 (13) 상에 배열된다. 제 1 전기적 컨택 (8) 은 또한 일반적으로 전기적 절연층들 (62, 64) 을 커버하지만, 제 2 전기적 절연층 (64) 에 의해 게이트 전극 (6) 과 분리되어 전기적으로 절연된다.The first electrical contact 8 is arranged on the first main side 13 which covers the opening so as to be in direct electrical contact with the base layer 4 and the source regions 5. The first electrical contact 8 also generally covers the electrical insulation layers 62, 64, but is separated from the gate electrode 6 by the second electrical insulation layer 64 and is electrically insulated.

평면 게이트 전극 (6) 을 갖는 발명의 IGBT에 대한 대안으로, 발명의 IGBT (1) 는 도 11의 a) 내지 c)에 나타낸 바와 같이 트렌치 게이트 전극 (6') 으로서 형성된 게이트 전극을 포함할 수도 있다. 트렌치 게이트 전극 (6') 은 베이스층 (4) 과 동일한 평면 내에 배열되고, 제 1 절연층 (62) 에 의해 서로 분리된 소스 영역들 (5) 에 인접하며, 제 1 절연층 (62) 은 또한 드리프트층 (2) 과 게이트 전극 (6) 을 분리한다. 제 2 절연층 (64) 은 트렌치 게이트 전극 (9') 으로서 형성된 게이트 전극의 상부 상에 배열되고, 이로써 트렌치 게이트 전극 (6') 을 제 1 전기적 컨택 (8) 과 절연시킨다. As an alternative to the inventive IGBT having a planar gate electrode 6, the inventive IGBT 1 may include a gate electrode formed as a trench gate electrode 6 ′ as shown in FIGS. have. The trench gate electrode 6 'is arranged in the same plane as the base layer 4, and is adjacent to the source regions 5 separated from each other by the first insulating layer 62, and the first insulating layer 62 is In addition, the drift layer 2 and the gate electrode 6 are separated. The second insulating layer 64 is arranged on top of the gate electrode formed as the trench gate electrode 9 ', thereby insulating the trench gate electrode 6' from the first electrical contact 8.

도 12에 바이폴라 다이오드 (100) 형태의 발명의 바이폴라 펀치 쓰루 반도체 디바이스가 나타나 있다. 다이오드 (100) 는 제 1 전도 타입, 즉 n 타입의 드리프트층 (2) 을 포함하고, 제 1 메인 측 (13) 및 제 1 메인 측 (13) 반대쪽의 제 2 메인 측 (14) 을 갖는다. 애노드층 (7) 형태의 p 도핑층이 제 1 메인 측 (13) 상에 배열된다. 일반적으로, 금속층 형태의 애노드 전극 (84) 으로서의 제 1 전기적 컨택 (8) 은 애노드층 (7) 의 상부 상에, 즉 드리프트층 (2) 반대쪽에 놓이는 층 (7) 의 그 측 상에 배열된다.12 shows an inventive bipolar punch through semiconductor device in the form of a bipolar diode 100. The diode 100 comprises a drift layer 2 of a first conductivity type, ie an n type, and has a first main side 13 and a second main side 14 opposite the first main side 13. A p doped layer in the form of an anode layer 7 is arranged on the first main side 13. In general, the first electrical contact 8 as an anode electrode 84 in the form of a metal layer is arranged on top of the anode layer 7, ie on its side of the layer 7 lying opposite the drift layer 2. .

제 2 메인 측 (14) 쪽으로, 발명의 (n) 도핑된 버퍼층 (3) 이 배열된다. 이 버퍼층 (3) 은 드리프층 (2) 보다 높은 도핑 농도를 갖는다. 일반적으로, 금속층 형태의 캐소드 전극 (94) 으로서의 제 2 전기적 컨택 (9) 은 버퍼층 (3) 의 상부 상에, 즉 드리프트층 (2) 반대쪽에 놓이는 버퍼층 (3) 의 그 측 상에 배열된다. To the second main side 14, the (n) doped buffer layer 3 of the invention is arranged. This buffer layer 3 has a higher doping concentration than the drip layer 2. In general, the second electrical contact 9 as cathode electrode 94 in the form of a metal layer is arranged on top of the buffer layer 3, ie on its side of the buffer layer 3 lying opposite the drift layer 2.

도 3의 b) 및 도 11의 b) 에 나타낸 바와 같은 IGBT들 및 도 12의 b)에 나타낸 바와 같은 다이오드는 드리프트층 (2) 보다 높은 도핑 농도를 갖는 버퍼층 (3) 을 포함한다. 버퍼층은 제 2 메인 측 (14) 쪽으로 드리프트층 (2) 상에 배열된다. 버퍼층 (3) 은 제 2 메인 측 (14) 쪽으로 일정하게 고도핑된 고도핑 영역 (38) 을 포함하고, 고도핑 영역 (38) 과 드리프트층 (2) 사이에 상호 공간층 (31) 을 포함하며, 상호 공간층은 확산 층이고, 고도핑 영역의 도핑 농도에서 드리프트층의 저도핑 농도로 점차적으로 감소하는 도핑 농도를 갖는다. 상호 공간층 (31) 내에서 그리고 고도핑 영역 (38) 에 근접하여 본딩층 (37) 이 배열된다.The IGBTs as shown in b) of FIG. 3 and b) of FIG. 11 and the diode as shown in b) of FIG. 12 comprise a buffer layer 3 having a higher doping concentration than the drift layer 2. The buffer layer is arranged on the drift layer 2 towards the second main side 14. The buffer layer 3 comprises a doping region 38 constantly doped toward the second main side 14 and comprises an interspace layer 31 between the doping region 38 and the drift layer 2. The interspatial layer is a diffusion layer and has a doping concentration that gradually decreases from the doping concentration of the highly doped region to the low doping concentration of the drift layer. The bonding layer 37 is arranged in the interspace layer 31 and in proximity to the high doping region 38.

확산된 상호 공간층 (31) 에서, 도핑 농도는 일반적으로 가우시안 함수에 의해 제 2 메인 측 (14) 에서 본래의 제 1 웨이퍼의 고도핑 농도의 값으로부터 본래의 제 2 웨이퍼의 저도핑 농도 쪽으로 감소한다. 그러나, 확산에 의해 도핑 농도의 다른 연속적인 감소 프로파일이 달성되는 경우, 이것도 또한 본 발명에 의해 커버될 것이다.In the diffused interspace layer 31, the doping concentration generally decreases from the value of the high doping concentration of the original first wafer at the second main side 14 by the Gaussian function toward the low doping concentration of the original second wafer. do. However, if another continuous reduction profile of the doping concentration is achieved by diffusion, this will also be covered by the present invention.

도 3의 a) 및 도 11의 a) 에, 버퍼층 (3) 이 상호 공간층 (31) 또는 상호 공간층 (31) 의 부분으로 구성되는 IGBT들 및 다이오드 (도 12의 a)) 가 나타나 있다. 이러한 디바이스들에서, 제 1 웨이퍼의 일정하게 고도핑된 부분은 웨이퍼 라미네이트로부터 제거된다. 예시적으로, 제거는 본딩층 (37) 이 최종 디바이스 (도 3의 a) 및 도 12의 a) 에 나타냄) 의 부분이 되지 않도록, 제 2 웨이퍼 (20) 내에서 그리고 상호 공간층 (31) 에서 행해진다. 이에 따라, 본딩 프로세스 동안 일어날 수도 있었던 결함들도 또한 최종 디바이스의 부분이 되지 않게 되며, 이에 따라 전기적 특성들이 개선될 수 있다. 대안으로, 도 11의 a)에 나타낸 본딩층 (37) 은 버퍼층 (3) 의 부분일 수 있다. 상호 공간층 (31) 의 도핑 농도는 연속적으로 감소하고, 이로써 드리프트층의 저도핑 농도까지 점차적으로 감소한다.3 a) and 11 a), IGBTs and diodes (a) of FIG. 12 are shown in which the buffer layer 3 consists of an interspatial layer 31 or part of the interspatial layer 31. . In such devices, the constantly heavily doped portion of the first wafer is removed from the wafer laminate. By way of example, removal is within the second wafer 20 and the interspace layer 31 so that the bonding layer 37 does not become part of the final device (shown in FIG. 3 a) and FIG. 12 a). Is done in. Thus, defects that might have occurred during the bonding process also do not become part of the final device, so that the electrical properties can be improved. Alternatively, the bonding layer 37 shown in FIG. 11 a) may be part of the buffer layer 3. The doping concentration of the interspace layer 31 decreases continuously, thereby gradually decreasing to the low doping concentration of the drift layer.

발명의 바이폴라 펀치 쓰루 반도체 디바이이스는 또한 제 2 메인 측 (14) 에 평행한 평면에 교호의 p 도핑된 컬렉터층 및 n+ 도핑된 부가층들을 갖는 역도통 IGBT일 수 있다.The bipolar punch through semiconductor device of the invention can also be a reverse conducting IGBT with alternating p doped collector layers and n + doped additional layers in a plane parallel to the second main side 14.

임의의 발명의 바이폴라 펀치 쓰루 반도체 디바이스는 예를 들어 컨버터에서 사용될 수 있다.Any inventive bipolar punch through semiconductor device can be used, for example, in a converter.

발명의 바이폴라 펀치 쓰루 반도체 디바이스의 제조를 위해, 다음의 단계들이 수행된다:For the fabrication of the bipolar punch through semiconductor device of the invention, the following steps are performed:

(a) n 타입의 제 1 파티클들 타입으로 도핑된 고도핑의 제 1 웨이퍼 (10) 가 제공되며, 제 1 웨이퍼는 제 1 측 (11) 및 제 1 측 (11) 반대쪽의 제 2 측 (12) 을 갖는다 (도 6). 예시적으로, 제 1 웨이퍼 (10) 는 도핑 농도가 5*1014 내지 5*1016㎝-3이다.(a) a highly doped first wafer 10 doped with an n type of first particles type, the first wafer having a second side opposite the first side 11 and the first side 11 ( 12) (FIG. 6). By way of example, the first wafer 10 has a doping concentration of 5 * 10 14 to 5 * 10 16 cm -3 .

(b) (n-) 도핑된 저도핑의 제 2 웨이퍼 (20) 가 제공되며, 제 2 웨이퍼는 제 3 측 (21) 및 제 3 측 (21) 반대쪽의 제 4 측 (22) 을 갖는다 (도 6). 예시적으로, 제 2 웨이퍼는 도핑 농도가 3*1013㎝-3 내지 2*1014㎝-3이다.(b) a (n-) doped low doped second wafer 20 is provided, the second wafer having a third side 21 and a fourth side 22 opposite the third side 21 ( 6). By way of example, the second wafer has a doping concentration of 3 * 10 13 cm -3 to 2 * 10 14 cm -3 .

(c) 제 1 측 (11) 의 제 1 웨이퍼 (10) 와 제 4 측 (22) 의 제 2 웨이퍼 (20) 를 함께 본딩하여 제 3 측 (21) 과 제 2 측 (12) 사이에 웨이퍼 라미네이트 두께를 갖는 웨이퍼 라미네이트가 형성되고, 이로써 제 1 및 제 2 웨이퍼 (10, 20) 사이의 제 1 및 제 4 측 (11, 22) 에 본딩층 (37) 을 형성한다 (도 7).(c) Bonding the first wafer 10 on the first side 11 and the second wafer 20 on the fourth side 22 together to form a wafer between the third side 21 and the second side 12. A wafer laminate having a laminate thickness is formed, thereby forming a bonding layer 37 on the first and fourth sides 11, 22 between the first and second wafers 10, 20 (FIG. 7).

(d) 그 후 확산 공정이 수행되고, 이에 의해 확산된 상호 공간층 (31) 이 형성되며, 상호 공간층 (31) 은 제 1 웨이퍼 (1) 의 제 1 측의 부분들 및 제 2 웨이퍼 (20) 의 제 4 측의 부분들을 포함한다 (도 8). 이러한 부분들은 서로 인접하여 배열된다. 상호 공간층 (31) 은 본래의 제 2 웨이퍼 (단계 (b) 에서 제공된 바와 같은 제 2 웨이퍼) 의 도핑 농도보다 높고 본래의 제 1 웨이퍼 (단계 (a) 에서 제공된 바와 같은 제 1 웨이퍼) 의 도핑 농도보다 낮은 도핑 농도를 가지며, 변경되지 않은 도핑 농도를 갖는 제 2 웨이퍼의 그 부분은 최종 디바이스에서 드리프트층 (2) 을 형성한다. 도 8에서, 제 1 및 제 2 웨이퍼 (10, 20) 사이의 본래의 보더에 배열된 본딩층 (37) 은 점선으로서 나타나 있다.(d) A diffusion process is then carried out, whereby a diffused interspace layer 31 is formed, wherein the interspace layer 31 comprises portions of the first side of the first wafer 1 and the second wafer ( 20) portions of the fourth side of FIG. 8 (FIG. 8). These parts are arranged adjacent to each other. The interspace layer 31 is higher than the doping concentration of the original second wafer (second wafer as provided in step (b)) and the doping of the original first wafer (first wafer as provided in step (a)). That portion of the second wafer, having a doping concentration lower than the concentration and having an unchanged doping concentration, forms the drift layer 2 in the final device. In FIG. 8, the bonding layer 37 arranged in the original border between the first and second wafers 10, 20 is shown as a dotted line.

(e) 그 후 제 2 전도 타입의 적어도 하나의 층이 드리프트층 (2) 의 상부 상의 제 3 측 (21) 상에 형성된다 (도 9, 다이오드의 제조 방법을 나타냄). 물론, p 도핑층은 또한 p 도핑층이 제 1 메인 측 (13) 상에 배열되도록 드리프트층 (2) 으로 확산될 수 있으며, 드리프트층 (2) 은 p 도핑층 아래에 배열된다.(e) Then at least one layer of the second conductivity type is formed on the third side 21 on the top of the drift layer 2 (FIG. 9, which shows a method of manufacturing a diode). Of course, the p doped layer can also be diffused into the drift layer 2 so that the p doped layer is arranged on the first main side 13, the drift layer 2 arranged below the p doped layer.

(f) 그 후 버퍼층 (3) 이 형성되도록 웨이퍼 라미네이트 두께가 제 2 측 (12) 으로부터 감소되고, 버퍼층은 드리프트층 (2) 보다 높은 도핑 농도를 갖는 제 2 측 (12) 의 제 1 전도 타입의 웨이퍼 라미네이트의 나머지 부분을 포함한다 (도 10).(f) The wafer laminate thickness is then reduced from the second side 12 so that the buffer layer 3 is formed, and the buffer layer is of the first conductivity type of the second side 12 having a higher doping concentration than the drift layer 2. The remainder of the wafer laminate (Fig. 10).

단계 (a) 및 단계 (b) 에 각각 제공되는 제 1 및 제 2 웨이퍼 (10, 20) 는, 예시적으로, 웨이퍼들이 일정 도핑 농도를 갖게 되는 것을 의미하는, 균일하게 고도핑되거나 저도핑된 n 타입 웨이퍼이다. 제 1 웨이퍼 두께는 단계 (a) 에서 제 1 및 제 2 측 (15, 17) 사이의 웨이퍼 두께일 수 있다. 균질하게 고도핑된 제 1 웨이퍼 (10) 에 대하여 대안으로, 제 1 측 (11) 상에 고도핑층을 가지며 기판에 본딩되는, 제 1 웨이퍼 (10) 가 제공될 수 있으며, 기판은 이후 제조 단계 (f) 에서 완전히 제거된다.The first and second wafers 10, 20 provided in steps (a) and (b), respectively, are uniformly doped or lightly doped, for example, meaning that the wafers will have a constant doping concentration. n type wafer. The first wafer thickness may be the wafer thickness between the first and second sides 15, 17 in step (a). As an alternative to the homogeneously doped first wafer 10, a first wafer 10 may be provided, having a doping layer on the first side 11 and bonded to the substrate, wherein the substrate is then fabricated. Completely removed in step (f).

단계 (a)에서, 제 1 웨이퍼 (10) 는 제 1 측 (11) 상에 제 1 전도 타입의 제 2 파티클들로 주입된 주입층을 부가적으로 포함할 수도 있으며, 제 2 파티클들은 제 1 파티클들과 상이한 확산 속도를 갖는다. 대안으로, 단계 (b) 에서, 제 2 웨이퍼 (20) 는 제 4 측 상에 상기 제 2 파티클들을 갖는 주입층을 포함할 수도 있고, 또는 양자의 웨이퍼들 (10, 20) 이 그 제 1 및 제 4 측 (11, 22) 상에 각각 주입층을 포함할 수도 있다. 층 (들) 은 단계 (a) 및 (b) 전에 각각 주입된다. 본 실시형태에서, 단계 (d)에서 형성된 확산된 상호 공간층 (31) 은 제 1 상호 공간 영역 (33) 및 제 2 상호 공간 영역 (35) 을 포함한다. 제 1 상호 공간 영역 (33) 은 고속 확산 파티클들을 포함하고 제 2 측 (12) 으로부터 측정된 제 1 영역 깊이 (34) 까지 연장하며, 제 1 영역 깊이 (34) 는 제 2 측 (12) 으로부터의 고속 확산 파티클들의 최대 확산 깊이이다. 제 2 상호 공간 영역 (35) 은 저속 확산 파티클들을 포함하고 제 2 측 (12) 으로부터 측정된 제 2 영역 깊이 (36) 까지 연장하며, 제 2 영역 깊이는 제 2 측 (12) 으로부터의 저속 확산 파티클들의 최대 확산 깊이이며, 제 2 영역 깊이가 제 1 영역 깊이 (34) 보다 작다 (도 5의 c)). 도 3의 c), 도 11의 c) 및 도 12의 c)는 이러한 발명의 이중 확산 버퍼층 (3) 을 갖는 결과의 디바이스들을 나타낸다. 이로써, 제 2 상호 공간 영역 (35) 은 또한 고속 확산 파티클들을 포함한다.In step (a), the first wafer 10 may additionally comprise an injection layer implanted with second particles of a first conductivity type on the first side 11, the second particles being the first one. It has a different diffusion rate than the particles. Alternatively, in step (b), the second wafer 20 may comprise an injection layer with the second particles on the fourth side, or both wafers 10, 20 may be formed in the first and the same. It may also comprise an injection layer on the fourth side 11, 22, respectively. The layer (s) are respectively implanted before steps (a) and (b). In the present embodiment, the diffused interspace layer 31 formed in step (d) includes a first interspace region 33 and a second interspace region 35. The first interspace region 33 includes fast diffusing particles and extends to the first region depth 34 measured from the second side 12, the first region depth 34 from the second side 12. Is the maximum spreading depth of fast spreading particles. The second interspace region 35 includes slow diffusion particles and extends to the second region depth 36 measured from the second side 12, the second region depth being the slow diffusion from the second side 12. The maximum diffusion depth of the particles, the second region depth being smaller than the first region depth 34 (FIG. 5C). 3 c), 11 c) and 12 c) show the resulting devices with the double diffusion buffer layer 3 of this invention. As such, the second interspace region 35 also includes fast diffusion particles.

고속 확산 파티클들은 예시적으로 황이고, 저속 확산 파티클들은 인 또는 비소이다. 다른 예시의 실시형태에서, 고속 확산 파티클들은 인이고, 저속 확산 파티클들은 비소이다.Fast diffusion particles are illustratively sulfur, and slow diffusion particles are phosphorus or arsenic. In another example embodiment, the fast diffusing particles are phosphorus and the slow diffusing particles are arsenic.

단계 (c) 후 및 단계 (d) 전에, 웨이퍼 라미네이트는 제 3 측 (21) 에서, 즉 제 2 웨이퍼 (20) 내에서, (에칭 또는 그라인딩과 같은) 박형화 및/또는 폴리싱 단계들을 겪을 수도 있다. 이것은 원하는 경우 제조 동안 크랙들 또는 파단들을 회피하기 위해 본딩 단계 (c) 에서 두꺼운 제 2 웨이퍼 (20) 로 작업하기에 유용할 수도 있다.After step (c) and before step (d), the wafer laminate may undergo thinning and / or polishing steps (such as etching or grinding) on the third side 21, ie within the second wafer 20. . This may be useful for working with a thick second wafer 20 in the bonding step (c) to avoid cracks or breaks during manufacture if desired.

두꺼운 균질의 저도핑 제 2 웨이퍼 (20) 에 대안으로, 또한 제 2 웨이퍼 (20) 가 제 4 측 (22) 상의 저도핑 층을 갖는 웨이퍼로서 제 1 웨이퍼 (10) 및 기판에 대해 상기 개시된 바와 같이 형성될 수도 있으며, 기판에는 저도핑층이 본딩된다. 이 경우에, 기판은 상기 개시된 박형화 단계에 의해 최종 디바이스에서 완전히 제거된다. 용어 저도핑의 제 2 웨이퍼 (20) 는 적어도 제 4 측 상에 저도핑층을 갖는 웨이퍼로서 전체 애플리케이션을 이해할 수 있으며, 즉 기판과 저도핑층의 복합물뿐만 아니라 균질하게 저도핑된 제 2 웨이퍼 (20) 를 커버할 수 있다.As an alternative to the thick, homogeneous, low-doped second wafer 20, the second wafer 20 also has a low-doped layer on the fourth side 22 as described above for the first wafer 10 and the substrate. It may be formed together, the low doping layer is bonded to the substrate. In this case, the substrate is completely removed from the final device by the thinning step disclosed above. The term low-doped second wafer 20 can understand the entire application as a wafer having a low-doped layer on at least the fourth side, ie a homogeneously low-doped second wafer 20 as well as a composite of the substrate and the low-doped layer. Can cover.

단계 (d) 에서, 확산은 예시적으로 적어도 1200℃의 온도에서 그리고 적어도 180분의 시간 주기 동안 수행된다. 고도핑의 제 1 웨이퍼 (10) 로부터의 파티클들이 저도핑의 제 2 웨이퍼 (20) 로 확산하여 상호 공간층 (31) 이 형성되며, 상호 공간층 (31) 은 파티클들이 확산된 고도핑의 제 1 웨이퍼 (10) 로부터의 그러한 부분 및 고도핑의 제 1 웨이퍼 (10) 로부터의 파티클들이 확산된 저도핑의 제 2 웨이퍼 (20) 의 그러한 부분을 포함한다. 드리프트층 (2) 은 최종 디바이스에서 웨이퍼의 변경되지 않은 저도핑 농도를 갖는 제 2 웨이퍼의 그러한 부분인 반면, 버퍼층 (3) 은 n 타입이고 드리프트층 (2) 보다 높은 도핑 농도를 갖는 그러한 영역들을 포함한다.In step (d), diffusion is illustratively carried out at a temperature of at least 1200 ° C. and for a time period of at least 180 minutes. Particles from the highly doped first wafer 10 diffuse into the low-doped second wafer 20 to form an interspatial layer 31, wherein the interspatial layer 31 is formed of the doped particles in which the particles are diffused. Such portion from one wafer 10 and particles of low doped second wafer 20 diffused particles from first wafer 10 of high doping. The drift layer 2 is such a portion of the second wafer with the unchanged low doping concentration of the wafer in the final device, while the buffer layer 3 is of n type and has those regions having a higher doping concentration than the drift layer 2. Include.

단계 (e) 에서, 다이오드 (12) 의 경우, p 도핑된 애노드층 (7) 이 형성된다. 애노드 전극 (84) 으로서 형성된 제 1 전기적 컨택 (8) 이 이 단계에서 형성될 수 있으며, 일반적으로는 제 3 및 제 2 측 (21, 12) 상의 금속의 성막일 수 있다. 대안으로, 애노드 전극 (84) 은 단계 (f)의 박형화 이후, 캐소드 전극 (94) 과 함께 형성될 수도 있다.In step (e), in the case of diode 12, a p-doped anode layer 7 is formed. The first electrical contact 8 formed as the anode electrode 84 can be formed at this stage, and generally can be the deposition of metal on the third and second sides 21, 12. Alternatively, the anode electrode 84 may be formed with the cathode electrode 94 after the thinning of step (f).

단계 (e) 에서, IGBT (1) 의 경우, 예시적으로 p 베이스층 (4), 소스 영역 (5) 이 제 3 측 (21) 상에 형성되고, 제 2 측 (12) 상에 p 컬렉터층 (75) 이 형성된다. 그 후, 평면 게이트 전극 (6) 또는 트렌치 게이트 전극 (6') 이 그 절연층들 (62, 64) 과 함께 제 3 측 (21) 상에 형성된다. 이 단계 (e) 에서, 에미터 전극 (82) 으로서 형성된 제 1 전기적 컨택 (8) 이 제 3 측 (21) 상에 형성될 수도 있다. 대안으로, 에미터 전극 (82) 은 단계 (f) 의 박형화 단계 후 컬렉터 전극 (92) 과 함께 형성될 수도 있다.In step (e), for the IGBT 1, for example, a p base layer 4, a source region 5 is formed on the third side 21, and a p collector on the second side 12. Layer 75 is formed. Then, the planar gate electrode 6 or the trench gate electrode 6 'is formed on the third side 21 together with the insulating layers 62 and 64. In this step (e), a first electrical contact 8 formed as the emitter electrode 82 may be formed on the third side 21. Alternatively, the emitter electrode 82 may be formed with the collector electrode 92 after the thinning step of step (f).

단계 (f) 에서, 웨이퍼 라미네이트는, 버퍼층 (3) 이 형성되도록, 제 1 웨이퍼 (10) 내에서 그 두께가 감소될 수도 있으며, 버퍼층 (3) 은 상호 공간층 (31) 및 제 1 웨이퍼의 나머지 부분을 포함하며, 그 부분은 고도핑 영역 (38)(도 4에서 컷 3) 을 형성한다 (평면 게이트 IGBT에 대해 도 3의 b)에, 트렌치 게이트 IGBT에 대해 도 11의 b)에 그리고 다이오드에 대해 도 12의 b)에 예시적으로 나타냄).In step (f), the wafer laminate may be reduced in thickness in the first wafer 10 so that the buffer layer 3 is formed, and the buffer layer 3 is formed of the interspace layer 31 and the first wafer. The remainder, which forms a high doping region 38 (cut 3 in FIG. 4) (b in FIG. 3 for the planar gate IGBT, b in FIG. 11 for the trench gate IGBT) and Illustratively in b) of FIG. 12 for diodes).

그라인딩 또는 에칭과 같은 전문가에게 잘 알려진 임의의 적절한 방법이 두께의 감소를 위해 사용될 수 있다. 두께는 제 2 측 (12) 상에 그리고 제 2 측 (12) 과 평행한 웨이퍼의 전체 평면에 걸쳐 웨이퍼의 일 부분을 제거함으로써 감소된다. Any suitable method well known to those skilled in the art, such as grinding or etching, can be used for the reduction in thickness. The thickness is reduced by removing a portion of the wafer on the second side 12 and over the entire plane of the wafer parallel to the second side 12.

대안으로, 단계 (f)에서, 도핑 농도 프로파일의 상승 부분 내에서 두께가 감소되도록, 웨이퍼가 제 2 웨이퍼 (20) 내에서 그리고 상호 공간층 (31) 내에서 컷팅될 수도 있다 (도 4에서 컷 1). 다른 대안으로, 제거는 상호 공간층 (31) 과 제 1 웨이퍼의 일정하게 고도핑된 부분 사이의 보더에서 수행될 수도 있다 (도 4에서 컷 2).Alternatively, in step (f), the wafer may be cut in the second wafer 20 and in the interspace layer 31 so that the thickness is reduced in the raised portion of the doping concentration profile (cut in FIG. 4). One). Alternatively, the removal may be performed in a border between the interspace layer 31 and the constantly doped portion of the first wafer (cut 2 in FIG. 4).

도 4는 상이한 제조 단계들에서 균일한 n 타입 웨이퍼 (균일한 도핑 농도) 에 대한 웨이퍼 내의 도핑 농도를 나타낸다. 파선은 본딩 (단계 (c)) 후 고도핑의 제 1 웨이퍼 (10) 및 저도핑의 제 2 웨이퍼 (20) 의 도핑 농도를 나타낸다. 실선은 확산 (단계 (d)) 후 웨이퍼를 나타내고, 점선은 제 1 메인 측 상에 p 타입층이 형성 (단계 (e)) 된 후 웨이퍼를 나타낸다. 도 5는 n 도핑된 버퍼층 (3) 의 도핑 농도를 상세하게 나타낸다. 도 5의 a)는 도 4의 컷 1을 따라 컷팅되는 웨이퍼 라미네이트에 대한 도핑 농도를 나타낸다. 도 5의 b)는 도 4의 컷 3에 대한 도핑 농도를 나타내고, 도 5의 c) 는 이중 확산 버퍼층에 대한 도핑 농도를 나타낸다.4 shows the doping concentration in the wafer for a uniform n type wafer (uniform doping concentration) in different fabrication steps. The dashed lines represent the doping concentrations of the highly doped first wafer 10 and the lightly doped second wafer 20 after bonding (step (c)). The solid line represents the wafer after diffusion (step (d)), and the dotted line represents the wafer after the p-type layer is formed (step (e)) on the first main side. 5 shows the doping concentration of the n-doped buffer layer 3 in detail. FIG. 5A shows the doping concentration for the wafer laminate cut along cut 1 of FIG. 4. FIG. 5B shows the doping concentration for cut 3 of FIG. 4 and FIG. 5C shows the doping concentration for the double diffusion buffer layer.

버퍼층 (3) 의 예시 두께는 (20-70)㎛ 이고 상호 공간층 (31) 에 대해서는 (10-50)㎛ 이다. 컷 1 (제 2 웨이퍼 (20) 내의 컷) 을 갖는 발명의 디바이스에 대하여, 버퍼층은 예시적으로 (10 내지 40)㎛, 예시적으로 (20 내지 40)㎛ 의 두께를 갖는다.An exemplary thickness of the buffer layer 3 is (20-70) 탆 and (10-50) 탆 for the interspace layer 31. For the device of the invention having a cut 1 (cut in the second wafer 20), the buffer layer has a thickness of (10-40) μm, for example (20-40) μm.

버퍼층 (3) 이 형성된 후, 다른 층들이 제 2 측 (12) 의 웨이퍼 라미네이트에 또는 웨이퍼 라미네이트 상에 그리고 박형화 후에 형성될 수도 있다. IGBT를 제작하기 위해, 이제 예를 들어 p 도핑된 컬렉터층 (75) 및 컬렉터 전극 (92) 이 형성된다. 물론, 박형화 후 제 3 측 (21) 상에 층들을 형성하는 것이 발명으로부터 배제되는 것은 아니다. 예시적으로, 확산 공정을 필요로 하는 적어도 모든 층들이 박형화 전에 형성된다.After the buffer layer 3 is formed, other layers may be formed on the wafer laminate of the second side 12 or on the wafer laminate and after thinning. In order to fabricate the IGBT, p-doped collector layer 75 and collector electrode 92 are now formed, for example. Of course, forming the layers on the third side 21 after thinning is not excluded from the invention. By way of example, at least all layers requiring a diffusion process are formed prior to thinning.

이러한 예들은 발명의 범위를 제한하지 않는다. 상기 언급된 설계들 및 배열들은 단지 베이스층(들) 및 웰 (존들) 에 대하여 가능한 설계들 및 배열들의 임의의 종류들에 대한 예시일 뿐이다.These examples do not limit the scope of the invention. The above mentioned designs and arrangements are merely illustrative of any kinds of possible designs and arrangements for the base layer (s) and well (zones).

다른 실시형태에서, 전도 타입들은 전환되는데, 즉 제 1 전도 타입의 모든 층들은 p 타입이고 (예를 들어, 드리프트층 (2), 소스 영역 (5)), 제 2 전도 타입의 모든 층들은 n 타입이다 (예를 들어, 베이스층 (4), 컬렉터층 (75)).In another embodiment, the conduction types are switched, that is, all layers of the first conduction type are p type (e.g., drift layer 2, source region 5) and all layers of the second conduction type are n Type (eg, base layer 4, collector layer 75).

용어 "포함하는 (comprising)" 은 다른 엘리먼트들 또는 단계들을 배제하지 않으며, 부정관사 "a" 또는 "an" 은 복수를 배제하지 않음을 유의해야 한다. 또한, 상이한 실시형태들과 연관되어 기재된 엘리먼트들은 결합될 수도 있다. 또한, 청구항들에서의 참조 부호들은 청구항들의 범위를 한정하는 것으로서 해석되지 않아야 함을 유의해야 한다.It should be noted that the term "comprising" does not exclude other elements or steps, and that " a " Furthermore, the elements described in connection with the different embodiments may be combined. Also, it should be noted that the reference signs in the claims should not be construed as limiting the scope of the claims.

당업자들은 본 발명이 그 사상 또는 본질적 특성들을 벗어나지 않으면서 다른 구체적 형태들로 구현될 수 있음을 알 것이다. 이에 따라, 개시된 본 실시형태들은 모든 면에서 예시적인 것이며 한정되지 않은 것으로 고려된다. 발명의 범위는 상기 기재보다는 오히려 첨부된 청구항들로 나타나며, 의미 및 범위 내에서 그 모든 변경들 및 등가물이 거기에 포함되는 것으로 의도된다.Those skilled in the art will appreciate that the present invention may be embodied in other specific forms without departing from the spirit or essential characteristics thereof. Accordingly, the disclosed embodiments are to be considered in all respects as illustrative and not restrictive. The scope of the invention is indicated by the appended claims rather than by the foregoing description, and all changes and equivalents thereof are intended to be included therein within the meaning and scope.

1 IGBT
100 다이오드
10 제 1 웨이퍼
11 제 1 측
12 제 2 측
13 제 1 메인 측
14 제 2 메인 측
2 드리프트층
20 제 2 웨이퍼
21 제 3 측
22 제 4 측
25 드리프트층의 두께
3 버퍼층
31 상호 공간층
32 상호 공간층의 두께
33 제 1 상호 공간 영역
34 제 1 영역 깊이
35 제 2 상호 공간 영역
36 제 2 영역 깊이
37 본딩층
38 고도핑 영역
39 고도핑 영역의 두께
4 베이스층
5 소스 영역
6 게이트 전극
62 제 1 절연층
64 제 2 절연층
7 애노드층
75 컬렉터층
8 제 1 전기적 컨택
82 에미터 전극
84 캐소드 전극
9 제 2 전기적 컨택
92 컬렉터 전극
94 애노드 전극1 IGBT
100 diodes
10 first wafer
11 first side
12 second side
13 first main side
14 2nd main side
2 drift layers
20 second wafer
21 third side
22 fourth side
25 drift layer thickness
3 buffer layer
31 mutual space layer
32 Thickness of the interspace layer
33 first interspace domain
34 first zone depth
35 second mutual space domain
36 second zone depth
37 bonding layers
38 doping area
39 Doping Region Thickness
4 base layer
5 Source Area
6 gate electrode
62 first insulating layer
64 second insulation layer
7 anode layer
75 collector layer
8 First Electrical Contact
82 emitter electrode
84 cathode electrodes
9 Second electrical contact
92 collector electrode
94 anode electrode

Claims (12)

제 1 전도 타입 및 제 2 전도 타입의 층들로 적어도 2 층 구조를 갖는 바이폴라 반도체 디바이스의 제조 방법으로서,
상기 제 2 전도 타입은 상기 제 1 전도 타입과 상이하고,
상기 바이폴라 반도체 디바이스의 제조를 위해,
(a) 고도핑의 제 1 웨이퍼 (10) 를 제공하는 단계로서, 상기 제 1 웨이퍼 (10) 는 제 1 측 (11) 및 상기 제 1 측 (11) 반대쪽의 제 2 측 (12) 을 갖고, 상기 제 1 웨이퍼 (10) 는 적어도 상기 제 1 측 (11) 에 상기 제 1 전도 타입의 제 1 파티클들로 도핑되는, 상기 제 1 웨이퍼 (10) 를 제공하는 단계;
(b) 제 3 측 (21) 및 상기 제 3 측 (21) 반대쪽의 제 4 측 (22) 을 갖는, 상기 제 1 전도 타입의 저도핑의 제 2 웨이퍼 (10) 를 제공하는 단계,
(c) 상기 제 1 측 (11) 의 상기 제 1 웨이퍼 (10) 및 상기 제 4 측 (22) 의 상기 제 2 웨이퍼 (20) 를 함께 본딩하여 웨이퍼 라미네이트 두께를 갖는 웨이퍼 라미네이트를 형성하는 단계;
(d) 그 후 확산 공정을 수행하는 단계로서, 상기 확산 공정에 의해, 확산된 상호 공간 (inter-space) 층 (31) 이 형성되고, 상기 상호 공간층은 상기 제 1 웨이퍼 (10) 의 제 1 측의 부분 및 상기 제 2 웨이퍼 (20) 의 제 4 측의 부분을 포함하고, 상기 상호 공간층 (31) 은 본래의 상기 제 2 웨이퍼의 도핑 농도보다 높고 본래의 상기 제 1 웨이퍼의 도핑 농도보다 낮은 도핑 농도를 가지며, 최종 디바이스에서 변경되지 않는 도핑 농도를 갖는 상기 제 2 웨이퍼의 부분이 드리프트층 (2) 을 형성하는, 상기 확산 공정을 수행하는 단계;
(e) 그 후 상기 제 3 측 (21) 상에 상기 제 2 전도 타입의 적어도 하나의 층을 형성하는 단계; 및
(f) 그 후 버퍼층 (3) 이 형성되도록 상기 상호 공간층 (31) 내에 및 상기 제 2 웨이퍼 (20) 내에 상기 제 2 측 (12) 으로부터 상기 웨이퍼 라미네이트 두께를 감소시키는 단계로서, 상기 버퍼층은 상기 드리프트층 (2) 보다 높은 도핑 농도를 갖는 상기 제 4 측 (22) 의 상기 웨이퍼 라미네이트의 나머지 부분을 포함하는, 상기 웨이퍼 라미네이트 두께를 감소시키는 단계
가 수행되는, 바이폴라 반도체 디바이스의 제조 방법.A method of manufacturing a bipolar semiconductor device having at least a two layer structure with layers of a first conductivity type and a second conductivity type,
The second conductivity type is different from the first conductivity type,
For the manufacture of the bipolar semiconductor device,
(a) providing a high wafer of the first wafer 10, the first wafer 10 having a first side 11 and a second side 12 opposite the first side 11; Providing the first wafer (10), wherein the first wafer (10) is doped with at least first particles of the first conductivity type on the first side (11);
(b) providing a low doped second wafer 10 of the first conductivity type, having a third side 21 and a fourth side 22 opposite the third side 21,
(c) bonding the first wafer (10) on the first side (11) and the second wafer (20) on the fourth side (22) together to form a wafer laminate having a wafer laminate thickness;
(d) thereafter performing a diffusion process, wherein the diffusion process forms a diffused inter-space layer 31, wherein the inter-space layer is formed of the first wafer 10. A portion on one side and a portion on the fourth side of the second wafer 20, wherein the interspace layer 31 is higher than the original doping concentration of the second wafer and the doping concentration of the original first wafer. Performing the diffusion process, wherein a portion of the second wafer having a lower doping concentration and having an unchanged doping concentration in the final device forms a drift layer (2);
(e) then forming at least one layer of the second conductivity type on the third side (21); And
(f) thereafter reducing the wafer laminate thickness from the second side 12 in the interspace layer 31 and in the second wafer 20 such that a buffer layer 3 is formed, wherein the buffer layer is Reducing the wafer laminate thickness, including the remainder of the wafer laminate of the fourth side 22 having a higher doping concentration than the drift layer 2.
The method of manufacturing a bipolar semiconductor device is performed. 제 1 항에 있어서,
- 상기 단계 (a) 에서, 상기 제 1 웨이퍼 (10) 는 도핑 농도가 5*1014 내지 5*1016㎝-3이고,
- 상기 단계 (d) 에서, 상기 상호 공간층 (31) 은 상기 상호 공간층 (31) 이 (10-50)㎛ 의 두께 (33) 를 갖도록 형성되며,
- 상기 단계 (f) 에서, 상기 웨이퍼 라미네이트 두께는 상기 버퍼층 (3) 이 (10-40)㎛, 특히 (20-40)㎛의 두께 (31) 를 갖도록 감소되는 것을 특징으로 하는, 바이폴라 반도체 디바이스의 제조 방법.The method of claim 1,
In step (a), the first wafer 10 has a doping concentration of 5 * 10 14 to 5 * 10 16 cm -3 ,
In step (d), the interspace layer 31 is formed such that the interspace layer 31 has a thickness 33 of (10-50) μm,
In the step (f), the wafer laminate thickness is reduced such that the buffer layer 3 has a thickness 31 of (10-40) μm, in particular (20-40) μm. Method of preparation. 제 1 항 또는 제 2 항에 있어서,
상기 확산 공정은,
- 적어도 1200℃ 의 온도에서, 및
- 적어도 180 분의 시간 주기 동안,
중 적어도 하나에서 수행되는 것을 특징으로 하는, 바이폴라 반도체 디바이스의 제조 방법.3. The method according to claim 1 or 2,
The diffusion process,
At a temperature of at least 1200 ° C., and
For a time period of at least 180 minutes,
A method of manufacturing a bipolar semiconductor device, characterized in that it is carried out in at least one of. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
상기 단계 (b) 에서, 상기 제 2 웨이퍼 (20) 는 도핑 농도가 2*1012㎝-3 내지 2*1014㎝-3인 것을 특징으로 하는, 바이폴라 반도체 디바이스의 제조 방법.4. The method according to any one of claims 1 to 3,
In the step (b), the second wafer (20) is characterized in that the doping concentration is 2 * 10 12 cm -3 to 2 * 10 14 cm -3 . 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
- 상기 단계 (a) 에서, 상기 제 1 웨이퍼 (10) 가 제 1 측 (11) 에 주입층을 포함하는 것,
- 상기 단계 (b) 에서, 상기 제 2 웨이퍼 (20) 가 제 4 측 (22) 에 주입층을 포함하는 것
중 적어도 하나를 특징으로 하고,
상기 주입층은 상기 제 1 전도 타입의 제 2 파티클들로 주입되고, 상기 제 2 파티클들은 상기 제 1 파티클들과 상이한 확산 속도를 가지며,
상기 단계 (d) 에서 형성된 상기 상호 공간층 (31) 은,
고속 확산 파티클들을 포함하는 제 1 상호 공간 영역 (33) 으로서, 상기 제 1 상호 공간 영역 (33) 은 상기 제 2 측 (12) 으로부터 측정된 제 1 영역 깊이 (34) 까지 연장하고, 상기 제 1 영역 깊이 (34) 는 상기 고속 확산 파티클들의 최대 확산 깊이인, 상기 제 1 상호 공간 영역 (33), 및
저속 확산 파티클들을 포함하는 제 2 상호 공간 영역 (35) 으로서, 상기 제 2 상호 공간 영역 (35) 은 상기 제 2 측 (12) 으로부터 측정된 제 2 영역 깊이 (36) 까지 연장하고, 상기 제 2 영역 깊이 (36) 는 상기 제 1 영역 깊이 (34) 보다 작으며 상기 저속 확산 파티클들의 최대 확산 깊이인, 상기 제 2 상호 공간 영역 (35) 을 포함하는 것을 특징으로 하는, 바이폴라 반도체 디바이스의 제조 방법.5. The method according to any one of claims 1 to 4,
In the step (a), the first wafer 10 comprises an injection layer on the first side 11,
In step (b), the second wafer 20 comprises an injection layer on a fourth side 22.
At least one of
The injection layer is injected into second particles of the first conductivity type, the second particles having a different diffusion rate than the first particles,
The interspace layer 31 formed in the step (d),
A first interspace region 33 comprising fast diffusing particles, wherein the first interspace region 33 extends to a first region depth 34 measured from the second side 12 and the first interspace region 33. Region depth 34 is the first interspatial region 33, which is the maximum diffusion depth of the fast diffusion particles, and
A second interspace region 35 comprising slow diffusing particles, the second interspace region 35 extending to a second region depth 36 measured from the second side 12, wherein the second A method of manufacturing a bipolar semiconductor device, characterized in that the region depth 36 comprises the second interspatial region 35, which is less than the first region depth 34 and is the maximum diffusion depth of the slow diffusion particles. . 제 5 항에 있어서,
상기 고속 확산 파티클들은 황이고, 상기 저속 확산 파티클들은 인 또는 비소이거나,
상기 고속 확산 파티클들은 인이고, 상기 저속 확산 파티클들은 비소인 것을 특징으로 하는, 바이폴라 반도체 디바이스의 제조 방법.The method of claim 5, wherein
The fast diffusion particles are sulfur and the slow diffusion particles are phosphorus or arsenic,
And wherein said fast diffusing particles are phosphorus and said slow diffusing particles are arsenic. 제 5 항 또는 제 6 항에 있어서,
상기 제 1 영역 깊이 (34) 는 20 내지 40㎛인 것을 특징으로 하는, 바이폴라 반도체 디바이스의 제조 방법.The method according to claim 5 or 6,
The first region depth (34) is 20 to 40 mu m, characterized in that the manufacturing method of the bipolar semiconductor device. 제 5 항 내지 제 7 항 중 어느 한 항에 있어서,
상기 제 2 영역 깊이 (36) 는 상기 제 1 영역 깊이 (34) 의 80% 보다 작은 것을 특징으로 하는, 바이폴라 반도체 디바이스의 제조 방법.8. The method according to any one of claims 5 to 7,
And said second region depth (36) is less than 80% of said first region depth (34). 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
상기 디바이스가 절연형 게이트 바이폴라 트랜지스터 (1) 이거나, 상기 디바이스가 다이오드 (100) 인 것을 특징으로 하는, 바이폴라 반도체 디바이스의 제조 방법.The method according to any one of claims 1 to 8,
A method of manufacturing a bipolar semiconductor device, characterized in that the device is an insulated gate bipolar transistor (1) or the device is a diode (100). 제 1 전도 타입 및 제 2 전도 타입의 층들로 적어도 2층 구조를 갖는 바이폴라 펀치 쓰루 반도체 디바이스로서,
상기 제 2 전도 타입은 상기 제 1 전도 타입과 상이하고,
제 1 메인 측 (13) 과 제 2 메인 측 (14) 사이에,
- 균일하게 저도핑된 제 1 전도 타입의 드리프트층 (2),
- 상기 제 1 전도 타입의 버퍼층 (3) 으로서, 상기 버퍼층은 상기 제 2 메인 측 (14) 쪽으로 상기 드리프트층 (2) 상에 배열되고, 상기 드리프트층 (2) 보다 높은 도핑 농도를 가지며, 상기 버퍼층 (3) 은 상기 제 2 메인 측 (14) 쪽으로 상호 공간층 (31) 을 포함하고, 상기 상호 공간층 (31) 은 상기 제 1 전도 타입의 제 1 도핑된 파티클들을 포함하는 제 1 상호 공간 영역 (33) 으로서, 상기 제 1 상호 공간 영역 (33) 은 상기 제 2 메인측 (14) 으로부터의 최대 깊이인 제 1 영역 깊이 (34) 를 가지며, 상기 제 1 도핑된 파티클들이 존재하고, 상기 제 1 영역 깊이 (34) 가 (20 내지 40)㎛ 사이인, 상기 제 1 상호 공간 영역 (33), 및 상기 제 1 전도 타입의 상기 제 1 도핑된 파티클들 및 제 2 도핑된 파티클들을 포함하는 제 2 상호 공간 영역 (35) 으로서, 상기 제 1 파티클들은 상기 제 2 파티클들과 상이하고, 상기 제 2 상호 공간 영역 (35) 은 상기 제 2 메인 측 (14) 으로부터의 최대 깊이인 제 2 영역 깊이 (36) 를 가지며, 상기 제 2 도핑된 파티클들이 존재하며, 상기 제 2 영역 깊이 (36) 가 상기 제 1 영역 깊이 (34) 보다 작은, 상기 제 2 상호 공간 영역 (35) 을 포함하는, 상기 버퍼층 (3), 및
- 상기 제 1 메인측 (13) 상의 상기 제 2 전도 타입의 층
을 포함하는, 바이폴라 펀치 쓰루 반도체 디바이스.A bipolar punch through semiconductor device having at least a two-layer structure with layers of a first conductivity type and a second conductivity type,
The second conductivity type is different from the first conductivity type,
Between the first main side 13 and the second main side 14,
A drift layer 2 of the first conductivity type uniformly low doped,
The buffer layer 3 of the first conductivity type, the buffer layer being arranged on the drift layer 2 towards the second main side 14, having a higher doping concentration than the drift layer 2, and The buffer layer 3 comprises an interspace layer 31 towards the second main side 14, the interspace layer 31 comprising a first interspace comprising first doped particles of the first conductivity type. As region 33, the first interspace region 33 has a first region depth 34, which is the maximum depth from the second main side 14, wherein the first doped particles are present, and A first interspace region 33, wherein the first region depth 34 is between 20 and 40 μm, and the first and second doped particles of the first conductivity type. As a second interspace region 35, the first particles are arranged in the second party. And the second interspace region 35 has a second region depth 36 which is the maximum depth from the second main side 14, the second doped particles are present and the first The buffer layer 3, comprising the second interspaced region 35, wherein a second region depth 36 is less than the first region depth 34, and
The layer of the second conductivity type on the first main side 13
Including, a bipolar punch through semiconductor device. 제 10 항에 있어서,
상기 제 2 영역 깊이 (36) 는 상기 제 1 영역 깊이 (34) 의 80% 보다 작은, 바이폴라 펀치 쓰루 반도체 디바이스.11. The method of claim 10,
And wherein said second region depth (36) is less than 80% of said first region depth (34). 제 10 항 또는 제 11 항에 있어서,
상기 디바이스가 절연형 게이트 바이폴라 트랜지스터 (1) 이거나, 상기 디바이스가 다이오드 (100) 인 것을 특징으로 하는, 바이폴라 펀치 쓰루 반도체 디바이스.The method according to claim 10 or 11,
A bipolar punch through semiconductor device, characterized in that the device is an insulated gate bipolar transistor (1) or the device is a diode (100).
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