KR20140016106A - 인헨스먼트 질화물 반도체 소자 및 이의 제조 방법 - Google Patents
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Abstract
인헨스먼트 질화물 반도체 소자 및 이의 제조 방법이 개시된다. 본 발명의 실시 예들은, 대기 중에 노출되는 기존의 리세스 게이트 식각 공정 및 절연막 도포 공정의 문제점을 개선하고, 인헨스먼트 질화물 반도체 소자의 안정성 및 누설 전류 특성을 향상시킨다. 본 발명의 실시 예들은, ICP(Inductive Coupled Plasma) 식각 장비에 의해 리세스 게이트 공정 및 높은 전기절연성을 가지는 보론 나이트라이트를 증착함으로써, 리세스 식각면이 대기와 접촉하는 것을 방지하고, 클리닝 및 패터닝을 다시 하지 않도록 하여 제조 공정을 단순화하며 시간을 단축할 수 있다. 본 발명의 실시 예들은, 식각 후 도포가 한 챔버(Chamber) 안에서 바로 진행이 되도록 함으로써 대기 중에 노출되는 것을 방지할 뿐 아니라, 전기절연성이 뛰어난 물질인 보론 나이트라이드를 게이트 절연막으로 사용함으로써 누설 전류를 줄이고, 소자 및 소자 제조 공정의 안정성을 제고한다.
Description
본 발명은 인-시츄 리세스 및 재증착 공정을 이용하여 제조한 질화물 반도체 소자 및 이의 제조 방법에 관한 것이다.
질화물 반도체는 광대역 밴드 갭 화합물 반도체로서, 가시 범위와, 넓게는 자외선 범위까지 광을 방출하는 것이 가능하다. 청자색 레이저 다이오드 및 청색 발광 다이오드는 광 픽업 장치, 신호등, 퍼블릭 디스플레이, 액정의 백라이트, 조명에 이르기까지 넓은 분야에서 사용되고 있다.
질화물 반도체는 실리콘에 비해 높은 임계 전계, 낮은 온(on) 저항, 고온, 고주파 동작 특성이 주목되어, 차세대 반도체 소자의 재료로 선행 연구되고 있다.
고출력 전력 소자에는, 일반적으로 금속 산화막 반도체 전계 효과 트랜지스터(Metal-Oxide Semiconductor Field-Effect-Transistor; MOSFET)와, 절연 게이트 양극성 트랜지스터(Insulated Gate Bipolar Transistor; IGBT)가 있다. 또한, 갈륨 나이트라이드(Gallium Nitride; GaN) 계열로는, 고전자 이동도 트랜지스터(High Electron Mobility Transistor; HEMT), 이종 접합 전계 효과 트랜지스터(Heterojunction Field-Effect Transistor; HFET) 및 MOSFET 등의 소자가 연구되고 있다. HEMT는, 높은 전자의 이동도를 이용하여 고주파 특성의 통신 소자 등에 이용되고 있다.
도 1은 이종 접합 전계 효과 트랜지스터(HFET)의 일반적인 구조를 나타내는 예시도이다. 도 1을 참조하면, 일반적인 HFET는 기판(1), 상기 기판 상에 형성된 제1 GaN층(2), 상기 제1 GaN층 상에 형성되는 AlGaN층(3), 상기 AlGaN층 상에 형성되는 제2 GaN층(4), 상기 제2 GaN층 상에 형성되는 게이트(Gate) 전극(5), 소스(Source) 전극(6) 및 드레인(Drain) 전극(7)을 포함한다.
이러한 HFET 소자는, 전압, 전류 특성에서 우수하여 고출력 전력 소자로 사용하기 위해 많은 시도가 이루어지고 있으나, MOSFET 및 IGBT 등 다른 소자와는 달리 노멀리 온(Normally On) 형태를 가지는 단점이 있다. 노멀리 온 소자의 경우 회로를 구성하는 데에 있어서, 복잡도가 높아져 만들기 어렵다. 이 때문에, 문턱 전압을 높이기 위한 방안으로 플라즈마 처리, p-GaN 성장 및 리세스 게이트 등의 방안이 연구되고 있다.
문턱 전압을 높이는 가장 일반적인 방식인 리세스 게이트 방식은, 게이트 아래 영역의 AlGaN층을 식각하여 그 영역에 흐르는 2DEG(2 Dimensional Electron Gas)의 농도를 낮추는 방식이다. 일반적으로, 리세스 공정을 통해 플라즈마 에너지에 의한 구조 변화가 발생하여, 게이트 영역으로 누설 전류가 증가하게 되기 때문에, 리세스 공정 후 절연막을 도포하는 MISHFET(Metal Insulator Semiconductor HFET) 소자가 적용되고 있다.
리세스 공정 후 절연막 도포 시, 챔버(Chamber)를 옮겨 진행하게 되는데, 이 경우에 식각된 리세스 영역이 대기 중에 노출이 된다. 리세스 영역이 대기 중에 노출이 되면 대기 중의 전자가 플라즈마 에너지와 반응하여 식각 영역에 존재하게 되는데, 이로써 절연막 도포의 효과가 감소할 수 있다.
이를 극복하기 위한 방안으로, HF 등의 산 계열 용액 처리를 하는 방법과, 추가 플라즈마 처리를 하는 방법 등이 연구되고 있다. 그러나, 산 계열 용액 처리를 하는 방법의 경우, 짧은 시간 처리를 하면 소자의 특성이 향상되지만 일정 시간을 넘어가면 오히려 소자 구조에 영향을 주어 특성을 열화시키는 현상을 보여준다. 또, 플라즈마 처리의 경우, 추후 열처리 공정 및 고온 동작에서 안정하지 않은 현상이 발생한다.
본 발명의 실시 예들은 대기 중에 노출되는 기존의 리세스 게이트 식각 공정 및 절연막 도포 공정의 문제점을 개선한 인헨스먼트 질화물 반도체 소자의 제조 방법 및 이에 따른 인헨스먼트 질화물 반도체 소자를 제공하는 데에 일 목적이 있다.
본 발명의 실시 예들은 인-시츄(in-situ) 리세스 및 재증착 공정을 이용하여 별도의 공정 없이 식각 장비 안에서 노멀리 오프 형태를 구현함과 동시에 누설 전류 특성을 개선한 인헨스먼트 질화물 반도체 소자의 제조 방법 및 이에 따른 인헨스먼트 질화물 반도체 소자를 제공하는 데에 그 목적이 있다.
일 실시 예에 따른 인헨스먼트 질화물 반도체 소자의 제조 방법은, 기판 위에 버퍼층을 형성하는 단계와, 상기 버퍼층 위에 장벽층을 형성하는 단계와, 상기 장벽층 위에 소스 전극 및 드레인 전극을 형성하는 단계와, 상기 소스 전극 및 드레인 전극의 사이의 상기 장벽층 위에 리세스 영역을 정의하고, 상기 장벽층을 식각하거나, 또는 상기 버퍼층의 상부의 일부 및 상기 장벽층을 식각하여 상기 리세스 영역을 형성하는 단계와, 인-시츄로 상기 리세스 영역 위에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막 위에 게이트 전극을 형성하는 단계를 포함하여 구성된다.
상기 리세스 영역을 형성하는 단계는, 하나 이상의 에칭 가스를 이용하여 상기 버퍼층 상부에 형성된 2차원 전자 가스 채널이 형성된 영역 이하까지 식각하여 상기 리세스 영역을 형성한다.
또, 상기 리세스 영역을 형성하는 단계는, 유도 결합형 플라즈마 장비를 이용하여 상기 리세스 영역을 형성한다.
상기 게이트 절연막을 형성하는 단계는, 상기 유도 결합형 플라즈마 장비를 이용하여 상기 게이트 절연막을 형성한다. 또, 상기 게이트 절연막을 형성하는 단계는, 염화 붕소 가스를 이용하여 상기 리세스 영역 위에 보론 나이트라이드로 된 상기 게이트 절연막을 형성할 수 있다.
다른 실시 예에 따른 인헨스먼트 질화물 반도체 소자의 제조 방법은, 기판 위에 버퍼층을 형성하는 단계와, 상기 버퍼층 위에 장벽층을 형성하는 단계와, 상기 장벽층 위에 알루미늄 갈륨 나이트라이드를 이용하여 캡층을 형성하는 단계와, 상기 캡층 위에 소스 전극 및 드레인 전극을 형성하는 단계와, 상기 소스 전극 및 드레인 전극의 사이의 상기 캡층 위에 리세스 영역을 정의하고, 상기 장벽층 및 캡층을 식각하거나, 또는 상기 버퍼층의 일부와, 상기 장벽층 및 캡층을 식각하여 상기 리세스 영역을 형성하는 단계와, 인-시츄(in-situ)로 상기 리세스 영역 위에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막 위에 게이트 전극을 형성하는 단계를 포함하여 구성된다.
본 발명의 실시 예들에 따른 인헨스먼트 질화물 반도체 소자는, 상기 실시 예들에 따른 제조 방법에 의해 제조될 수 있다.
본 발명의 실시 예들은, 대기 중에 노출되는 기존의 리세스 게이트 식각 공정 및 절연막 도포 공정의 문제점을 개선하고, 인헨스먼트 질화물 반도체 소자의 안정성 및 누설 전류 특성을 향상시킨다.
본 발명의 실시 예들은, ICP(Inductive Coupled Plasma) 식각 장비에 의해 리세스 게이트 공정 및 높은 전기절연성을 가지는 보론 나이트라이트를 증착함으로써, 리세스 식각면이 대기와 접촉하는 것을 방지하고, 클리닝 및 패터닝을 다시 하지 않도록 하여 제조 공정을 단순화하며 시간을 단축할 수 있다.
본 발명의 실시 예들은, 식각 후 도포가 한 챔버(Chamber) 안에서 바로 진행이 되도록 함으로써 대기 중에 노출되는 것을 방지할 뿐 아니라, 전기절연성이 뛰어난 물질인 보론 나이트라이드를 게이트 절연막으로 사용함으로써 누설 전류를 줄이고, 소자 및 소자 제조 공정의 안정성을 제고한다.
도 1은 이종 접합 전계 효과 트랜지스터(HFET)의 일반적인 구조를 보인 예시도;
도 2 및 도 3은 본 발명의 실시 예들에 따른 인헨스먼트 질화물 반도체 소자의 구조를 보인 도들;
도 4는 일 실시 예에 따른 인헨스먼트 질화물 반도체 소자의 제조 방법을 개략적으로 보인 흐름도;
도 5a 내지 도 5f는 일 실시 예에 따른 질화물 반도체를 제조하는 동작을 설명하기 위한 예시도들; 및
도 6a 내지 도 6d는 본 발명의 실시 예들에 있어서의 리세스 영역의 여러 형태를 보인 도들이다.
도 2 및 도 3은 본 발명의 실시 예들에 따른 인헨스먼트 질화물 반도체 소자의 구조를 보인 도들;
도 4는 일 실시 예에 따른 인헨스먼트 질화물 반도체 소자의 제조 방법을 개략적으로 보인 흐름도;
도 5a 내지 도 5f는 일 실시 예에 따른 질화물 반도체를 제조하는 동작을 설명하기 위한 예시도들; 및
도 6a 내지 도 6d는 본 발명의 실시 예들에 있어서의 리세스 영역의 여러 형태를 보인 도들이다.
도 2를 참조하면, 일 실시 예에 따른 인헨스먼트 질화물 반도체 소자는, 버퍼층과, 장벽층, 그리고 게이트 전극, 소스 전극, 드레인 전극을 포함하여 구성된다.
버퍼층(10)은 기판(1) 위에 형성되고, 질화물로 이루어진다. 장벽층(20)은 버퍼층(10) 위에 형성되고, 버퍼층(10)을 이루는 질화물과 이종 질화물로 이루어진다. 게이트 전극(40)은 리세스 영역(30) 위에 형성된다. 리세스 영역(30)은 다양한 종류의 식각 장비, 예를 들어 ICP(Inductive Coupled Plasma) 식각 장비에 의해 장벽층(20), 또는 장벽층(20) 및 버퍼층(10)의 상부의 일부가 식각되어 형성된다.
게이트 전극(40)의 하부, 즉 리세스 영역(30)의 위에는 게이트 절연막층(41)이 형성된다. 여기서, 게이트 절연막층(41)은 상기 리세스 영역(30)을 식각한 장비에 의해 형성된다. 또, 소스 전극(50) 및 드레인 전극(60)은 장벽층(20) 위에 각각 접촉된다.
기판(1)은 사파이어 기판 등과 같은 절연성 기판일 수 있다. 또, 기판(1)은 갈륨 나이트라이드(GaN) 기판, 실리콘 카바이트(SiC) 기판, 및 실리콘(Si) 기판 중 하나로 이루어질 수 있다. 기판(1)은 질화물 반도체 소자의 제작 후에 제거될 수 있다. 이 경우, 최종적인 소자의 구조는 기판(1)이 없는 구조일 수 있다.
버퍼층(10)은, 도핑되지 아니한 GaN층(undoped GaN)이거나, 또는 카본(Carbon), 아이언(Fe), 마그네슘(Mg), 및 이들의 조합 중 하나로 도핑된 고저항 GaN층이다. 버퍼층(10)의 두께는, 0.5 내지 10 마이크로미터(μm), 바람직하게는 0.6 내지 3 μm이 좋다. 버퍼층(10)에 도핑된 불순물 농도는, 1e17/cm3 내지 1e20/cm3이다. 바람직하게는 1e18/cm3 내지 1e19/cm3의 농도를 갖도록 한다. 버퍼층(10)의 상부, 즉 버퍼층(10)과 장벽층(20)이 맞닿는 부분의 아래에는 2차원 전자 가스 채널(2 Dimensional Electron Gas; 2DEG)이 형성된다.
버퍼층(10)은, 다양한 방식(방법)으로 형성될 수 있다. 금속-유기 화학적 기상 증착(Metal Organic Chemical Vapor Deposition; MOCVD), 분자선 에피택시(Molecular Beam Epitaxy; MBE), 수소화물 기상 에피택시(Hydride Vapor Phase Epitaxy; HVPE), 플라즈마 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition; PECVD), 스퍼터링(Sputtering), 및 원자층 증착(Atomic Layer Deposition; ALD) 중 하나 이상을 근거로 형성될 수 있다. 다만, 버퍼층(10)의 결정성을 고려하여, 버퍼층(10)은 금속-유기 화학적 기상 증착으로 제작하는 것이 일반적이다. Ga의 원료인 TMGa, N의 원료인 NH3를 리액터 안에서 고온으로 합성시켜 에피 성장을 하게 된다.
버퍼층(10)은, 도시하지 아니하였으나, 기판(1)과의 사이에 저저항층을 포함할 수 있다. 저저항층은, 일반적으로 엔-형 갈륨 나이트라이드(n-GaN)로 이루어진다. 저저항층의 두께는 0.01 내지 10 마이크로미터(μm)이다. 바람직하게는 저저항층의 두께가 0.1~2 μm이 되도록 성장시킨다. 저저항층도 버퍼층과 마찬가지로, 금속-유기 화학적 기상 증착, 분자선 에피택시, 수소화물 기상 에피택시, 플라즈마 화학 기상 증착 등에 의해 형성될 수 있다.
또, 도시하지 아니하였으나, 버퍼층(10)과 기판(1)의 사이에는 AlxGa1 - xN (0≤x≤1)으로 이루어지는 AlGaN층이 더 형성될 수 있다.
장벽층(20)은, 알루미늄 갈륨 나이트라이드(AlGaN), 즉 AlxGa1 - xN (0≤x≤1)로 이루어진다. 장벽층(20)의 두께는 0 내지 100 나노미터(nm)이다. 바람직하게는 0~20 nm이 되도록 성장시킨다. AlGaN의 Al 조성은 1~100%, 바람직하게는 10~50% 정도로 성장시킨다. 장벽층(20)도 버퍼층(10)과 마찬가지로, 금속-유기 화학적 기상 증착, 분자선 에피택시, 수소화물 기상 에피택시, 플라즈마 화학 기상 증착 등에 의해 형성될 수 있다.
예를 들어, 도 5a 및 도 5b에 도시한 바와 같이, 기판(1) 위에 2DEG가 형성되는 GaN 버퍼층(10)을 0.5~10 μm, 바람직하게는 0.6~3 μm을 성장시킨 후, AlGaN 장벽층(20)을 0~100 nm, 바람직하게는 0~20 nm의 두께로 성장시켜 일 실시 예에 따른 질화물 반도체 소자를 제조한다.
도 3을 참조하면, 다른 실시 예에 따른 질화물 반도체 소자는, 기판(1) 위에 형성되고, 질화물로 이루어지는 버퍼층(10)과, 상기 버퍼층(10) 위에 형성되고, 상기 버퍼층(10)을 이루는 상기 질화물과 이종 질화물로 이루어지는 장벽층(20)과, 상기 장벽층 위에 형성되는 캡층(70)과, 상기 캡층(70) 위에 각각 접촉되는 소스 전극(50) 및 드레인 전극(60)과, 상기 소스 전극(50) 및 드레인 전극(60)의 사이에 형성되는 리세스 영역(30) 위에 형성되는 게이트 절연막층(41)과, 상기 게이트 절연막층(41) 위에 접촉되는 게이트 전극(40)을 포함하여 구성된다. 여기서, 일 실시 예에서 개시한 바와 같이, 리세스 영역의 식각 및 게이트 절연막층의 형성은 동일한 식각 장비에 의해 수행된다.
캡층(70)도 장벽층(20)과 마찬가지로, 알루미늄 갈륨 나이트라이드(AlGaN), 즉 AlxGa1 - xN (0≤x≤1)로 이루어진다. Al 조성은 0 내지 100%를 사용할 수 있다. 두께는 0 내지 10 나노 미터, 바람직하게는 0~5 nm정도로 성장시킨다.
이 경우, 리세스 영역은(30)은, 캡층(70) 및 장벽층(20)을 식각하거나, 또는 캡층(70)과, 장벽층(20), 및 버퍼층(10)의 일부를 식각하여 형성될 수 있다. 리세스 영역(30)은 다양한 종류의 식각 장비, 예를 들어 ICP(Inductive Coupled Plasma) 식각 장비에 의해 캡층(70), 장벽층(20) 및 버퍼층(10)의 일부가 식각되어 형성된다.
예를 들어, 도 5a 및 도 5b에 도시한 바와 같이, 기판(1) 위에 2DEG가 형성되는 GaN 버퍼층(10)을 0.5~10 μm, 바람직하게는 0.6~3 μm을 성장시킨 후, AlGaN 장벽층(20)을 0~100 nm, 바람직하게는 0~10 nm의 두께로 성장시킨다. 그런 다음, AlGaN 캡층(70)을 0~10 nm, 바람직하게는 0~5 nm 정도로 성장시켜 다른 실시 예에 따른 질화물 반도체 소자를 제조한다.
에피 성장 후, 아이솔레이션(isolation) 공정을 진행하여 소자 간 영역을 정의하고 소스 전극 및 드레인 전극을 증착한다.
즉, 에피 성장 후, 도 5c에 도시한 바와 같이, 장벽층(20) 또는 캡층(70) 위에 소스 전극(50)을 형성한다. 소스 전극(50)은, 게이트 전극(40)이 형성되지 아니한 부분에 형성되고, 메탈로 이루어진다.
소스 전극(50)은 오믹 접촉(Ohmic Contact)으로 형성된다. 예를 들면, 소스 전극(50)은, Ti/Al 기반의 구조를 사용하는데, 열처리를 하고 사용할 수도 있고 열처리 없이 사용하는 경우도 가능하다. 일 예로, 소스 전극(50)은, Ti/Al/Ti/Au이 각각 30/100/20/200nm의 두께로 전자 빔 증착기를 이용하여 증착하여 리프트 오프(Lift-off) 공정으로 패턴을 형성한다.
또, 에피 성장 후, 도 5c에 도시한 바와 같이, 장벽층(20) 또는 캡층(70) 위에 드레인 전극(60)을 형성한다. 드레인 전극(60)은, 게이트 전극(40)이 형성되지 아니한 부분에 형성되고, 메탈로 이루어진다.
드레인 전극(60)은 오믹 접촉(Ohmic Contact)으로 형성된다. 예를 들면, 드레인 전극(60)은, Ti/Al 기반의 구조를 사용하는데, 열처리를 하고 사용할 수도 있고 열처리 없이 사용하는 경우도 가능하다.
소스 전극(50) 및 드레인 전극(60)을 접촉한 다음, 도 5d에 도시한 바와 같이, 리세스 영역(30)을 정의하고 리세스 공정을 진행한다.
리세스 공정은 염소 계열의 에칭 가스, 예를 들어 Cl2와 BCl3 기반의 가스를 이용하여 장벽층을 에칭하거나 캡층 및 장벽층을 식각한다. 또, 리세스 공정은 에칭 가스를 이용하여 2DEG 채널 위 혹은 아래층, 즉 버퍼층까지 식각할 수 있다. 게이트 전극(40)은, 리세스 영역(30) 위에 증착하게 되며, 그 영역의 폭은 리세스 영역과 같거나, 소스 전극(50)이나 드레인 전극(60)의 영역으로 0 내지 5 마이크로 미터(μm)씩 확장될 수 있다. 또, 게이트 전극(40)은, Ni, Ir, Pd, Pt등 일 함수가 높은 전극을 사용해 만드는 것이 좋다.
이때, 도 5e에 도시한 바와 같이, 낮은 RF 파워와 높은 ICP 파워에 BCl3 가스만을 사용하여 게이트 절연막(Gate Dielectric)으로 사용되는 보론 나이트라이드(Boron Nitride; BN)를 증착한다. 즉, 게이트 절연막으로는, 실리콘 옥사이드(SiO2), 하프늄 옥사이드(HfO2), 알루미늄 옥사이드(Al2O3), 및 실리콘 나이트라이드(SiN) 중 하나 이상으로 이루어질 수 있다. 본 발명에서는 ICP 장비를 이용하여 리세스 영역을 식각하고, 에칭 가스들 중 일부의 가스를 이용하여 게이트 절연막층을 형성한다. 따라서, 게이트 절연막으로 보론 나이트라이드가 증착될 수 있다.
보론 나이트라이드(BN)은, 흑연과 유사한 육각방면의 적층 구조이고, B-N 간의 결합이 SP2공유결합이므로, 절연체이고 매우 단단한 결합성을 가진다. 또, 층간은 반 데르 발스(van der Waals) 결합에 의한 완만한 층간에서의 미끄럼 성을 가진다. 보론 나이트라이드는, 고열 전도성, 고온 안정성, 내열 충격성, 고온 절연성, 화학적 안정성 등의 특징들을 가진다.
따라서, 게이트 절연막층(41)은 게이트 전극의 누설 전류를 방지한다. 여기서, 도 5f에 도시한 바와 같이, 게이트 전극은 게이트 절연막층(41) 위에 형성된다. 질화물 반도체 소자는 MIS(Metal-Insulator-Semiconductor) 구조를 가질 수 있다.
도 6a 내지 도 6d는 리세스 영역의 다양한 형태를 보인 도들이다. 도 6a 내지 도 6d를 참조하면, 리세스 영역(30)은, 도 2 또는 도 3의 형태 뿐만 아니라, 사각 형태(도 6a), 트렌치(trench) 형태(도 6b), 브이-그루브(V-groove) 형태(도 6c), 반원 형태(도 6d) 등일 수 있다. 여기서, 게이트 절연막층(41)은 장벽층(20)이나 캡층(70) 위에 형성되는 산화막층(41a)을 더 포함할 수 있다. 산화막으로는 실리콘 옥사이드, 하프늄 옥사이드, 알루미늄 옥사이드, 및 실리콘 나이트라이드 중 하나 이상이 사용될 수 있다.
도 4를 참조하면, 일 실시 예에 따른 인헨스먼트 질화물 반도체 소자의 제조 방법은, 기판 위에 버퍼층을 형성하는 단계(S10)와, 상기 버퍼층 위에 장벽층을 형성하는 단계(S20)와, 상기 장벽층 위에 소스 전극 및 드레인 전극을 형성하는 단계(S30)와, 상기 소스 전극 및 드레인 전극의 사이의 상기 장벽층 위에 리세스 영역을 정의하고, 상기 버퍼층의 일부 및 상기 장벽층을 식각하여 상기 리세스 영역을 형성하는 단계(S40)와, 인-시츄(in-situ)로 상기 리세스 영역 위에 게이트 절연막을 형성하는 단계(S50)와, 상기 게이트 절연막 위에 게이트 전극을 형성하는 단계(S60)를 포함하여 구성된다.
버퍼층은, 도핑되지 아니한 GaN층(undoped GaN)이거나, 또는 카본(Carbon), 아이언(Fe), 마그네슘(Mg), 및 이들의 조합 중 하나로 도핑된 고저항 GaN층이다. 버퍼층의 두께는, 0.5~10 μm, 바람직하게는 0.6~3 μm이 좋다. 버퍼층에 도핑된 불순물 농도는, 1e17/cm3 내지 1e20/cm3이다. 바람직하게는 1e18/cm3 내지 1e19/cm3의 농도를 갖도록 한다. 버퍼층의 상부, 즉 버퍼층과 장벽층이 맞닿는 부분의 아래에는 2차원 전자 가스 채널(2 Dimensional Electron Gas; 2DEG)이 형성된다.
버퍼층은, 다양한 방식(방법)으로 형성될 수 있다. 금속-유기 화학적 기상 증착, 분자선 에피택시, 수소화물 기상 에피택시, 플라즈마 화학 기상 증착, 스퍼터링, 및 원자층 증착 중 하나 이상을 근거로 형성될 수 있다. 다만, 버퍼층의 결정성을 고려하여, 버퍼층은 금속-유기 화학적 기상 증착으로 제작하는 것이 일반적이다. Ga의 원료인 TMGa, N의 원료인 NH3를 리액터 안에서 고온으로 합성시켜 에피 성장을 하게 된다(S10).
장벽층은, 알루미늄 갈륨 나이트라이드(AlGaN), 즉 AlxGa1 - xN (0≤x≤1)로 이루어진다. 장벽층의 두께는 0~100 nm, 바람직하게는 0~20 nm이 되도록 성장시킨다. AlGaN의 Al 조성은 1~100%, 바람직하게는 10~50% 정도로 성장시킨다(S20). 장벽층도 버퍼층과 마찬가지로, 금속-유기 화학적 기상 증착, 분자선 에피택시, 수소화물 기상 에피택시, 플라즈마 화학 기상 증착 등에 의해 형성될 수 있다.
에피 성장 후, 아이솔레이션(isolation) 공정을 진행하여 소자 간 영역을 정의하고 소스 전극 및 드레인 전극을 증착한다(S30).
리세스 영역을 형성하는 단계(S40)는, 하나 이상의 에칭 가스를 이용하여 상기 버퍼층 상부에 형성된 2차원 전자 가스 채널이 형성된 영역 이하까지 식각하여 상기 리세스 영역을 형성한다.
도 4를 다시 참조하면, 다른 실시 예에 따른 인헨스먼트 질화물 반도체 소자의 제조 방법은, 기판 위에 버퍼층을 형성하는 단계(S10)와, 상기 버퍼층 위에 장벽층을 형성하는 단계(S20)와, 상기 장벽층 위에 알루미늄 갈륨 나이트라이드를 이용하여 캡층을 형성하는 단계(S21)와, 상기 캡층 위에 소스 전극 및 드레인 전극을 형성하는 단계(S30)와, 상기 소스 전극 및 드레인 전극의 사이의 상기 캡층 위에 리세스 영역을 정의하고, 상기 버퍼층의 일부와, 상기 장벽층 및 캡층을 식각하여 상기 리세스 영역을 형성하는 단계(S40)와, 인-시츄(in-situ)로 상기 리세스 영역 위에 게이트 절연막을 형성하는 단계(S50)와, 상기 게이트 절연막 위에 게이트 전극을 형성하는 단계(S60)를 포함하여 구성된다.
캡층도 장벽층과 마찬가지로, 알루미늄 갈륨 나이트라이드(AlGaN), 즉 AlxGa1-xN (0≤x≤1)로 이루어진다. Al 조성은 0 내지 100%를 사용할 수 있다. 두께는 0~10 nm, 바람직하게는 0~5 nm정도로 성장시킨다. 캡층도 버퍼층, 장벽층과 마찬가지로, 금속-유기 화학적 기상 증착, 분자선 에피택시, 수소화물 기상 에피택시, 플라즈마 화학 기상 증착 등에 의해 형성될 수 있다.
에피 성장 후, 아이솔레이션(isolation) 공정을 진행하여 소자 간 영역을 정의하고 소스 전극 및 드레인 전극을 증착한다(S30).
이 경우, 상기 리세스 영역을 형성하는 단계(S40)는, 캡층과, 장벽층, 및 버퍼층의 일부를 식각하여 리세스 영역을 형성한다. 리세스 영역은 다양한 종류의 식각 장비, 예를 들어 ICP(Inductive Coupled Plasma) 식각 장비에 의해 캡층, 장벽층 및 버퍼층의 일부가 식각되어 형성된다.
리세스 영역을 형성하는 단계(S40)는, 유도 결합형 플라즈마(ICP) 장비를 이용하여 상기 리세스 영역을 형성한다. 리세스 공정은 염소 계열의 에칭 가스, 예를 들어 Cl2와 BCl3 기반의 가스를 이용하여 장벽층을 에칭하거나 캡층 및 장벽층을 식각한다. 또, 리세스 공정은 에칭 가스를 이용하여 2DEG 채널 위 혹은 아래층, 즉 버퍼층까지 식각할 수 있다(S40).
게이트 절연막을 형성하는 단계(S50)는, 염화 붕소(BCl3) 가스를 이용하여 상기 리세스 영역 위에 보론 나이트라이드로 된 상기 게이트 절연막을 형성할 수 있다. 낮은 RF 파워와 높은 ICP 파워에 BCl3 가스만을 사용하여 게이트 절연막(Gate Dielectric)으로 사용되는 보론 나이트라이드(BN)를 증착한다(S50). 즉, 게이트 절연막으로는, 실리콘 옥사이드(SiO2), 하프늄 옥사이드(HfO2), 알루미늄 옥사이드(Al2O3), 및 실리콘 나이트라이드(SiN) 중 하나 이상으로 이루어질 수 있다. 본 발명에서는 ICP 장비를 이용하여 리세스 영역을 식각하고, 에칭 가스들 중 일부의 가스를 이용하여 게이트 절연막층을 형성하게 되므로, 식각 장비를 이용하여 리세스 형성 이후 곧바로 인-시츄로 게이트 절연막을 형성할 수 있다. 따라서, 게이트 절연막으로 보론 나이트라이드가 증착될 수 있다.
게이트 전극은 게이트 절연막층 위에 형성된다(S60). 질화물 반도체 소자는 MIS 구조를 가질 수 있다. 게이트 전극의 영역의 폭은 리세스 영역과 같거나, 소스 전극이나 드레인 전극의 영역으로 0~5 μm씩 확장될 수 있다. 또, 게이트 전극은, Ni, Ir, Pd, Pt등 일 함수가 높은 전극을 사용해 만드는 것이 좋다.
이상 설명한 바와 같이, 본 발명의 실시 예들에 따른 인헨스먼트 질화물 반도체 소자 및 이의 제조 방법은, 대기 중에 노출되는 기존의 리세스 게이트 식각 공정 및 절연막 도포 공정의 문제점을 개선하고, 인헨스먼트 질화물 반도체 소자의 안정성 및 누설 전류 특성을 향상시킨다. 본 발명의 실시 예들은, ICP 식각 장비에 의해 리세스 게이트 공정 및 높은 전기절연성을 가지는 보론 나이트라이트를 증착함으로써, 리세스 식각면이 대기와 접촉하는 것을 방지하고, 클리닝 및 패터닝을 다시 하지 않도록 하여 제조 공정을 단순화하며 시간을 단축할 수 있다. 본 발명의 실시 예들은, 식각 후 도포가 한 챔버 안에서 바로 진행이 되도록 함으로써 대기 중에 노출되는 것을 방지할 뿐 아니라, 전기절연성이 뛰어난 물질인 보론 나이트라이드를 게이트 절연막으로 사용함으로써 누설 전류를 줄이고, 소자 및 소자 제조 공정의 안정성을 제고한다.
1: 기판 10: 버퍼층
20: 장벽층 30: 리세스 영역
40: 게이트 전극 41: 게이트 절연막층
50: 소스 전극 60: 드레인 전극
70: 캡층
20: 장벽층 30: 리세스 영역
40: 게이트 전극 41: 게이트 절연막층
50: 소스 전극 60: 드레인 전극
70: 캡층
Claims (15)
- 기판 위에 버퍼층을 형성하는 단계;
상기 버퍼층 위에 장벽층을 형성하는 단계;
상기 장벽층 위에 소스 전극 및 드레인 전극을 형성하는 단계;
상기 소스 전극 및 드레인 전극의 사이의 상기 장벽층 위에 리세스 영역을 정의하고, 상기 장벽층을 식각하거나, 또는 상기 버퍼층의 상부의 일부 및 상기 장벽층을 식각하여 상기 리세스 영역을 형성하는 단계;
인-시츄로 상기 리세스 영역 위에 게이트 절연막을 형성하는 단계; 및
상기 게이트 절연막 위에 게이트 전극을 형성하는 단계;를 포함하는 인헨스먼트 질화물 반도체 소자의 제조 방법. - 제1 항에 있어서,
상기 리세스 영역을 형성하는 단계는,
하나 이상의 에칭 가스를 이용하여 상기 버퍼층 상부에 형성된 2차원 전자 가스 채널이 형성된 영역 이하까지 식각하여 상기 리세스 영역을 형성하는 것을 특징으로 하는 인헨스먼트 질화물 반도체 소자의 제조 방법. - 제2 항에 있어서,
상기 리세스 영역을 형성하는 단계는,
유도 결합형 플라즈마 장비를 이용하여 상기 리세스 영역을 형성하는 것을 특징으로 하는 인헨스먼트 질화물 반도체 소자의 제조 방법. - 제3 항에 있어서,
상기 게이트 절연막을 형성하는 단계는,
상기 유도 결합형 플라즈마 장비를 이용하여 상기 게이트 절연막을 형성하는 것을 특징으로 하는 인헨스먼트 질화물 반도체 소자의 제조 방법. - 제3 항에 있어서,
상기 게이트 절연막을 형성하는 단계는,
염화 붕소 가스를 이용하여 상기 리세스 영역 위에 보론 나이트라이드로 된 상기 게이트 절연막을 형성하는 것을 특징으로 하는 인헨스먼트 질화물 반도체 소자의 제조 방법. - 제1 항 내지 제5 항 중 어느 한 항에 있어서,
상기 소스 전극 및 드레인 전극을 형성하는 단계는,
오믹 접촉에 의해 상기 소스 전극 또는 상기 드레인 전극을 형성하는 것을 특징으로 하는 인헨스먼트 질화물 반도체 소자의 제조 방법. - 제1 항 내지 제5 항 중 어느 한 항에 있어서,
상기 버퍼층 및 상기 장벽층은,
금속-유기 화학적 기상 증착, 분자선 에피택시, 수소화물 기상 에피택시, 플라즈마 화학 기상 증착, 스퍼터링, 및 원자층 증착 중 하나 이상을 근거로 형성되는 것을 특징으로 하는 인헨스먼트 질화물 반도체 소자의 제조 방법. - 제1 항 내지 제5 항 중 어느 한 항에 있어서,
상기 장벽층 위에 알루미늄 갈륨 나이트라이드를 이용하여 캡층을 형성하는 단계;를 더 포함하는 인헨스먼트 질화물 반도체 소자의 제조 방법. - 기판 위에 형성되고, 질화물로 이루어지는 버퍼층;
상기 버퍼층 위에 형성되고, 상기 버퍼층을 이루는 상기 질화물과 이종 질화물로 이루어지는 장벽층;
상기 장벽층 위에 각각 접촉되는 소스 전극 및 드레인 전극;
상기 장벽층, 또는 상기 장벽층 및 상기 버퍼층의 상부의 일부가 식각되어 형성된 리세스 영역 위에 형성되고, 보론 나이트라이드로 이루어지는 게이트 절연막층; 및
상기 게이트 절연막층 위에 접촉되는 게이트 전극;을 포함하는 인헨스먼트 질화물 반도체 소자. - 제9 항에 있어서,
상기 리세스 영역 및 게이트 절연막층은,
동일한 식각 장비에 의해 형성되는 것을 특징으로 하는 인헨스먼트 질화물 반도체 소자. - 제9 항 또는 제10 항에 있어서,
상기 기판은,
절연성 기판, 갈륨 나이트라이드 기판, 실리콘 카바이트 기판, 및 실리콘 기판 중 하나로 이루어지는 것을 특징으로 하는 인헨스먼트 질화물 반도체 소자. - 제9 항 또는 제10 항에 있어서,
상기 버퍼층은,
갈륨 나이트라이드로 이루어지고, 두께는 0.5 내지 10 마이크로미터인 것을 특징으로 하는 인헨스먼트 질화물 반도체 소자. - 제9 항 또는 제10 항에 있어서,
상기 장벽층은,
알루미늄 갈륨 나이트라이드로 이루어지고, 두께는 0 내지 100 나노미터인 것을 특징으로 하는 인헨스먼트 질화물 반도체 소자. - 제9 항 또는 제10 항에 있어서,
상기 리세스 영역은,
트렌치 형태, 브이-그루브 형태, 반원 형태, 및 계단 형태 중 하나 이상의 형태로 이루어지는 것을 특징으로 하는 인헨스먼트 질화물 반도체 소자. - 제9 항 또는 제10 항에 있어서,
상기 장벽층 위에 형성되고, 갈륨 나이트라이드 또는 알루미늄 갈륨 나이트라이드로 이루어지는 캡층;을 더 포함하는 인헨스먼트 질화물 반도체 소자.
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Cited By (2)
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|---|---|---|---|---|
| CN106711020A (zh) * | 2015-11-18 | 2017-05-24 | 北京北方微电子基地设备工艺研究中心有限责任公司 | 衬底的氮化方法及氮化镓缓冲层的制备方法 |
| CN109887872A (zh) * | 2019-03-29 | 2019-06-14 | 华南理工大学 | 用于制备凹槽栅增强型器件的精准刻蚀装置及其刻蚀方法 |
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|---|---|---|---|---|
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| JP2010287594A (ja) * | 2009-06-09 | 2010-12-24 | Panasonic Corp | 電界効果トランジスタ |
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-
2012
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| CN106711020B (zh) * | 2015-11-18 | 2021-09-17 | 北京北方华创微电子装备有限公司 | 衬底的氮化方法及氮化镓缓冲层的制备方法 |
| CN109887872A (zh) * | 2019-03-29 | 2019-06-14 | 华南理工大学 | 用于制备凹槽栅增强型器件的精准刻蚀装置及其刻蚀方法 |
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