KR20140015048A

KR20140015048A - 저전압 구동용 ｄｃ／ｄｃ 변압기가 내장된 아날로그 디지털 변환기

Info

Publication number: KR20140015048A
Application number: KR1020120082731A
Authority: KR
Inventors: 류승탁; 조동신
Original assignee: 한국과학기술원
Priority date: 2012-07-27
Filing date: 2012-07-27
Publication date: 2014-02-06
Also published as: KR101460486B1

Abstract

저전압 구동용 DC/DC 변압기가 적용되는 아날로그 디지털 변환기를 개시한다.
캐패시터와 스위치가 직병렬로 연결되고 상기 스위치에 기준전압을 인가시켜 비교전압을 생성하고, 비교기와 연결된 캐패시터의 단자측과 접지 전극사이에 접지 스위치가 연결되어 있고 상기 비교기와 연결된 상기 캐패시터 단자의 반대측에 입력전압이 인가되는 CDAC(Capacitor Digital Analog Converter); 상기 CDAC와 연결되어 상기 비교전압과 상기 샘플링된 입력전압의 차를 접지전극과 비교하여 비교결과를 생성하는 비교기(Comparator); 상기 비교기로부터 비교 결과를 수신하여 저장하는 레지스터; 상기 레지스터로부터 상기 비교결과를 수신하여 상기 비교결과를 기초로 상기 비교전압에 해당하는 최종 디지털 코드를 결정하는 SAR(Successive Approximation Resister) 로직부; 상기 디지털 코드를 수신하여 상기 CDAC의 스위치 동작을 제어하는 스위칭 로직부; 및 직병렬로 연결된 캐패시턴스와 스위칭 소자를 포함하고, 구동전압을 인가받아 상기 CDAC에 상기 기준전압을 제공하되, 상기 기준전압을 상기 구동전압보다 낮은 레벨로 조정하여 출력하는 SC-DC/DC 변압기(Switch Capacitor-DC/DC Converter)를 포함하는 것을 특징으로 하는 SAR-ADC를 제공한다.

Description

저전압 구동용 ＤＣ／ＤＣ 변압기가 내장된 아날로그 디지털 변환기{Analog-to-Digital Converter Having DC/DC Converter for Low Voltage Operation}

본 실시예는 저전압을 인가하여 소모전력을 저감하는 아날로그 디지털 변환기에 관한 것이다. 더욱 상세하게는, 연속 근사화 레지스터를 이용한 아날로그 디지털 변환기(Succesive Approximation Rasister Analog-to-Digital Converter: 이하 SAR-ADC)의 내부 전원 전압과 기준전압을 낮게 인가하여 소모전력을 저감하는 아날로그 디지털 변환기에 관한 것이다.

이 부분에 기술된 내용은 단순히 본 실시예에 대한 배경 정보를 제공할 뿐 종래기술을 구성하는 것은 아니다.

마이크로 와트 이하의 전력으로 구동되는 저전력 아날로그 디지털 변환기(Analog-to-Digital Converter: ADC)는 다양한 분야에 적용될 수 있다. 이 중 특히 무선센서와 바이오메디컬 분야에 있어서 저전력으로 아날로그 입력신호를 디지털화하는 동작을 구동할 경우 유용하다. 이때 일반적으로 이러한 시스템의 시스템 전원을 그대로 ADC의 구동전력으로 사용해 왔다. 여기에 사용되는 SAR-ADC의 경우 정적(Static) 전력을 소모하는 회로가 없어서 전력소모가 작다고 알려져 있다.

이하 용어에 대한 설명으로서, 코드를 결정하기 위한 입력전압을 V_in으로, 입력신호의 전영역(Full Range)의 기준전압을 V_ref로, 코드 결정을 위해 실제로 V_in과 비교하는 비교전압을 비교전압이라고 표기한다. 또한 비교 및 로직회로를 위한 전원 전압을 인가전압 V_dd로 표기한다.

도 1은 아날로그 신호의 크기에 따라 코드를 부여하는 일반적인 비교 방법의 개념도이다. 비교전압의 최대값을 V_ref라고 했을 때 0에서 Vref까지의 전압을 크기에 따라 구간을 나누고 그 구간에 순차적으로 2진 코드를 부여했다.

도 2는 연속적으로 근사화하여 코드를 부여하는 방법의 개념도이다. 도 2의 (a)를 보면 최초 최대 전압의 절반의 전압과 비교하여 코드의 최상위 비트(Most Significant Bit: MSB)를 결정한다. 최대 전압의 절반의 전압보다 입력전압이 높은 경우 1이 결정되고 낮은 경우 0이 결정된다. 도면의 예를 참조하면, V_in이 0.5×V_ref보다 작으므로 0이 결정된다. 도 2의 (b)와 같이 다시 하위 비트를 결정하기 위해 비교전압을 0으로 접지시키고 0.25×V_ref값을 인가한다. V_in값이 0.25×V_ref보다 크므로 다음 비트는 1로 결정된다. 도 2의 (c)와 같이 다시 하위 비트를 결정하기 위해 비교 전압에 0.125×V_ref값을 더하여(0.25×V_ref+0.125×V_ref) 비교전압을 구성하고 V_in과 비교한다. 이때 V_in이 비교 전압보다 크므로 다음 비트는 1로 결정되어 최종적으로 [011] 코드를 얻을 수 있다. 이렇게 상위비트를 결정한 후 비교전압보다 입력 전압이 높으면 비교전압을 그대로 둔 채 다음 비트 전압을 합산하여 비교전압으로 사용하고, 비교전압보다 입력전압이 낮으면 직전에 새로 합산해 준 상위비트 전압을 제거하고 다음 비트 전압을 비교전압에 합산하여 비교전압으로 사용하는 것을 반복하여 최종 디지털 코드를 결정한다. 도 2의 (c)를 보면 알 수 있듯이 모든 범위에 대하여 도 1의 경우와 같이 2ⁿ개의 코드가 부여되고 가장 낮은 것부터 순차적으로 2진수 코드가 부여된다. n비트의 코드 부여에 대하여 언제나 n회의 비교단계를 거치며 코드는 상위코드에서부터 하위코드의 순서로 결정된다. 이렇게 연속적인 근사화로 디지털 코드를 결정하는 아날로그 디지털 변환기를 SAR-ADC라고 한다.

이 경우 단일한 V_ref를 가지고 도 1을 설명하는 과정에서 언급된 0.5×V_ref, 0.25×V_ref 또는 이들의 선형 결합 형태의 전압을 비교전압으로서 생성하는 방법이 필요하다. 스위치와 캐패시터를 이용하여 전체 전압을 나누어 원하는 비율들의 선형합으로 비교회로에 입력할 수 있다. 도 3을 통해 이를 설명한다.

도 3은 비교전압을 생성하는 방법을 나타낸 CDAC(Capacitor-Digital to Analog Converter)의 회로도이다. 본 회로도에서는 도 2와 설명의 일관성을 갖추기 위해 3비트를 결정하는 회로도로 구성하였다. 도 3의 (a)는 [000] 코드를 나타낸 회로도이다. 단위 캐패시턴스를 C로 봤을 때 2²C, 2¹C, 2⁰C로 코드를 결정하기 위한 캐패시터와 수학적 완결성을 갖추기 위한 더미 캐패시턴스(301)를 비교를 위한 CP소자의 음극에 병렬로 연결한다. 다른 한쪽 끝은 접지시킨다. 이 경우 음극에 연결된 전극이 동일하고 접지 전극도 동일하므로 모든 캐패시터는 병렬로 연결되어 있다. 캐패시터의 병렬연결은 캐패시턴스들의 합을 지닌 단일한 캐패시터로 등치될 수 있으므로 도 3의 (b)와 같이 2³C의 캐패시터가 연결된 것으로 나타낼 수 있다.

도 3의 (c)는 [100] 코드를 나타낸 회로도이다. 도 3의 (b)의 상태에서 전체 캐패시턴스의 절반에 해당하는 C1을 V_ref에 연결한다. 병렬 연결된 캐패시터를 등치하면 이 회로를 도 3의 (d)와 같이 나타낼 수 있다. 비교회로의 음극단자로 흐르는 전류가 없으므로 직렬로 연결된 캐패시터의 전압배분의 원리에 따라 음극단자에 입력되는 전압은 0.5×V_ref가 된다.

도 3의 (e)는 [101] 코드를 나타낸 회로도이다. 도 3의 (c)의 상태에서 전체 캐패시턴스의 절반에 해당하는 C1과 0.125배에 해당하는 C3를 V_ref에 연결한다. 이 회로는 병렬 연결된 캐패시터를 등치하면 도 3의 (f)와 같이 나타낼 수 있다. 음극단자에 입력되는 전압은 각 캐패시턴스의 비율의 선형 합에 해당하는 5/8×V_ref가 된다.

비교회로의 양극단자에 V_in을 샘플링한 후 입력해서 도 2에서 설명한 알고리즘에 따라 코드를 정하고 도 3의 설명에 따라 코드에 맞는 비교전압을 생성하여 비교하여 코드를 결정하는 것도 가능하지만 본 발명과 같이 음극단자가 전류를 소모하지 않는다는 점과 캐패시터에 트랩된 전하들은 캐패시턴스의 변동이 없는 한 인가 전압과의 선형합을 출력한다는 점에 착안하여 V-단자와 캐패시터들을 -V_in으로 샘플링시켜서 사용할 수도 있다.

도 4는 음극단자에 -V_in을 샘플링하는 동작을 나타내는 CDAC의 회로도이다. 본 샘플링은 도 3의 비교전압을 가해주기 전에 동작한다. 음극단자를 접지시키고 모든 캐패시터에 V_in을 인가한 후에 캐패시터의 음극 단자와 접지와의 연결을 끊어서 샘플링한다. 이후 비교전압을 인가하고 접지전압과 비교한다. 이때 접지전압보다 높은 전압이면 비교전압이 V_in보다 높은 전압이다.

위에서 설명한 내용을 통해 SAR-ADC에 사용되는 캐패시터 중 상위비트를 결정하기 위한 캐패시터로 갈수록 캐패시턴스는 기하급수적으로 증가하는데, 전력은 캐피시터를 충전하는 과정에 주로 사용되므로 전력소모가 커지는 문제점이 있다.

본 실시예는 외부전원의 전압을 ADC만을 위한 DC/DC 변환기를 이용하여 낮추어 ADC 내부 전원전압과 기준 전압으로서 ADC에 인가함으로써 전력소모를 줄이는 데에 주된 목적이 있다.

본 실시예는 DC/DC 변환기를 통해 발생된 낮은 전원전압(=기준전압)이 ADC의 동작에 따라 변화함으로 인해 ADC에서 발생하는 오류를 수정하여 정확한 디지털 코드를 획득하는 데에 주된 목적이 있다.

본 실시예의 일측면에 의하면, 캐패시터와 스위치가 직병렬로 연결되고 상기 스위치에 기준전압을 인가시켜 비교전압을 생성하고, 비교기와 연결된 캐패시터의 단자측과 접지 전극사이에 접지 스위치가 연결되어 있고 상기 비교기와 연결된 상기 캐패시터 단자의 반대측에 입력전압이 인가되는 CDAC(Capacitor Digital Analog Converter); 상기 CDAC와 연결되어 상기 비교전압과 상기 샘플링된 입력전압의 차를 접지전극과 비교하여 비교결과를 생성하는 비교기(Comparator); 상기 비교기로부터 비교 결과를 수신하여 저장하는 레지스터; 상기 레지스터로부터 상기 비교결과를 수신하여 상기 비교결과를 기초로 상기 비교전압에 해당하는 최종 디지털 코드를 결정하는 SAR(Successive Approximation Resister) 로직부; 상기 디지털 코드를 수신하여 상기 CDAC의 스위치 동작을 제어하는 스위칭 로직부; 및 직병렬로 연결된 캐패시턴스와 스위칭 소자를 포함하고, 구동전압을 인가받아 상기 CDAC에 상기 기준전압을 제공하되, 상기 기준전압을 상기 구동전압보다 낮은 레벨로 조정하여 출력하는 SC-DC/DC 변압기(Switch Capacitor-DC/DC Converter)를 포함하는 것을 특징으로 하는 SAR-ADC를 제공한다.

본 실시예의 일측면에 의하면, SC DC/DC로부터 발생된 전원전압으로 구동되어 입력전압을 상기 입력전압의 레벨에 해당하는 디지털코드로 변환하는 ADC(Analog-to-Digital Converter)에 있어서, 상기 전원전압을 기준전압으로 사용하고 상기 기준전압을 배분한 비교전압을 생성하여 상기 비교전압을 샘플링된 입력전압과 비교하여 디지털 코드를 출력하되,상기 입력전압이 인가되는 캐패시턴스를 변화시켜 상기 입력전압의 레벨을 저감하고 상기 기준전압을 상기 캐패시턴스의 변환비율과 동일한 비율로 낮추는 DC/DC 변압기를 더 포함하는 것을 특징으로 하는 ADC를 제공한다.

본 실시예의 일측면에 의하면, 아날로그 신호를 디지털 코드로 변환하는 SAR-ADC에 있어서, 입력전압을 특정비율로 낮추어 샘플링하고, 낮아진 입력전압에 해당하는 기준전압을 인가받아 상기 디지털 코드를 결정하되, 상기 기준전압을 낮추는 방법으로서 DC/DC 컨버터를 사용하고, 상기 입력전압을 낮추는 방법으로서 샘플링시 전체 캐패시터 중 일부만 사용하여 샘플링하고 비교시 전체 캐피시터를 사용하여 결과적으로

의 비율로 샘플링 전압을 결정하는 것을 특징으로 하는 SAR-ADC를 제공한다.

위와 같은 구성을 갖는 본 발명의 일실시예에 따르면, 디지털 코드를 출력하는데에 쓰이는 전력소모를 줄일 수 있으며, 기준전압이 낮아짐에 따라 발생하는 오류가 수정된 출력을 제공하는 ADC를 제공할 수 있다.

도 1은 아날로그 신호에 크기에 따라 코드를 부여하는 일반적인 비교 방법의 개념도이다.
도 2는 연속적으로 근사화하여 코드를 부여하는 방법의 개념도이다.
도 3은 비교전압을 생성하는 방법을 나타낸 CDAC의 회로도이다.
도 4는 음극단자에 -V_in을 샘플링하는 동작을 나타내는 CDAC의 회로도이다.
도 5는 낮은 비율로 V_in이 샘플링되는 CDAC의 회로도이다.
도 6은 SC-DC/DC 변압기의 회로도이다.
도 7은 MSB 결정시 비교 전압을 나타낸 회로도 및 그래프이다.
도 8은 Vdd의 감소로 인해 비교전압이 원하는 값보다 낮은 값을 가졌을 때 생성되는 코드를 도시한 그래프이다.
도 9는 오류를 교정하는 방법으로 속도를 높인 SAR-ADC의 알고리즘을 나타낸 순서도이다.
도 10은 추가적인 비교를 통해 중복영역을 확정하는 알고리즘을 나타낸 개념도이다.
도 11은 2비트와 3비트 코드 결정을 조합하여 오류를 보정하는 4비트 SAR-ADC 비교기의 회로도이다.
도 12는 최초 판단이 오류일 경우를 대비하여 중복영역을 이용하여 오류를 보정하는 방법을 나타낸 개념도이다.
도 13은 SC-DC/DC 변압기가 결합된 SAR-ADC의 구성도이다.
도 14는 본 발명의 일실시예에 따른 SAR-ADC의 코드결정 동작을 나타낸 순서도이다.

이하, 본 실시예를 첨부된 도면을 참조하여 상세하게 설명한다.

각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다.

또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 또 다른 구성 요소가 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다.

이하 첨부된 도면을 참고하여 본 발명의 실시예를 상세히 설명하기로 한다.

배경기술에서 설명한 바와 같이 캐패시터에 충전 방전을 일으키는 데에 전력의 상당부분이 소모되므로 스위칭에 따라 소모되는 전력은 [수학식 1]과 같이 된다.

(

: 스위칭 확률, P: 소모전력, C: 전체회로의 커패시턴스, V_dd: 전원전압, f: 스위칭 주파수)

C는 회로의 구조에 따라 결정되며 f는 요구된 변환속도에 의해, 이들의 값을 낮춤으로 인해 절감되는 전력소모는 선형적이다. 그러나, 전원전압을 줄이게 되면 제곱에 비례하여 전력소모가 줄어들게 되고, 따라서 가장 손쉽게 전력소모를 줄일 수 있는 방법이라 하겠다.라 일반적인 논문에서는 전원전압을 낮추어 저전력 소모를 구현하였다고 주장하고들 있으나, 현실적으로 회로가 동작할 수 있는 최소 전원전압을 낮춘다고 하더라도 대개 전원전압은 ADC만을 위해서 설계될 수 없기 때문에 저전력 구현에 현실적인 제약이 있어 왔다. 정해지므로 전원전압을 낮추어 전력소모를 줄일 수 있다. 이때, 일반적인 SAR ADC에서는 회로의 전원전압 V_dd를 기준전압 V_ref로 사용하므로 V_ref가 낮아짐에 따라 V_in도 같은 비율로 낮아져야 한다.

본 실시예에서는 저전압 동작을 위해서 외부전원전압으로부터 절반으로 낮아진 전원전압 (=Vref)를 생성하고, 이와 함께 ADC가 동작할 수 있도록 V_in역시 함께 절반으로 줄이는 방법에 대하여 설명할 것이다. 그러나 이는 설명의 편의를 위해서일 뿐 V_in과 V_ref가 각각의 입력값에 대하여 같은 비율로 변환된다면 50%가 아닌 어떠한 비율이 되어도 가능하다. 따라서 본 명세서를 기반으로 한 자명한 변경은 권리범위에 해당하며 본 실시예는 발명의 권리범위를 제한하도록 해석해서는 안될 것이다.

도 5는 낮은 비율로 V_in이 샘플링되는 CDAC의 회로도이다. 도 4의 V_in 샘플링 단계에서 전체 캐패시턴스에 대하여 절반의 캐패시턴스에 해당하는 캐패시터들만을 V_in에 연결하고 나머지는 접지시킨다. 이때 전하량은 캐패시터 전체에 0.5×V_in을 인가한 것과 동일한 전하량이 샘플링된다. ADC에서 샘플링은 캐패시터에 전하를 저장하는 방법으로 이루어지므로 낮은 캐패시턴스로 샘플링하여 높은 캐패시턴스로 전환하여 낮은 전압이 샘플링된 것으로 변환하는 기법은 일반적으로 사용될 수 있다.

도 6을 참조하여 외부의 전원전압 VDDH로부터 절반으로 낮아진 내부전압 VDDL (= V_ref)을 생성하는 방법에 대하여 설명한다.

도 6은 SC-DC/DC 변압기(Switch Capacitor-DC/DC Converter)의 회로도이다. PH1클럭과 PH2클럭신호를 입력받아 움직이는 스위치들(603, 604, 605, 606, 607)이 있으며, 외부입력 전원과 연결된 C1과 접지된 C2를 직렬로 연결하고 C1과 입력전원 사이에 제1 스위치(603)를 연결한다. C1과 C2사이에 제2 스위치(604)를 연결하고 C1과 제2 스위치(604) 사이에 접지된 제3 스위치(605)를 연결한다. 제1 스위치(603)와 C1 사이와 제2 스위치(604)와 C2사이에 각각 연결하고 다른 한쪽은 동일 전극으로 ADC에 제4,5 스위치(606,607)를 연결한다. 캐패시터 C3를 PH1과 ADC가 연결된 단자에 연결한다. 이 때, PH1과 PH2는 비중첩(Nonoverlap) 클럭이다.

첫번째 단계에서 PH1이 표시되어 있는 제3,4,5 스위치(605, 606, 607)를 개방하고 PH2가 표시되어 있는 제1,2 스위치(603, 604)를 단락한다. 고전압이 인가되는 스위치에는 PMOS를 저전압이 인가되는 스위치에는 NMOS를 스위치로 사용하는 것이 일반적이므로 본 실시예에서는 제1 스위치는 PH2클럭 신호와 반전된 신호를 인가하여 제2 스위치와 함께 작동할 수 있도록 했다. 이때 C1과 C2의 값의 비율에 따라 변환되는 전압의 비율이 결정된다. 본 발명은 절반의 전압을 상정하고 있으므로 C1과 C2는 같은 값을 갖고 입력전압 VDDH는 각 캐패시터에 절반씩 나뉘어 인가된다. 두번째 단계에서 제1,2 스위치(603, 604)를 개방하고 제3,4,5 스위치(605, 606, 607)를 단락한다. 이때 C1과 C2는 음극이 모두 접지되고 다른 쪽 전극은 동일 전압을 지니므로 병렬연결된다. 이때 저장된 전하는 C3로 이전되며 이 두 단계가 C3의 전압이 외부의 입력전압(VDDH)의 절반이 될 때까지 반복된다.

C3의 캐패시턴스가 충분히 크고 ADC가 사용하는 전류의 양이 충분히 작다면 본 DC/DC 변압기는 안정적으로 기존보다 절반으로 낮아진 전압을 제공하게 된다.

이를 통해 SAR-ADC에 공급된 내부전압 VDDL을 구동전력과 V_ref로 사용한다면 낮은 V_in과 낮은 V_ref를 통해 동일한 디지털 코드를 출력하기 위한 전력소모를 수학식 1에 의해 줄일 수 있다. 물론 이는 높은 DC/DC 변환기의 전력효율을 가정한 것이다.

그러나 SAR-ADC의 경우 최초 인가받는 전류는 최대 캐패시터(전체 캐패시턴스의 1/2)에 입력되므로 최초 비교시 V_dd값이 낮아지므로 V_ref값이 크게 떨어진다. V_ref값은 디지털 코드를 결정하는 기준값이므로 이상적인 V_ref값과의 차이영역에서 오류가 출력되므로 문제된다. 도 8에서 오류가 출력되는 내용에 대하여 설명한다.

도 7은 MSB 결정시 비교 전압을 나타낸 회로도 및 그래프이다. 도 7의 (a)는 최초 비교시 회로도이다. V_ref는 제한된 전하량을 갖는 C3에 의해 공급되므로 ADC동작을 위해 CDAC을 충전하게 되면 전하분배(Charge Sharing)에 의해서 전원전압이 떨어질 수 밖에 없다. 특히, CDAC의 큰 캐패시터를 제어해야하는 MSB 결정구간에서의 전압변화가 가장 크고, LSB 제어구간으로 갈수록 낮아진 CDAC의 커패시턴스와 DC/DC 변환기로부터 보충된 전하량에 의해서 거의 이상적인 전원전압에 도달하게 된다. 이와 달리 도 7의 (b)는 본 DC/DC 변압기를 결합한 SAR-ADC에서 V_ref의 전압 그래프이다. 도 6의 저장 캐패시터(608)와 본 코드결정 캐패시터들이 직렬연결되어 전하가 이전되는 것을 반복하기 때문에 음극단자의 전압을 장시간에 걸쳐 분절적으로 결국은 원하는 전압에 수렴하게 된다.

본 발명의 경우 DC/DC 변압기에서 일정한 전압을 유지하기 위해 한정된 크기의 캐패시터를 사용하므로 CDAC의 동작에 의해 초기 Vref의 전압이 다소 떨어지게 된다. 따라서 일실시예로서 SAR-ADC에서 캐패시터에 전하가 완전히 안정화(Settling)되기 이전에 MSB를 얻고, 이를 다시 완전히 안정화(Settling)된 비교전압을 통해 보정하는 기법을 활용하여 DC/DC 변압기를 이용하여 소모전력을 낮추고도 오류없이 코드결정 속도를 유지할 수 있는 수단들을 제시한다. 본 실시예는 예시일 뿐 본 발명의 권리범위를 제한하는 용도로 해석되어서는 안 되며 초기 디지털 결정 속도를 높이기 위해 중복영역(Redundancy)기법을 활용한 다양한 방법들의 예시일 뿐이다.

도 8은 상기한 Vdd의 감소로 인해 비교전압이 원하는 값보다 낮은 값을 가졌을 때 생성되는 코드를 도시한 그래프이다. V_ref의 절반 위치에 있어야 할 최초 비교전압이 그보다 낮은 위치에 있을 경우 비교전압과 V_ref의 절반 사이인 오류영역(801)에 위치한 V_in은 V_ref/2보다 큰 값으로 잘못 판단된다. 이 경우 다음부터의 비교는 V_ref/2보다 큰 값을 전제로 판단되므로 이후의 비교는 모두 V_in이 비교전압보다 낮은 값으로 판단받는다. 따라서 이상적인 결과가 [011]임에도 불구하고 [100] 값을 갖게 된다.

도 9는 오류를 교정하는 방법으로 속도를 높인 SAR-ADC의 알고리즘의 일례를 나타낸 순서도이다. 오류의 발생가능성을 감수하고 안정화되기를 기다리지 않고 코드를 결정한다(S901). 이렇게 결정된 코드에 해당하는 비교전압과 입력전압을 비교한다(S902). 입력전압이 비교전압의 코드와 한단계 높은 코드의 비교전압 사이에 있어야 하므로 비교전압이 입력전압보다 크다면 한 비트 낮은 코드의 전압을 비교전압으로 삼아 입력전압과 다시 비교한다(S903). 비교전압이 입력전압보다 작아졌을 때 비교전압에 해당하는 코드로서 정정된 코드를 얻는다(S904). 도 8의 분석을 통해 명시한 바와 같이 오류는 대부분 최초 비교전압 근처에서 일어나고 오류가 발생한 경우 이후의 비교는 언제나 비교전압보다 작다는 판단이 이루어지므로 최종 오류 코드의 값은 최초 비교전압보다 1비트 높은 값을 얻게 된다. 따라서 오류 정정에 많은 비교를 요하지 않는다.

도 10은 추가적인 비교를 통해 중복영역을 확정하는 알고리즘을 나타낸 개념도이다. 더욱 상세하게는 3비트의 코드를 얻기 위해 2개의 비트 세트를 얻고 이를 조합하여 정정된 코드를 얻는 기법이다. 코드를 정할 때 오류가 발생하리라 예상되는 영역을 두고 이 영역을 최초 코드 지정에 따라 상이한 코드로 설정한 후 합산하는 과정에서 최초 판단이 어느 쪽이든 동일한 값을 지니도록 알고리즘을 세울 수 있다. 이하 알고리즘을 설명한다.

주어진 입력 Vin에 대해 최초 [101] 코드에 해당하는 DAC 출력과 입력을 비교하여 첫번째 비트를 정하고 [011] 코드에 해당하는 DAC 출력과 입력을 비교하여 두번째 비트를 정한다. 이때 [101]보다 큰 경우에는 두번째 비트를 1으로 한다. 이렇게 나누면 상위코드는 [00] 내지 [10]으로 결정된다. 각각의 경우에 대하여 경계에 위치한 한 개의 코드영역을 더하여 네 개의 코드영역들을 두 번의 비교를 통해 다시 [00] 내지 [11]의 코드를 정한다. 처음 정한 상위 비트세트와 나중에 정한 하위 비트세트를 한 비트씩 중첩해서 더하면 최초 코드 결정에 오류가 발생하여도 최초 코드 결정의 경계에 위치한 한 개 영역에 대하여는 보정이 된다. 이렇듯 상위 2비트에 대하여 비교전압을 원하는 중복영역(Redundancy)만큼 높여서 판단하고 하위 비트를 판단할 때에 중복영역을 더하여 판단하는 기법은 4비트 판단에서도 동일하게 적용될 수 있다.

도 11은 2비트와 3비트 코드 결정을 조합하여 오류를 보정하는 4비트 SAR-ADC 비교기의 회로도이다. 가장 큰 비트를 결정하는 캐패시터들(1101)을 조작하여 성긴 단계(Coarse Stage: 1103)를 이루고 낮은 비트를 결정하는 캐패시터들(1102)을 조작하여 상세 단계(Fine Stage: 1104)를 이룬다. 이하 도 12를 참조하여 입력전압(V_in)의 디지털 코드를 결정하는 도중 성긴 단계에서 오류가 발생한 경우에 대하여 설명한다.

도 12는 최초 판단이 오류일 경우를 대비하여 중복영역을 이용하여 오류를 보정하는 방법을 나타낸 개념도이다. 최초 5/8×V_ref를 비교전압으로 인가하여 비교한다. 5/8 = 1/2 + 1/8이므로 도 3에서 설명한 바와 같이 전체 캐패시턴스에서 5/8에 해당하는 캐패시터에만 V_ref를 인가한다. 따라서 B3와 B1의 스위치만을 V_ref에 연결하고 나머지는 접지하여 비교한다. 이때 1이 결정되어야 하나 V_ref가 높은 값을 가져서 0이 결정되었다고 가정한다. 이 경우 3/8×V_ref와 비교한다. B1과 B0만을 연결시키고 나머지는 접지시킨 채 비교하면 1이 출력된다. 다시 상세 단계에서 1/2×V_ref, 5/8×V_ref, 11/16×V_ref을 각각 비교하여 [110]이라는 코드를 얻는다. 상술한 [01],[110]이라는 코드를 각각 한 코드가 겹치게 합산하면 [1010]이라는 코드가 출력된다. 이와 같이 오류가 발생하여도 중복영역에 대하여 보정이 가능한 회로를 구성할 수 있다.

도 13은 SC-DC/DC 변압기가 결합된 SAR-ADC의 구성도이다. SC-DC/DC 변압기에 입력된 전압을 낮추어 SAR-ADC에 입력되면 이를 DAC를 위한 기준전압 V_ref와 SAR ADC전체를 위한 전압으로 활용한다. V_ref는 CDAC에 인가되어 스위칭 회로(Switching Logic)에 따라 정해진 비교전압을 생성하여 S/H(Sampling & Hold)에 샘플링된 입력전압과 비교된다. 클럭 생성기로부터 비교신호를 입력받았을 때 CDAC의 전압과 S/H의 전압을 비교 결과를 출력하는 비교기에서 비교결과가 출력되어 레지스터에 저장되며 이는 아날로그 디지털 보정회로에서 디지털 코드로 변환되어 출력된다. 한편 레지스터에 입력된 각각의 판단값은 SAR 회로에서 입력받아 스위칭 회로를 조절한다.

도 14는 본 발명의 일실시예에 따른 SAR-ADC의 코드결정 동작을 나타낸 순서도이다. S/H 또는 CDAC에서 입력전압을 샘플링할 때 전체 캐패시터 중 정해진 개수의 캐피시터만을 사용하여 샘플링한다. 이 개수는 DC/DC 변압기에서 생성할 전원전압의 감소율과 비례하도록 함이 바람직하다.(S1401). 정해진 코드에 맞는 비교전압을 생성한다(S1402). 비교전압과 샘플링된 입력전압을 비교하여 디지털 코드를 결정하고 결정된 코드를 레지스터에 저장한다(S1403). S1403 단계에서 저장한 저장값이 최종비트인지 확인한다(S1404). 확인 결과 저장값이 최종비트로 판단된 경우 레지스터에 저장된 비트들을 종합하여 출력한다(S1406). 하위비트가 더 남아있다면 이전 판단의 결과를 바탕으로 다음 비트를 정하기 위해 필요한 비교전압에 해당하는 코드를 생성한다(S1405).

상술한 설명에 따라 우수한 전력변환 효율을 갖는 SC-DC/DC 변압기를 SAR-ADC에 결합하면 손실되는 전력을 줄일 수 있으며 이때 속도를 유지하면서 발생하는 코드 결정 오류를 줄일 수 있다.

전술한 본 발명의 설명은 예시를 위한 것이며, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형할 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 예를 들어, 단일형으로 설명되어 있는 각 구성 요소는 분산되어 실시될 수도 있으며, 마찬가지로 분산된 것으로 설명되어 있는 구성 요소들도 결합된 형태로 실시될 수 있다.

본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

301: 더미 캐패시터 801: 오류영역
1101: 성긴 단계 캐패시터 1102: 상세단계 캐패시터
1103: 성긴 단계 1104: 상세단계
1105: 이상적인 코드 1106: 입력전압

Claims

캐패시터와 스위치가 직병렬로 연결되고 상기 스위치에 기준전압을 인가시켜 비교전압을 생성하고, 비교기와 연결된 캐패시터의 단자측과 접지 전극사이에 접지 스위치가 연결되어 있고 상기 비교기와 연결된 상기 캐패시터 단자의 반대측에 입력전압이 인가되는 CDAC(Capacitor Digital Analog Converter);
상기 CDAC와 연결되어 상기 비교전압과 상기 샘플링된 입력전압의 차를 접지전극과 비교하여 비교결과를 생성하는 비교기(Comparator);
상기 비교기로부터 비교 결과를 수신하여 저장하는 레지스터;
상기 레지스터로부터 상기 비교결과를 수신하여 상기 비교결과를 기초로 상기 비교전압에 해당하는 최종 디지털 코드를 결정하는 SAR(Successive Approximation Resister) 로직부;
상기 디지털 코드를 수신하여 상기 CDAC의 스위치 동작을 제어하는 스위칭 로직부; 및
직병렬로 연결된 캐패시턴스와 스위칭 소자를 포함하고, 구동전압을 인가받아 상기 CDAC에 상기 기준전압을 제공하되, 상기 기준전압을 상기 구동전압보다 낮은 레벨로 조정하여 출력하는 SC-DC/DC 변압기(Switch Capacitor-DC/DC Converter)
를 포함하는 것을 특징으로 하는 SAR-ADC.
제 1항에 있어서,
상기 SC-DC/DC 변압기는 상기 입력전압을 샘플링하는 비율에 따라 상기 기준전압의 강압비율을 결정하는 것을 특징으로 하는 SAR-ADC.
제 1항에 있어서,
상기 CDAC는 상기 전체 캐패시터 중 일부만을 이용하여 샘플링하는 방식으로 샘플링된 전하량을 조절하는 것을 특징으로 하는 SAR-ADC.
제 1항에 있어서,
상기 SAR 로직부는 디지털 코드의 경계에서 중복영역만큼 비교전압을 높여서 입력전압과 비교하는 성긴 단계에서 디지털 코드를 결정하고 결정된 디지털 코드 영역과 중복영역을 포함한 범위를 대상으로 하위비트를 결정하여 상기 디지털 코드와 상기 하위비트 코드를 한 비트씩 중첩되게 더하여 오류가 교정된 코드를 출력하도록 제어하는 것을 특징으로 하는 SAR-ADC.
제 1항에 있어서,
상기 SC-DC/DC 변압기는 충전단계에서는 접지전극, 두개 이상의 캐패시턴스 및 구동전원이 직렬로 연결되어 상기 캐패시턴스를 충전하고, 출력단계에서는 상기 캐패시턴스 사이와 상기 구동전원과의 연결을 개방시킨 채 일단은 접지시키고 타단은 병렬로 출력단자와 연결하여 상기 구동전원의 전압을 낮은 출력전압으로 변환시키는 것을 특징으로 하는 SAR-ADC.
ADC(Analog-to-Digital Converter)에 있어서,
상기 전원전압을 기준전압과 구동전원으로 사용하고 상기 기준전압을 배분한 비교전압을 생성하여 상기 비교전압을 샘플링된 입력전압과 비교하여 디지털 코드를 출력하되,
상기 입력전압이 인가되는 캐패시턴스를 변화시켜 상기 입력전압의 레벨을 저감하고 상기 기준전압을 상기 캐패시턴스의 변환비율과 동일한 비율로 낮추는 DC/DC 변압기를 더 포함하는 것을 특징으로 하는 ADC.
제 6항에 있어서,
상기 DC/DC 변압기는 충전단계에서는 접지전극, 두개 이상의 캐패시터 및 구동전원이 직렬로 연결되어 상기 캐패시터를 충전하고, 출력단계에서는 상기 캐패시터와 상기 구동전원과의 연결을 개방시킨 채 일단은 접지시키고 타단은 병렬로 출력단자와 연결하여 상기 구동전원의 전압을 낮은 출력전압으로 변환시키는 것을 특징으로 하는 ADC.
제 6항에 있어서,
상기 입력전압이 인가되는 캐패시턴스는 캐패시턴스와 스위치가 직병렬로 연결되고 상기 캐패시턴스 중 일부에 상기 입력전압을 인가시켜 상기 입력전압을 샘플링하고 상기 캐패시턴스를 병렬로 연결하여 전하가 재분배될 수 있도록 배치된 것을 특징으로 하는 ADC.
아날로그 신호를 디지털 코드로 변환하는 SAR-ADC에 있어서,
입력전압을 특정비율로 낮추어 샘플링하고, 낮아진 입력전압에 해당하는 기준전압을 인가받아 상기 디지털 코드를 결정하되,
상기 기준전압을 낮추는 방법으로서 DC/DC 컨버터를 사용하고, 상기 입력전압을 낮추는 방법으로서 샘플링시 전체 캐패시터 중 일부만 사용하여 샘플링하고 비교시 전체 캐피시터를 사용하여 결과적으로

의 비율로 샘플링 전압을 결정하는 것을 특징으로 하는 SAR-ADC.