KR20140006590A - 비휘발성 메모리 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명에 따른 비휘발성 메모리 소자의 제조 방법은 기판 내에 제1 방향으로 이격되고 제2 방향으로 연장되는 활성부들을 정의하는 소자분리 패턴들을 형성하는 단계; 기판 상에 제1 방향으로 연장되고 제2 방향으로 이격된 게이트 전극을 포함하는 게이트 구조체들을 형성하는 단계; 게이트 구조체들의 사이를 채우는 제1 보호 패턴을 형성하는 단계; 게이트 전극의 상부면 및 측벽 일부에 도전막을 형성하는 단계; 게이트 전극을 도전막과 반응시켜 게이트 금속 패턴을 형성하는 단계; 및 제1 보호 패턴을 제거하는 단계를 포함하되, 소자분리 패턴들 각각은 상부면 및 하부면이 물결 모양인 제1 에어갭을 포함하고, 제1 보호 패턴은 실리콘 질화막을 포함한다.
Description
본 발명은 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다. 보다 상세하게는, 본 발명은 에어 갭을 갖는 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 비휘발성 메모리 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 비휘발성 메모리 소자들은 논리 데이터를 저장하는 기억 소자, 논리 데이터를 연산 처리하는 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 소자 등을 포함할 수 있다.
전자 산업이 발전함에 따라, 비휘발성 메모리 소자의 특성에 대한 요구치가 증가되고 있다. 예컨대, 보다 빠르게 동작하는 비휘발성 메모리 소자에 대한 요구가 증가되고 있으며, 및/또는 우수한 신뢰성을 갖는 비휘발성 메모리 소자에 대한 요구가 증가되고 있다. 하지만, 비휘발성 메모리 소자의 고집적화 경향으로 비휘발성 메모리 소자 내 패턴들이 점점 미세해지고 있다. 선폭의 감소로 인하여, 고속화된 비휘발성 메모리 소자 및/또는 우수한 신뢰성을 갖는 비휘발성 메모리 소자의 구현이 점점 어려워지고 있다.
본 발명의 일 목적은 기생 커패시턴스 및 채널 커플링을 효과적으로 감소시킬 수 있는 에어 갭을 갖는 비휘발성 메모리 소자를 제공하는 것이다.
본 발명의 다른 목적은 상기 비휘발성 메모리 소자를 제조하는 방법을 제공하는 것이다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 상기 비휘발성 메모리 소자의 제조 방법은 기판 내에 제1 방향으로 이격되고 상기 제1 방향과 수직하는 제2 방향으로 연장되는 활성부들을 정의하는 소자분리 패턴들을 형성하는 단계; 상기 기판 상에 상기 제1 방향으로 연장되고 상기 제2 방향으로 이격된 게이트 전극을 포함하는 게이트 구조체들을 형성하는 단계; 상기 게이트 구조체들의 사이를 채우는 제1 보호 패턴을 형성하는 단계; 상기 게이트 전극의 상부면 및 측벽 일부에 도전막을 형성하는 단계; 상기 게이트 전극을 상기 도전막과 반응시켜 게이트 금속 패턴을 형성하는 단계; 및 상기 제1 보호 패턴을 제거하는 단계를 포함하되, 상기 소자분리 패턴들 각각은 상기 제2 방향에 따른 단면적 관점에서, 상부면 및 하부면이 물결 모양인 제1 에어갭을 포함하고, 상기 제1 보호 패턴은 실리콘 질화막을 포함한다.
상기 소자분리 패턴들을 형성하는 단계는, 상기 기판을 식각하여 소자분리 트렌치들을 형성하는 것; 상기 소자분리 트렌치들의 측벽 및 바닥면에 라이너막을 형성하는 것; 및 상기 라이너막 상에 상기 소자분리 트렌치들을 채우는 매립막을 형성하는 것을 포함할 수 있다. 상기 제1 에어갭은 상기 게이트 구조체들의 사이로 노출된 상기 매립막을 등방성 식각하여 형성되는 것을 포함할 수 있다. 상기 제1 보호 패턴을 형성하는 단계는, 상기 게이트 구조체들 사이를 채우는 보호막을 형성하는 것; 및 상기 보호막의 상부면을 식각하여 상기 게이트 전극의 상부면 및 측벽 일부를 노출시키는 제1 보호 패턴을 형성하는 것을 포함할 수 있다.
상기 게이트 구조체들을 형성하는 단계는 셀 게이트 구조체들 및 상기 셀 게이트 구조체들 사이에 형성된 선택 게이트 구조체들을 형성하는 것을 포함하되, 상기 선택 게이트 구조체들의 폭은 상기 셀 게이트 구조체들의 폭보다 크다. 상기 제1 보호 패턴을 형성하는 단계 후에, 상기 선택 게이트 구조체들의 적어도 일 측벽에 스페이서를 형성하는 단계; 및 상기 선택 게이트 구조체들 사이에 제2 보호 패턴을 형성하는 단계를 더 포함하되, 상기 제2 보호 패턴은 실리콘 질화막을 포함할 수 있다. 상기 게이트 금속 패턴을 형성하는 단계는 상기 선택 게이트 구조체들 내의 상기 게이트 전극을 상기 도전막과 반응시켜 선택 금속 패턴을 형성하는 것을 포함하되, 상기 선택 금속 패턴 각각의 하부면은 다른 높이를 갖도록 형성될 수 있다. 상기 선택 금속 패턴 각각의 하부면은 상기 스페이서에 근접할수록 낮아질 수 있다.
상기 제2 보호 패턴을 제거하는 단계 및 제거된 상기 제2 보호 패턴 영역에 공통 소스 라인을 형성하는 단계를 더 포함할 수 있다. 상기 게이트 구조체들을 덮는 층간 유전막을 형성하는 단계 및 상기 게이트 구조체들 사이에 제2 에어갭을 형성하는 단계를 더 포함할 수 있다.
본 발명의 실시예들에 따른 비휘발성 메모리 소자는 제1 에어갭을 포함하는 소자분리 패턴들이 배치된다. 상기 제1 에어갭이 기판의 활성부들 사이에 배치됨에 따라, 이들 사이의 채널 커플링이 감소되어 상기 비휘발성 메모리 소자의 프로그래밍 특성이 향상될 수 있다. 상기 제1 에어갭의 상부면 및 하부면은 그 단면이 물결 모양일 수 있다.
본 실시예에 따른 비휘발성 메모리 소자의 제조 방법은 셀 게이트 패턴들 사이에 실리콘 질화물을 포함하는 제1 보호막을 형성함으로써, 상기 셀 게이트 패턴들을 보호할 수 있으며, 제어 게이트 전극의 실리사이데이션 공정에서 제어 베이스 게이트 및 제어 금속 패턴의 높이를 제어할 수 있다.
도 1a은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자를 설명하기 위한 사시도이다.
도 1b는 도 1a의 평면도이다.
도 1c는 도 1a의 I-I'에 대응하는 단면도이다.
도 1d는 도 1a의 II-II'에 대응하는 단면도이다.
도 2 내지 도 6은 도 1a의 I-I'에 대응되는 단면도들이다.
도 7 내지 도 22는 도 1a의 II-II'에 대응되는 단면도들이다.
도 23은 본 발명의 기술적 사상에 기초한 반도체 소자를 포함하는 전자 시스템의 일 예를 도시한 블록도이다.
도 24는 본 발명의 기술적 사상에 기초한 반도체 소자를 포함하는 메모리 카드의 일 예를 도시한 블록도이다.
도 1b는 도 1a의 평면도이다.
도 1c는 도 1a의 I-I'에 대응하는 단면도이다.
도 1d는 도 1a의 II-II'에 대응하는 단면도이다.
도 2 내지 도 6은 도 1a의 I-I'에 대응되는 단면도들이다.
도 7 내지 도 22는 도 1a의 II-II'에 대응되는 단면도들이다.
도 23은 본 발명의 기술적 사상에 기초한 반도체 소자를 포함하는 전자 시스템의 일 예를 도시한 블록도이다.
도 24는 본 발명의 기술적 사상에 기초한 반도체 소자를 포함하는 메모리 카드의 일 예를 도시한 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하고자 한다.
본 발명의 각 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
즉, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
도 1a은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자를 설명하기 위한 사시도이고, 도 1b는 도 1a의 평면도이고, 도 1c는 도 1a의 I-I'에 대응하는 단면도이고, 도 1d는 도 1a의 II-II'에 대응하는 단면도이다.
도 1a 내지 도 1d를 참조하면, 기판(100)에 활성부들(102)을 정의하는 소자분리 패턴들(110)이 배치된다. 상기 기판(100)은 반도체 기판, 예를 들어 실리콘 기판, 게르마늄 기판 또는 실리콘-게르마늄 기판 등일 수 있다. 상기 소자분리 패턴들(110)은 제1 방향으로 서로 이격되고, 상기 제1 방향에 교차하는 제2 방향으로 연장될 수 있다. 상기 제1 및 제2 방향은 각각 도 1a의 x축 및 y축에 해당될 수 있다. 상기 활성부들(102)은 상기 기판(100) 내에 상기 소자분리 패턴들(110) 사이의 영역으로 정의될 수 있다. 상기 활성부들(102)은 상기 소자분리 패턴들(110)을 따라 상기 제1 방향으로 이격되고, 상기 제2 방향으로 연장될 수 있다. 상기 소자분리 패턴들(110) 및 상기 활성부들(102)은 상기 제2 방향을 따라 교대로 반복적으로 정의될 수 있다. 일례로, 상기 활성부들(102)은 제1 도전형의 도펀트로 도핑될 수 있다.
상기 소자분리 패턴들(110) 각각은 라이너(112)와 매립막(114)을 포함할 수 있다. 상기 라이너(112)는 상기 소자분리 패턴들(110)의 측벽 및 바닥면을 따라 배치될 수 있다. 상기 라이너(112)는 상기 소자분리 패턴들(110)을 따라, 상기 제1 방향으로 이격되고 상기 제2 방향으로 연장될 수 있다. 상기 라이너(112)는 산화물을 포함할 수 있다. 다른 실시예에서, 상기 라이너(112)는 생략될 수 있다. 상기 매립막(114)은 상기 소자분리 패턴들(110) 내에서 상기 라이너(112) 상에 형성될 수 있다. 일 실시예에 따르면, 상기 매립막(114)의 상부면은 터널 유전막(150)의 상부면과 실질적으로 공면을 이룰 수 있으나, 본 발명이 이에 한정되는 것은 아니며, 다양한 형태로 배치될 수 있다. 상기 매립막(114)은 실리콘 산화물을 포함할 수 있으며, 일례로 TOSZ(Tonen Silazene) 산화막일 수 있다.
상기 소자분리 패턴들(110) 각각은 그 내부에 제1 에어갭(115)을 포함할 수 있다. 상기 제1 에어갭(115)은 상기 매립막(114)이 형성된 영역에 배치될 수 있다. 상기 제1 에어갭(115)은 상기 소자분리 패턴들(110)을 따라 상기 제2 방향으로 연장되어 배치될 수 있다. 본 실시예에 따르면, 상기 제1 에어갭(115)은 상기 소자분리 패턴들(110) 내에 형성된 상기 매립막(114)이 제거됨으로써 형성될 수 있다. 상기 제1 에어갭(115)의 상부면 및 하부면은 상기 제2 방향으로 자른 단면이 물결 모양일 수 있다. 상기 매립막(114)은 상기 제1 에어갭(115)의 상부면 및 하부면이 물결 모양으로 형성됨에 따라, 상기 제1 에어갭(115)의 프로파일을 따라 잔존하여 배치될 수 있다.
상기 기판(100) 상에 각각 상기 제1 방향으로 연장되고, 상기 제2 방향으로 서로 이격된 복수 개의 셀 게이트 패턴들(200)이 배치될 수 있다. 상기 셀 게이트 패턴들(200)은 비휘발성 메모리 셀에 포함될 수 있다. 상기 셀 게이트 패턴들(200) 각각은 차례로 적층된 터널 유전막(150), 전하 저장층(160), 블로킹 유전막(170), 및 제어 게이트 전극(180)을 포함할 수 있다.
상기 터널 유전막(150)은 상기 기판(100)의 상기 활성부들(102) 상에 고립된 형태로 배치될 수 있다. 일례로, 상기 터널 유전막(150)은 산화물(ex, 실리콘 산화물 등) 및/또는 산화질화물(ex, 실리콘 산화질화물 등)을 포함할 수 있다. 상기 터널 유전막(150)은, 상기 활성부들(102)에 산화 공정을 수행하여 형성된 산화물 및/또는 상기 활성부들(102)에 산화질화 공정을 수행하여 형성된 산화질화물 등을 포함할 수 있다.
상기 전하 저장층(160)은 상기 터널 유전막(150) 상에 고립된 형태로 배치될 수 있다. 상기 전하 저장층(160)은 반도체 물질을 포함할 수 있다. 예컨대, 상기 전하 저장층(160)은 다결정 실리콘 등을 포함할 수 있다. 이 경우, 상기 전하 저장층(160)은 플로팅 게이트일 수 있다. 즉, 상기 전하 저장층(160) 내에서, 데이터의 저장을 위한 전하들은 자유 전하의 형태로 저장될 수 있다. 상기 전하 저장층(160)은 언도프트(undoped) 상태일 수 있으며, 이와는 달리 도펀트로 도핑된 상태일 수 있다. 일 실시예에 따르면, 상기 전하 저장층(160)은 상기 전하 저장층(160) 아래의 상기 활성부들(102)과 다른 타입의 도펀트인 제2 도전형의 도펀트로 도핑될 수 있다. 상기 제1 도전형의 도펀트 및 상기 제2 도전형의 도펀트 중에서 어느 하나는 n형 도펀트이고, 다른 하나는 p형 도펀트일 수 있다.
이와는 다르게, 상기 전하 저장층(160)은 상기 활성부들(102)과 동일한 타입인 상기 제1 도전형의 도펀트로 도핑될 수 있다. 상기 전하 저장층(160) 및 상기 활성부들(102)이 서로 동일한 타입의 도펀트로 도핑되는 경우, 상기 전하 저장층(160) 내에 저장되는 다수 캐리어(major carriers) 전하는 서로 반대 타입일 수 있다. 이 경우, 상기 전하 저장층(160) 내에 저장된 전하들과 상기 터널 유전막(150) 간의 에너지 장벽이 증가되어, 비휘발성 메모리 셀의 데이터 유지 특성이 증가될 수 있다.
상기 블로킹 유전막(170)은 ONO층(oxide/nitride/oxide)을 포함할 수 있다. 이와는 다르게, 상기 블로킹 유전막(170)은 상기 터널 유전막(150) 보다 높은 유전상수를 갖는 고유전물질(ex, 산화알루미늄, 산화하프늄 등과 같은 절연성 금속 산화물 등)을 포함할 수 있다. 이에 더하여, 상기 블로킹 유전막(170)은 상기 고유전 물질 및 장벽 유전 물질을 포함할 수 있다. 상기 장벽 유전 물질은 상기 고유전 물질 보다 큰 에너지 밴드갭을 갖는 유전 물질(ex, 실리콘 산화물 등)을 포함할 수 있다.
상기 제어 게이트 전극(180)은 차례로 적층된 제어 베이스 게이트(181) 및 제어 금속 패턴(182)을 포함할 수 있다. 상기 제어 베이스 게이트(181)는 상기 제어 금속 패턴(182)에 대하여 식각 선택비를 갖는 도전 물질, 예컨대 도핑된 반도체(ex, 도핑된 실리콘, 도핑된 실리콘-게르마늄 등)를 포함할 수 있다. 하지만, 본 발명은 여기에 한정되지 않으며, 상기 제어 베이스 게이트(181)는 상기 제어 금속 패턴(182)과 식각 선택비를 갖는 다른 도전 물질을 포함할 수도 있다. 일 실시예에 따르면, 상기 제어 베이스 게이트(181)은 도전성 금속 질화물(ex, TiN, TaN 등) 및/또는 전이 금속(ex, Ti, Ta 등)을 포함할 수도 있으며, 이와는 달리 도핑된 반도체 및 도전성 금속 질화물을 포함할 수 있다. 상기 제어 금속 패턴(182)은 낮은 비저항을 갖는 금속, 예컨대 텅스텐 또는 구리 등을 포함할 수 있다.
상기 셀 게이트 패턴들(200) 각각은 상기 제어 게이트 전극(180) 상에 캡핑 패턴(미도시)을 더 포함할 수 있다. 상기 캡핑 패턴은 실리콘 산화물, 실리콘 질화물 및/또는 실리콘 산화질화물 등을 포함할 수 있다. 도시하지 않았으나, 상기 셀 게이트 패턴들(200)의 측벽에 스페이서들이 더 배치될 수 있다.
상기 셀 게이트 패턴들(200)의 일 측에 선택 게이트 패턴들(205)이 배치될 수 있다. 상기 선택 게이트 패턴들(205)은 차례로 적층된 선택 게이트 유전막(미도시), 선택 바닥 게이트(165), 선택 층간 패턴(175), 및 선택 게이트 전극(185)을 포함할 수 있다. 상기 선택 게이트 패턴들(205)의 상기 선택 게이트 유전막, 상기 선택 바닥 게이트(165), 상기 선택 층간 패턴(175), 및 상기 선택 게이트 전극(185)은 각각 상기 셀 게이트 패턴들(200)의 상기 터널 유전막(150), 상기 전하 저장층(160), 상기 블로킹 유전막(170), 및 상기 제어 게이트 전극(180)에 대응될 수 있다. 상기 선택 게이트 패턴들(205)은 상기 선택 게이트 전극(185) 상에 선택 캡핑 패턴(미도시)을 더 포함할 수 있다. 상기 선택 게이트 패턴들(205)의 측벽에 선택 스페이서(미도시)가 배치될 수 있다.
상기 선택 게이트 전극(185)은 선택 베이스 게이트(186) 및 선택 금속 패턴(187)을 포함할 수 있다. 본 실시예에서, 상기 선택 베이스 게이트(186) 상에 배치된 상기 선택 금속 패턴(187)은 상기 제2 방향에 따른 단면적 관점에서, 그 하부면이 서로 다른 높이를 갖도록 배치될 수 있다. 즉, 상기 선택 금속 패턴(187)의 하부면은 상기 각 선택 게이트 패턴(205)의 일 측에서 반대측으로 갈수록 낮아질 수 있다. 일례로, 상기 선택 금속 패턴(187)의 하부면은 상기 선택 게이트 패턴들(205) 사이에 배치되는 공통 소스 라인(CSL) 쪽으로 갈수록 낮아질 수 있다.
상기 선택 게이트 패턴들(205)은 스트링 선택 게이트 패턴 또는 접지 선택 게이트 패턴에 해당할 수 있다. 일례로, 인접한 상기 셀 게이트 패턴들(200) 사이의 간격은 상기 선택 게이트 패턴(205)과 상기 선택 게이트 패턴(205)에 가장 인접한 셀 게이트 패턴(200) 간의 간격과 실질적으로 동일할 수 있다. 상기 선택 게이트 패턴들(205)의 폭(w2)은 상기 셀 게이트 패턴들(200)의 폭(w1)보다 클 수 있다.
상기 소자분리 패턴들(110)의 상기 제1 에어갭(115)은 상기 선택 게이트 패턴들(205)이 형성된 영역 아래에는 형성되지 않을 수 있다. 상기 선택 게이트 패턴들(205)이 형성된 영역 아래에 배치된 상기 소자분리 패턴들(110)은 상기 매립막(114)으로 채워질 수 있다. 즉, 상기 제1 에어갭(115)은 상기 셀 게이트 패턴들(200)이 형성된 영역에 상기 제2 방향을 따라 연장되되, 상기 선택 게이트 패턴들(205)이 형성된 영역에는 형성되지 않고, 상기 매립막(114)으로 채워질 수 있다.
상기 셀 게이트 패턴들(200) 및 상기 선택 게이트 패턴들(205) 상에 층간 유전막(300)이 배치될 수 있다. 상기 셀 게이트 패턴들(200)의 사이 및 상기 셀 게이트 패턴들(200)과 상기 선택 게이트 패턴들(205) 사이에 제2 에어갭(280)이 형성될 수 있다. 상기 제2 에어갭(280)은 상기 기판(100), 상기 게이트 패턴들(200, 210), 및 상기 층간 유전막(300)에 의해 둘러싸인 영역으로 정의될 수 있다. 상기 제2 에어갭(280)은 상기 셀 게이트 패턴들(200) 및 선택 게이트 패턴들(205)을 따라 상기 제1 방향으로 연장되고, 상기 제2 방향으로 이격되어 형성될 수 있다. 상기 제1 및 제2 에어갭들(115, 280)은 서로 연통될 수 있다. 상기 층간 유전막(300)은 산화물을 포함할 수 있으며, 일례로 TEOS 산화막일 수 있다.
상기 선택 게이트 패턴들(205) 사이에 공통 소스 라인(CSL)이 배치될 수 있다. 상기 공통 소스 라인(CSL)은 상기 층간 유전막(300)을 관통하여 상기 기판(100)과 접하도록 배치될 수 있다.
본 실시예에 따른 비휘발성 메모리 소자는 상기 제1 에어갭(115)을 포함하는 상기 소자분리 패턴들(110)이 배치된다. 상기 제1 에어갭(115)이 상기 기판(100)의 상기 활성부들(102) 사이에 배치됨에 따라, 이들 사이의 채널 커플링이 감소되어 상기 비휘발성 메모리 소자의 프로그래밍 특성이 향상될 수 있다. 상기 제1 에어갭(115)의 상부면 및 하부면은 그 단면이 물결 모양일 수 있다. 이에 더하여, 상기 셀 게이트 패턴들(200) 사이에는 상기 제2 에어갭(250)이 상기 제1 방향으로 연장되어 배치됨에 따라, 상기 셀 게이트 패턴들(200) 사이의 채널 커플링이 감소되어 상기 비휘발성 메모리 소자의 프로그래밍 특성이 향상될 수 있다.
이하, 본 실시예들에 따른 비휘발성 메모리 소자의 제조 방법을 통해 본 발명의 특징을 보다 자세히 설명한다.
도 2 내지 도 22는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 설명하는 단면도들이다. 구체적으로, 도 2 내지 도 6은 도 1a의 I-I'에 대응되는 단면도들이고, 도 7 내지 도 22는 도 1a의 II-II'에 대응되는 단면도들이다.
도 2를 참조하면, 기판(100) 상에 터널 유전막(150) 및 전하저장층(160)을 형성한다. 일례로, 상기 터널 유전막(150)은 상기 기판(100)의 상부면을 열산화함으로써 형성될 수 있다. 상기 기판(100)은 반도체 기판, 예를 들어 실리콘 기판, 게르마늄 기판 또는 실리콘-게르마늄 기판 등일 수 있다. 상기 터널 유전막(150)은 산화물(ex, 실리콘 산화물 등) 및/또는 산화질화물(ex, 실리콘 산화질화물 등)을 포함할 수 있다. 상기 전하 저장층(160)은 다결정 실리콘 등을 포함하는 반도체 물질로 형성될 수 있다.
도 3을 참조하면, 상기 기판(100) 상에 소자분리 트렌치들(105)을 형성할 수 있다. 상기 소자분리 트렌치들(105)은 상기 제1 방향으로 이격되고, 상기 제2 방향으로 연장되도록 형성될 수 있다. 일 실시예에 따르면, 상기 소자분리 트렌치들(105)을 형성하는 것은 상기 전하 저장층(160) 상에 마스크막(미도시)을 형성하고, 상기 마스크막을 식각 마스크로 이용하여 상기 전하 저장층(160), 상기 터널 유전막(150), 및 상기 기판(100)을 식각하는 것을 포함할 수 있다. 상기 마스크막은 포토레지스트 패턴 또는 하드 마스크일 수 있다. 상기 소자분리 트렌치들(105)을 형성함으로써, 상기 소자분리 트렌치들(105) 사이의 돌출된 상기 기판(100) 영역은 활성부들(102)로 정의될 수 있다. 이 후, 상기 활성부들(102)은 제1 도전형의 도펀트로 도핑될 수 있다.
일 실시예에 따르면, 상기 소자분리 트렌치들(105)을 형성하는 과정에서, 상기 전하 저장층(160)이 함께 패터닝되어, 상기 제1 방향으로 서로 이격되고, 상기 제2 방향으로 연장된 상기 전하 저장층(160)이 형성될 수 있다. 상기 전하 저장층(160)은 비휘발성 메모리 소자의 플로팅 게이트로 이용될 수 있다.
도 4를 참조하면, 상기 소자분리 트렌치들(105)을 채우는 라이너(112) 및 매립막(114)을 형성할 수 있다. 일 실시예에 따르면, 상기 라이너(112)는 상기 소자분리 트렌치들(105)의 바닥면 및 측벽을 따라 컨포멀하게 형성될 수 있다. 상기 매립막(114)은 상기 라이너(112) 상에 상기 소자분리 트렌치들(105)을 채우도록 형성될 수 있다. 상기 라이너(112) 및 상기 매립막(114)을 형성하는 것은 상기 기판(100) 상에 상기 라이너(112) 및 상기 매립막(114)을 증착하고, 연마 공정을 수행하여 평탄화하는 것을 포함할 수 있다. 상기 라이너(112)는 산화물을 포함할 수 있다. 상기 매립막(114)은 실리콘 산화물을 포함할 수 있으며, 일례로 TOSZ 산화막일 수 있다. 다른 예에서, 상기 라이너(112)는 생략될 수 있다.
도 5를 참조하면, 상기 소자분리 트렌치들(105) 내에 형성된 상기 라이너(112) 및 상기 매립막(114)을 선택적으로 식각하여, 상기 라이너(112) 및 상기 매립막(114)의 상부면의 높이를 낮출 수 있다. 상기 라이너(112) 및 상기 매립막(114)을 선택적으로 식각하는 것은 에치백(etch-back) 공정을 포함할 수 있다. 상기 라이너(112) 및 상기 매립막(114)의 상부면은 상기 터널 유전막(150)의 상부면과 실질적으로 공면을 이룰 수 있다. 다른 예로, 상기 라이너(112) 및 상기 매립막(114)의 상부면의 높이는 상기 터널 유전막(150)의 상부면보다 높거나 낮을 수 있으며, 본 발명은 이에 한정되지 않는다. 이로써, 상기 제1 방향으로 서로 이격되고, 상기 라이너(112) 및 상기 매립막(114)을 포함하는 복수 개의 소자분리 패턴들(110)을 형성할 수 있다.
도 6을 참조하면, 상기 기판(100) 상에 블로킹 유전막(170) 및 제어 게이트 전극(180)을 차례로 형성할 수 있다. 상기 블로킹 유전막(170)은 상기 전하 저장층(160)이 형성된 상기 기판(100) 상에 형성될 수 있다. 상기 블로킹 유전막(170)은 상기 전하 저장층(160) 및 상기 소자분리 패턴들(110)을 컨포멀하게 덮도록 형성될 수 있다. 일례로, 상기 블로킹 유전막(170)은 ONO층(oxide/nitride/oxide)을 포함할 수 있다. 상기 블로킹 유전막(170) 상에 상기 제어 게이트 전극(180)을 형성할 수 있다. 상기 제어 게이트 전극(180)은 도핑된 반도체 또는 낮은 비저항을 갖는 금속, 예컨대 텅스텐 또는 구리 등을 포함할 수 있다. 다만, 본 발명은 이에 한정되지 않으며 상기 제어 게이트 전극(180)은 다양한 물질 및 형태로 제공될 수 있다.
상기 제어 게이트 전극(180) 상에 캡핑패턴(190)을 더 형성할 수 있다. 상기 캡핑 패턴(190)은 실리콘 산화물, 실리콘 질화물 및/또는 실리콘 산화질화물 등을 포함할 수 있다.
도 7 내지 도 22는 도 1a의 II-II'에 대응되는 단면도들로서, 이하 상기 제2 방향(도 1a의 II-II'에 대응되는 방향)을 따라, 이후의 공정을 설명한다.
도 7을 참조하면, 도 1 내지 도 6을 따라 설명된 상기 기판(100), 상기 라이너(112) 및 상기 매립막(114)을 포함하는 상기 소자 분리막(110), 상기 블로킹 유전막(170), 상기 제어 게이트 전극(180), 및 상기 캡핑 패턴(190)이 상기 제2 방향을 따라 연장되어 형성된다.
도 8을 참조하면, 상기 캡핑 패턴(190) 상에 상기 제1 방향으로 연장되고, 상기 제2 방향으로 이격된 라인 형태의 마스크막(미도시)을 형성하고, 이를 식각 마스크로 사용하여 상기 캡핑 패턴(190), 상기 제어 게이트 전극(180), 상기 블로킹 유전막(170), 상기 전하 저장층(도 6의 160), 및 상기 터널 유전막(도 6의 150)을 차례로 식각하여 제1 및 제2 리세스 영역들(208, 209)을 형성할 수 있다.
도 1a를 함께 참조하면, 이에 따라 상기 제2 방향으로 각각 이격된 상기 터널 유전막(150), 상기 전하 저장층(160), 상기 블로킹 유전막(170), 상기 제어 게이트 전극(180), 및 상기 캡핑 패턴(190)을 포함하는 셀 게이트 패턴들(200)이 형성될 수 있다. 상기 셀 게이트 패턴들(200) 일측에는 선택 게이트 유전막(155), 선택 바닥 게이트(165), 선택 층간 패턴(175), 및 선택 게이트 전극(185)을 포함하는 선택 게이트 패턴들(205)이 형성될 수 있다. 상기 선택 게이트 패턴들(205)의 폭(w2)은 상기 셀 게이트 패턴들(200)의 폭(w1)보다 크게 형성될 수 있다.
상기 제1 리세스 영역들(208)은 상기 제어 게이트 전극들(180)의 사이 및 상기 제어 게이트 전극(180)과 상기 선택 게이트 전극(185)의 사이에 형성될 수 있으며, 상기 제2 리세스 영역(209)은 상기 선택 게이트 전극들(185)의 사이에 형성될 수 있다. 일례로, 상기 제2 리세스 영역(209)은 상기 제1 리세스 영역들(208)보다 큰 폭을 갖도록 형성될 수 있다. 상기 제2 리세스 영역(209)은 이후의 공정에서 공통 소스 라인(도 1a의 CSL)이 형성되는 영역으로 정의될 수 있다. 상기 셀 게이트 패턴들(도 1a의 200)은 비휘발성 메모리 소자의 워드 라인에 해당할 수 있으며, 상기 선택 게이트 패턴들(도 1a의 205)은 비휘발성 메모리 소자의 스트링 선택 게이트 또는 접지 선택 게이트 라인에 해당할 수 있다.
도 9를 참조하면, 상기 소자분리 패턴들(110) 내에 제1 에어갭(115)을 형성할 수 있다. 상기 제1 에어갭(115)은 상기 소자분리 패턴들(110) 내에 형성된 상기 매립막(114)의 일부를 제거함으로써 형성될 수 있다. 상기 제1 에어갭(115)을 형성하는 것은 상기 제어 게이트 전극들(180) 사이로 노출된 상기 소자분리 패턴들(110)을 등방성 식각하는 것을 포함할 수 있다. 상기 등방성 식각의 결과로, 상기 제어 게이트 전극들(180) 사이로 노출된 상기 매립막(114)이 도 9에 도시된 것처럼 구형으로 제거될 수 있으며, 이는 인접하는 상기 제어 게이트 전극들(180) 사이로 노출된 영역에서 상기 매립막(114)이 구형으로 중첩적으로 제거됨에 따라, 상기 제1 에어갭(115)이 형성될 수 있다. 그 결과, 상기 제1 에어갭(115)은 단면적으로 물결 모양을 갖도록 형성될 수 있으며, 상기 제1 에어갭(115)의 프로파일을 따라 상기 매립막(114) 일부가 상기 소자분리 패턴들(110) 내에 잔존할 수 있다. 상기 선택 게이트 전극들(185) 사이로 노출된 상기 소자분리 패턴들(110)도 등방성 식각되어 상기 제1 에어갭(115)이 형성될 수 있다. 일례로, 상기 등방성 식각 공정은 HF를 이용한 습식 식각을 포함할 수 있다.
상기 제어 게이트 전극들(180)의 일측에 형성되는 상기 선택 게이트 전극들(185) 하부의 상기 소자분리 패턴들(110) 영역에는 상기 제1 에어갭(115)이 형성되지 않을 수 있다. 일 실시예에 따르면, 상기 선택 게이트 전극들(185)의 폭(w2)은 상기 제어 게이트 전극들(180)의 폭(w1)보다 크게 형성됨에 따라, 노출된 상기 소자분리 패턴들(110)을 통해 등방성 식각될 때, 상기 선택 게이트 전극들(185) 하부의 상기 소자분리 패턴들(110) 영역은 중첩되지 않아 상기 매립막(114)이 잔존할 수 있다. 즉, 상기 제1 에어갭(115)은 상기 제어 게이트 전극들(180)이 형성된 영역에 상기 제2 방향을 따라 연장되어 형성되되, 상기 선택 게이트 전극들(185)이 형성된 영역에는 형성되지 않고, 상기 매립막(114)으로 채워질 수 있다.
다른 실시예에 따르면, 도 9에 따라 설명된 상기 제1 에어갭(115)은 이후에 설명되는 도 21의 단계에서 형성될 수도 있다. 이하, 도 21에 따라 상기 제1 에어갭(115)이 형성되는 경우를 설명하기 위하여, 도 9의 제1 에어갭(115)을 형성하는 단계를 생략하고 설명한다.
도 10을 참조하면, 상기 기판(100) 상에 제1 절연막(210) 및 제1 보호막(220)을 차례로 형성할 수 있다. 상기 제1 절연막(210)은 상기 제어 게이트 전극들(180) 및 상기 선택 게이트 전극들(185)을 컨포멀하게 덮도록 형성될 수 있다. 상기 제1 보호막(220)은 상기 제1 절연막(210) 상에 형성되어, 상기 제어 게이트 전극들(180)의 사이 및 상기 제어 게이트 전극(180)과 상기 선택 게이트 전극(185)의 사이를 완전히 채우도록 형성될 수 있다. 한편, 상기 선택 게이트 전극들(185) 사이의 상기 제2 리세스 영역(209)은 완전히 채워지지 않을 수 있다.
일례로, 상기 제1 절연막(210)은 고온 산화물(HTO) 혹은 중온 산화물(MTO)을 사용하여 대략 50 옹스트롱의 두께를 갖도록 형성될 수 있다. 상기 제1 절연막(210)은 실리콘 산화물일 수 있다. 상기 제1 보호막(220)은 상기 제1 절연막(210)과 식각 선택비를 갖는 실리콘 질화물일 수 있다.
도 11을 참조하면, 상기 기판(100) 상에 형성된 상기 제1 보호막(220)의 일부를 이방성 식각하여 제거할 수 있다. 그 결과, 상기 선택 게이트 전극들(185) 사이의 상기 제2 리세스 영역(209)에 형성된 상기 제1 보호막(도 10의 220)은 완전히 제거될 수 있으며, 상기 제어 게이트 전극들(180) 사이에는 상기 제1 보호막(220)이 잔존하여 형성될 수 있다. 일례로, 상기 제1 보호막(220)의 상부면의 높이는 상기 제어 게이트 전극(180)의 상부면의 높이보다 낮게 형성될 수 있다. 상기 제어 게이트 전극들(180) 사이에 상기 제1 보호막(220)을 형성함으로써, 상기 제어 게이트 전극들(180)을 보호하는 역할을 수행할 수 있다.
도 12를 참조하면, 상기 선택 게이트 전극들(185)의 스페이서를 형성하기 위한 제2 절연막(230)을 형성할 수 있다. 상기 제2 절연막(230)은 상기 제1 보호막(220)이 형성된 상기 기판(100) 상에 형성될 수 있다. 일례로, 상기 제2 절연막(230)은 상기 제어 게이트 전극들(180) 사이를 모두 채우되, 상기 선택 게이트 전극들(185) 사이의 상기 제2 리세스 영역(209)에는 컨포멀하게 형성될 수 있다. 상기 제2 절연막(230)은 플라즈마 증대 산화물(PEOX) 혹은 중온 산화물(MTO) 등과 같은 실리콘 산화물을 사용하여 화학 기상 증착(CVD) 공정, 플라즈마 증대 화학 기상 증착(PE-CVD) 공정 혹은 저압 화학 기상 증착(LP-CVD) 공정에 의해 형성될 수 있다.
도 13을 참조하면, 상기 제2 절연막(230) 상에 마스크막(미도시)을 형성하고 이를 식각 마스크로 사용하여, 상기 제2 절연막(230) 및 상기 제1 절연막(210)을 부분적으로 식각하여 상기 기판(100) 상면을 노출시킨다. 상기 마스크막은 상기 제어 게이트 전극들(180) 및 상기 선택 게이트 전극들(185)의 일부에 오버랩되도록 형성하여, 상기 제2 리세스 영역(209)의 일부를 노출시킬 수 있다. 상기 식각 공정에 의해 상기 선택 게이트 전극들(185)의 일 측벽 상에 잔류하는 상기 제1 및 제2 절연막들(210, 230)은 스페이서들(235)로 정의될 수 있다. 상기 식각 공정에 의해 상기 선택 게이트 전극들(185) 상의 상기 캡핑 패턴(190)의 일부가 제거될 수 있으나, 상기 선택 게이트 전극(185)이 노출되지는 않는다. 한편, 상기 식각 공정에 의해 노출되는 기판(100) 상부에 제2 불순물을 주입하여 제2 불순물 영역(미도시)을 형성할 수 있다.
도 14를 참조하면, 상기 기판(100) 상에 버퍼막(240) 및 제2 보호막(250)을 순차적으로 형성하고, 상기 제2 리세스 영역(도 13의 209)을 충분히 매립하는 제3 절연막(260)을 상기 제2 보호막(250) 상에 형성한다.
일 실시예에 따르면, 상기 버퍼막(230)은 산화물을 포함할 수 있으며, 상기 제2 보호막(250)은 실리콘 질화물을 포함할 수 있다. 상기 제3 절연막(260)은 비피에스지(BPSG), 유에스지(USG) 및 에스오지(SOG) 등과 같은 산화물을 사용하여 형성될 수 있다. 상기 버퍼막(230)은, 실리콘 또는 실리콘 산화물을 포함하는 상기 기판(100) 및 상기 스페이서들(235)과, 실리콘 질화물을 포함하는 상기 제2 보호막(250) 사이의 스트레스를 완화하는 기능을 수행할 수 있다.
도 15를 참조하면, 상기 제어 게이트 전극(180) 및 상기 선택 게이트 전극(185)의 상면이 노출될 때까지 상기 제3 절연막(260), 상기 제2 보호막(250), 상기 버퍼막(240), 상기 제2 절연막(230), 상기 제1 절연막(210) 및 상기 캡핑 패턴(190)을 평탄화할 수 있다. 상기 평탄화 공정은 화학 기계적 연마(CMP) 공정 및/또는 에치 백(etch back) 공정을 통해 수행될 수 있다. 다른 실시예에 따르면, 상기 제어 게이트 전극(180) 및 상기 선택 게이트 전극(185)을 보호하기 위하여, 상기 제1 절연막(210) 또는 상기 캡핑 패턴(190)의 상부면이 노출될 때까지만 평탄화 공정을 수행할 수도 있다. 이 경우, 도 16에 설명되는 식각 공정을 통해 상기 제1 절연막(210) 및 상기 캡핑 패턴(190)이 제거될 수 있다.
도 16을 참조하면, 상기 제어 게이트 전극들(180) 사이에 잔존하는 상기 제2 절연막(도 15의 230) 및 상기 제1 절연막(210)의 일부를 제거하여 상기 제어 게이트 전극들(180)의 상부 측벽을 노출시킬 수 있다. 이로써, 상기 제어 게이트 전극들(180) 사이의 상기 제2 절연막(도 15의 230)은 모두 제거될 수 있으며, 상기 제1 절연막(210)의 상부면은 상기 제1 보호막(220)의 상부면과 동일한 레벨이 되도록 제거될 수 있다. 즉, 상기 제어 게이트 전극들(180) 사이에 개재된 상기 제1 보호막(220)은 상기 제1 절연막(210)과 식각 선택비를 가짐에 따라, 상기 제1 절연막(210)의 상부면은 상기 제1 보호막(220)의 상부면과 실질적으로 공면을 이루도록 형성될 수 있다. 일례로, 상기 제2 절연막(230) 및 상기 제1 절연막(210)의 일부는 암모니아 가스를 상기 기판(100) 상에 공급하고 열처리하여 제거될 수 있다.
이와 동일하게, 상기 선택 게이트 전극들(185) 사이의 상기 스페이서들(235), 상기 버퍼막(240), 및 상기 제3 절연막(260)의 일부가 제거될 수 있다. 일례로, 상기 선택 게이트 전극들(185) 사이의 상기 스페이서들(235), 상기 버퍼막(240), 및 상기 제3 절연막(260)의 상부면은 상기 제어 게이트 전극들(180) 사이의 상기 제1 절연막(210)의 상부면보다 낮게 형성될 수 있다. 한편, 상기 선택 게이트 전극들(185) 사이에 형성된 상기 제2 보호막(250)은 이 과정에서 제거되지 않고 잔존할 수 있다.
도 17을 참조하면, 노출된 상기 제어 게이트 전극(180) 상에 도전막(270)을 형성한다. 상기 도전막(270)은 노출된 상기 제어 게이트 전극들(180) 사이 및 상기 선택 게이트 전극들(185) 사이에 컨포멀하게 형성될 수 있다. 일례로, 상기 도전막(270)은 코발트, 니켈 등의 금속을 사용하여 물리 기상 증착(PVD) 공정에 의해 형성될 수 있다.
도 18을 참조하면, 상기 제어 게이트 전극(180) 상에 형성된 상기 도전막(270)에 실리사이데이션(silicidation) 공정을 수행한다. 일 실시예에 따르면, 도핑된 폴리실리콘을 포함하는 제어 게이트 전극(180)은 금속을 포함하는 상기 도전막(270)과 반응하여, 그 상부 영역의 일부에 금속 실리사이드막이 형성될 수 있다. 즉, 상기 제어 게이트 전극(180) 중 상기 도전막과 반응한 부분은 제어 금속 패턴(182)이 형성되고, 상기 제어 게이트 전극(180) 중 반응하지 않은 나머지 부분은 제어 베이스 게이트(181)로 정의된다. 이로써, 상기 제어 베이스 게이트(181) 및 제어 금속 패턴(182)을 포함하는 상기 제어 게이트 전극(180)이 완성될 수 있다. 상기 실리사이데이션(silicidation) 공정은 열처리를 통해 수행될 수 있다. 상기 제어 게이트 전극들(180) 사이에 형성된 상기 제1 보호막(220)은 상기 제어 게이트 전극(180)의 실리사이데이션 공정에서 상기 제어 베이스 게이트(181) 및 상기 제어 금속 패턴(182)의 높이를 제어하는 기능을 수행할 수 있다.
일례로, 상기 도전막(270)이 코발트를 포함하는 경우, 코발트 실리사이드막이 반응 방지막 역할을 수행하는 상기 제1 절연막(210) 및 상기 제1 보호막(220)의 상면과 실질적으로 동일한 하면을 갖도록 형성될 수 있다. 이와는 달리, 상기 도전막(270)이 니켈을 포함하는 경우, 니켈 실리사이드막은 반응 방지막 역할을 수행하는 제1 절연막(210) 및 상기 제1 보호막(220)의 상면보다 낮은 하면을 갖도록 형성될 수 있다.
이와 동일하게, 상기 실리사이데이션 공정이 수행되어 선택 베이스 게이트(186) 및 선택 금속 패턴(187)을 포함하는 상기 선택 게이트 전극(185)이 형성될 수 있다. 일 실시예에 따르면, 상기 실리사이데이션 공정을 통해 형성된 상기 선택 금속 패턴(187)은 그 하부면이 서로 다른 높이를 갖도록 형성될 수 있다. 일례로, 상기 선택 금속 패턴(187)의 하부면은 상기 셀 게이트 패턴(200)에 인접한 일 측면에서 반대 측면으로 갈수록 낮게 형성될 수 있다. 즉, 도 16에서 상기 스페이서들(235)의 상부면이 상기 제1 절연막(210) 및 상기 제1 보호막(230)의 상부면보다 낮게 형성됨에 따라, 상기 스페이서들(235)에 인접한 상기 선택 게이트 전극(185)의 측면이 상기 도전막(270)과 더 넓은 범위에서 반응하여, 상기 선택 금속 패턴(187)은 비대칭적으로 형성될 수 있다.
본 실시예에서는 상기 도전막(270)과 상기 제어 게이트 전극(180) 및 상기 선택 게이트 전극(185) 사이의 반응으로서 금속과 실리콘 사이의 실리사이데이션 반응을 설명하였으나 반드시 이에 국한되지는 않는다. 즉, 노출된 게이트 전극들(180, 185) 상에 형성된 상기 도전막(270)과의 반응에 의해 상기 게이트 전극들(180, 185)의 특성(예를 들어, 저항 특성 등)이 향상될 수 있으면 어떠한 반응도 본 발명의 범위에 포함될 수 있다.
이후, 상기 도전막(270) 중 상기 제어 게이트 전극들(180)과 반응하지 않은 부분이 제거될 수 있다. 상기 제어 게이트 전극들(180)과 반응하지 않은 상기 도전막(270)은 황산을 사용하는 스트립핑(stripping) 공정에 의해 제거될 수 있다.
도 19를 참조하면, 상기 제어 게이트 전극들(180) 사이에 개재된 상기 제1 보호막(220) 및 상기 선택 게이트 전극들(185) 사이에 개재된 상기 제2 보호막(250)을 선택적으로 제거할 수 있다. 일례로, 상기 제1 및 제2 보호막들(220, 250)은 실리콘 질화물로 형성됨에 따라, 실리콘 산화물을 포함하는 상기 제1 절연막(210), 상기 스페이서들(235), 상기 버퍼막(240), 및 상기 제3 절연막(260)과의 식각 선택비를 이용하여 선택적으로 제거될 수 있다. 일 실시예에 따르면, 상기 버퍼막(240)과 상기 제3 절연막(260) 사이에 개재된 상기 제2 보호막(250)은 완전히 제거되지 않고, 그 하부 영역이 일부 잔존할 수 있다.
도 20을 참조하면, 상기 제어 게이트 전극들(180) 사이의 상기 제1 절연막(210) 및 상기 선택 게이트 전극들(185) 사이의 상기 스페이서들(235), 상기 버퍼막(240), 및 상기 제3 절연막(260)이 제거될 수 있다. 일례로, 상기 선택 게이트 전극들(185) 사이에는 상기 제2 보호막(250)이 잔존함에 따라, 상기 제2 보호막(250) 아래에 배치된 상기 버퍼막(240)의 일부는 제거되지 않고 잔존할 수 있다. 다른 예로, 상기 선택 게이트 전극들(185) 사이의 상기 스페이서들(235)도 완전히 제거되지 않고, 그 일부가 잔존할 수 있다. 잔존하는 상기 버퍼막(240) 및 상기 제2 보호막(250)은 이후 공정에서 공통 소스 라인(도 1a의 CSL)이 형성될 영역으로 정의될 수 있다.
도 21을 참조하면, 상기 소자분리 패턴들(110) 내에 제1 에어갭(115)을 형성할 수 있다. 상기 제1 에어갭(115)은 상기 소자분리 패턴들(110) 내에 형성된 상기 매립막(114)을 제거함으로써 형성될 수 있다. 상기 제1 에어갭(115)을 형성하는 것은 상기 제어 게이트 전극들(180) 사이로 노출된 상기 소자분리 패턴들(110)을 등방성 식각하는 것을 포함할 수 있다. 상기 등방성 식각의 결과로, 상기 제어 게이트 전극들(180) 사이로 노출된 상기 매립막(114)이 구형으로 제거될 수 있으며, 이는 인접하는 상기 제어 게이트 전극들(180) 사이로 노출된 영역에서, 상기 매립막(114)이 구형으로 중첩적으로 제거됨에 따라, 상기 제1 에어갭(115)이 형성될 수 있다. 그 결과, 상기 제1 에어갭(115)은 단면적으로 물결 모양을 갖도록 형성될 수 있으며, 상기 제1 에어갭(115)의 프로파일을 따라 상기 매립막(114) 일부가 상기 소자분리 패턴들(110) 내에 잔존할 수 있다. 일례로, 상기 등방성 식각 공정은 HF를 이용한 습식 식각을 포함할 수 있다.
상기 선택 게이트 전극들(185) 사이의 상기 소자분리 패턴들(110) 영역은 상기 제1 에어갭(115)이 형성되지 않을 수 있다. 일례로, 상기 선택 게이트 전극들(185) 사이에는 잔존하는 상기 스페이서들(235), 상기 버퍼막(240) 및 상기 제2 보호막(250)이 상기 기판(100)을 노출시키지 않음으로써, 상기 제1 에어갭(115)이 형성되지 않을 수 있다. 다른 예로, 상기 선택 게이트 전극들(185) 사이에 상기 스페이서들(235)이 제거된 경우에는 노출된 상기 소자분리 패턴들(110) 일부가 식각될 수 있다. 다만, 이 경우에도, 상기 제어 게이트 전극들(180)의 일측에 형성되는 선택 게이트 전극(210) 하부의 상기 소자분리 패턴들(110) 영역에는 상기 제1 에어갭(115)이 형성되지 않을 수 있다. 즉, 상기 선택 게이트 전극들(185)의 폭(w2)은 상기 제어 게이트 전극들(180)의 폭(w1)보다 크게 형성됨에 따라, 노출된 상기 소자분리 패턴들(110)을 통해 등방성 식각될 때, 상기 선택 게이트 전극들(185) 하부의 상기 소자분리 패턴들(110) 영역은 중첩되지 않아 상기 매립막(114)이 잔존할 수 있다. 즉, 상기 제1 에어갭(115)은 상기 제어 게이트 전극들(180)이 형성된 영역에 상기 제2 방향을 따라 연장되어 형성되되, 상기 선택 게이트 전극(185)이 형성된 영역에는 형성되지 않고, 상기 매립막(114)으로 채워질 수 있다.
도 22를 참조하면, 상기 제어 게이트 전극들(180) 및 상기 선택 게이트 전극들(185) 상에 층간 유전막(300)이 형성될 수 있다. 상기 층간 유전막(300)은 상기 기판(100)의 전면에 도포될 수 있다. 일례로, 상기 층간 유전막(300)은 낮은 스텝 커버리지 특성을 갖는 물질로 형성될 수 있다. 이 때, 상기 제어 게이트 전극들(180) 사이의 공간에 제2 에어갭(280)이 형성될 수 있다. 상기 제2 에어갭(280)은 상기 층간 유전막(300)이 상기 제어 게이트 전극들(180) 사이의 공간을 완전히 채우지 못한 결과로 형성될 수 있다. 즉, 상기 제2 에어갭(280)은 상기 기판(100), 상기 제어 게이트 전극들(180), 및 상기 층간 유전막(300)에 의해 둘러싸인 영역으로 정의될 수 있다. 상기 제2 에어갭(280)은 상기 제어 게이트 전극들(180) 및 선택 게이트 전극들(185)을 따라 상기 제1 방향으로 연장되고, 상기 제2 방향으로 이격되어 형성될 수 있다. 상기 제2 에어갭(280)은 상기 제1 에어갭(115)과 연통될 수 있다. 상기 층간 유전막(300)은 실리콘 산화물을 포함할 수 있으며, 일례로 TEOS 산화막일 수 있다. 이와 동일하게, 상기 제어 게이트 전극들(180)과 상기 선택 게이트 전극들(185)의 사이 공간에도 상기 제2 에어갭(280)이 형성될 수 있다. 이 후, 도시하지 않았으나, 상기 선택 게이트 전극들(205) 사이에 형성된 상기 버퍼막(240) 및 상기 제2 보호막(250)이 제거되고, 그 영역 상에 상기 기판(100)과 접하는 공통 소스 라인(도 1a의 CSL)이 형성될 수 있으며, 이후 비트 라인 등의 배선들을 형성함으로써 비휘발성 메모리 소자를 완성할 수 있다.
본 실시예에 따른 비휘발성 메모리 소자의 제조 방법은 셀 게이트 패턴들(200) 사이에 실리콘 질화물을 포함하는 제1 보호막(도 11의 220)을 채움으로써, 상기 셀 게이트 패턴들(200)을 보호할 수 있으며, 상기 제어 게이트 전극(180)의 실리사이데이션 공정에서 상기 제어 베이스 게이트(181) 및 상기 제어 금속 패턴(182)의 높이를 제어할 수 있다.
본 실시예에 따른 비휘발성 메모리 소자는 상기 제1 에어갭(115)을 포함하는 상기 소자분리 패턴들(110)이 배치된다. 상기 제1 에어갭(115)이 상기 기판(100)의 상기 활성부들(102) 사이에 배치됨에 따라, 이들 사이의 채널 커플링이 감소되어 상기 비휘발성 메모리 소자의 프로그래밍 특성이 향상될 수 있다. 상기 제1 에어갭(115)의 상부면 및 하부면은 그 단면이 물결 모양일 수 있으며, 상기 제1 에어갭(115)의 프로파일을 따라, 상기 제1 에어갭(115)의 상부면 및 하부면 상에 상기 매립막(114)이 잔존할 수 있다. 이에 더하여, 상기 셀 게이트 패턴들(200) 사이 및 상기 셀 게이트 패턴들(200)와 상기 선택 게이트 패턴(210)에는 상기 제2 에어갭(250)이 상기 제1 방향으로 연장되어 배치됨에 따라, 이들 사이의 채널 커플링이 감소되어 상기 비휘발성 메모리 소자의 프로그래밍 특성이 향상될 수 있다.
상술된 실시예들에서 개시된 비휘발성 메모리 소자들은 다양한 형태들의 반도체 패키지(semiconductor package)로 구현될 수 있다. 예를 들면, 본 발명의 실시예들에 따른 비휘발성 메모리 소자들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다.
본 발명의 실시예들에 따른 비휘발성 메모리 소자가 실장된 패키지는 다른 기능을 수행하는 비휘발성 메모리 소자(ex, 컨트롤러 및/또는 논리 소자 등)을 더 포함할 수도 있다.
도 23은 본 발명의 기술적 사상에 기초한 비휘발성 메모리 소자를 포함하는 전자 시스템의 일 예를 도시한 블록도 이다.
도 23을 참조하면, 본 발명의 일 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 메모리 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 메모리 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상술된 제1 및 제2 실시예들에 개시된 비휘발성 메모리 소자들이 논리 소자로 구현되는 경우에, 상기 컨트롤러(1110)는 상기 제1 및 제2 실시예들의 비휘발성 메모리 소자들 중에 어느 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 상기 메모리 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 상기 메모리 장치(1130)는 상술된 실시예들에 따른 반도체 메모리 소자들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 메모리 장치(1130)는 다른 형태의 반도체 메모리 소자(ex, 디램 소자 및/또는 에스램 소자 등)를 더 포함할 수 있다. 상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 상기 전자 시스템(1100)은 상기 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리 소자로서, 고속의 디램 소자 및/또는 에스램 소자 등을 더 포함할 수도 있다.
상기 전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 24는 본 발명의 기술적 사상에 기초한 비휘발성 메모리 소자를 포함하는 메모리 카드의 일 예를 도시한 블록도 이다.
도 24를 참조하면, 본 발명의 일 실시예에 따른 메모리 카드(1200)는 메모리 장치(1210)를 포함한다. 상기 메모리 장치(1210)는 상술된 실시예들의 반도체 메모리 소자들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 메모리 장치(1210)는 다른 형태의 반도체 메모리 소자(ex, 디램 소자 및/또는 에스램 소자 등)를 더 포함할 수 있다. 상기 메모리 카드(1200)는 호스트(Host)와 상기 메모리 장치(1210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다.
상기 메모리 컨트롤러(1220)는 메모리 카드의 전반적인 동작을 제어하는 프로세싱 유닛(1222)을 포함할 수 있다. 또한, 상기 메모리 컨트롤러(1220)는 상기 프로세싱 유닛(1222)의 동작 메모리로써 사용되는 에스램(1221, SRAM)을 포함할 수 있다. 이에 더하여, 상기 메모리 컨트롤러(1220)는 호스트 인터페이스(1223), 메모리 인터페이스(1225)를 더 포함할 수 있다. 상기 호스트 인터페이스(1223)는 메모리 카드(1200)와 호스트(Host)간의 데이터 교환 프로토콜을 구비할 수 있다. 상기 메모리 인터페이스(1225)는 상기 메모리 컨트롤러(1220)와 상기 메모리 장치(1210)를 접속시킬 수 있다. 더 나아가서, 상기 메모리 컨트롤러(1220)는 에러 정정 블록(1224, Ecc)를 더 포함할 수 있다. 상기 에러 정정 블록(1224)은 상기 메모리 장치(1210)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 상기 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 상기 메모리 카드(1200)는 휴대용 데이터 저장 카드로 사용될 수 있다. 이와는 달리, 상기 메모리 카드(1200)는 컴퓨터시스템의 하드디스크를 대체할 수 있는 고상 디스크(SSD, Solid State Disk)로도 구현될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
Claims (10)
- 기판 내에 제1 방향으로 이격되고 상기 제1 방향과 수직하는 제2 방향으로 연장되는 활성부들을 정의하는 소자분리 패턴들을 형성하는 단계;
상기 기판 상에 상기 제1 방향으로 연장되고 상기 제2 방향으로 이격된 게이트 전극을 포함하는 게이트 구조체들을 형성하는 단계;
상기 게이트 구조체들의 사이를 채우는 제1 보호 패턴을 형성하는 단계;
상기 게이트 전극의 상부면 및 측벽 일부에 도전막을 형성하는 단계;
상기 게이트 전극을 상기 도전막과 반응시켜 게이트 금속 패턴을 형성하는 단계; 및
상기 제1 보호 패턴을 제거하는 단계를 포함하되,
상기 소자분리 패턴들 각각은 상기 제2 방향에 따른 단면적 관점에서, 상부면 및 하부면이 물결 모양인 제1 에어갭을 포함하고,
상기 제1 보호 패턴은 실리콘 질화막을 포함하는 비휘발성 메모리 소자의 제조 방법.
- 제 1 항에 있어서,
상기 소자분리 패턴들을 형성하는 단계는,
상기 기판을 식각하여 소자분리 트렌치들을 형성하는 것;
상기 소자분리 트렌치들의 측벽 및 바닥면에 라이너막을 형성하는 것; 및
상기 라이너막 상에 상기 소자분리 트렌치들을 채우는 매립막을 형성하는 것을 포함하는 비휘발성 메모리 소자의 제조 방법.
- 제 2 항에 있어서,
상기 제1 에어갭은 상기 게이트 구조체들의 사이로 노출된 상기 매립막을 등방성 식각하여 형성되는 것을 포함하는 비휘발성 메모리 소자의 제조 방법.
- 제 1 항에 있어서,
상기 제1 보호 패턴을 형성하는 단계는,
상기 게이트 구조체들 사이를 채우는 보호막을 형성하는 것; 및
상기 보호막의 상부면을 식각하여 상기 게이트 전극의 상부면 및 측벽 일부를 노출시키는 제1 보호 패턴을 형성하는 것을 포함하는 비휘발성 메모리 소자의 제조 방법.
- 제 1 항에 있어서,
상기 게이트 구조체들을 형성하는 단계는 셀 게이트 구조체들 및 상기 셀 게이트 구조체들 사이에 형성된 선택 게이트 구조체들을 형성하는 것을 포함하되,
상기 선택 게이트 구조체들의 폭은 상기 셀 게이트 구조체들의 폭보다 큰 비휘발성 메모리 소자의 제조 방법.
- 제 5 항에 있어서,
상기 제1 보호 패턴을 형성하는 단계 후에,
상기 선택 게이트 구조체들의 적어도 일 측벽에 스페이서를 형성하는 단계; 및
상기 선택 게이트 구조체들 사이에 제2 보호 패턴을 형성하는 단계를 더 포함하되,
상기 제2 보호 패턴은 실리콘 질화막을 포함하는 비휘발성 메모리 소자의 제조 방법.
- 제 5 항에 있어서,
상기 게이트 금속 패턴을 형성하는 단계는 상기 선택 게이트 구조체들 내의 상기 게이트 전극을 상기 도전막과 반응시켜 선택 금속 패턴을 형성하는 것을 포함하되,
상기 선택 금속 패턴 각각의 하부면은 다른 높이를 갖도록 형성되는 비휘발성 메모리 소자의 제조 방법.
- 제 7 항에 있어서,
상기 선택 금속 패턴 각각의 하부면은 상기 스페이서에 근접할수록 낮아지는 비휘발성 메모리 소자의 제조 방법.
- 제 6 항에 있어서,
상기 제2 보호 패턴을 제거하는 단계 및
제거된 상기 제2 보호 패턴 영역에 공통 소스 라인을 형성하는 단계를 더 포함하는 비휘발성 메모리 소자의 제조 방법.
- 제 1 항에 있어서,
상기 게이트 구조체들을 덮는 층간 유전막을 형성하는 단계 및 상기 게이트 구조체들 사이에 제2 에어갭을 형성하는 단계를 더 포함하는 비휘발성 메모리 소자의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020120073961A KR20140006590A (ko) | 2012-07-06 | 2012-07-06 | 비휘발성 메모리 소자 및 그 제조 방법 |
Applications Claiming Priority (1)
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Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20140006590A true KR20140006590A (ko) | 2014-01-16 |
Family
ID=50141486
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020120073961A KR20140006590A (ko) | 2012-07-06 | 2012-07-06 | 비휘발성 메모리 소자 및 그 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20140006590A (ko) |
-
2012
- 2012-07-06 KR KR1020120073961A patent/KR20140006590A/ko not_active Application Discontinuation
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