KR20140003554A - 전계 효과형 트랜지스터, 표시 장치, 센서 및 전계 효과형 트랜지스터의 제조 방법 - Google Patents

전계 효과형 트랜지스터, 표시 장치, 센서 및 전계 효과형 트랜지스터의 제조 방법 Download PDF

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Abstract

게이트 절연막과, 활성층으로서 Sn, Zn 및 O, 또는 Sn, Ga, Zn 및 O 를 주된 구성 원소로 하는 산화물 반도체층과, 상기 게이트 절연막과 상기 산화물 반도체층의 사이에 배치되고, 상기 산화물 반도체층보다 저항률이 높은 산화물 중간층을 갖는 전계 효과형 트랜지스터가 제공된다.

Description

전계 효과형 트랜지스터, 표시 장치, 센서 및 전계 효과형 트랜지스터의 제조 방법{FIELD EFFECT TRANSISTOR, DISPLAY DEVICE, SENSOR, AND METHOD FOR PRODUCING FIELD EFFECT TRANSISTOR}
본 발명은, 전계 효과형 트랜지스터, 표시 장치, 센서 및 전계 효과형 트랜지스터의 제조 방법에 관한 것이다.
전계 효과형 트랜지스터는, 반도체 메모리용 집적 회로의 단위 소자, 고주파 신호 증폭 소자, 액정 등의 표시 소자 구동용 소자로서 널리 이용되고 있고, 특히 박막화한 것은 박막 트랜지스터 (TFT ： Thin Film Transistor) 로 불리고 있다. 그리고, 플랫 패널 디스플레이에 있어서는, 대면적으로 형성 가능한 아모르퍼스 실리콘으로 이루어지는 활성층을 가진 실리콘계 TFT 가 이용되고 있다.
최근, 이 아모르퍼스 실리콘 대신에, In-Ga-Zn-O (이하, 「IGZO」라고 호칭한다) 계 산화물 반도체 박막을 활성층 (채널층) 에 사용한 TFT 의 개발이 활발하게 이루어지고 있다. 산화물 반도체 박막은 저온 성막이 가능하고, 또한 아모르퍼스 실리콘보다 고이동도를 나타내며, 또한 가시광에 투명한 점에서 플라스틱판이나 필름 등의 기판 상에 플렉시블하고 투명한 TFT 를 형성하는 것이 가능하다.
그러나, IGZO 계에서 높은 이동도를 갖는 TFT 를 제조하기 위해서는, 고온 (예를 들어 대기 중에서 400 ℃ 이상) 에서의 포스트 어닐이 필요하여, 내열성이 낮은 플렉시블 기판 상에 TFT 를 형성하는 것은 곤란했다.
그런데, IGZO 의 In 대신에 Sn 을 사용한 Sn-Ga-Zn-O (이하, 「SGZO」라고 호칭한다) 계 산화물 반도체 박막은, IGZO 계 산화물 반도체 박막과는 달리 레어 메탈인 In 을 함유하지 않는 점, Sn4 ＋ 가 In3 ＋ 와 동일한 전자 배치를 취하는 점에서 IGZO 계를 대체하는 신규 산화물 반도체 박막으로서 기대되고 있다. 또한, 상기 「SGZO」 중, Ga 는 필수로 하지 않아도 된다.
그래서, 일본 공개특허공보 2010-50165호에는, 게이트 절연막 상에 형성된 In, Sn 및 Zn 등 중 적어도 1 개의 원소를 함유하는 제 1 금속 산화물층을 활성 영역으로 하고, 이 위에 In 을 함유하지 않고, 제 1 금속 산화물층보다 시트 저항이 높은 제 2 금속 산화물층을 적층한 TFT 가 개시되어 있다.
또, 일본 공개특허공보 2010-16348호에서는, ZnO 에 Ga, In, Sn 등 중 적어도 1 개의 이온을 도프하여 구성되는 활성층의 상면 또는 하면 중 적어도 일면에, 계면 안정화층을 배치한 TFT 가 개시되어 있다.
그러나, 일본 공개특허공보 2010-50165호에 기재된 TFT 는, 활성 영역이 되는 제 1 금속 산화물층 (활성층) 의 구성 원소로서 Sn 을 필수로 하고 있지 않다. 또, 이 트랜지스터에서는, 임계값 전압의 안정화를 도모하기 위해, 이 제 1 금속 산화물층을, 게이트 절연막과 제 2 금속 산화물층의 사이에 배치하고 있지만, 이와 같은 배치에서는 이동도의 향상은 도모할 수 없다고 생각된다.
또, 일본 공개특허공보 2010-16348호에 기재된 TFT 는, 게이트 절연막과 활성층 사이의 중간층이 될 수 있는 계면 안정화층을 구비하고 있지만, 활성층의 구성 원소로서 Sn 을 필수로 하고 있지 않다. 또, 일본 공개특허공보 2010-16348호에서는, 계면 특성의 향상을 도모하는 것을 목적으로 하고 있고, SGZO 계 산화물 반도체로 구성된 활성층을 구비하는 TFT 의 이동도 향상에 대해서는 일절 기재도 시사도 되어 있지 않다.
본 발명은 상기 사실을 감안하여 이루어진 것으로, 활성층으로서 Sn, Zn 및 O, 또는 Sn, Ga, Zn 및 O 를 주된 구성 원소로 하는 산화물 반도체층을 구비하면서, 이동도를 향상한 전계 효과형 트랜지스터, 표시 장치, 센서 및 전계 효과형 트랜지스터의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명의 상기 과제는 하기의 수단에 의해 해결되었다.
＜1＞ 게이트 절연막과, 활성층으로서 Sn, Zn 및 O, 또는 Sn, Ga, Zn 및 O 를 주된 구성 원소로 하는 산화물 반도체층과, 상기 게이트 절연막과 상기 산화물 반도체층의 사이에 배치되고, 상기 산화물 반도체층보다 저항률이 높은 산화물 중간층을 갖는 전계 효과형 트랜지스터.
＜2＞ 상기 산화물 중간층은, In, Ga, Zn 및 O, 또는 Sn, Ga, Zn 및 O 를 주된 구성 원소로 하는, ＜1＞ 에 기재된 전계 효과형 트랜지스터.
＜3＞ 상기 산화물 중간층은, In, Ga, Zn 및 O 를 주된 구성 원소로 하는, ＜2＞ 에 기재된 전계 효과형 트랜지스터.
＜4＞ 상기 산화물 반도체층은, Sn, Ga, Zn 및 O 를 주된 구성 원소로 하는, ＜1＞ ∼ ＜3＞ 중 어느 한 항에 기재된 전계 효과형 트랜지스터.
＜5＞ 상기 산화물 반도체층의 원소 조성비를 Sn ： Ga ： Zn = a ： b ： c 로 한 경우, 상기 원소 조성비가, a＋b=2, 또한 1≤a≤2, 또한 1≤c≤11/2, 또한 c≥-7b/4＋11/4 를 만족시키는, ＜1＞ ∼ ＜4＞ 중 어느 한 항에 기재된 전계 효과형 트랜지스터.
＜6＞ 상기 산화물 반도체층은 비정질인, 제 1 항 내지 제 5 항 중 어느 한 항에 기재된 전계 효과형 트랜지스터.
＜7＞ 상기 산화물 반도체층의 저항률은, 1 Ωcm 이상 1×106 Ωcm 이하인, ＜1＞ ∼ ＜6＞ 중 어느 한 항에 기재된 전계 효과형 트랜지스터.
＜8＞ 상기 산화물 중간층의 막두께는, 1 nm 이상 50 nm 이하인, ＜1＞ ∼ ＜7＞ 중 어느 한 항에 기재된 전계 효과형 트랜지스터.
＜9＞ ＜1＞ ∼ ＜8＞ 중 어느 한 항에 기재된 전계 효과형 트랜지스터를 구비한 표시 장치.
＜10＞ ＜1＞ ∼ ＜8＞ 중 어느 한 항에 기재된 전계 효과형 트랜지스터를 구비한 센서.
＜11＞ 기판 상에 형성된 게이트 절연막 상에 In, Ga, Zn 및 O, 또는 Sn, Ga, Zn 및 O 를 주된 구성 원소로 하는 산화물 중간층을 성막하는 제 1 공정과, 상기 산화물 중간층 상에 Sn, Zn 및 O, 또는 Sn, Ga, Zn 및 O 를 주된 구성 원소로 하고, 상기 구성 원소의 원소 조성비를 Sn ： Ga ： Zn = a ： b ： c 로 한 경우, 상기 원소 조성비가, a＋b=2, 또한 1≤a≤2, 또한 1≤c≤11/2, 또한 c≥-7b/4＋11/4 를 만족시키는 산화물 반도체층을 성막하는 제 2 공정과, 100 ℃ 이상 300 ℃ 미만의 열처리를 실시하는 제 3 공정을 이 순서로 갖는 전계 효과형 트랜지스터의 제조 방법.
＜12＞ Sn, Zn 및 O, 또는 Sn, Ga, Zn 및 O 를 주된 구성 원소로 하고, 상기 구성 원소의 원소 조성비를 Sn ： Ga ： Zn = a ： b ： c 로 한 경우, 상기 원소 조성비가, a＋b=2, 또한 1≤a≤2, 또한 1≤c≤11/2, 또한 c≥-7b/4＋11/4 를 만족시키는 산화물 반도체층을 기판 상에 성막하는 제 1 공정과, 상기 산화물 반도체층 상에 In, Ga, Zn 및 O, 또는 Sn, Ga, Zn 및 O 를 주된 구성 원소로 하는 산화물 중간층을 성막하는 제 2 공정과, 상기 산화물 중간층 상에 게이트 절연막을 형성하는 제 3 공정과, 상기 제 2 공정 후 또는 상기 제 3 공정 후에, 100 ℃ 이상 300 ℃ 미만의 열처리를 실시하는 제 4 공정을 갖는 전계 효과형 트랜지스터의 제조 방법.
＜13＞ 상기 산화물 반도체층 및 상기 산화물 중간층은, 스퍼터링으로 성막하는, ＜11＞ 또는 ＜12＞ 에 기재된 전계 효과형 트랜지스터의 제조 방법.
본 발명에 의하면, Sn, Zn 및 O, 또는 Sn, Ga, Zn 및 O 를 주된 구성 원소로 하는 산화물 반도체로 구성된 활성층을 구비하면서, 이동도를 향상한 전계 효과형 트랜지스터, 표시 장치, 센서 및 전계 효과형 트랜지스터의 제조 방법을 제공할 수 있다.
도 1(A) 는, 본 발명의 실시형태에 관련된 TFT 로서, 톱 게이트 구조로 톱 콘택트형의 TFT 의 일례를 나타내는 모식도이다. 도 1(B) 는, 본 발명의 실시형태에 관련된 TFT 로서, 톱 게이트 구조로 보텀 콘택트형의 TFT 의 일례를 나타내는 모식도이다. 도 1(C) 는, 본 발명의 실시형태에 관련된 TFT 로서, 보텀 게이트 구조로 톱 콘택트형의 TFT 의 일례를 나타내는 모식도이다. 도 1(D) 는, 본 발명의 실시형태에 관련된 TFT 로서, 보텀 게이트 구조로 보텀 콘택트형의 TFT 의 일례를 나타내는 모식도이다.
도 2 는, 본 발명의 전기 광학 장치의 일 실시형태의 액정 표시 장치에 대해, 그 일부분의 개략 단면도이다.
도 3 은, 도 2 에 나타내는 액정 표시 장치의 전기 배선의 개략 구성도이다.
도 4 는, 본 발명의 전기 광학 장치의 일 실시형태의 액티브 매트릭스 방식의 유기 EL 표시 장치에 대해, 그 일부분의 개략 단면도이다.
도 5 는, 도 4 에 나타내는 전기 광학 장치의 전기 배선의 개략 구성도이다.
도 6 은, 본 발명의 센서의 일 실시형태인 X 선 센서에 대해, 그 일부분의 개략 단면도이다.
도 7 은, 도 6 에 나타내는 센서의 전기 배선의 개략 구성도이다.
도 8(A) 는 실시예 및 비교예의 TFT 의 평면도이며, 도 8(B) 는 도 8(A) 에 나타내는 TFT 의 A-A 선 화살표 방향에서 본 단면도이다.
도 9 는, 실시예 1, 2 및 비교예 1 의 TFT 에 있어서의 Vg-Id 특성을 나타내는 도면이다.
도 10 은, 실시예 3 및 비교예 2 의 TFT 에 있어서의 Vg-Id 특성을 나타내는 도면이다.
도 11 은, 실시예 4 및 비교예 3 의 Vg-Id 특성을 나타내는 도면이다.
도 12 는, 비교예 4 ∼ 6 의 Vg-Id 특성을 나타내는 도면이다.
이하, 첨부 도면을 참조하면서, 본 발명의 실시형태에 관련된 전계 효과형 트랜지스터, 표시 장치, 센서 및 전계 효과형 트랜지스터의 제조 방법에 대해 구체적으로 설명한다. 또한, 도면 중, 동일 또는 대응하는 기능을 갖는 부재 (구성 요소) 에는 동일한 부호를 부여하여 적절히 설명을 생략한다.
1. 전계 효과형 트랜지스터
본 발명의 실시형태에 관련된 전계 효과형 트랜지스터의 제조 방법에 대해, TFT 를 일례로 들어 구체적으로 설명한다.
＜TFT 의 개략 구성＞
본 발명의 실시형태에 관련된 TFT 는, 게이트 전극, 게이트 절연막, 활성층, 소스 전극 및 드레인 전극을 가지며, 게이트 전극에 전압을 인가하여, 활성층에 흐르는 전류를 제어하고, 소스 전극과 드레인 전극간의 전류를 스위칭하는 기능을 갖는 액티브 소자이다. 그리고, 본 발명의 실시형태에 관련된 TFT 에서는 추가로, 게이트 절연막과 활성층의 사이에 산화물 중간층이 배치되어 있다.
TFT 의 소자 구조로서는, 게이트 전극의 위치에 기초한, 이른바 역 스태거 구조 (보텀 게이트형이라고도 불린다) 및 스태거 구조 (톱 게이트형이라고도 불린다) 중 어느 양태여도 된다. 또, 활성층과 소스 전극 및 드레인 전극 (적절히, 「소스·드레인 전극」이라고 한다.) 과의 접촉 부분에 기초하여, 이른바 톱 콘택트형, 보텀 콘택트형 중 어느 양태여도 된다.
또한, 톱 게이트형이란, 게이트 절연막의 상측에 게이트 전극이 배치되고, 게이트 절연막의 하측에 활성층이 형성된 형태이며, 보텀 게이트형이란, 게이트 절연막의 하측에 게이트 전극이 배치되고, 게이트 절연막의 상측에 활성층이 형성된 형태이다. 또, 보텀 콘택트형이란, 소스·드레인 전극이 활성층보다 먼저 형성되어 활성층의 하면이 소스·드레인 전극에 접촉하는 형태이며, 톱 콘택트형이란, 활성층이 소스·드레인 전극보다 먼저 형성되어 활성층의 상면이 소스·드레인 전극에 접촉하는 형태이다.
도 1(A) 는, 본 발명의 실시형태에 관련된 TFT 로서, 톱 게이트 구조로 톱 콘택트형의 TFT 의 일례를 나타내는 모식도이다. 도 1(A) 에 나타내는 TFT (10) 에서는, 기판 (12) 의 일방의 주면 상에 활성층이 되는 산화물 반도체층 (14) 과, 본 발명의 실시형태에 관련된 산화물 중간층 (16) 이 순서대로 적층되어 있다. 그리고, 이 산화물 중간층 (16) 상에 소스 전극 (18) 및 드레인 전극 (20) 이 서로 이간되어 설치되고, 또한 이들의 위에 게이트 절연막 (22) 과, 게이트 전극 (24) 이 순서대로 적층되어 있다.
도 1(B) 는, 본 발명의 실시형태에 관련된 TFT 로서, 톱 게이트 구조로 보텀 콘택트형의 TFT 의 일례를 나타내는 모식도이다. 도 1(B) 에 나타내는 TFT (30) 에서는, 기판 (12) 의 일방의 주면 상에 소스 전극 (18) 및 드레인 전극 (20) 이 서로 이간되어 설치되어 있다. 그리고, 활성층이 되는 산화물 반도체층 (14) 과, 본 발명의 실시형태에 관련된 산화물 중간층 (16) 과, 게이트 절연막 (22) 과, 게이트 전극 (24) 이 순서대로 적층되어 있다.
도 1(C) 는, 본 발명의 실시형태에 관련된 TFT 로서, 보텀 게이트 구조로 톱 콘택트형의 TFT 의 일례를 나타내는 모식도이다. 도 1(C) 에 나타내는 TFT (40) 에서는, 기판 (12) 의 일방의 주면 상에 게이트 전극 (24) 과, 게이트 절연막 (22) 과, 본 발명의 실시형태에 관련된 산화물 중간층 (16) 과, 활성층이 되는 산화물 반도체층 (14) 이 순서대로 적층되어 있다. 그리고, 이 산화물 반도체층 (14) 의 표면 상에 소스 전극 (18) 및 드레인 전극 (20) 이 서로 이간되어 설치되어 있다.
도 1(D) 는, 본 발명의 실시형태에 관련된 TFT 로서, 보텀 게이트 구조로 보텀 콘택트형의 TFT 의 일례를 나타내는 모식도이다. 도 1(D) 에 나타내는 TFT (50) 에서는, 기판 (12) 의 일방의 주면 상에 게이트 전극 (24) 과, 게이트 절연막 (22) 이 순서대로 적층되어 있다. 그리고, 이 게이트 절연막 (22) 의 표면 상에 소스 전극 (18) 및 드레인 전극 (20) 이 서로 이간되어 설치되고, 또한 이들의 위에, 본 발명의 실시형태에 관련된 산화물 중간층 (16) 과, 활성층이 되는 산화물 반도체층 (14) 이 순서대로 적층되어 있다.
또한, 본 실시형태에 관련된 TFT 는, 상기 이외에도, 여러 가지 구성을 취하는 것이 가능하고, 적절히 활성층 상에 보호층이나 기판 상에 절연층 등을 구비하는 구성이어도 된다.
이하, 각 구성 요소에 대해 상세히 서술한다. 또한, 대표예로서 도 1(A) 에 나타내는 톱 게이트 구조로 톱 콘택트형의 TFT (10) 를 제조하는 경우에 대해 구체적으로 설명하지만, 본 발명은 다른 형태의 TFT 를 제조하는 경우에 대해서도 동일하게 적용할 수 있다.
＜TFT 의 상세 구성＞
-기판-
먼저, TFT (10) 를 형성하기 위한 기판 (12) 을 준비한다. 기판 (12) 의 형상, 구조, 크기 등에 대해서는 특별히 제한은 없고, 목적에 따라 적절히 선택할 수 있다. 기판 (12) 의 구조는 단층 구조여도 되고, 적층 구조여도 된다.
기판 (12) 의 재질로서는 특별히 한정은 없고, 예를 들어 유리, YSZ (이트륨 안정화 지르코늄) 등의 무기 기판, 수지 기판이나, 그 복합 재료 등을 사용할 수 있다. 그 중에서도 경량인 점, 가요성을 갖는 점에서 수지 기판이나 그 복합 재료가 바람직하다. 구체적으로는, 폴리부틸렌테레프탈레이트, 폴리에틸렌테레프탈레이트, 폴리에틸렌나프탈레이트, 폴리부틸렌나프탈레이트, 폴리스티렌, 폴리카보네이트, 폴리술폰, 폴리에테르술폰, 폴리아릴레이트, 알릴디글리콜카보네이트, 폴리아미드, 폴리이미드, 폴리아미드이미드, 폴리에테르이미드, 폴리벤즈아졸, 폴리페닐렌설파이드, 폴리시클로올레핀, 노르보르넨 수지, 폴리클로로트리플루오로에틸렌 등의 불소 수지, 액정 폴리머, 아크릴 수지, 에폭시 수지, 실리콘 수지, 아이오노머 수지, 시아네이트 수지, 가교 푸마르산디에스테르, 고리형 폴리올레핀, 방향족 에테르, 말레이미드-올레핀, 셀룰로오스, 에피술피드 화합물 등의 합성 수지 기판, 산화규소 입자와의 복합 플라스틱 재료, 금속 나노 입자, 무기 산화물 나노 입자, 무기 질화물 나노 입자 등과의 복합 플라스틱 재료, 카본 섬유, 카본 나노 튜브와의 복합 플라스틱 재료, 유리 플레이크, 유리 파이버, 유리 비드와의 복합 플라스틱 재료, 점토 광물이나 운모 파생 결정 구조를 갖는 입자와의 복합 플라스틱 재료, 얇은 유리와 상기 단독 유기 재료의 사이에 적어도 1 회의 접합 계면을 갖는 적층 플라스틱 재료, 무기층과 유기층을 교대로 적층함으로써, 적어도 1 회 이상의 접합 계면을 갖는 배리어 성능을 갖는 복합 재료, 스테인리스 기판 혹은 스테인리스와 이종 금속을 적층한 금속 다층 기판, 알루미늄 기판 혹은 표면에 산화 처리 (예를 들어 양극 산화 처리) 를 실시함으로써 표면의 절연성을 향상시킨 산화 피막이 형성된 알루미늄 기판 등을 사용할 수 있다. 또, 수지 기판은, 내열성, 치수 안정성, 내용제성, 전기 절연성, 가공성, 저통기성, 또는 저흡습성 등이 우수한 것이 바람직하다. 상기 수지 기판은, 수분이나 산소의 투과를 방지하기 위한 가스 배리어층이나, 수지 기판의 평탄성이나 하부 전극과의 밀착성을 향상하기 위한 언더 코트층 등을 구비하고 있어도 된다.
또, 본 발명에 있어서의 기판 (12) 의 두께에 특별히 제한은 없지만, 50 ㎛ 이상 1000 ㎛ 이하가 바람직하고, 50 ㎛ 이상 500 ㎛ 이하인 것이 보다 바람직하다. 기판 (12) 의 두께가 50 ㎛ 이상이면, 기판 (12) 자체의 평탄성이 보다 향상된다. 또, 기판 (12) 의 두께가 500 ㎛ 이하이면, 기판 (12) 자체의 가요성이 보다 향상되고, 플렉시블 디바이스용 기판으로서의 사용이 보다 용이해진다.
-산화물 반도체층-
다음으로, 기판 (12) 상에, 트랜지스터로서 주로 활성층 (영역) 이 되는 산화물 반도체층 (14) 을 형성한다.
산화물 반도체층 (14) 은, Sn, Zn 및 O, 또는 Sn, Ga, Zn 및 O 를 주된 구성 원소로 한다. 이들 중에서도, 전기적 안정성이라는 관점에서, Sn, Ga, Zn 및 O 를 주된 구성 원소로 하는 것이 바람직하다. 또한, 「주된 구성 원소」란, 산화물 반도체층 (14) 의 전체 구성 원소에 대한 Sn, Zn 및 O, 또는 Sn, Ga, Zn 및 O 의 합계 비율이 98 ％ 이상인 것을 의미하는 것으로 한다.
또, Sn, Zn 및 O, 또는 Sn, Ga, Zn 및 O 를 주된 구성 원소로 할 때, 그 조성비를 Sn : Ga : Zn = a : b : c 로 한 경우, 당해 조성비가, a＋b=2, 또한 1≤a≤2, 또한 1≤c≤11/2, 또한 c≥-7b/4＋11/4 를 만족시키는 것이 바람직하다. 본 조성비의 재료를 사용함으로써 산화물 반도체층 (14) 중의 수분량이 저감되어 저온 어닐 후의 수분량의 편차도 억제된다. 이로써, 당해 수분량의 편차에 수반되는 전기 특성 편차도 억제되고, 또한 저온 어닐시의 산화물 반도체층 (14) 의 저저항화도 일어나지 않고 디바이스 설계가 용이해진다.
또, 산화물 반도체층 (14) 은, 비정질 또는 결정질 중 어느 것이어도 된다. 단, 비정질의 경우에는, 저온에서 성막 가능하기 때문에, 가요성이 있는 기판 (12) 상에 바람직하게 형성된다. 또한, 산화물 반도체층 (14) 이 비정질인지의 여부는, X 선 회절 측정에 의해 확인할 수 있다. 즉, X 선 회절 측정에 의해, 결정 구조를 나타내는 명확한 피크가 검출되지 않은 경우에는, 그 산화물 반도체층 (14) 은 비정질이다고 판단할 수 있다.
산화물 반도체층 (14) 의 막두께는 특별히 한정되지 않지만, 박막의 평탄성 및 성막 시간의 관점에서 5 nm 이상 150 nm 이하인 것이 바람직하다.
산화물 반도체층 (14) 의 성막 방법으로서는, Sn, Zn 및 O 나 Sn, Ga, Zn 및 O 를 주된 구성 원소로 하는 산화물 반도체의 다결정 소결체를 타겟으로 하여, 기상 성막법을 이용하는 것이 바람직하다. 기상 성막법 중에서도, 스퍼터링법, 펄스 레이저 증착법 (PLD 법) 이 적합하다. 또한, 양산성의 관점에서 스퍼터링법이 바람직하다. 예를 들어, RF 마그네트론 스퍼터링 증착법에 의해, 진공도 및 산소 유량을 제어하여 성막된다.
특히, Sn, Ga, Zn 의 조성비가 상기와 같은 조성비가 되는 산화물 반도체 박막을, 스퍼터링법을 이용하여 성막하는 방법으로서는, 성막한 산화물 반도체 박막 중의 Sn, Ga, Zn 조성비가 상기와 같은 조성비가 되는 복합 산화물 타겟의 단독 스퍼터여도 되고, Sn, Ga, Zn 또는 이들의 단순 산화물 혹은 이들의 복합 산화물 타겟을 조합하여 사용한 공스퍼터여도 된다.
산화물 반도체층 (14) 의 저항률은, 일반적으로 반도체로서 기능하는 저항률이면 되지만, 특별하게는, 활성 영역으로 하는 관점에서, 실온 (20 ℃) 에서의 저항률이, 1 Ωcm 이상 1×106 Ωcm 이하인 것이 바람직하다. 산화물 반도체층 (14) 의 저항률을 제어하기 위해서는, 성막시의 성막실 내의 산소 분압을 임의로 제어한다. 성막실 내의 산소 분압을 제어하는 수법으로서는, 성막실 내에 도입하는 O2 가스량을 변화시키는 방법이어도 되고, 산소 라디칼이나 오존 가스의 도입량을 변화시키는 방법이어도 된다. 또, 산소 가스 도입을 정지시킨 경우라도 저항이 높은 경우에는, 성막실 내의 전체 가스 분압을 낮게 하는 수법이나, H2 나 N2 등의 환원성 가스를 도입하는 수법을 사용하여도 된다. 산소 분압을 높게 하면, 산화물 반도체층 (14) 의 도전율을 저하 (저항률을 상승) 시킬 수 있고, 산소 분압을 낮게 하면, 막 중의 산소 결함을 증가시켜 산화물 반도체층 (14) 의 도전율을 상승 (저항률을 저하) 시킬 수 있다.
또한, 본 실시형태의 저항률은, 4 단자법에 의해 측정 (전류원 ： Keithley 사 제조 소스 메이저 유닛 SMU237, 전압계 ： Keithley 사 제조 나노 볼트 미터 2182A 를 사용, 일부는 2 단자법에 의해 측정) 한 값이다.
산화물 반도체 박막의 성막 후는, 디바이스에 따라 당해 박막을 패터닝하여, 산화물 반도체층 (14) 을 형성한다. 패터닝은 포토리소그래피 및 에칭에 의해 실시할 수 있다. 구체적으로는, 잔존시키는 부분에 포토리소그래피에 의해 레지스트 패턴을 형성하고, 염산, 질산, 묽은 황산, 또는 인산, 질산 및 아세트산의 혼합액 등의 산 용액에 의해 에칭함으로써 패턴을 형성한다.
-산화물 중간층-
산화물 반도체층 (14) 상에는 산화물 중간층 (16) 을 형성한다. 이 산화물 중간층 (16) 은, 산화물 반도체층 (14) 보다 저항률이 높게 되어 있다. 이 때문에, 산화물 반도체층 (14) 에 용이하게 채널을 형성할 수 있다. 또, 이와 같이, Sn, Zn 및 O, 또는 In, Ga, Zn 및 O 를 주된 구성 원소로 하는 산화물 반도체층 (14) 과, 게이트 절연막 (22) 의 사이에, 산화물 반도체층 (14) 보다 저항률이 높은 산화물 중간층 (16) 을 형성함으로써, 형성하지 않은 경우에 비해 온 전류 및 이동도를 향상시킬 수 있다. 또한, 이와 같은 효과는, IGZO 막으로 이루어지는 산화물 반도체층 (14) 과 산화물 중간층 (16) 을 구비한 TFT 에서는 발생하지 않는 특유의 효과이다.
산화물 중간층 (16) 은, 산화물을 구성 원소로 하는 것이면 특별히 한정되지 않지만, Sn, Ga, Zn 및 O 또는 In, Ga, Zn 및 O 를 주된 구성 원소로 한다. 그 중에서도, 이동도를 비약적으로 향상시킨다는 관점에서, In, Ga, Zn 및 O 를 주된 구성 원소로 하는 것이 보다 바람직하다. 또한, 「주된 구성 원소」란, 산화물 중간층 (16) 의 전체 구성 원소에 대한 Sn, Ga, Zn 및 O, 또는 In, Ga, Zn 및 O 의 합계 비율이 98 ％ 이상인 것을 의미하는 것으로 한다.
산화물 중간층 (16) 의 막두께는, 평탄성 및 성막 시간 등의 관점에서 1 nm 이상 50 nm 이하인 것이 바람직하고, 5 nm 이상 25 nm 이하인 것이 보다 바람직하다.
산화물 중간층 (16) 의 성막 방법으로서는, Sn, Ga, Zn 및 O 또는 In, Ga, Zn 및 O 를 주된 구성 원소로 하는 산화물의 다결정 소결체를 타겟으로 하여, 기상 성막법을 이용하는 것이 바람직하다. 기상 성막법 중에서도, 스퍼터링법, 펄스 레이저 증착법 (PLD 법) 이 적합하다. 또한, 양산성의 관점에서 스퍼터링법이 바람직하다. 예를 들어, RF 마그네트론 스퍼터링 증착법에 의해, 진공도 및 산소 유량을 제어하여 성막된다. 이와 같은 산화물 중간층 (16) 을, 스퍼터를 이용하여 성막하는 방법은, 복합 산화물 타겟의 단독 스퍼터여도 되고, 예를 들어 Ga, Zn 또는 이들의 단순 산화물 혹은 이들의 복합 산화물을 조합한 공스퍼터여도 된다.
또, 산화물 중간층 (16) 은, 상기 서술한 바와 같이 산화물 반도체층 (14) 에 비해 고저항으로 되어 있고, 예를 들어 1×106 Ωcm 초과로 되어 있다. 산화물 중간층 (16) 의 저항률 제어는, 성막시의 성막실 내의 산소 분압을 임의로 제어함으로써 실시할 수 있다. 성막실 내의 산소 분압을 제어하는 수법으로서는, 성막실 내에 도입하는 O2 가스량을 변화시키는 방법이어도 되고, 산소 라디칼이나 오존 가스의 도입량을 변화시키는 방법이어도 된다. 성막실 내에 도입하는 O2 가스량이 동일해도 성막시의 전체 가스 분압을 높게 함으로써, 보다 성막실 내의 산소 분압을 높게 할 수 있다. 산소 분압을 높게 하면, 산화물 중간층 (16) 의 도전율을 저하 (저항률을 상승) 시킬 수 있고, 산소 분압을 낮게 하면, 막 중의 산소 결함을 증가시켜 산화물 중간층 (16) 의 도전율을 상승 (저항률을 저하) 시킬 수 있다.
산화물 박막의 성막 후, 디바이스에 따라 당해 박막을 패터닝하여 산화물 중간층 (16) 을 형성한다. 또한, 상기 기재는 톱 게이트 구조의 경우를 설명하고 있지만, 보텀 게이트 구조의 경우에서는, 패터닝은 산화물 반도체층 (14) 형성 전에 실시하는 것보다도, 계면 오염의 영향을 제거하기 위해, 산화물 반도체층 (14) 과 동시에 패터닝하는 것이 바람직하다.
-소스·드레인 전극-
산화물 중간층 (16) 상에 소스·드레인 전극 (18, 20) 을 형성하기 위한 도전막을 형성한다.
소스·드레인 전극은 높은 도전성을 갖는 것을 사용하여, 예를 들어 Al, Mo, Cr, Ta, Ti, Au, Au 등의 금속, Al-Nd, Ag 합금, 산화주석, 산화아연, 산화인듐, 산화인듐주석 (ITO), 산화아연인듐 (IZO) 등의 금속 산화물 도전막 등을 사용하여 형성할 수 있다. 소스·드레인 전극 (18, 20) 으로서는 이들의 도전막을 단층 구조 또는 2 층 이상의 적층 구조로서 사용할 수 있다.
소스·드레인 전극 (18, 20) 의 형성은, 예를 들어 인쇄 방식, 코팅 방식 등의 습식 방식, 진공 증착법, 스퍼터링법, 이온 플레이팅법 등의 물리적 방식, CVD, 플라즈마 CVD 법 등의 화학적 방식 등 중에서 사용하는 재료와의 적성을 고려하여 적절히 선택한 방법에 따라 성막한다.
성막하는 도전막의 막두께는, 성막성이나 에칭이나 리프트 오프법에 의한 패터닝성, 도전성 등을 고려하면, 10 nm 이상 1000 nm 이하로 하는 것이 바람직하고, 50 nm 이상 500 nm 이하로 하는 것이 보다 바람직하다.
이어서, 성막한 도전막을 에칭 또는 리프트 오프법에 의해 소정의 형상으로 패터닝하여, 소스 전극 및 드레인 전극 (18, 20) 을 형성한다. 이 때, 소스·드레인 전극 (18, 20) 에 접속하는 배선을 동시에 패터닝하는 것이 바람직하다.
-게이트 절연막-
소스·드레인 전극 (18, 20) 및 배선을 형성한 후, 게이트 절연막 (22) 을 형성한다.
게이트 절연막 (22) 은, 높은 절연성을 갖는 것이 바람직하고, 예를 들어 SiO2, SiNx, SiON, Al2O3, Y2O3, Ta2O5, HfO2 등의 절연막, 또는 이들의 화합물을 적어도 2 개 이상 함유하는 절연막으로 해도 된다. 게이트 절연막 (22) 은, 인쇄 방식, 코팅 방식 등의 습식 방식, 진공 증착법, 스퍼터링법, 이온 플레이팅법 등의 물리적 방식, CVD, 플라즈마 CVD 법 등의 화학적 방식 등 중에서 사용하는 재료와의 적성을 고려하여 적절히 선택한 방법에 따라 성막한다.
다음으로, 게이트 절연막 (22) 은, 포토리소그래피 및 에칭에 의해 소정의 형상으로 패터닝을 실시한다.
또한, 게이트 절연막 (22) 은, 리크 전류의 저하 및 전압 내성의 향상을 위한 두께를 가질 필요가 있는 한편, 게이트 절연막의 두께가 너무 크면 구동 전압의 상승을 초래하게 된다. 게이트 절연막은 재질에 따라 다르기도 하지만, 게이트 절연막의 두께는 10 nm 이상 10 ㎛ 이하가 바람직하고, 50 nm 이상 1000 nm 이하가 보다 바람직하고, 100 nm 이상 400 nm 이하가 특히 바람직하다.
-게이트 전극-
게이트 절연막 (22) 을 형성한 후, 게이트 전극 (24) 을 형성한다.
게이트 전극 (24) 은, 높은 도전성을 갖는 것을 사용하여, 예를 들어 Al, Mo, Cr, Ta, Ti, Au, Au 등의 금속, Al-Nd, Ag 합금, 산화주석, 산화아연, 산화인듐, 산화인듐주석 (ITO), 산화아연인듐 (IZO) 등의 금속 산화물 도전막 등을 사용하여 형성할 수 있다. 게이트 전극 (24) 으로서는, 이들의 도전막을 단층 구조 또는 2 층 이상의 적층 구조로서 사용할 수 있다.
게이트 전극 (24) 은, 예를 들어 인쇄 방식, 코팅 방식 등의 습식 방식, 진공 증착법, 스퍼터링법, 이온 플레이팅법 등의 물리적 방식, CVD, 플라즈마 CVD 법 등의 화학적 방식 등 중에서 사용하는 재료와의 적성을 고려하여 적절히 선택한 방법에 따라 성막한다. 성막하는 도전막의 막두께는 성막성, 에칭이나 리프트 오프법에 의한 패터닝성, 도전성 등을 고려하면, 10 nm 이상 1000 nm 이하로 하는 것이 바람직하고, 50 nm 이상 500 nm 이하로 하는 것이 보다 바람직하다.
성막 후, 도전막을 에칭 또는 리프트 오프법에 의해 소정의 형상으로 패터닝하여, 게이트 전극 (24) 을 형성한다. 이 때, 게이트 전극 (24) 및 게이트 배선을 동시에 패터닝하는 것이 바람직하다.
-포스트 어닐-
게이트 전극 (24) 패터닝 후에, 포스트 어닐 처리를 실시한다. 단, 이 포스트 어닐 처리는 산화물 반도체층 (14) 성막 후이면, 특별히 순서는 한정되지 않고, 산화물 반도체 성막 직후라도 된다면 전극, 절연막의 성막 혹은 패터닝이 모두 끝난 후에 실시해도 된다.
포스트 어닐의 온도는, 전기 특성의 편차를 억제하기 위해서 100 ℃ 이상 300 ℃ 미만인 것이 바람직하고, 가요성 기판을 사용하는 경우를 고려하면, 100 ℃ 이상 200 ℃ 이하에서 실시하는 것이 보다 바람직하다. 100 ℃ 이상이면, 열처리의 효과를 충분히 발휘시킬 수 있다. 300 ℃ 미만이면, 막 중의 산소 결손량을 변화시키지 않고, TFT 의 특성을 개선할 수 있다. 200 ℃ 이하이면 내열성이 낮은 수지 기판에의 적용이 용이해진다.
또, 포스트 어닐 중의 분위기는 불활성 분위기 또는 산화성 분위기로 하는 것이 바람직하다. 환원성 분위기 중에서 포스트 어닐을 실시하면 산화물 반도체층 중의 산소가 빠져나가, 잉여 캐리어가 발생하여, 전기 특성 편차가 일어나기 쉽다.
또한, 포스트 어닐 분위기의 습도가 매우 높은 경우에는 막 중에 수분이 함유되기 쉬워, 전기 특성의 편차가 일어나기 쉬워지기 때문에, 실온에서의 상대 습도는 50 ％ 이하에서 실시하는 것이 바람직하다.
게다가 또, 포스트 어닐 시간에 특별히 한정은 없지만, 막 온도가 균일하게 되는데 필요로 하는 시간 등을 고려하여, 적어도 10 분 이상 유지하는 것이 바람직하다.
이상의 제조 방법에 의해, 본 발명의 실시형태에 관련된 톱 게이트 구조로 톱 콘택트형의 TFT (10) 가 제조된다. 이 제조 방법은, 상기 예시 중 일례를 조합하여 정리하면, 예를 들어, Sn, Zn 및 O, 또는 Sn, Ga, Zn 및 O 를 주된 구성 원소로 하고, 상기 구성 원소의 원소 조성비를 Sn ： Ga ： Zn = a ： b ： c 로 한 경우, 상기 원소 조성비가, a＋b=2, 또한 1≤a≤2, 또한 1≤c≤11/2, 또한 c≥-7b/4＋11/4 를 만족시키는 산화물 반도체층을 기판 상에 성막하는 제 1 공정과, 상기 산화물 반도체층 상에 In, Ga, Zn 및 O, 또는 Sn, Ga, Zn 및 O 를 주된 구성 원소로 하는 산화물 중간층을 성막하는 제 2 공정과, 상기 산화물 중간층 상에 게이트 절연막을 형성하는 제 3 공정과, 상기 제 2 공정 후 또는 상기 제 3 공정 후에, 100 ℃ 이상 300 ℃ 미만의 열처리를 실시하는 제 4 공정을 갖는 TFT 의 제조 방법이다.
단, 본 발명은, 상기 서술한 바와 같이 다른 형태 및 제조 방법의 TFT 여도 된다.
예를 들어, 보텀 게이트 구조에서는, 기판 상에 형성된 게이트 절연막 상에 In, Ga, Zn 및 O, 또는 Sn, Ga, Zn 및 O 를 주된 구성 원소로 하는 산화물 중간층을 성막하는 제 1 공정과, 상기 산화물 중간층 상에 Sn, Zn 및 O, 또는 Sn, Ga, Zn 및 O 를 주된 구성 원소로 하고, 상기 구성 원소의 원소 조성비를 Sn ： Ga ： Zn = a ： b ： c 로 한 경우, 상기 원소 조성비가, a＋b=2, 또한 1≤a≤2, 또한 1≤c≤11/2, 또한 c≥-7b/4＋11/4 를 만족시키는 산화물 반도체층을 성막하는 제 2 공정과, 100 ℃ 이상 300 ℃ 미만의 열처리를 실시하는 제 3 공정을 이 순서로 갖는 TFT 의 제조 방법이 있다.
2. 응용
이상에서 설명한 본 실시형태의 TFT 의 용도에는 특별히 한정은 없지만, 예를 들어 전기 광학 장치 (예를 들어 액정 표시 장치, 유기 EL (Electro Luminescence) 표시 장치, 무기 EL 표시 장치 등의 표시 장치, 등) 에 있어서의 구동 소자, 특히 대면적 디바이스에 사용하는 경우에 바람직하다.
또한 본 실시형태의 TFT 는, 수지 기판을 사용한 저온 프로세스로 제조 가능한 디바이스에 특히 바람직하고 (예를 들어 플렉시블 디스플레이 등), X 선 센서 등의 각종 센서, MEMS (Micro Electro Mechanical System) 등, 여러 가지의 전자 디바이스에 있어서의 구동 소자 (구동 회로) 로서 바람직하게 사용되는 것이다.
3. 전기 광학 장치 및 센서
본 실시형태의 전기 광학 장치 또는 센서는, 전술한 본 발명의 TFT 를 구비하여 구성된다.
전기 광학 장치의 예로서는, 표시 장치 (예를 들어 액정 표시 장치, 유기 EL 표시 장치, 무기 EL 표시 장치, 등) 가 있다.
센서의 예로서는, CCD (Charge Coupled Device) 또는 CMOS (Complementary Metal Oxide Semiconductor) 등의 이미지 센서나, X 선 센서 등이 바람직하다.
본 실시형태의 전기 광학 장치 또는 센서는, 낮은 소비 전력에 의해 양호한 특성을 나타낸다. 여기서 말하는 특성이란, 전기 광학 장치 (표시 장치) 의 경우에는 표시 특성, 센서의 경우에는 감도 특성을 나타낸다.
이하, 본 발명에 의해 제조되는 박막 트랜지스터를 구비한 전기 광학 장치 또는 센서의 대표예로서 액정 표시 장치, 유기 EL 표시 장치, X 선 센서에 대해 설명한다.
4. 액정 표시 장치
도 2 에, 본 발명의 전기 광학 장치의 일 실시형태의 액정 표시 장치에 대해, 그 일부분의 개략 단면도를 나타내고, 도 3 에 그 전기 배선의 개략 구성도를 나타낸다.
도 2 에 나타내는 바와 같이, 본 실시형태의 액정 표시 장치 (100) 는, 도 1(A) 에 나타낸 톱 게이트 구조로 톱 콘택트형의 TFT (10) 와, TFT (10) 의 패시베이션층 (102) 으로 보호된 게이트 전극 (24) 상에 화소 하부 전극 (104) 및 그 대향 상부 전극 (106) 으로 끼워진 액정층 (108) 과, 각 화소에 대응시켜 상이한 색을 발색시키기 위한 RGB 컬러 필터 (110) 를 구비하고, TFT (10) 의 기판 (12) 측 및 RGB 컬러 필터 (110) 상에 각각 편광판 (112a, 112b) 을 구비한 구성이다.
또, 도 3 에 나타내는 바와 같이, 본 실시형태의 액정 표시 장치 (100) 는, 서로 평행한 복수의 게이트 배선 (112) 과, 그 게이트 배선 (112) 과 교차하는, 서로 평행한 데이터 배선 (114) 을 구비하고 있다. 여기서 게이트 배선 (112) 과 데이터 배선 (114) 은 전기적으로 절연되어 있다. 게이트 배선 (112) 과 데이터 배선 (114) 의 교차부 부근에, TFT (10) 가 구비되어 있다.
TFT (10) 의 게이트 전극 (24) 은, 게이트 배선 (112) 에 접속되어 있고, TFT (10) 의 소스 전극 (18) 은 데이터 배선 (114) 에 접속되어 있다. 또, TFT (10) 의 드레인 전극 (20) 은 게이트 절연막 (22) 에 형성된 콘택트홀 (116) 을 통하여 (콘택트홀 (116) 에 도전체가 매립되어) 화소 하부 전극 (104) 에 접속되어 있다. 이 화소 하부 전극 (104) 은, 접지된 대향 상부 전극 (106) 과 함께 캐패시터 (118) 를 구성하고 있다.
도 2 에 나타낸 본 실시형태의 액정 장치에 있어서는, 톱 게이트 구조의 TFT (10) 를 구비하는 것으로 했지만, 본 발명의 표시 장치인 액정 장치에 있어서 사용되는 TFT 는 톱 게이트 구조에 한정되지 않고, 보텀 게이트 구조의 TFT 여도 된다.
본 발명에 의해 제조되는 TFT 는, 높은 이동도를 갖기 때문에 저소비 전력으로 또한 고품위인 표시가 가능해진다. 특히, 면내 균일성, 안정성, 신뢰성이 매우 높은 점에서, 대화면의 액정 표시 장치의 제조에 적합하다.
또, 저온에서의 어닐 처리에 의해 충분한 특성을 갖는 TFT 를 제조할 수 있기 때문에, 기판으로서는 수지 기판 (플라스틱 기판) 을 사용할 수 있다. 따라서, 본 발명에 의하면, 대면적으로 균일, 안정적인 플렉시블한 액정 표시 장치를 제공할 수 있다.
5. 유기 EL 표시 장치
도 4 에, 본 발명의 전기 광학 장치의 일 실시형태의 액티브 매트릭스 방식의 유기 EL 표시 장치에 대해, 그 일부분의 개략 단면도를 나타내고, 도 5 에 전기 배선의 개략 구성도를 나타낸다.
유기 EL 표시 장치의 구동 방식에는, 단순 매트릭스 방식과 액티브 매트릭스 방식의 2 종류가 있다. 단순 매트릭스 방식은 저비용으로 제조할 수 있는 장점이 있지만, 주사선을 1 개씩 선택하여 화소를 발광시키는 점에서, 주사선수와 주사선당 발광 시간은 반비례한다. 그 때문에 고정밀화, 대화면화가 곤란해지고 있다. 액티브 매트릭스 방식은 화소마다 트랜지스터나 캐패시터를 형성하기 때문에 제조 비용이 높아지지만, 단순 매트릭스 방식과 같이 주사선수를 늘릴 수 없다는 문제는 없기 때문에 고정밀화, 대화면화에 적합하다.
본 실시형태의 액티브 매트릭스 방식의 유기 EL 표시 장치 (200) 는, 도 1(A) 에 나타낸 톱 게이트 구조의 TFT (10) 가, 패시베이션층 (202) 을 구비한 기판 (12) 상에, 구동용 TFT (204) 및 스위칭용 TFT (206) 로서 구비되고, 그 TFT (204 및 206) 상에 하부 전극 (208) 및 상부 전극 (210) 에 끼워진 유기 발광층 (212) 으로 이루어지는 유기 EL 발광 소자 (214) 를 구비하고, 상면도 패시베이션층 (216) 에 의해 보호된 구성으로 되어 있다.
또, 도 5 에 나타내는 바와 같이, 본 실시형태의 유기 EL 표시 장치 (200) 는, 서로 평행한 복수의 게이트 배선 (220) 과, 그 게이트 배선 (220) 과 교차하는, 서로 평행한 데이터 배선 (222) 및 구동 배선 (224) 을 구비하고 있다. 여기서, 게이트 배선 (220) 과 데이터 배선 (222), 구동 배선 (224) 은 전기적으로 절연되어 있다. 스위칭용 TFT (10b) 의 게이트 전극 (24) 은, 게이트 배선 (220) 에 접속되어 있고, 스위칭용 TFT (10b) 의 소스 전극 (18) 은 데이터 배선 (222) 에 접속되어 있다. 또, 스위칭용 TFT (10b) 의 드레인 전극 (20) 은 구동용 TFT (10) 의 게이트 전극 (24) 에 접속됨과 함께, 캐패시터 (226) 를 사용함으로써 구동용 TFT (10a) 를 온 상태로 유지한다. 구동용 TFT (10a) 의 소스 전극 (18) 은 구동 배선 (224) 에 접속되고, 드레인 전극 (20) 은 유기 EL 발광 소자 (214) 에 접속된다.
도 4 에 나타낸 본 실시형태의 유기 EL 장치에 있어서는, 톱 게이트 구조의 TFT (10a 및 10b) 를 구비하는 것으로 했지만, 본 발명의 표시 장치인 유기 EL 장치에 있어서 사용되는 TFT 는, 톱 게이트 구조에 한정되지 않고, 보텀 게이트 구조의 TFT 여도 된다.
본 발명에 의해 제조되는 TFT 는, 높은 이동도를 갖기 때문에, 저소비 전력으로 또한 고품위인 표시가 가능해진다. 특히, 면내 균일성, 안정성, 신뢰성이 매우 높은 점에서, 대화면의 유기 EL 표시 장치의 제조에 적합하다.
또, 저온에서의 어닐 처리에 의해 충분한 특성을 갖는 TFT 를 제조할 수 있기 때문에, 기판으로서는 수지 기판 (플라스틱 기판) 을 사용할 수 있다. 따라서, 본 발명에 의하면, 대면적으로 균일, 안정적인 플렉시블한 유기 EL 표시 장치를 제공할 수 있다.
또한, 도 4 에 나타낸 유기 EL 표시 장치에 있어서, 상부 전극 (210) 을 투명 전극으로서 톱 이미션형으로 해도 되고, 하부 전극 (208) 및 TFT 의 각 전극을 투명 전극으로 함으로써 보텀 이미션형으로 해도 된다.
6. X 선 센서
도 6 에, 본 발명의 센서의 일 실시형태인 X 선 센서에 대해, 그 일부분의 개략 단면도를 나타내고, 도 7 에 그 전기 배선의 개략 구성도를 나타낸다.
도 6 은, 보다 구체적으로는 X 선 센서 어레이의 일부를 확대한 개략 단면도이다. 본 실시형태의 X 선 센서 (300) 는 기판 (12) 상에 형성된 TFT (10) 및 캐패시터 (310) 와, 캐패시터 (310) 상에 형성된 전하 수집용 전극 (302) 과, X 선 변환층 (304) 과, 상부 전극 (306) 을 구비하여 구성된다. TFT (10) 상에는 패시베이션막 (308) 이 형성되어 있다.
캐패시터 (310) 는, 캐패시터용 하부 전극 (312) 과 캐패시터용 상부 전극 (314) 으로 절연막 (316) 을 사이에 끼운 구조로 되어 있다. 캐패시터용 상부 전극 (314) 은 절연막 (316) 에 형성된 콘택트홀 (318) 을 통하여, TFT (10) 의 소스 전극 (18) 및 드레인 전극 (20) 중 어느 일방 (도 6 에 있어서는 드레인 전극 (20)) 과 접속되어 있다.
전하 수집용 전극 (302) 은, 캐패시터 (310) 에 있어서의 캐패시터용 상부 전극 (314) 상에 형성되어 있고, 캐패시터용 상부 전극 (314) 에 접하고 있다.
X 선 변환층 (304) 은 아모르퍼스 셀렌으로 이루어지는 층이며, TFT (10) 및 캐패시터 (310) 를 덮도록 형성되어 있다.
상부 전극 (306) 은 X 선 변환층 (304) 상에 형성되어 있고, X 선 변환층 (304) 에 접하고 있다.
도 7 에 나타내는 바와 같이, 본 실시형태의 X 선 센서 (300) 는, 서로 평행한 복수의 게이트 배선 (320) 과, 게이트 배선 (320) 과 교차하는, 서로 평행한 복수의 데이터 배선 (322) 을 구비하고 있다. 여기서 게이트 배선 (320) 과 데이터 배선 (322) 은 전기적으로 절연되어 있다. 게이트 배선 (320) 과 데이터 배선 (322) 의 교차부 부근에, TFT (10) 가 구비되어 있다.
TFT (10) 의 게이트 전극 (24) 은, 게이트 배선 (320) 에 접속되어 있고, TFT (10) 의 소스 전극 (18) 은 데이터 배선 (322) 에 접속되어 있다. 또, TFT (10) 의 드레인 전극 (20) 은 전하 수집용 전극 (302) 에 접속되어 있고, 또한 이 전하 수집용 전극 (302) 은 캐패시터 (310) 에 접속되어 있다.
본 실시형태의 X 선 센서 (300) 에 있어서, X 선은 도 6 중, 상부 (상부 전극 (306) 측) 로부터 조사되어 X 선 변환층 (304) 에서 전자-정공쌍을 생성한다. 이 X 선 변환층 (304) 에 상부 전극 (306) 에 의해 고전계를 인가해 둠으로써, 생성된 전하는 캐패시터 (310) 에 축적되고, TFT (10) 를 순차 주사(走査)함으로써 판독된다.
본 실시형태의 X 선 센서 (300) 는, 이동도 및 온 전류가 높고, 감도 특성이 우수한 TFT (10) 를 구비하기 때문에 S/N 이 높아, 대화면화에 적합하다. 또, 감도 특성이 우수하기 때문에, X 선 디지털 촬영 장치에 사용한 경우에 광(廣)다이나믹 레인지의 화상이 얻어진다. 특히 본 실시형태의 X 선 디지털 촬영 장치는, 정지 화상 촬영만 가능한 것이 아니고, 동화상에 의한 투시와 정지 화상의 촬영을 1 대로 실시할 수 있는 X 선 디지털 촬영 장치에 사용하는 것이 바람직하다. 또한 TFT (10) 에 있어서의 산화물 반도체층 (14) 이 비정질인 경우에는 균일성이 우수한 화상이 얻어진다.
또한, 도 6 에 나타낸 본 실시형태의 X 선 센서에 있어서는, 톱 게이트 구조의 TFT 를 구비하는 것으로 했지만, 본 발명의 센서에 있어서 사용되는 TFT 는 톱 게이트 구조에 한정되지 않고, 보텀 게이트 구조의 TFT 여도 된다.
실시예
이하에 실시예를 설명하지만, 본 발명은 이들 실시예에 의해 전혀 한정되는 것은 아니다.
산화물 반도체층으로서 Sn, Zn 및 O, 또는 Sn, Ga, Zn, O 를 주된 구성 원소로 한 SGZO 막을 사용한 TFT 에 있어서, 산화물 중간층의 유무, 당해 산화물 중간층의 종류를 변경하여 TFT 특성 평가를 실시했다. 도 8(A) 는 실시예 및 비교예의 TFT 의 평면도이며, 도 8(B) 는 도 8(A) 에 나타내는 TFT 의 A-A 선 화살표 방향에서 본 단면도이다.
도 8(A) 및 도 8(B) 에 나타내는 바와 같이, 실시예 1 ∼ 4 에서는, 기판으로서 열산화막 (504) 이 형성된 p 형 Si 기판 (502) (가로 세로 1 inch × 1 mmt, 두께 ： 525 ㎛t, 열산화막 (SiO2) ： 100 nmt) 을 사용하여 열산화막 (504) 을 게이트 절연막으로서 사용하는 간이형의 TFT (500) 를 제조했다.
구체적으로는, 열산화막이 형성된 p 형 Si 기판 (502) 상에, 성막시 도달 진공도 ： 6×10-6 Pa 및 성막시 압력 ： 4.4×10-1 Pa 의 조건하, 이하 표 1 에 나타내는 바와 같이, 실시예마다 그 밖의 조건을 변경하여 산화물 중간층 (506) 을 두께 5 nm 로 하여 스퍼터 성막했다. 그 후, 성막시 도달 진공도 및 성막시 압력을 동일하게 한 채로 연속하여 산화물 반도체층 (508) 으로서의 SGZO 막을, 두께 50 nm, 종횡폭 3 mm×4 mm 로 하여 스퍼터 성막했다. 계속해서, 분위기를 제어 가능한 전기로로, 포스트 어닐 처리를 실시했다. 포스트 어닐 분위기는 Ar ： 160 sccm, O2 ： 40 sccm 으로 하고, 10 ℃／min 으로 200 ℃ 까지 승온, 200 ℃ 에서 10 분 유지 후, 노랭으로 실온까지 냉각을 실시했다. 또한, 각 스퍼터 성막에서는, 메탈 마스크를 사용하여 패턴 성막하고 있다. 또, 동일한 조건으로 성막, 포스트 어닐 처리를 실시하여 제조한 성막 시료에 대해, 확산 저항 측정을 실시하여, 산화물 반도체층 (508) 의 저항률이, 산화물 중간층 (506) 의 저항률보다 낮은 것을 확인했다.
그 후, 산화물 중간층 (506) (SGZO 막) 상에 소스·드레인 전극 (510, 512) 을 스퍼터에 의해 성막했다. 소스·드레인 전극 (510, 512) 의 성막은 메탈 마스크를 사용한 패턴 성막으로 제조하고, Ti 를 10 nm 성막 후, Au 를 40 nm 성막했다. 소스·드레인 전극 (510, 512) 의 사이즈는 각각 가로 세로 1 mm 로 하고, 전극간 거리는 0.2 mm 로 했다.
이상의 방법에 의해, 실시예 1 ∼ 4 의 TFT 를 제조했다.
한편, 비교예 1 ∼ 3 의 TFT 로서, 실시예 1 ∼ 4 의 TFT (500) 에 있어서 산화물 중간층 (506) 을 형성하지 않는 구성의 TFT 를 제조했다. 또한, 산화물 중간층 (506) 에 관한 것 이외의 제조 방법 및 조건은 실시예 1 ∼ 4 와 동일하다.
이하에, 상기 서술한 각 실시예 및 각 비교예의 제조 조건을 표 1 에 나타낸다.
Figure pct00001
상기에서 얻어진 실시예 1 ∼ 4 및 비교예 1 ∼ 3 의 TFT 에 대해, 반도체 파라미터·애널라이저 4156C (아지렌트 테크놀로지사 제조) 를 사용하고, 트랜지스터 특성 (Vg-Id 특성) 및 온 전류, 이동도 μ 의 측정을 실시했다. 또한, Vg-Id 특성의 측정은, 드레인 전압 (Vd) 을 5 V 로 고정하고, 게이트 전압 (Vg) 을 -15 V ∼ ＋40 V 의 범위 내에서 변화시켜, 각 게이트 전압 (Vg) 에 있어서의 드레인 전류 (Id) 를 측정함으로써 실시했다. 또, 온 전류 Ion 은, 얻어진 Vg-Id 특성으로부터 Vg=20 V 에서의 Id 로 했다.
도 9 는, 실시예 1, 2 및 비교예 1 의 TFT 에 있어서의 Vg-Id 특성을 나타내는 도면이다. 표 2 는, 실시예 1, 2 및 비교예 1 의 TFT 에 있어서의 각 특성을 정리한 표이다. 또한, 표 중의 Ion 은 온 전류를 의미하고, μ 는 이동도를 의미한다.
Figure pct00002
도 9 및 표 2 에 나타내는 바와 같이, 산화물 중간층 (506) 을 형성하지 않은 비교예 1 의 TFT 에 비해 산화물 중간층 (506) 을 형성한 실시예 1, 2 의 TFT 는, 온 전류가 증대하고 있는 것을 알 수 있다. 이동도도 비교예 1 의 TFT 에 비해, 실시예 1, 2 의 TFT 가 증대하고 있는 것을 알 수 있다.
이상에 의해, Sn, Gn, Zn 및 O (Sn ： Ga ： Zn = 1 ： 1 ： 1 이며, O 에 대해서는 부정비량) 를 주된 구성 원소로 하는 산화물 반도체층 (508) 과, 게이트 절연막 (열산화막 (504)) 의 사이에, 산화물 반도체층 (508) 보다 저항률이 높은 산화물 중간층 (506) 을 형성하면, 형성하지 않은 경우에 비해 온 전류 및 이동도가 향상하고 있는 것을 알아냈다.
또, 산화물 중간층 (506) 이 없는 비교예 1 의 TFT, 및 산화물 중간층 (506) 을 SGZO 로 한 실시예 2 의 TFT 에 비해, 산화물 중간층 (506) 을 IGZO 로 한 실시예 1 의 TFT 는, 이동도가 현격히 향상하고 있는 것을 알아냈다.
도 10 은, 실시예 3 및 비교예 2 의 TFT 에 있어서의 Vg-Id 특성을 나타내는 도면이다. 표 3 은, 실시예 3 및 비교예 2 의 TFT 에 있어서의 각 특성을 정리한 표이다.
Figure pct00003
도 10 및 표 3 에 나타내는 바와 같이, 산화물 중간층 (506) 을 형성하지 않은 비교예 2 의 TFT 에 비해 산화물 중간층 (506) 을 형성한 실시예 3 의 TFT 는 온 전류가 증대하고 있는 것을 알 수 있다. 이동도도 비교예 2 의 TFT 에 비해, 실시예 3 의 TFT 가 증대하고 있는 것을 알 수 있다.
이상에 의해, 실시예 3 에서는, 실시예 1, 2 에 비해 산화물 반도체층 (508) 의 조성비 (Zn 조성비) 를 변경하고 있지만, 이 경우에서도, Sn, Gn, Zn 및 O (Sn ： Ga ： Zn = 1 ： 1 ： 5.5 이며, O 에 대해서는 부정비량) 를 주된 구성 원소로 하는 산화물 반도체층 (508) 과, 게이트 절연막 (열산화막 (504)) 의 사이에, 산화물 반도체층 (508) 보다 저항률이 높은 산화물 중간층 (506) 을 형성하면, 형성하지 않은 경우에 비해 온 전류 및 이동도가 향상하고 있는 것을 알아냈다.
도 11 은, 실시예 4 및 비교예 3 의 Vg-Id 특성을 나타내는 도면이다. 표 4 는, 실시예 4 및 비교예 3 의 TFT 에 있어서의 각 특성을 정리한 표이다.
Figure pct00004
도 11 및 표 4 에 나타내는 바와 같이, 산화물 중간층 (506) 을 형성하지 않은 비교예 3 에 비해 산화물 중간층 (506) 을 형성한 실시예 4 는 온 전류가 증대하고 있는 것을 알 수 있다. 이동도도 비교예 3 의 TFT 에 비해, 실시예 4 의 TFT 가 증대하고 있는 것을 알 수 있다.
이상에 의해, 실시예 4 에서는, 실시예 1, 2 에 비해 산화물 반도체층 (508) 의 조성비를 모두 변경하고 있지만, 이 경우에서도, Sn, Zn 및 O (Sn ： Ga ： Zn = 2.0 ： 0 ： 5.5 이며, O 에 대해서는 부정비량) 를 주된 구성 원소로 하는 산화물 반도체층 (508) 과, 게이트 절연막 (열산화막 (504)) 의 사이에, 산화물 반도체층 (508) 보다 저항률이 높은 산화물 중간층 (506) 을 형성하면, 형성하지 않은 경우에 비해 온 전류 및 이동도가 향상하고 있는 것을 알아냈다.
다음으로, 산화물 반도체층 (508) 을 SGZO 막으로부터 IGZO 막으로 변경한 경우에, 산화물 중간층 (506) 을 형성하면, 형성하지 않은 경우에 비해 온 전류 및 이동도가 향상되는지의 여부를 평가했다.
이 평가를 위해서, 상기와 동일한 방법으로 비교예 4 ∼ 6 의 TFT 를 제조했다. 이하, 비교예 4 ∼ 6 의 제조 조건을 표 5 에 나타낸다.
Figure pct00005
상기에서 얻어진 비교예 4 ∼ 6 의 TFT 에 대해, 반도체 파라미터·애널라이저 4156C (아지렌트 테크놀로지사 제조) 를 사용하여 트랜지스터 특성 (Vg-Id 특성) 및 이동도 μ 의 측정을 실시했다.
도 12 는, 비교예 4 ∼ 6 의 Vg-Id 특성을 나타내는 도면이다. 표 6 은, 비교예 4 ∼ 6 의 TFT 에 있어서의 각 특성을 정리한 표이다.
Figure pct00006
도 12 및 표 6 에 나타내는 바와 같이, 산화물 중간층 (506) 을 형성하지 않은 비교예 4 의 TFT 에 비해 산화물 중간층 (506) 을 형성한 비교예 5, 6 의 TFT 는, 온 전류는 거의 변화하지 않은 것을 알 수 있다. 이동도는, 산화물 중간층 (506) 을 형성하지 않은 비교예 4 에 비해 산화물 중간층 (506) 을 형성한 비교예 5, 6 은 저하되고 있는 것을 알 수 있다.
이상에 의해, IGZO 막으로 이루어지는 산화물 반도체층 (508) 의 경우에는, SGZO 막으로 이루어지는 산화물 반도체층 (508) 의 경우와 달리, 산화물 중간층 (506) 을 형성해도, 형성하지 않은 경우에 비해 온 전류는 거의 변화하지 않고, 이동도는 오히려 저하되는 것을 알아냈다.
또한, 상기 각 실시예 및 비교예에 있어서의 산화물 반도체층 (508) 및 산화물 중간층 (506) 의 카티온 조성비는 성막 후의 막의 조성비를 나타내는 것이다. 성막 후의 막의 조성비는, 형광 X 선 분석 장치 (Panalytical 제조 Axios) 를 사용하여 평가했다. 또, 각 예의 어느 산화물 반도체층 (508) 및 산화물 중간층 (506) 에 대해서도, X 선 회절 측정의 결과, 결정 구조를 나타내는 피크가 확인되지 않고, 모두 비정질이었다.

Claims (13)

  1. 게이트 절연막과,
    활성층으로서 Sn, Zn 및 O, 또는 Sn, Ga, Zn 및 O 를 주된 구성 원소로 하는 산화물 반도체층과,
    상기 게이트 절연막과 상기 산화물 반도체층의 사이에 배치되고, 상기 산화물 반도체층보다 저항률이 높은 산화물 중간층을 갖는, 전계 효과형 트랜지스터.
  2. 제 1 항에 있어서,
    상기 산화물 중간층은, In, Ga, Zn 및 O, 또는 Sn, Ga, Zn 및 O 를 주된 구성 원소로 하는, 전계 효과형 트랜지스터.
  3. 제 2 항에 있어서,
    상기 산화물 중간층은, In, Ga, Zn 및 O 를 주된 구성 원소로 하는, 전계 효과형 트랜지스터.
  4. 제 1 항에 있어서,
    상기 산화물 반도체층은, Sn, Ga, Zn 및 O 를 주된 구성 원소로 하는, 전계 효과형 트랜지스터.
  5. 제 1 항에 있어서,
    상기 산화물 반도체층의 원소 조성비를 Sn ： Ga ： Zn = a ： b ： c 로 한 경우, 상기 원소 조성비가, a＋b=2, 또한 1≤a≤2, 또한 1≤c≤11/2, 또한 c≥-7b/4＋11/4 를 만족시키는, 전계 효과형 트랜지스터.
  6. 제 1 항에 있어서,
    상기 산화물 반도체층은 비정질인, 전계 효과형 트랜지스터.
  7. 제 1 항에 있어서,
    상기 산화물 반도체층의 저항률은, 1 Ωcm 이상 1×106 Ωcm 이하인, 전계 효과형 트랜지스터.
  8. 제 1 항에 있어서,
    상기 산화물 중간층의 막두께는, 1 nm 이상 50 nm 이하인, 전계 효과형 트랜지스터.
  9. 제 1 항 내지 제 8 항 중 어느 한 항에 기재된 전계 효과형 트랜지스터를 구비한, 표시 장치.
  10. 제 1 항 내지 제 8 항 중 어느 한 항에 기재된 전계 효과형 트랜지스터를 구비한, 센서.
  11. 기판 상에 형성된 게이트 절연막 상에 In, Ga, Zn 및 O, 또는 Sn, Ga, Zn 및 O 를 주된 구성 원소로 하는 산화물 중간층을 성막하는 제 1 공정과,
    상기 산화물 중간층 상에 Sn, Zn 및 O, 또는 Sn, Ga, Zn 및 O 를 주된 구성 원소로 하고, 상기 구성 원소의 원소 조성비를 Sn ： Ga ： Zn = a ： b ： c 로 한 경우, 상기 원소 조성비가, a＋b=2, 또한 1≤a≤2, 또한 1≤c≤11/2, 또한 c≥-7b/4＋11/4 를 만족시키는 산화물 반도체층을 성막하는 제 2 공정과,
    100 ℃ 이상 300 ℃ 미만의 열처리를 실시하는 제 3 공정을 이 순서로 갖는, 전계 효과형 트랜지스터의 제조 방법.
  12. Sn, Zn 및 O, 또는 Sn, Ga, Zn 및 O 를 주된 구성 원소로 하고, 상기 구성 원소의 원소 조성비를 Sn ： Ga ： Zn = a ： b ： c 로 한 경우, 상기 원소 조성비가, a＋b=2, 또한 1≤a≤2, 또한 1≤c≤11/2, 또한 c≥-7b/4＋11/4 를 만족시키는 산화물 반도체층을 기판 상에 성막하는 제 1 공정과,
    상기 산화물 반도체층 상에 In, Ga, Zn 및 O, 또는 Sn, Ga, Zn 및 O 를 주된 구성 원소로 하는 산화물 중간층을 성막하는 제 2 공정과,
    상기 산화물 중간층 상에 게이트 절연막을 형성하는 제 3 공정과,
    상기 제 2 공정 후 또는 상기 제 3 공정 후에, 100 ℃ 이상 300 ℃ 미만의 열처리를 실시하는 제 4 공정을 갖는, 전계 효과형 트랜지스터의 제조 방법.
  13. 제 11 항 또는 제 12 항에 있어서,
    상기 산화물 반도체층 및 상기 산화물 중간층은, 스퍼터링으로 성막하는, 전계 효과형 트랜지스터의 제조 방법.
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