KR20140001970A - 결합된 cpu/gpu 아키텍처 시스템에서의 디바이스의 발견 및 토폴로지 보고 - Google Patents

Abstract

결합된 CPU/APD 아키텍처 시스템의 일 측면으로, 결합된 CPU/APD 아키텍처 시스템의 여러 연산 자원에 연산 작업을 효과적으로 스케줄링하고 분배하는 것과 관련된 디바이스 및 시스템 토폴로지의 특성을 발견하고 보고하는 방법 및 장치가 제공된다. 결합된 CPU/APD 아키텍처는 플렉시블한 컴퓨팅 환경에서 CPU와 APD를 단일화한다. 일부 실시예에서, 결합된 CPU/APD 아키텍처 능력은 하나 이상의 CPU 코어와 하나 이상의 APD 코어를 포함할 수 있는 요소를 구비하는 단일 집적 회로로 구현된다. 결합된 CPU/APD 아키텍처는 현존하는 및 새로운 프로그래밍 프레임워크, 언어 및 도구를 구성할 수 있는 기초를 형성한다.

Description

결합된 CPU/GPU 아키텍처 시스템에서의 디바이스의 발견 및 토폴로지 보고{DEVICE DISCOVERY AND TOPOLOGY REPORTING IN A COMBINED CPU/GPU ARCHITECTURE SYSTEM}

본 발명은 일반적으로 컴퓨터 시스템(computer system)에 관한 것이다. 보다 상세하게는, 본 발명은 컴퓨터 시스템 토폴로지(topology)에 관한 것이다.

일반적인 연산(computation)에 그래픽 처리 유닛(GPU: graphics processing unit)을 사용하려는 요구가 최근에 단위 전력 및/또는 비용당 GPU의 예시적인 성능으로 인해 훨씬 더 높아지고 있다. GPU의 연산 능력(computational capability)은 일반적으로 대응하는 CPU(central processing unit) 플랫폼의 것을 초과하는 율(rate)로 성장하였다. 모바일 컴퓨팅 시장(예를 들어, 노트북, 모바일 스마트폰, 태블릿 등) 및 필요한 지원 서버/기업용 시스템의 폭발적 증가와 연결된 이러한 성장은 원하는 유저 경험의 특정된 품질을 제공하는데 사용되고 있다. 그 결과, 데이터와 병렬로 콘텐츠에 작업부하(workload)를 실행하기 위해 CPU와 GPU를 결합하여 사용하는 것은 볼륨 기술(volume technology)이 되고 있다.

그러나, GPU는 전통적으로 주로 그래픽을 가속시키기 위하여 이용가능한 제약된 프로그래밍 환경에서 동작된다. 이들 제약은 GPU가 CPU만큼 풍부한 프로그래밍 에코시스템을 가지지 않는다는 것에 기인한다. 그리하여, 그 사용은 그래픽 및 비디오 애플리케이션 프로그래밍 인터페이스(API: application programming interface)로 처리하는 것에 이미 익숙해진, 대부분 2차원(2D)과 3차원(3D) 그래픽 및 일부 선도하는 멀티미디어 애플리케이션으로 제한된다.

다수 벤더 지원 OpenCL(등록상표)과 DirectCompute(등록상표), 표준 API 및 지원 툴의 도래로, 전통적인 애플리케이션에서 GPU의 제한은 전통적인 그래픽을 넘어 확장되었다. OpenCL 및 DirectCompute가 유망한 시작이라 하더라도, CPU와 GPU의 조합이 대부분 프로그래밍 작업에 CPU만큼 유동적으로 사용되게 하는 환경 및 에코시스템을 생성하는 것에 많은 장애가 남아있다.

현존하는 컴퓨팅 시스템은 종종 다수의 처리 디바이스를 포함한다. 예를 들어, 일부 컴퓨팅 시스템은 별개의 칩에 CPU와 GPU를 포함하거나(예를 들어, CPU는 마더보드 상에 위치될 수 있고 GPU는 그래픽 카드 상에 위치될 수 있다) 단일 칩 패키지에 CPU와 GPU를 모두 포함한다. 그러나, 이들 두 배열은 전력 소비를 최소화하면서 (i) 별개의 메모리 시스템, (ii) 효과적인 스케줄링, (iii) 처리 사이에 서비스 품질(QoS: quality of service) 보장 제공, (iv) 모델 프로그래밍, 및 (v) 다수의 타깃 인스트럭션 세트 아키텍처(ISA: instruction set architecture)로 컴파일링하는 것과 연관된 상당한 문제를 여전히 포함한다.

예를 들어, 이산 칩 배열은 각 프로세서가 메모리에 액세스하기 위한 칩 대 칩 인터페이스를 시스템과 소프트웨어 아키텍처가 이용할 수 있게 한다. 이들 외부 인터페이스(예를 들어, 칩 대 칩)는 이종 프로세서와 협력하기 위해 메모리 지체와 전력 소비에 부작용을 나타내지만, 별개의 메모리 시스템(즉, 별개의 어드레스 공간)과 드라이버로 관리되는 공유 메모리는 정밀 입도 오프로드(fine grain offload)에 허용가능하지 않는 오버헤드를 생성한다.

이산적인 및 단일 칩 배열은 실행을 위해 GPU로 송신될 수 있는 명령의 유형을 제한할 수 있다. 예를 들어, 연산 명령(예를 들어, 물리 또는 인공 지능 명령)은 종종 실행을 위해 GPU로 송신되어서는 안 된다. 이 성능 기반 제한은 CPU가 연산 명령에 의해 수행된 동작의 결과를 상대적으로 신속하게 요구할 수 있기 때문에 존재한다. 그러나, 현재 시스템에서 GPU에 작업을 디스패치하는 높은 오버헤드로 인해 그리고 이들 명령은 다른 이전에 발송된 명령이 제일 먼저 실행되는 라인에서 대기해야 할 수 있다는 것으로 인해, GPU에 연산 명령을 송신하는 것에 의해 초래되는 레이턴시(latency)는 종종 허용될 수 없다.

전통적인 GPU가 일부 연산 명령을 효과적으로 실행하지 못할 수 있다고 주어지면, 이 명령은 CPU 내에서 실행되어야 한다. CPU에서 명령을 실행하는 것은 CPU에 처리 부담을 증가시키고 전체 시스템 성능을 방해할 수 있다.

GPU는 연산 오프로드를 위해 우수한 기회를 제공하지만, 전통적인 GPU는 다수 프로세서 환경에서 효과적인 동작에 요구되는 시스템-소프트웨어-구동 처리 관리에 적합하지 않을 수 있다. 이들 제한은 여러 문제를 야기할 수 있다.

예를 들어, 프로세스가 효과적으로 식별되고 및/또는 선취(preempted)될 수 없으므로, 불량한 프로세스가 임의의 시간 동안 GPU 하드웨어를 차지할 수 있다. 다른 경우에, 하드웨어를 문맥 스위치 오프하는 능력이 심각히 제약되며, 이는 매우 대략적인 정밀도로 그리고 프로그램의 실행시에 매우 제한된 지점 세트에서만 발생한다. 이 제약은 프로세스를 복원하고 재개하는 데 필요한 아키텍처 및 마이크로아키텍처 상태를 저장하는 것이 지원되지 않아서 존재하는 것이다. 정확한 예외에 대한 지지의 부재로 인해 폴트된 작업이 문맥 스위치 아웃되는 것과 차후 시점에서 복원되는 것이 방해되어, 폴트된 쓰레드가 하드웨어 자원을 차지하고 폴트 핸들링 동안 휴면 상태에 놓이므로 하드웨어 사용율을 더 저하시킨다.

연산 작업이 효과적으로 스케줄링되고 분산될 수 있도록 CPU, GPU, I/O 메모리 관리를 단일화된 아키텍처로 결합하는 것은 시스템과 애플리케이션 소프트웨어를 단일화된 CPU/GPU 시스템 아키텍처의 특징, 특성, 상호연결 및 속성(attribute)에 대한 일부 지식을 가질 것을 요구한다.

결합된 CPU/GPU 아키텍처를 구현하는 시스템의 여러 연산 자원에 연산 작업을 효과적으로 스케줄링하고 분산하는 것과 관련된 디바이스 및 시스템 토폴로지의 특성을 발견하고 보고하는 개선된 방법 및 장치가 요구된다.

GPU, 가속 처리 유닛(APU: accelerated processing unit), 및 일반 목적 사용의 그래픽 처리 유닛(GPGPU: general purpose use of the graphics processing unit)이 이 분야에서 일반적으로 사용되는 용어이지만, "가속 처리 디바이스(APD: accelerated processing device)"라는 표현이 더 넓은 표현인 것으로 고려된다. 예를 들어, APD는 종래의 CPU, 종래의 GPU, 소프트웨어 및/또는 이들의 조합에 비해 가속된 방식으로 가속 그래픽 처리 작업, 데이터 병렬 작업, 또는 내포 데이터 병렬 작업과 연관된 기능(function)과 연산을 수행하는 하드웨어 및/또는 소프트웨어의 임의의 협력하는 집합을 말한다.

결합된 CPU/APD 아키텍처 시스템의 일 측면으로, 결합된 CPU/APD 아키텍처 시스템의 여러 연산 자원에 연산 작업을 효과적으로 스케줄링하고 분산하는 것과 관련된 디바이스 및 시스템 토폴로지의 특성을 발견하고 보고하는 방법 및 장치가 제공된다. 결합된 CPU/APD 아키텍처는 플렉시블한 연산 환경에서 CPU 및 APD를 단일화한다(unify). 일부 실시예에서, 결합된 CPU/APD 아키텍처 능력은 하나 이상의 CPU 코어와 하나 이상의 APD 코어를 포함할 수 있는 요소를 구비하는 단일 집적 회로로 구현된다. 결합된 CPU/APD 아키텍처는 현존하는 및 새로운 프로그래밍 프레임워크, 언어, 및 도구를 구성할 수 있는 기초를 형성한다.

도 1a는 본 발명에 따른 처리 시스템의 예시적인 블록도;
도 1b는 도 1a에 도시된 APD의 예시적인 블록도;
도 2는 결합된 CPU/APD 아키텍처 시스템의 예시적인 블록도;
도 3은 다수의 코어를 가지는 CPU, 다수의 단일 명령 다수의 데이터(SIMD) 엔진을 가지고 메모리 관리 및 I/O 메모리 관리 회로를 더 가지는 APD를 구비하는 집적 회로인 APU의 예시적인 블록도;
도 4는 전용 APD의 예시적인 블록도;
도 5는 본 발명의 일 실시예에 따른 예시적인 방법의 흐름도;
도 6은 본 발명의 일 실시예에 따른 예시적인 프로세스의 흐름도.

일반적으로, 소프트웨어는 작업 스케줄링과 특징 이용을 위한 플랫폼의 성능 능력을 더 잘 레버리지하기 위하여 기초 하드웨어의 특성을 알고 있어야 한다. 결합된 CPU/APD 아키텍처 시스템의 연산 자원을 효과적으로 이용하기 위하여, 플랫폼의 특징, 특성, 상호연결, 속성 및/또는 특성이 발견되어 소프트웨어에 보고되어야 한다.

결합된 CPU/APD 아키텍처 시스템의 일 측면으로, 결합된 CPU/APD 아키텍처 시스템의 여러 연산 자원에 연산 작업을 효과적으로 스케줄링하고 분산하는 것과 관련된 디바이스와 시스템 토폴로지의 특성을 발견하고 보고하는 방법 및 장치가 제공된다. 본 발명에 따라 결합된 CPU/APD 아키텍처는 플렉시블한 연산 환경에서 CPU와 APD를 단일화한다.

일부 실시예에서, 결합된 CPU/APD 아키텍처 능력은 이하 상세히 설명되는 바와 같이 하나 이상의 CPU 코어와 하나 이상의 단일화된 APD 코어를 포함할 수 있는 요소를 구비하는 단일 집적 회로로 구현된다. CPU와 APD가 일반적으로 별개인(예를 들어, 별개의 카드 또는 보드 또는 별개의 패키지에 상주하는) 전통적인 연산 환경과는 대조적으로, 결합된 CPU/APD 아키텍처는 현존하는 및 새로운 프로그래밍 프레임워크, 언어 및 도구를 구성할 수 있는 기초를 형성한다.

결합된 CPU/APD 시스템 아키텍처의 단일화된 환경은 프로그래머들이 각각이 제공하는 최상의 속성으로부터 이점을 제공하는 CPU와 APD 사이에 데이터의 처리를 끊김없이 전이하는 애플리케이션을 쓸 수 있게 한다. 단일화된 단일 프로그래밍 플랫폼은 유사성을 이용하는 언어, 프레임워크, 및 애플리케이션의 개발을 위한 강력한 기초를 제공할 수 있다.

이하 상세한 설명에서 "하나의 실시예", "일 실시예", "예시적인 실시예" 등으로 언급하는 것은 설명된 실시예가 특정 특징, 구조 또는 특성을 포함할 수 있으나 모든 실시예가 이 특정 특징, 구조 또는 특성을 반드시 포함하는 것은 아니라는 것을 나타낸다. 나아가, 이 어구는 반드시 동일한 실시예를 언급하는 것이 아니다. 나아가, 특정 특징, 구조 또는 특성이 일 실시예와 관련하여 설명될 때 이 특징, 구조, 또는 특성이 명시적으로 설명되었건 아니건 간에 다른 실시예에도 영향을 미친다는 것은 이 기술 분야에 통상의 지식을 가진 자의 지식 범위 내인 것으로 제시된다.

"본 발명의 실시예"라는 용어는 본 발명의 모든 실시예가 설명된 특징, 이점 또는 동작 모드를 포함하는 것을 요구하는 것이 아니다. 대안적인 실시예가 본 발명의 범위를 벗어남이 없이 고안될 수 있고, 본 발명의 잘 알려진 요소들은 본 발명의 관련 상세를 흐리게 하지 않기 위하여 상세히 설명되지 않거나 생략될 수 있다. 나아가, 본 명세서에 사용된 용어는 특정 실시예를 단지 설명하기 위한 것일 뿐 본 발명을 제한하려고 의도된 것이 전혀 아니다. 예를 들어, 본 명세서에 사용된 바와 같이, 단수 형태 "하나", "일" 및 "상기"는 문맥이 달리 명확히 지시하지 않는 한, 복수의 형태를 또한 포함하는 것을 의미한다. 또한 "포함한다", "포함하는", "구비한다" 및/또는 "구비하는"이라는 용어가 본 명세서에 사용될 때 이 용어는 언급된 특징, 단계, 동작, 요소 및/또는 성분의 존재를 특정하는 것이나, 하나 이상의 다른 특징, 단계, 동작, 요소, 성분, 및/또는 이들의 그룹의 존재나 추가를 배제하는 것은 아니다.

CPU 식별자(CPUID)와 같은 CPU 기반 특징 검출 및 스케줄링을 위한 종래의 메커니즘은 오늘날의 운영 시스템과 플랫폼에서 일반적으로 사용되는, 균일하고 비교적 단순한 CPU 토폴로지에 대해서도 심각한 제한으로 이어진다.

입력/출력 메모리 관리 유닛(IOMMU: input/output memory management unit)을 적절히 구성하기 위하여, CPU/메모리/APD/네트워크의 토폴로지(예를 들어, 애드인 보드, 메모리 제어기, 노쓰/사우쓰 브리지 등)를 발견하는 것이 필요하다. 유사하게, 스케줄링과 작업부하를 적절히 결정하기 위하여, 애플리케이션 소프트웨어는 얼마나 많은 상이한 APD와 연산 유닛이 이용가능한지 그리고 APD와 연산 유닛이 어떤 특성을 소유하고 있는지와 같은 정보를 필요로 한다. 그리하여, 하나 이상의 프로세스, 하나 이상의 하드웨어 메커니즘, 또는 이들의 조합은 본 발명에 따라 디바이스의 발견 및 토폴로지 보고에 필요하다. 보다 일반적으로, 적어도 하나의 메커니즘, 적어도 하나의 프로세서, 또는 적어도 하나의 메커니즘 및 적어도 하나의 프로세서가 디바이스 발견 및 토폴로지 보고에 필요하다.

본 발명의 일 실시예에서, 디바이스 및 토폴로지에 관한 정보는 애플리케이션 소프트웨어에 보고하기 전에 인코딩된다. 하나의 방법은 개선된 구성과 전력 인터페이스(ACPI: advanced configuration and power interface) 사양에 따른 테이블을 운영 시스템 레벨에 제공하고 이후 유저 모드 레벨에 제공하는 것이다. 스케줄링과 작업 부하를 결정하기 위한 유틸리티(utility)를 구비하는, 디바이스와 토폴로지의 발견과 관련된 정보는 이러한 테이블에 의하여 전달될 수 있다. 이 테이블은 인접성 정보(locality information)(예를 들어, 어느 메모리가 APD에 가장 인접해 있는지)를 포함할 수 있지만 이로 제한되지 않는다. "가장 인접한(closest)"이란 일반적으로 더 짧은 신호 경로가 통상 더 가벼운 부하와 더 짧은 신호 전이 시간을 의미하므로 이 메모리가 물리적으로 가장 인접해 있는 것을 의미한다. 그러나, 본 명세서에 사용된 "가장 인접한"이라는 것은 보다 넓게 데이터를 가장 신속하게 전달할 수 있는 메모리를 포함한다.

CPU/스칼라 연산 코어에 대해, 발견가능한 특성(discoverable property)은 코어의 수, 캐시의 수, 캐시 토폴로지(예를 들어, 캐시 친화도, 계층, 레이턴시), 변환 룩어사이드 버퍼(TLB: translation lookaside buffer), 부동 소수점 유닛(FPU: floating point unit), 성능 상태, 전력 상태 등을 포함하지만 이로 제한되지 않는다. 예를 들어 소켓당 코어의 수와 캐시 사이즈와 같은 일부 특성은 현재 CPUID 인스트럭션(instruction)을 통해 노출(exposed)된다. 예를 들어, 소켓의 수, 소켓 토폴로지, 성능/전력 상태 등과 같은 추가적인 특성은 종래 시스템에 적용되는 ACPI 정의를 통해 정의된 ACPI 테이블을 통해 노출되거나 노출될 수 있다. CPU 코어는 여러 "인접성 범위(locality domain)" 불-균일한 메모리 아키텍처(NUMA: non-uniformity memory architecture)에 걸쳐 분배될 수 있고; 그러나 제1 순서에서 코어는 OS 및 가상 메모리 관리자(VMM: virtual memory manager) 스케줄러에 의해 균일하게 관리된다.

APD 연산 코어에 대해, 발견가능한 특성은 단일 명령 단일 데이터(SIMD: single instruction multiple data) 사이즈, SIMD 배열, 국부 데이터 저장 친화도(local data store affinity), 작업 큐(work queue) 특성, CPU 코어, 및 IOMMU 친화도, 하드웨어 문맥 메모리(hardware context memory) 사이즈 등을 포함하나, 이로 제한되지 않는다. 일부 이산 APD 코어는 라이브 플랫폼에 부착되거나 이로부터 분리될 수 있는 반면, 통합된 APD 코어는 본 발명의 실시예에 따라 가속 처리 유닛의 일부이거나 이에 배선 연결될 수 있다.

지원 성분(support component)에 대해, 발견가능한 성분은 APU 또는 이산 APD에서 및 비연산 I/O 디바이스(AHCI, USB, 디스플레이 제어기 등)에서 확장된 주변 성분 상호연결(extended peripheral component interconnect)(PCIe) 스위치, 메모리 제어기 채널 및 뱅크를 포함한다. 시스템 및 APD 국부 메모리는 운영 시스템이 다르게 관리하고 CPU 또는 APD에 특정 친화도를 가질 수 있는 여러 코히런트 및 비-코히런트 액세스 범위(coherent and non-coherent access ranges)를 노출할 수 있다. 유형, 폭, 속도, 코히런스 특성 및 레이턴시를 포함하나 이로 제한되지 않는 다른 데이터 경로 특성이 발견가능할 수 있다. 일부 특성은 PCI-E 능력 구조 또는 ACPI 테이블을 통해 노출되지만; 디바이스의 발견과 토폴로지 보고와 관련된 모든 특성이 일반적으로 종래의 메커니즘으로 표시(expressed)될 수 있는 것은 아니다.

CPUID는 CPU와 같은 연산 자원에 의해 실행될 때 특정 특징과 특성에 대한 정보를 제공하는 인스트럭션을 말한다. 예를 들어, x86 아키텍처 CPU는 벤더 ID, 프로세서 정보, 및 특징 비트, 캐시, 및 TLB 설명자 정보, 프로세서 시리얼 번호, 지원되는 최고 확장된 함수, 확장된 프로세서 정보 및 특징 비트, 프로세서 브랜드 스트링, L1 캐시 및 TLB 식별자, 연장된 L2 캐시 특징, 개선된 전력 관리 정보, 및 가상 및 물리적 어드레스 사이즈를 제공할 수 있다.

도 1a는 CPU(102)와 APD(104)를 구비하는 단일화된 컴퓨팅 시스템(100)의 예시적인 도면이다. CPU(102)는 하나 이상의 단일 또는 다수의 코어(CPU)를 포함할 수 있다. 본 발명의 일 실시예에서, 시스템(100)은 단일 실리콘 다이 또는 패키지 상에 형성되되 CPU(102)와 APD(104)를 결합하여 단일화된 프로그래밍 및 실행 환경을 제공한다. 이 환경은 APD(104)가 일부 프로그래밍 작업에 CPU(102)만큼 유동적으로 사용될 수 있게 한다. 그러나, CPU(102)와 APD(104)는 단일 실리콘 다이 상에 형성되는 것이 본 발명의 절대적 요건은 아니다. 일부 실시예에서 이들은 동일한 기판 상에 또는 상이한 기판 상에 별개로 형성되고 장착되는 것이 가능하다.

일례에서, 시스템(100)은 메모리(106), 운영 시스템(108), 및 통신 인프라(109)를 또한 포함한다. 운영 시스템(108)과 통신 인프라(109)는 아래에서 보다 상세히 설명된다.

시스템(100)은 또한 커널 모드 드라이버(KMD: kernel mode driver)(110), 소프트웨어 스케줄러(SWS: software scheduler)(112), 및 메모리 관리 유닛(memory management unit)(116), 예를 들어, IOMMU를 포함한다. 시스템(100)의 성분은 하드웨어, 펌웨어, 소프트웨어, 또는 이들의 임의의 조합으로 구현될 수 있다. 이 기술 분야에 통상의 지식을 가진 자라면 시스템(100)이 도 1a에 도시된 실시예에 도시된 것에 더하여 또는 이와 다르게 하나 이상의 소프트웨어, 하드웨어, 및 펌웨어를 포함할 수 있다는 것을 인식할 수 있을 것이다.

일례에서, KMD(110)와 같은 드라이버는 일반적으로 하드웨어와 연결된 컴퓨터 버스 또는 통신 서브시스템을 통해 디바이스와 통신한다. 호출 프로그램(calling program)이 드라이버에서 루틴을 호출할 때, 드라이버는 명령을 이 디바이스에 발송한다. 디바이스가 드라이버에 다시 데이터를 송신하면, 드라이버는 원래의 호출 프로그램에서 루틴을 호출할 수 있다. 일례에서, 드라이버는 하드웨어에 종속하고 연산 시스템에 특정된다. 이들 드라이버는 통상 임의의 필요한 비동기 시간 종속 하드웨어 인터페이스에 필요한 인터럽트 핸들링(handling)을 제공한다.

특히 현대 마이크로소프트 윈도우(Microsoft Windows)(등록상표) 플랫폼에 있는 디바이스 드라이버는 커널 모드(kernel-mode)(링 0)이나 유저 모드(링 3)에서 실행할 수 있다. 유저 모드에서 드라이버를 실행하는 주요 이점은 불량하게 기록된 유저 모드 디바이스 드라이버가 커널 메모리를 덮어쓰기하는(overwrite) 것에 의해 시스템과 충돌할 수 없으므로 안정성이 개선된다는 것이다. 한편, 유저/커널 모드 전이(transition)는 통상적으로 상당한 성능 오버헤드를 부과하여 이에 의해 낮은 지체(latency)와 높은 처리량 요구조건에 유저 모드 드라이버를 금지한다. 커널 공간은 시스템 호출의 사용을 통해서만 유저 모듈에 의해 액세스될 수 있다. UNIX 쉘(shell) 또는 다른 GUI 기반 애플리케이션과 같은 최종 유저 프로그램은 유저 공간의 일부이다. 이들 애플리케이션은 커널 지원 기능을 통해 하드웨어와 상호작용한다.

CPU(102)는 제어 프로세서(control processor), 전계 프로그래밍가능한 게이트 어레이(FPGA: field programmable gate array), 애플리케이션 특정 집적 회로(ASIC: application specific integrated circuit), 또는 디지털 신호 프로세서(DSP: digital signal processor) 중 하나 이상(미도시)을 포함할 수 있다. CPU(102)는 예를 들어, 컴퓨팅 시스템(100)의 동작을 제어하는 운영 시스템(108), KMD(110), SWS(112), 및 애플리케이션(111)을 포함하는 제어 로직(control logic)을 실행한다. 이 예시적인 실시예에서, CPU(102)는, 일 실시예에 따라, 예를 들어 CPU(102)에 걸쳐 이 애플리케이션과 연관된 처리와 APD(104)와 같은 다른 처리 자원을 분배하는 것에 의해 애플리케이션(111)의 실행을 개시하고 제어한다.

특히 APD(104)는 그래픽 동작, 및 예를 들어 특히 병렬 처리에 적합할 수 있는 다른 동작과 같은 선택된 기능을 위한 명령 및 프로그램을 실행한다. 일반적으로, APD(104)는 픽셀 동작, 기하학적 연산과 같은 그래픽 파이프라인 동작을 실행하고 이미지를 디스플레이로 렌더링하는데 종종 사용될 수 있다. 본 발명의 여러 실시예에서, APD(104)는 CPU(102)로부터 수신된 명령(command) 또는 인스트럭션(instruction)에 기초하여 연산(compute) 처리 동작(예를 들어, 비디오 동작, 물리적 시뮬레이션, 연산 유동 역학 등과 같은 예를 들어 그래픽과 관계없는 동작)을 더 실행할 수 있다.

예를 들어, 명령(command)은 일반적으로 인스트럭션 세트 아키텍처(ISA)에서 한정되지 않은 특정 인스트럭션(instruction)으로 고려될 수 있다. 명령은 디스패치 프로세서, 명령 프로세서, 또는 네트워크 제어기와 같은 특별 프로세서에 의해 실행될 수 있다. 한편, 인스트럭션은 예를 들어 컴퓨터 아키텍처 내 프로세서의 단일 동작으로 고려될 수 있다. 일례에서, ISA의 2개의 세트를 사용할 때, 일부 인스트럭션은 x86 프로그램을 실행하는데 사용되고 일부 인스트럭션은 APD 연산 유닛에서 커널을 실행하는데 사용된다.

예시적인 실시예에서, CPU(102)는 APD(104)에 선택된 명령을 전송한다. 이들 선택된 명령은 그래픽 명령과, 병렬 실행을 따르는 다른 명령을 포함할 수 있다. 연산 처리 명령을 더 포함할 수 있는 이 선택된 명령은 CPU(102)와는 실질적으로 독립적으로 실행될 수 있다.

APD(104)는 하나 이상의 SIMD 처리 코어를 포함하나 이로 제한되지 않는 자기 자신의 연산 유닛(미도시)을 포함할 수 있다. 본 명세서에 언급된 바와 같이, SIMD는 파이프라인이거나 프로그래밍 모델이고, 여기서 커널은 자기 자신의 데이터와 공유 프로그램 카운터를 각각 구비하는 다수의 처리 요소에서 동시에 실행된다. 모든 처리 요소는 동일한 인스트럭션 세트를 실행한다. 예측을 사용하면 작업 항목이 각 발송된 명령에 관여하거나 관여하지 않게 된다.

일례에서, 각 APD(104) 연산 유닛은 하나 이상의 스칼라 및/또는 벡터 부동 소수점 유닛(floating-point unit) 및/또는 산술 및 로직 유닛(ALU: arithmetic and logic unit)을 포함할 수 있다. APD 연산 유닛은 또한 역 RMS 유닛(inverse-square root unit) 및 사인/코사인 유닛(sine/cosine unit)과 같은 특수 목적 처리 유닛(미도시)을 더 포함할 수 있다. 일례에서, APD 연산 유닛은 본 명세서에서 집합적으로 셰이더 코어(shader core)(122)라고 지칭된다.

하나 이상의 SIMD를 구비하면 일반적으로 그래픽 처리에 공통인 것과 같은 데이터-병렬 작업을 실행하는데 APD(104)가 이상적으로 적합하게 된다.

픽셀 처리와 같은 일부 그래픽 파이프라인 동작, 및 다른 병렬 연산 동작은 동일한 명령 스트림이나 연산 커널이 입력 데이터 요소의 스트림이나 집합에 수행되는 것을 요구할 수 있다. 동일한 연산 커널의 각 인스턴스화(instantiation)는 이 데이터 요소를 병렬 처리하기 위하여 셰이더 코어(122)에 있는 다수의 연산 유닛에 동시에 실행될 수 있다. 본 명세서에 언급된 바와 같이, 예를 들어, 연산 커널은 프로그램에 선언되고 APD 연산 유닛에서 실행되는 인스트럭션을 포함하는 함수(function)이다. 이 함수는 또한 커널, 셰이더, 셰이더 프로그램 또는 프로그램이라고도 지칭된다.

하나의 예시적인 실시예에서, 각 연산 유닛(예를 들어, SIMD 처리 코어)은 입력 데이터를 처리하도록 특정 작업 항목의 각 인스턴스화를 실행할 수 있다. 작업 항목은 명령에 의해 디바이스에서 호출되는 커널의 병렬 실행의 집합 중 하나이다. 작업 항목은 연산 유닛에서 실행되는 작업 그룹의 일부로서 하나 이상의 처리 요소에 의해 실행될 수 있다.

작업 항목이 전체 ID와 국부 ID에 의해 집합 내에서 다른 실행과 구별된다. 일례에서, SIMD에서 동시에 실행되는 작업 그룹에 있는 작업 항목의 서브세트는 웨이브프론트(wavefront)(136)라고 지칭될 수 있다. 웨이브프론트의 폭은 연산 유닛(예를 들어, SIMD 처리 코어)의 하드웨어의 특성이다. 본 명세서에 언급된 바와 같이, 작업 그룹은 단일 연산 유닛에서 실행되는 관련된 작업 항목의 집합이다. 이 그룹에 있는 작업 항목은 동일한 커널을 실행하고 국부 메모리와 작업 그룹 배리어(barrier)를 공유한다.

예시적인 실시예에서, 작업 그룹으로부터 모든 웨이브프론트는 동일한 SIMD 처리 코어에서 실행된다. 웨이브프론트에 걸친 인스트럭션은 한번에 하나씩 발송되고, 모든 작업 항목이 동일한 제어 흐름을 따를 때, 각 작업 항목은 동일한 프로그램을 실행한다. 웨이브프론트는 또한 워프(warp), 벡터, 또는 쓰레드(thread)라고도 지칭될 수 있다.

실행 마스크 및 작업 항목 예측은 웨이브프론트 내 제어 흐름을 발산하는데 사용되는데, 여기서 각 개별 작업 항목은 커널을 통해 사실상 유니크한 코드 경로를 취할 수 있다. 부분적으로 식재된 웨이브프론트는 작업 항목의 전체 세트가 웨이브프론트 시작 시간에 이용가능하지 않을 때 처리될 수 있다. 예를 들어, 셰이더 코어(122)는 미리 결정된 개수의 웨이브프론트(136)를 동시에 실행할 수 있는데, 여기서 각 웨이브프론트(136)는 다수의 작업 항목을 포함한다.

시스템(100)에서 APD(104)는 그래픽 메모리(130)와 같은 자기 자신의 메모리를 포함한다(메모리(130)는 그래픽 전용 사용으로 제한되지 않는다). 그래픽 메모리(130)는 APD(104)에서 연산 동안 사용하기 위해 국부 메모리를 제공한다. 셰이더 코어(122) 내에서 개별 연산 유닛(미도시)은 자기 자신의 국부 데이터 저장소(미도시)를 구비할 수 있다. 일 실시예에서, APD(104)는 메모리(106)에의 액세스 뿐아니라 국부 그래픽 메모리(130)에의 액세스를 포함한다. 다른 실시예에서, APD(104)는 APD(104)에 직접 부착되고 메모리(106)와는 별도로 부착된 동적 랜덤 액세스 메모리(DRAM: dynamic random access memory) 또는 다른 그러한 메모리(미도시)에의 액세스를 포함할 수 있다.

도시된 예에서, APD(104)는 하나 또는 n개의 명령 프로세서(CP: command processor)(124)를 더 포함한다. CP(124)는 APD(104)에서 처리를 제어한다. CP(124)는 메모리(106)에서 명령 버퍼(125)로부터 실행될 명령을 검색하며 APD(104)에서 이 명령의 실행을 조정한다.

일례에서, CPU(102)는 애플리케이션(111)에 기반한 명령을 적절한 명령 버퍼(125)에 입력한다. 본 명세서에 언급된 바와 같이, 애플리케이션은 CPU와 APD 내 연산 유닛에서 실행되는 프로그램 부분의 조합이다.

복수의 명령 버퍼(125)는 각각의 처리가 APD(104)에서 실행하도록 스케줄링되게 유지될 수 있다.

CP(124)는 하드웨어, 펌웨어, 또는 소프트웨어, 또는 이들의 조합으로 구현될 수 있다. 일 실시예에서, CP(124)는 스케줄링 로직을 포함하는 로직을 구현하는 마이크로코드를 가지는 감소된 인스트럭션 세트 컴퓨터(RISC: reduced instruction set computer) 엔진으로 구현된다.

APD(104)는 하나 또는 "n"개의 디스패치 제어기(DC: dispatch controller)(126)를 더 포함한다. 본 출원에서, 디스패치 라는 용어는 연산 유닛의 세트에서 작업 그룹 세트의 커널의 실행 시작을 개시하는 문맥 상태(context state)를 사용하는 디스패치 제어기에 의해 실행되는 명령을 말한다. DC(126)는 셰이더 코어(122)에서 작업 그룹을 개시하는 로직을 포함한다. 일부 실시예에서, DC(126)는 CP(124)의 일부로서 구현될 수 있다.

시스템(100)은 APD(104)에서 실행하기 위한 실행 리스트(150)로부터 처리를 선택하는 하드웨어 스케줄러(HWS: hardware scheduler)(128)를 더 포함한다. HWS(128)는 라운드 로빈 방법, 우선순위 레벨을 사용하거나 또는 다른 스케줄링 정책에 기초하여 실행 리스트(150)로부터 처리를 선택할 수 있다. 예를 들어, 우선순위 레벨은 동적으로 결정될 수 있다. HWS(128)는 예를 들어 새로운 처리를 추가하고 실행 리스트(150)로부터 현존하는 처리를 삭제하는 것에 의해 실행 리스트(150)를 관리하는 기능(functionality)을 더 포함할 수 있다. HWS(128)의 실행 리스트 관리 로직은 실행 리스트 제어기(RLC: run list controller)라고 종종 지칭된다.

본 발명의 여러 실시예에서, HWS(128)가 RLC(150)로부터 처리의 실행을 개시할 때, CP(124)는 대응하는 명령 버퍼(125)로부터 명령을 검색하고 실행하기 시작한다. 일부 경우에, CP(124)는 CPU(102)로부터 수신된 명령에 대응하는 APD(104)에서 실행될 하나 이상의 명령을 생성할 수 있다. 일 실시예에서, CP(124)는 다른 성분과 함께 APD(104) 및/또는 시스템(100)의 자원의 이용을 개선하거나 최대화하는 방식으로 APD(104)에서 명령의 우선순위 및 스케줄링을 구현한다.

APD(104)는 인터럽트 생성기(146)에 액세스하거나 이를 포함할 수 있다. 인터럽트 생성기(146)는 페이지 폴트(page fault)와 같은 인터럽트 이벤트가 APD(104)에 의해 나타날 때 운영 시스템(108)을 인터럽트하도록 APD(104)에 의해 구성될 수 있다. 예를 들어, APD(104)는 IOMMU(116) 내 인터럽트 생성 로직에 의존하여 전술한 페이지 폴트 인터럽트를 생성할 수 있다.

APD(104)는 셰이더 코어(122) 내에서 동시에 실행되는 처리를 선취하는 선취 및 문맥 스위치 로직(120)을 더 포함할 수 있다. 문맥 스위치 로직(120)은 예를 들어 처리를 중지하고 그 현재 상태(예를 들어, 셰이더 코어(122) 상태 및 CP(124) 상태)를 저장하는 기능을 포함한다.

본 명세서에 언급된 바와 같이, 상태 라는 용어는 초기 상태, 중간 상태 및/또는 최종 상태를 포함할 수 있다. 초기 상태는 기계가 프로그래밍 순서에 따라 입력 데이터 세트를 처리하여 출력 데이터 세트를 생성하는 시작점이다. 예를 들어 처리가 순방향 진행을 하게 하는 여러 지점에서 저장될 필요가 있는 중간 상태가 있을 수 있다. 이 중간 상태는 일부 다른 처리에 의해 인터럽트될 때 차후에 계속 실행을 허용하기 위해 종종 저장된다. 출력 데이터 세트의 일부로 기록될 수 있는 최종 상태가 또한 있다.

선취 및 문맥 스위치 로직(120)은 다른 처리를 APD(104)로 문맥 스위칭하는 로직을 더 포함할 수 있다. 다른 처리를 APD(104)에서 실행되는 것으로 문맥 스위칭하는 기능은 예를 들어 APD(104)에서 실행되는 CP(124)와 DC(126)를 통해 처리를 인스턴스화하고 이 처리에 대해 이전에 저장된 상태를 복원하며 그 실행을 시작하는 것을 포함할 수 있다.

메모리(106)는 DRAM(미도시)과 같은 비 영구적인 메모리를 포함할 수 있다. 메모리(106)는 예를 들어, 애플리케이션이나 다른 처리 로직의 부분의 실행 동안 처리 로직 인스트럭션, 상수값, 및 변수값을 저장할 수 있다. 예를 들어, 일 실시예에서, CPU(102)에서 하나 이상의 동작을 수행하는 제어 로직의 부분들은 CPU(102)에 의한 동작의 각 부분의 실행 동안 메모리(106) 내에 상주할 수 있다.

실행 동안, 각 애플리케이션, 운영 시스템 함수, 처리 로직 명령, 및 시스템 소프트웨어는 메모리(106)에 상주할 수 있다. 운영 시스템(108)에 기본적인 제어 로직 명령은 일반적으로 실행 동안 메모리(106)에 상주한다. 예를 들어, 커널 모드 드라이버(110)와 소프트웨어 스케줄러(112)를 포함하는 다른 소프트웨어 명령이 또한 시스템(100)의 실행 동안 메모리(106)에 상주할 수 있다.

이 예에서, 메모리(106)는 APD(104)에 명령을 송신하도록 CPU(102)에 의해 사용되는 명령 버퍼(125)를 포함한다. 메모리(106)는 처리 리스트와 처리 정보(예를 들어, 활성 리스트(152)와 처리 제어 블록(154))를 더 포함한다. 이들 리스트 및 정보는 CPU(102)에서 실행되는 스케줄링 소프트웨어에 의해 사용되어 스케줄링 정보를 APD(104) 및/또는 관련된 스케줄링 하드웨어에 전달한다. 메모리(106)에 액세스는 메모리(106)에 연결된 메모리 제어기(140)에 의해 관리될 수 있다. 예를 들어, CPU(102)로부터 또는 다른 디바이스로부터 메모리(106)를 판독하거나 이 메모리에 기록하는 요청은 메모리 제어기(140)에 의해 관리된다.

시스템(100)의 다른 측면을 더 참조하면, IOMMU(116)는 다수 문맥의 메모리 관리 유닛이다.

본 명세서에 사용된 바와 같이 문맥은 커널이 실행되는 환경과, 동기화와 메모리 관리가 한정되는 범위로 고려될 수 있다. 문맥은 디바이스 세트, 이들 디바이스에 액세스가능한 메모리, 대응하는 메모리 특성, 및 메모리 객체에 대한 동작이나 커널(들)의 실행을 스케줄링하는데 사용되는 하나 이상의 명령 큐(command-queue)를 포함한다.

도 1a에 도시된 예를 더 참조하면, IOMMU(116)는 APD(104)를 포함하는 디바이스에 대한 메모리 페이지 액세스를 위한 가상 어드레스-물리적 어드레스의 변환(virtual to physical address translation)을 수행하는 로직을 포함한다. IOMMU(116)는 예를 들어 APD(104)와 같은 디바이스에 의해 페이지 액세스가 페이지 폴트를 초래할 때 인터럽트를 생성하는 로직을 더 포함할 수 있다. IOMMU(116)는 TLB(118)를 더 포함하거나 이에 대한 액세스를 구비할 수 있다. TLB(118)는 일례로서 메모리(106)에 있는 데이터에 대해 APD(104)에 의해 이루어진 요청에 대해 논리적(즉, 가상) 메모리 어드레스를 물리적 메모리 어드레스로 변환을 가속시키기 위해 콘텐츠 어드레스 가능한 메모리(CAM: content addressable memory)에 구현될 수 있다.

도시된 예에서, 통신 인프라(109)는 필요에 따라 시스템(100)의 성분을 상호연결한다. 통신 인프라(109)는 주변 성분 상호연결(PCI: peripheral component interconnect) 버스, 확장된 PCI(extended PCI)(PCI-E) 버스, 개선된 마이크로제어기 버스 아키텍처(advanced microcontroller bus architecture)(AMBA) 버스, 개선된 그래픽 포트(advanced graphics port)(AGP), 또는 다른 이러한 통신 인프라 중 하나 이상(미도시)을 포함할 수 있다. 통신 인프라(109)는 이더넷, 또는 유사한 네트워크, 또는 애플리케이션의 데이터 전달율 요구조건(data transfer rate requirement)을 충족하는 임의의 적절한 물리적 통신 인프라를 더 포함할 수 있다. 통신 인프라(109)는 컴퓨팅 시스템(100)의 성분을 포함하는 성분을 상호연결하는 기능을 포함한다.

이 예에서, 운영 시스템(108)은 시스템(100)의 하드웨어 성분을 관리하고 공통 서비스를 제공하는 기능을 포함한다. 여러 실시예에서, 운영 시스템(108)은 CPU(102)에서 실행되어 공통 서비스를 제공할 수 있다. 이 공통 서비스는 예를 들어, CPU(102)에서 실행하기 위한 애플리케이션의 스케줄링, 폴트 관리, 인터럽트 서비스, 및 다른 애플리케이션의 입력과 출력의 처리를 포함할 수 있다.

일부 실시예에서, 인터럽트 제어기(148)와 같은 인터럽트 제어기에 의해 생성된 인터럽트에 기초하여 운영 시스템(108)은 적절한 인터럽트 핸들링 루틴을 호출한다. 예를 들어, 페이지 폴트 인터럽트를 검출할 때 운영 시스템(108)은 인터럽트 핸들러를 호출하여 메모리(106)에 관련 페이지의 로딩을 개시하고 대응하는 페이지 테이블을 업데이트할 수 있다.

운영 시스템(108)은 운영 시스템으로 관리되는 커널 기능을 통해 하드웨어 성분에의 액세스가 중재되는 것을 보장하는 것에 의해 시스템(100)을 보호하는 기능을 더 포함할 수 있다. 사실상, 운영 시스템(108)은 애플리케이션(111)과 같은 애플리케이션이 유저 공간에서 CPU(102)에서 실행되는 것을 보장한다. 운영 시스템(108)은 애플리케이션(111)이 하드웨어 및/또는 입력/출력 기능에 액세스하기 위해 운영 시스템에 의해 제공되는 커널 기능을 호출하는 것을 더 보장한다.

예를 들어, 애플리케이션(111)은 CPU(102)에서 또한 실행되는 유저 연산을 수행하는 여러 프로그램이나 명령을 포함한다. CPU(102)는 APD(104)에서 처리하기 위한 선택된 명령을 끊김없이 송신할 수 있다.

일례에서, KMD(110)는 CPU(102), 또는 CPU(102) 또는 다른 로직에서 실행되는 애플리케이션이 APD(104) 기능을 호출할 수 있게 하는 애플리케이션 프로그램 인터페이스(API: application program interface)를 구현한다. 예를 들어, KMD(110)는 CPU(102)로부터 명령 버퍼(125)로 명령을 인큐잉시키고(enqueue) 이 명령 버퍼로부터 APD(104)는 이 명령을 후속적으로 검색할 수 있다. 추가적으로, KMD(110)는 SWS(112)와 함께 APD(104)에서 실행되는 처리의 스케줄링을 수행할 수 있다. SWS(112)는 예를 들어 APD에서 실행되는 처리의 우선순위 리스트를 유지하는 로직을 포함할 수 있다.

본 발명의 다른 실시예에서, CPU(102)에서 실행되는 애플리케이션은 명령을 인큐잉시킬 때 KMD(110)를 완전히 바이패스(bypass)할 수 있다.

일부 실시예에서, SWS(112)는 APD(104)에서 실행되는 처리의 메모리(106)에 활성 리스트(152)를 유지한다. SWS(112)는 하드웨어에서 HWS(128)에 의해 관리되는 활성 리스트(152)에서 처리의 서브세트를 더 선택한다. APD(104)에서 각 처리를 실행하는데 관련된 정보는 CPU(102)로부터 처리 제어 블록(PCB: process control block)(154)을 통해 APD(104)로 전달된다.

애플리케이션, 운영 시스템, 및 시스템 소프트웨어를 위한 처리 로직은 궁극적으로 본 명세서에 설명된 본 발명의 측면을 구현하는 하드웨어 디바이스를 생성하도록 마스크작업/포토마스크의 생성을 통해 제조 공정을 구성할 수 있도록 C와 같은 프로그래밍 언어로 및/또는 베릴로그(Verilog), RTL, 또는 네트리스트와 같은 하드웨어 설명 언어(hardware description language)로 지정된 명령을 포함할 수 있다.

이 기술 분야에 통상의 지식을 가진 자라면 본 설명을 판독하는 것에 의해 연산 시스템(100)이 도 1a에 도시된 것보다 더 많거나 더 적은 수의 성분을 포함할 수 있다는 것을 이해할 수 있을 것이다. 예를 들어, 연산 시스템(100)은 하나 이상의 입력 인터페이스, 비휘발성 저장매체, 하나 이상의 출력 인터페이스, 네트워크 인터페이스, 및 하나 이상의 디스플레이 또는 디스플레이 인터페이스를 포함할 수 있다.

도 1b는 도 1a에 도시된 APD(104)의 보다 상세한 설명을 보여주는 일 실시예이다. 도 1b에서, CP(124)는 CP 파이프라인(124a, 124b, 124c)을 포함할 수 있다. CP(124)는 도 1a에 도시된 명령 버퍼(125)로부터 입력으로 제공된 명령 리스트를 처리하도록 구성될 수 있다. 도 1b의 예시적인 동작에서, CP 입력 0(124a)은 그래픽 파이프라인(graphics pipeline)(162)으로 명령을 구동하는 일을 담당한다. CP 입력 1 및 2(124b, 124c)는 연산 파이프라인(160)에 명령을 전달한다. 또한, HWS(128)의 동작을 제어하는 제어기 메커니즘(166)이 제공된다.

도 1b에서, 그래픽 파이프라인(162)은 본 명세서에서 정렬된 파이프라인(164)라고 지칭된 블록 세트를 포함할 수 있다. 일례로서, 정렬된 파이프라인(164)은 정점 그룹 변환기(VGT: vertex group translator)(164a), 프리미티브 어셈블러(PA: primitive assembler)(164b), 스캔 변환기(SC: scan converter)(164c), 및 셰이더-엑스포트(shader-export), 렌더-백 유닛(SX/RB: render-back unit)(176)을 포함한다. 정렬된 파이프라인(164) 내 각 블록은 그래픽 파이프라인(162)에서 상이한 그래픽 처리 단계를 나타낼 수 있다. 정렬된 파이프라인(164)은 고정된 함수의 하드웨어 파이프라인일 수 있다. 또한 본 발명의 사상과 범위 내에 있을 수 있는 다른 구현들이 사용될 수 있다.

소량의 데이터만이 그래픽 파이프라인(162)에 입력으로 제공될 수 있지만 이 데이터는 그래픽 파이프라인(162)으로부터 출력으로 제공되는 시간만큼 증폭된다. 그래픽 파이프라인(162)은 CP 파이프라인(124a)으로부터 수신된 작업 항목 그룹 내 범위를 통해 카운트하는 DC(166)를 더 포함한다. DC(166)를 통해 제출된 연산 작업은 그래픽 파이프라인(162)과 반동기적이다.

연산 파이프라인(160)은 셰이더 DC(168, 170)를 포함한다. DC(168, 170) 각각은 CP 파이프라인(124b, 124c)으로부터 수신된 작업 그룹 내 연산 범위를 통해 카운트하도록 구성된다.

도 1b에 도시된 DC(166, 168, 170)는 입력 범위를 수신하고 이 범위를 작업그룹으로 분할하고 이후 작업그룹을 셰이더 코어(122)로 전달한다.그래픽 파이프라인(162)은 일반적으로 고정된 함수의 파이프라인이므로, 그 상태를 저장하고 복원하는 것은 어렵고, 그 결과 그래픽 파이프라인(162)은 문맥 스위칭하는 것이 어렵다. 그리하여 대부분의 경우에 본 명세서에 설명된 바와 같이 문맥 스위칭은 그래픽 처리 중에서 문맥 스위칭에 관한 것이 아니다. 예외는 문맥 스위칭될 수 있는 셰이더 코어(122)에서 그래픽 작업에 대한 것이다. 그래픽 파이프라인(162)에서 작업의 처리가 완료된 후에 완료된 작업은 렌더 백 유닛(176)을 통해 처리되는데, 이 렌더백 유닛은 깊이와 컬러 계산을 한 후에 최종 결과를 메모리(130)에 기록한다.

셰이더 코어(122)는 그래픽 파이프라인(162)과 연산 파이프라인(160)에 의해 공유될 수 있다. 셰이더 코어(122)는 웨이브프론트를 실행하도록 구성된 일반 프로세서일 수 있다. 일례에서, 연산 파이프라인(160) 내 모든 작업은 셰이더 코어(122) 내에서 처리된다. 셰이더 코어(122)는 프로그래밍가능한 소프트웨어 코어를 실행하고 상태 데이터와 같은 여러 형태의 데이터를 포함한다.

모든 작업 항목이 APD 자원에 액세스할 수 없을 때 QoS에서 중단이 일어난다. 본 발명의 실시예는 APD(104)에 있는 자원에 2개 이상의 작업을 효과적이고 동시에 론칭(launching)하는 것을 가능하게 하여 모든 작업 항목이 여러 APD 자원에 액세스할 수 있게 한다. 일 실시예에서, APD 입력 방식은 모든 작업 항목이 APD의 작업 부하를 관리하는 것에 의해 APD의 자원에 병렬로 액세스할 수 있게 한다. APD의 작업 부하가 (예를 들어, 최대 I/O 율에 도달하는 동안) 최대 레벨에 접근할 때, 이 APD 입력 방식은 그렇지 않은 경우 미사용되는 처리 자원이 많은 시나리오에서 동시에 사용될 수 있는 것을 지원한다. 예를 들어, 직렬 입력 스트림은 APD에 병렬 동시 입력으로 보이도록 추출될 수 있다.

예를 들어, CP(124) 각각은 APD(104)에 있는 다른 자원에 입력으로 제공하는 하나 이상의 작업을 구비할 수 있으며, 각 작업은 다수의 웨이브프론트를 나타낼 수 있다. 제1 작업이 입력으로 제공된 후에, 이 작업은 일정 시간 기간 동안 증가(ramp up)하여 작업 완료에 필요한 모든 APD 자원을 이용하도록 될 수 있다. 그것만으로, 이 제1 작업은 최대 APD 이용 임계값에 도달하거나 도달하지 않을 수 있다. 그러나, 다른 작업이 인큐잉되고 APD(104) 내에서 처리될 것을 기다릴 때, APD 자원의 할당은 모든 작업이 APD(104)를 동시에 사용할 수 있고 각 작업은 APD의 최대 이용 퍼센트를 달성할 수 있는 것을 보장하도록 관리될 수 있다. 결합된 이용 퍼센트와 다수의 작업에 의해 APD(104)를 동시에 사용하는 것은 미리 결정된 최대 APD 이용 임계값이 달성되는 것을 보장한다.

결합된 CPU/APD 아키텍처 시스템의 특성을 발견하는 것은 도 2에 도시된 대표 시스템과 관련하여 이후 설명된다. 이후 상세히 설명되는 바와 같이, 대표 시스템은 프로세서간 통신 링크를 통해 서로 연결된 2개의 APU; 상기 2개의 APU 중 제1 APU에 연결되고 전용 APD와 국부 메모리를 구비하는 제1 애드인 보드(add-in board); 및 상기 2개의 APU 중 제2 APU에 연결된 제2 애드인 보드를 포함하며, 상기 제2 애드인 보드는 2개의 전용 APD를 구비하며, 이들 APD 각각은 자기 자신의 국부 메모리에 연결되고, 상기 APD 모두는 공유 PCIe 브리지를 통해 제2 APU에 연결된다. 이 예시적인 시스템은 그 존재, 특성, 상호연결, 및/또는 속성이 애플리케이션 소프트웨어를 포함하나 이로 제한되지 않는 소프트웨어에 알려지게 될 때 플랫폼의 연산 자원을 보다 효과적으로 이용하도록 소프트웨어에 의해 사용될 수 있는 여러 특징, 특성, 및 능력을 예시하는데 사용된다. 이 기술 분야에 통상의 지식을 가진 자라면 이해할 수 있는 바와 같이, 상이한 구성과 배열을 구비하는 대안적인 실시예도 고려된다.

본 발명에 따르면, 확립된 플랫폼 인프라 발견 메커니즘으로 여러 확장하는 것(예를 들어, ACPI로 확장하는 것과 같은 것)이 제공되며 이는 결합된 CPU/APD 아키텍처 시스템 아키텍처의 특성을, 플렉시블하고 확장가능하고 일관적인 방식으로 발견가능한 플랫폼 특성으로 병합할 수 있게 한다. ACPI에 추가하여 또는 이 대신에 다른 통신 프로토콜이 다른 실시예에 의해 더 사용될 수 있다. 본 발명의 여러 실시예는 CPU, APU, 및 APD 특성을 일관적인 인프라에 병합시켜 소프트웨어를 지원하는 특징과 개선을 도입한다. 이 소프트웨어는 운영 시스템 플랫폼/전력 관리 소프트웨어(operating system platform/power management software)(OSPM)라고도 지칭될 수 있다.

도 2는 본 명세서에 개시된 모델 내에서 예시적인 이종 플랫폼 설계의 블록도이며, 그 존재 및/또는 속성을 발견하여 필요한 정보를 시스템 및/또는 애플리케이션 소프트웨어에 제공하여 작업의 효과적인 스케줄링이 수행될 수 있게 하는 여러 성분 및/또는 서브시스템을 도시한다. 이하 상세한 설명에서, 도 2는 여러 성분과 연관된 특성을 설명하는 데 도움을 주기 위해 사용된다. 이런 이유로 2개의 A PU를 가지는 플랫폼이 예시적인 예로 제공된다.

본 발명은 도 2의 예시적인 실시예로 제한되지 않으며 본 발명의 실시예는 유사한 방식으로 하나의 APU 소켓이나 2개를 초과하는 APU 소켓을 가지는 더 작거나 더 큰 플랫폼 설계를 포함할 수 있다는 것이 주목된다. 본 명세서에 설명된 실시예는 예시를 위한 것일 뿐이므로 본 발명에 따라 다른 실시예도 가능한 것으로 이해된다. 본 발명에 따르면, 특정 플랫폼 설계의 상세 구현 특성은 상이할 수 있다.

도 2를 참조하면, 플랫폼 성분은 다수의 블록으로 분할되고, 각각의 블록은 상이한 특징, 특성, 상호연결 및/또는 속성을 포함할 수 있다. 더 적은 정도의 애플리케이션 소프트웨어를 포함하는 소프트웨어는 이들 특징, 특성, 상호연결, 및/또는 속성을 나열하고 이를 코드 동작으로 병합한다.

시스템 플랫폼(200)은 본 발명에 따른다. 시스템 플랫폼(200)은 제1 APU(202)와 제2 APU(204)를 포함한다. APU(202)와 APU(204)는 제1 프로세서간 통신 링크(206)에 의해 통신가능하게 연결된다. 일 실시예에서, 제1 프로세서간 통신 링크(206)는 하이퍼전송 링크(HyperTransport link)이다. APU(202, 204)는 각각 복수의 코어를 가지는 CPU, 복수의 SIMD 코어를 가지는 APD, 및 입력/출력 메모리 관리자 유닛을 포함한다.

예시적인 시스템 플랫폼(200)은 제1 메모리 버스(210)에 의하여 제1 APU(202)에 연결된 제1 시스템 메모리(208)를 더 포함한다. 제1 시스템 메모리(208)는 코히런트 캐싱가능한 부분(coherent cacheable portion)(209a)과 비-코히런트한 비-캐싱가능한 부분(209b)을 포함한다. 시스템 플랫폼(202)은 제1 애드인 보드(218)와 제2 애드인 보드(230)를 더 포함한다. 제1 애드인 보드(218)는 제1 PCIe 버스(250)에 의하여 제1 APU(202)에 연결된다. 제2 애드인 보드(230)는 제2 PCIe 버스(252)에 의하여 제2 APU에 연결된다. 여러 대안적인 실시예에서, 제1 애드인 보드(218)와 제2 애드인 보드(230) 중 하나 또는 둘 모두의 물리적 성분 및/또는 소프트웨어, 펌웨어, 또는 마이크로코드의 일부나 전부는 하나 이상의 APU를 가지는 공통 기판(예를 들어, 인쇄 회로 보드)에 배치된다.

제1 애드인 보드(218)는 제1 전용 APD(220), 메모리 버스(224)에 의하여 제1 전용 APD(220)에 연결된 제1 국부 메모리(222) 및 VBIOS UEFI GOP(비디오 기본 입력 출력 시스템, 단일화된 확장가능한 펌웨어 인터페이스, 그래픽 출력 프로토콜)와 같은 펌웨어를 저장한 제1 펌웨어 메모리(226)를 포함한다. 제1 펌웨어 메모리(226)는 일반적으로 물리적으로 비휘발성 메모리로 구현되지만, 이러한 구현은 본 발명의 필수 요구조건이 아니다. 제1 전용 APD(220)는 하나 이상의 SIMD 유닛을 포함한다. 제1 국부 메모리(222)는 코히런트한 제1 부분(223a)과, 비-코히런트한 제2 부분(223b)을 포함한다. 제1 국부 메모리(222)는 일반적으로 물리적으로 휘발성 메모리로 구현되지만, 이러한 구현은 본 발명의 필수 요구조건이 아니다.

제2 애드인 보드(230)는 제2 전용 APD(232), 메모리 버스(236)에 의하여 제2 APD(232)에 연결된 제2 국부 메모리, 제3 전용 APD(238), 메모리 버스(242)에 의하여 제3 전용 APD(238)에 연결된 제3 국부 메모리(240), PCIe 버스(246)에 의하여 제2 전용 APD(232)에 연결된 PCIe 브리지(244), PCIe 버스(248)에 의하여 제3 전용 APD(238)에 더 연결된 PCIe 브리지(244)를 포함한다. 제2 국부 메모리(234)는 코히런트한 제1 부분(235a)과 비-코히런트한 제2 부분(235b)을 포함한다. 제3 국부 메모리(240)는 코히런트한 제1 부분(241a)과 비-코히런트한 제2 부분(241b)을 포함한다. 제2 및 제3 국부 메모리(234, 240)는 일반적으로 물리적으로 휘발성 메모리로 구현되지만, 이러한 구현은 본 발명의 필수 요구조건이 아니다. 제2 애드인 보드(230)는 VBIOS UEFI GOP와 같은 펌웨어를 저장한 제2 펌웨어 메모리(254)를 더 포함한다.

전통적으로, CPU 기능과 자원은 CPUID 인스트럭션과 ACPI 테이블과 방법(예를 들어, 능력과 특징, 전력 및 성능 상태 등에 대한 것)을 통해 노출되는 반면, 시스템의 다른 디바이스에서는 예를 들어 주변 디바이스, PCIe 능력 구조가 사용된다.

이들 메커니즘을 통해 설명된 기본 특성은 자원 기능과 자원 친화도를 포함하며; 자원 기능은 통상적으로 동일한 특징과 특성(예를 들어, CPU 코어)을 가지는 균일한 성분의 "풀(pool)"로 설명되고, 자원 친화도는 일반적으로 이들 자원 사이에 토폴로지와 관계를 설명하는 계층적 표현을 요구한다. 이들 표현 각각은 특정 작업에 대해 이점을 구비하여 본 발명의 실시예에서 다수의 프로세서에 유지될 수 있다.

아래에서는, 결합된 CPU/APD 연산 시스템 아키텍터와 관련하여 이들 특성을 노출시키는 방법과 메커니즘과 함께 나열을 위해 노출된 여러 설계 원리와 상술된 성분의 특성이 제시된다. 일부 특성은 하나 이상의 실행 인스트럭션(예를 들어, CPUID)을 통해 노출될 수 있고, 일부 특성은 테이블과 같은 정보 구조를 통해 노출될 수 있다. 여러 대안적인 실시예에서, 특정 특성은 CPUID, 정보 구조, 또는 이들 둘 모두에 의해 노출될 수 있다.

결합된 CPU/APD 연산 시스템 아키텍처 플랫폼을 기본적으로 검출하는 것은 CPUID 인스트럭션을 실행하는 것에 의해 달성될 수 있다. 그러나, CPUID 인스트럭션을 실행하는 것은 일반적으로 결합된 CPU/APD 연산 시스템 성분의 상세 능력의 발견을 제공하는 것이 아니라는 것이 주목된다. 오히려, 이 메커니즘은 일반적으로 시스템 그 자신이 결합된 CPU/APD 연산 시스템인지 여부에 관한 예/아니오 답만을 제공한다. 그리하여, 본 발명의 측면에 따르면, 결합된 CPU/APD 연산 시스템 아키텍처 상세 특징은 일반적으로 결합된 CPU/APD 연산 시스템 아키텍처 플랫폼의 상세 관련 특징을 명시하는 개선된 ACPI 테이블과 같은 정보 구조를 통해 제공된다.

일 실시예에서, CPU는 개선된 CPUID 인스트럭션을 실행할 수 있고 실행될 때 결합된 CPU/APD 아키텍처 시스템에 관한 기본 정보를 노출할 수 있도록 구현된다. 이 예시적인 실시예에서, CPUID Fn8000_001E EDX는 결합된 CPU/APD 아키텍처 시스템(아래 테이블 1 참조)의 기본 정보 노출에 사용된다. 애플리케이션과 다른 소프트웨어는 비트0을 사용하여 결합된 CPU/APD 아키텍처 가능 플랫폼에서 실행되고 있는지 여부를 식별할 수 있다. 결합된 CPU/APD 아키텍처 가능 플랫폼에서 실행하는 것은 플랫폼이 결합된 CPU/APD 아키텍처 호환 CPU 및 APD 기능, 즉 연산 유닛과 SIMD를 모두 포함하는 적어도 하나의 APU를 구비하는 것을 의미한다. 소프트에어는 개선된 ACPI 테이블의 콘텐츠를 발견하고 평가한 것을 사용하여 이용가능한 기능과 토폴로지의 상세 정보를 검색할 수 있다. 본 발명은 테이블 1에 도시된 바와 같이 필드 또는 비트의 특정 배열로 또는 CPUID 인스트럭션을 위한 이 특정 연산 코드로 제한되지 않는다는 것이 주목된다.

[테이블 1]

본 발명의 실시예에 따르면 도 2에 도시된 바와 같은 플랫폼에서 발견 프로세서는 대략 계층적 순서로 인접성(locality)에 기초하여 이용가능한 성분에 관한 정보를 노출한다. 발견 프로세스는 ACPI NUMA 노드 정의(ACPI 4.0 사양)와 개념적으로 유사하지만 특정 APD/SIMD 특성 및 IOMMU 기능을 노드 특성에 포함하도록 개선된다.

결합된 CPU/APD 아키텍처 시스템 플랫폼은 적어도 하나는 APU(즉, CPU 연산 및 APD-SIMD 실행 유닛을 모두 포함하는 APU)인 CPU/APD 아키텍처와 호환되는 하나 이상의 처리 유닛을 포함하는 것을 특징으로 한다(도 3a 및 도 3b 참조). 각 처리 유닛은 그 물리적 표현(예를 들어, "APU 소켓", APD "어댑터"/디바이스)을 통해 대략 정의되고, CPU 연산 유닛과 캐시(선택적으로, 그 어느 것도 결합된 아키텍처 호환되는 이산 APD 디바이스에 표시되지 않을 수 있다); APD SIMD 및 캐시(선택적으로, 전통적인 CPU 특성이 표시되는 경우); 메모리 제어기(들)와 연결부; IOMMU(선택적으로, 그 어느 것도 결합된 아키텍처 호환되는 이산 APD에 대해 표시되지 않을 수 있다); 및 IO 연결 인터페이스(예를 들어, PCIe, 하이퍼전송, DMI, 내부, 또는 다른 것)를 포함하나 이로 제한되지 않는 발견가능한 내부 서브 성분 및 특성을 구비한다.

모든 메모리 자원(예를 들어, APD 국부 메모리)이 코히런트한 전체 메모리의 일부이어야 하는 것은 아니므로, 이들 특성을 적절히 표시하는데 주의해야 한다. 그리하여 시스템 자원 친화도 테이블(SRAT: system resource affinity table)을 사용하는 대신에, 개선된 정보 구조가 결합된 CPU/APD 시스템 구조와 연관된 정보를 수용하는데 제공된다. 보다 구체적으로, 본 명세서에서 성분 자원 친화도 테이블(CRAT: component resource affinity table)이라고 지칭되는 본 발명에 따른 새로운 베이스 구조(base structure)와 다수의 관련된 서브 구조들이 도입된다. 이것은 예시적인 실시예이므로 본 발명의 범위 내에서 다른 정보 구조 배열이 있을 수 있다는 것이 주목된다.

CRAT는 예시적인 실시예에서 발견가능한 결합된 CPU/APD 아키텍처 플랫폼 특성의 헤드 구조이다. 소프트웨어는 테이블을 파싱(parse)하여 발견가능한 처리 유닛, 특성 및 그 친화도를 발견하여, 소프트웨어로 하여금 성분 인접성을 식별할 수 있게 한다. CRAT 콘텐츠는 일부 물리적 성분이 시스템에 도달하거나 이 시스템을 떠날 때(예를 들어, CPU/APU 및/또는 이산 APD의 핫플러그) 실행 시간 동안 변할 수 있다. 테이블 2는 CRAT의 필드를 식별하고 설명한다.

[테이블 2] CRAT 헤더 구조

CRAT 헤더는 실제 성분 정보를 포함하는 서브 성분 구조를 포함하고 이에 선행한다. 이 서브 성분은 다음과 같이 서브 성분 테이블로 기술된다.

본 발명의 여러 실시예는 APU 친화도 정보 구조를 제공한다. 이 서브 성분은 APU 노드 성분, 이용가능한 I/O 인터페이스, 및 그 대역폭을 기술하며 이 정보를 소프트웨어에 제공한다. 다수의 이러한 구조는 더 복잡합 APU 플랫폼 특성을 적절히 설명하기 위하여 동일한 노드에 표시될 수 있다. 테이블 3은 CRAT APU 친화도 정보 구조의 필드를 식별하고 기술한다. 이것은 예시적인 실시예이므로 본 발명의 범위 내에서 다른 정보 구조 배열도 가능하다는 것이 주목된다.

[테이블 3] CRAT APU 친화도 정보 구조

테이블 4는 APU 친화도 정보 구조의 플래그 필드를 설명하며 파라미터에 대한 추가 정보를 제공한다. 이것은 예시적인 실시예이므로 본 발명의 범위 내에서 다른 정보 구조 배열도 가능하다는 것이 주목된다.

[테이블 4] CRAT APU 친화도 구조의 플래그 필드

테이블 5는 구조의 토폴로지에서 메모리 노드의 존재를 나타내는 메모리 성분 친화도 구조를 도시한다. 동일한 구조는 시스템 메모리와 가시적인 디바이스 국부 메모리 자원을 모두 설명하는데 사용된다. 이것은 예시적인 실시예이므로 본 발명의 범위 내에서 다른 정보 구조 배열이 가능하다는 것이 주목된다.

[테이블 5] CRAT 메모리 성분 친화도 구조

테이블 6은 이 노드의 파라미터에 대한 추가 정보를 제공하는 메모리 친화도 구조의 플래그 필드를 도시한다. 이것은 예시적인 실시예이므로 본 발명의 범위 내에서 다른 정보 구조 배열이 가능하다는 것이 주목된다.

[테이블 6] CRAT 메모리 친화도 성분 구조의 플래그 필드

테이블 7은 다음 토폴로지 정보, 즉 캐시, 상대적 레벨(즉, L1, L2 또는 L3), 및 이것이 속하는 결합된 아키텍처 근접 범위 사이의 연관성; 및 캐시가 인에이블되는지 여부, 사이즈, 및 라인에 관한 정보를 운영 시스템에 제공하는 캐시 친화도 정보 구조를 도시한다. 캐시 친화도 구조는 "전통적인" CPU 캐시 토폴로지와 APD 캐시 특성을 모두 체계적 방식으로 소프트웨어에 표시하는데 사용된다. 이것은 예시적인 실시예이므로 본 발명의 범위 내에 다른 정보 구조 배열도 가능하다는 것이 주목된다.

[테이블 7] CRAT 캐시 친화도 정보 구조

테이블 7의'캐시 레이턴시' 필드에 대하여, 여러 대안적인 실시예는 더 많거나 더 적은 시간적 정밀도 및/또는 상이한 라운딩 정책을 사용할 수 있다는 것이 주목된다. 대안적인 실시예는 벤더 제품에 걸쳐 존재하는 현재 마이크로아키텍처 차이에 비춰 캐시 대체 정책에 관한 정보를 포함할 수 있다는 것이 더 주목된다.

테이블 8은 CRAT 캐시 친화도 정보 구조의 플래그 필드에 저장된 정보를 식별하고 기술한다. 이것은 예시적인 실시예이므로 본 발명의 범위 내에서 다른 정보 구조 배열도 가능하다는 것이 주목된다.

[테이블 8] CRAT 캐시 친화도 정보 구조의 플래그 필드

현대 프로세서는 TLB를 포함할 수 있다. TLB는 물리적 프로세서를 위한 페이지 변환의 캐시이다. 테이블 9에 도시된 TLB 친화도 구조는 다음 토폴로지 정보, 즉 TLB 성분, 상대적 레벨(즉, L1, L2 또는 L3) 및 성분을 공유하는 형제 프로세서 사이의 연관성, TLB 친화도 구조가 인에이블되는지 여부에 관한 정보, 및 데이터 또는 인스트럭션을 위한 명령을 포함하는지 여부에 관한 정보를 프로세서를 위한 운영 시스템에 정적으로 제공한다. TLB 친화도 구조는 플랫폼을 위한 정적 자원 할당 구조의 리스트로 확장된다. 미래의 아키텍처에서 페이지 레벨을 지원하는 것으로 변화하는 것은 이 테이블에 확장을 요구할 수 있다. 이 구조는 상이한 페이지 사이즈를 각각 기술하는 서브 구조의 어레이일 수 있는 것으로 주목된다. 이것은 예시적인 실시예이므로 본 발명의 범위 내에서 다른 정보 구조 배열도 가능하다는 것이 주목된다.

[테이블 9] CRAT 변환 룩어사이드 버퍼 친화도 구조

[테이블 10] CRAT TLB 친화도 구조의 플래그 필드

본 발명의 여러 실시예는 이하 토폴로지 정보, 즉 FPU와 이를 공유하는 논리 프로세서(CPU) 사이의 연관성; 및 사이즈를 운영 시스템에 제공하는 FPU 친화도 정보 구조를 포함한다. FPU 친화도 구조는 플랫폼을 위한 정적 자원 할당 구조의 리스트에 대한 확장이다. 이 정보는 어느 프로세서가 형제인지를 상관시키기 위해 AVX 인스트럭션을 사용하는 애플리케이션에 유리할 수 있다. CRAT FPU 친화도 정보 구조의 상세는 테이블 11에 표시된다. 이것은 예시적인 실시예이므로 본 발명의 범위 내에서 다른 정보 구조 배열도 가능하다는 것이 주목된다.

[테이블 11] CRAT FPU 친화도 정보 구조

[테이블 12] CRAT FPU 친화도 구조의 플래그 필드

본 발명의 여러 실시예는 IO 친화도 정보 구조(테이블 13 및 테이블 14 참조)를 포함한다. CRAT IO 친화도 정보 구조는 다음 토폴로지 정보, 즉 발견가능한 IO 인터페이스와 이를 공유하는 결합된 CPU/APD 아키텍처 노드 사이의 연관성; 최대, 최소 대역폭, 및 레이턴시 특성; 및 사이즈를 운영 시스템에 제공한다. IO 친화도 구조는 플랫폼을 위한 리스트 자원 할당 구조에 대한 확장이다. 이 정보는 어느 프레세서가 형제인지를 상관시키기 위해 AVX 인스트럭션을 사용하는 애플리케이션에 유리할 수 있다. 이것은 예시적인 실시예이므로 본 발명의 범위 내에서 다른 정보 구조 배열도 가능하다는 것이 주목된다.

[테이블 13] CRAT IO 친화도 정보 구조

[테이블 14] CRAT IO 친화도 구조의 플래그 필드

본 발명의 여러 실시예는 성분 인접성 거리 정보 테이블('CDIT': component locality distance information table)를 포함한다. 이 테이블은 본 명세서에서 결합된 CPU/APD 아키텍처 근접 범위라고도 지칭되는 모든 결합된 CPU/APD 아키텍처 시스템 인접성 사이에 상대적인 거리(트랜잭션 레이턴시 측면에서)를 나타내는 결합된 CPU/APD 아키텍처 플랫폼을 위한 메커니즘을 제공한다. 이들 실시예는 ACPI 4.0 사양에 정의된 바와 같이 시스템 인접성 이산 정보 테이블(SLIT: system locality distance information table)에 개선을 나타낸다. CDIT에서 각 엔트리[i,j]의 값(여기서 i는 매트릭스의 행을 나타내고 j는 매트릭스의 열을 나타낸다)은 성분 인접성/근접 범위(i)로부터 시스템(자기 자신을 포함하여) 내 모든 다른 성분의 인접성(j)까지의 상대적 거리를 나타낸다.

i, j의 행 및 열 값은 CRAT 테이블에서 정의된 융합 근접 범위와 상관한다. 이 예시적인 실시예에서, 엔트리 값은 1바이트의 무부호 정수이다. 성분 인접성(i)으로부터 성분 인접성(j)까지의 상대적 거리는 매트릭스에서 (i*N+j)번째 엔트리(색인 값은 2바이트 무부호 정수이다)이며, 여기서 N은 결합된 CPU/APD 아키텍처 근접 범위의 수이다. 성분 인접성으로부터 자기 자신까지의 상대적인 거리를 제외하고는 각 상대적인 거리는 매트릭스에서 2번 저장된다. 이것은 성분 인접성 사이의 2개의 방향에 대해 상대적인 거리가 상이한 시나리오를 기술하는 능력을 제공한다. 하나의 성분 인접성이 서로 도달가능하지 않은 경우, 255(0xFF)의 값이 이 테이블 엔트리에 저장된다. 성분 인접성으로부터 자기 자신까지의 상대적인 거리는 10의 값으로 정규화되고, 0 내지 9의 거리 값은 예비되고 의미를 가지지 않는다.

[테이블 15] CDIT 헤더 구조

본 발명의 여러 실시예는 결합된 CPU/APD 아키텍처 테이블 발견 디바이스를 포함한다. CRAT는 결합된 CPU/APD 아키텍처 디바이스 ACPI 노드에 위치된 'CRAT' 방법이 평가될 때 반환(returned)된다. 성분 인접성 거리 정보 테이블(CDIT)은 결합된 CPU/APD 아키텍처 디바이스 ACPI 노드에 위치된 CDIT 방법이 평가될 때 반환된다. 결합된 CPU/APD 아키텍처 발견 디바이스의 존재는 결합된 CPU/APD 아키텍처 성분의 핫 플러그 및 핫 언플러그 통지를 위한 일관된 통지 메커니즘을 가능하게 하며 이는 테이블 및 방법의 재평가를 요구한다. 이 논리 ACPI 디바이스는 결합된 CPU/APD 아키텍처 시스템 호환 플랫폼에 요구된다.

도 5는 본 발명에 따라 결합된 CPU/APD 아키텍처 시스템의 특성과 토폴로지를 발견하고 보고하는 방법을 도시하는 흐름도이다. 발견된 특성은 결합된 CPU/APD 아키텍처 시스템의 연산 자원 중에서 연산 작업을 스케줄링하고 분배하는 것과 관련될 수 있다. 연산 작업의 이러한 스케줄링과 분배는 운영 시스템, 애플리케이션 소프트웨어 또는 이들 둘 모두에 의해 핸들링될 수 있다. 예시적인 방법은 코어의 수, 캐시의 수, 캐시 친화도, 계층 및 레이턴시, TLB, FPU, 성능 상태, 전력 상태 등과 같은 여러 CPU 연산 코어 특성 중 하나 이상을 발견하는 단계(502)를 포함한다.

도 5의 예시적인 방법은 SIMD 사이즈, SIMD 배열, 국부 데이터 저장 친화도, 작업 큐 특성, IOMMU 친화도, 및 하드웨어 문맥 메모리 사이즈 중 하나 이상을 포함하는 APD 연산 코어의 특성을 발견하는 단계(504); 버스 스위치, 및 메모리 제어기 채널 및 뱅크 중 하나 이상을 포함하는 지원 성분의 특성을 발견하는 단계(506); 코히런트 및 비-코히런트 액세스 범위를 포함하나 이로 제한되지 않는 시스템 메모리 및 APD 국부 메모리의 특성을 발견하는 단계(508); 유형, 폭, 속도, 코히런스 및 레이턴시 중 하나 이상을 포함하는 하나 이상의 데이터 경로의 특성을 발견하는 단계(510); 발견된 특성의 적어도 일부를 인코딩하는 단계(512); 및 하나 이상의 정보 구조를 제공하고 상기 하나 이상의 정보 구조 중 적어도 하나에 정보를 저장하는 단계(514)를 더 포함하되, 상기 저장된 정보는 발견된 특성의 적어도 일부를 나타낸다.

본 발명은 여러 특성이 발견되는 임의의 특정 순서로 제한되지 않는다는 것이 주목된다. 본 발명은 발견된 특성이 저장되고 인코딩되고, 보고되고 또는 그렇지 않고 전달되고, 전송되고 또는 임의의 하드웨어, 펌웨어, 운영 시스템 또는 애플리케이션 소프트웨어에 의해 사용, 처리 또는 검사하는데 이용가능하게 만들어지는 임의의 특정 순서로 제한되지 않는다는 것이 주목된다. 또 본 발명은 본 발명에 따른 하나 이상의 정보 구조가 저장되는 특정 메모리 어드레스 범위 또는 메모리의 물리적 유형으로 제한되지 않는다는 것이 주목된다.

본 발명은 특성을 발견하는 임의의 특정 수단이나 방법으로 제한되지 않는다. 예를 들어 비 제한적인 예로써, 일부 특성은 복수의 연산 자원 중 적어도 하나에 의해 하나 이상의 명령을 실행하는 것에 의해 노출되거나 발견될 수 있으며, 이 명령을 실행하는 것은 하나 이상의 레지스터에 또는 하나 이상의 메모리 위치에 정보를 제공한다. 본 발명은 결합된 CPU/APD 아키텍처 시스템의 연산 자원 중에서 연산 작업을 스케줄링하거나 분배하는데 운영 시스템이나 애플리케이션 소프트웨어에 의해 사용된 특정 특성으로 제한되지 않는다는 것이 더 주목된다.

도 6은 본 발명에 따른 결합된 CPU/APD 아키텍처 시스템을 동작시키는 예시적인 방법의 흐름도이다. 이 예시적인 방법은 결합된 CPU/APD 아키텍처 시스템에서 연산 작업을 스케줄링하고 분배하는 것과 관련된 하나 이상의 특성을 발견하는 단계(602); 하나 이상의 정보 구조를 제공하고 상기 하나 이상의 정보 구조 중 적어도 하나에 정보를 저장하는 단계(604)로서, 저장된 정보는 발견된 특성의 적어도 일부를 나타내는 것인, 저장하는 단계(604); 하나 이상의 하드웨어 자원이 결합된 CPU/APD 아키텍처 시스템에 추가되었는지 또는 이로부터 제거되었는지 여부를 결정하는 단계(606); 및 하나 이상의 하드웨어 자원이 결합된 CPU/APD 아키텍처 시스템에 추가되거나 이로부터 이로부터 제거되었다는 결정에 따라서, 결합된 CPU/APD 시스템에서 연산 작업을 스케줄링하고 분배하는 것과 관련된 적어도 하나의 특성을 발견하는 단계(608)를 포함한다.

이 특성 정보가 연산 작업을 스케줄링하고 및/또는 분배하는 데 결합된 CPU/APD 아키텍처 시스템의 하나 이상의 연산 자원에 의해 사용된 경우 이 특성은 연산 작업을 스케줄링하고 분배하는 것과 관련된다. 도 6의 예시적인 실시예의 이 설명과 관련하여, 하드웨어 자원은 (i) 운영 시스템 소프트웨어, 애플리케이션 소프트웨어, 또는 이들 둘 모두의 스케줄링 및 분배 로직에 의하여 하나 이상의 연산 작업을 수행하도록 할당될 수 있는 적어도 하나의 연산 자원; 또는 (ii) 운영 시스템 소프트웨어, 애플리케이션 소프트웨어, 또는 이들 둘 모두의 스케줄링 및 분배 로직에 의하여 하나 이상의 연산 작업에 할당될 수 있는 메모리를 제공하는 것이다.

하드웨어 자원을 추가하는 것은 시스템에 보드 또는 카드를 "핫 플러깅"한 결과로 발생할 수 있다는 것이 주목된다. 대안적으로, 하드웨어 자원은 물리적으로 시스템에 존재할 수 있으나, 운영 시스템 소프트웨어, 애플리케이션 소프트웨어, 또는 이들 둘 모두의 스케줄링 및 분배 로직에 하드웨어 자원을 이용가능하게 하거나 보이게 하는 펌웨어나 소프트웨어의 작용을 통해 하드웨어 자원이 "추가"될 때까지 연산 작업이 할당되는데 이용가능하지 않을 수 있다. 이 경우에, "추가하는 것"은 인에이블(enabling)이라고 지칭될 수 있다. 유사하게, 하드웨어 자원은 시스템으로부터 물리적으로 제거되는 것에 의해 또는 디스에이블(disabled)되는 것에 의해 시스템으로부터 제거되거나 또는 운영 시스템 소프트웨어, 애플리케이션 소프트웨어, 또는 이들 둘 모두의 스케줄링 및 분배 로직에 보이지 않게 될 수 있다. 이 경우에, "제거하는 것"은 디스에이블이라고 지칭될 수 있다. 본 발명은 하드웨어 자원을 인에이블하고 디스에이블하는 임의의 특정 수단이나 방법으로 제한되지 않는다. 이러한 하드웨어 자원은 특정 성능 레벨을 달성하도록 인에이블되고 전력 소비를 감소시키기 위해 디스에이블될 수 있다. 대안적으로, 하드웨어 자원은 하드웨어 자원이 다른 목적을 위해 예비된 것으로 인해 디스에이블될 수 있는데, 즉 스케줄링 및 분배 로직으로부터 작업을 수신하는데 이용가능하지 않게 될 수 있다.

본 발명의 하나의 예시적인 실시예에서, 시스템은 미리 결정된 물리적 저장 사이즈와 논리 배열을 구비하는 제1 컴퓨터 메모리; 상기 제1 컴퓨터 메모리에 연결되고 미리 결정된 수의 발견가능한 특성을 구비하는 제1 CPU; 상기 제1 컴퓨터 메모리에 연결되고 미리 결정된 수의 발견가능한 특성을 구비하는 제1 APD; 및 상기 제1 CPU의 발견가능한 특성 중 적어도 일부와 상기 제1 APD의 발견가능한 특성 중 적어도 일부를 결정하고, 발견된 특성을 인코딩하고, 인코딩된 특성을 메모리 테이블에 저장하는 수단을 포함하나 이로 제한되지 않는다. 결정하는 수단은 제1 CPU에 의해 실행되는 소프트웨어 또는 제1 APD에 의해 실행되는 소프트웨어, 또는 상기 제1 CPU와 제1 APD 모두에 의해 실행되는 소프트웨어를 포함하나 이로 제한되지 않는다.

본 발명에 따라 결합된 CPU/APD 아키텍처 시스템을 동작시키는 하나의 예시적인 방법은 하나 이상의 CPU 연산 코어의 특성을 발견하는 단계; 하나 이상의 APD 연산 코어의 특성을 발견하는 단계; 하나 이상의 지원 성분의 특성을 발견하는 단계; 시스템 메모리의 특성을 발견하는 단계; APD 국부 메모리가 존재하는 경우, 상기 APD 국부 메모리의 특성을 발견하는 단계; 유형, 폭, 속도, 코히런스, 및 레이턴시 중 하나 이상을 포함하는 데이터 경로의 특성을 발견하는 단계; 발견된 특성 중 적어도 일부를 인코딩하는 단계; 및 하나 이상의 정보 구조를 제공하고 상기 하나 이상의 정보 구조 중 적어도 하나에 정보를 저장하는 단계를 포함하며, 상기 저장된 정보는 발견된 특성의 적어도 일부를 나타낸다. 일반적으로, 발견된 특성은 결합된 CPU/APD 아키텍처 시스템에서 복수의 연산 자원 중 하나 이상에 연산 작업을 스케줄링하는 것과 관련된다. 일부 실시예에서, 발견된 특성의 적어도 일부는 복수의 연산 자원 중 적어도 하나에 하나 이상의 명령을 실행하는 것에 의해 발견되며, 이 명령을 실행하는 것은 하나 이상의 명령을 실행하는 연산 자원의 하나 이상의 레지스터에 또는 연산 자원에 연결된 메모리의 하나 이상의 메모리 위치에 정보를 제공한다.

여러 대안적인 실시예에서, 결합된 CPU/APD 아키텍처 시스템을 동작시키는 방법은 적어도 하나의 하드웨어 자원의 추가나 제거를 검출한 것에 따라 발견하는 동작 중 하나 이상을 반복하는 단계를 포함한다. 이런 방식으로, 연산 작업을 스케줄링하고 분배하는 것과 관련된 정보는 특정 시점에 이용가능한 하드웨어 자원을 반영하도록 동적으로 업데이트될 수 있다.

본 발명에 따라 결합된 CPU/APD 아키텍처 시스템을 동작시키는 다른 예시적인 방법은 결합된 CPU/APD 아키텍처 시스템의 동작에 의하여 결합된 CPU/APD 아키텍처 시스템에서 연산 작업을 스케줄링하고 분배하는 것과 관련된 특성을 발견하는 단계; 결합된 CPU/APD 아키텍처 시스템의 동작에 의하여 하나 이상의 정보 구조를 제공하고 상기 하나 이상의 정보 구조 중 적어도 하나에 정보를 저장하는 단계로서, 상기 저장된 정보는 발견된 특성의 적어도 일부를 나타내는 것인, 저장하는 단계; 결합된 CPU/APD 아키텍처 시스템의 동작에 의하여 하나 이상의 하드웨어 자원이 결합된 CPU/APD 아키텍처 시스템에 추가되었거나 이로부터 제거되었는지 여부를 결정하는 단계; 및 하나 이상의 하드웨어 자원이 결합된 CPU/APD 아키텍처 시스템에 추가되었거나 이로부터 제거되었다는 결정에 후속하여 결합된 CPU/APD 아키텍처 시스템의 동작에 의하여 결합된 CPU/APD 시스템에서 연산 작업을 스케줄링하고 분배하는 것과 관련된 적어도 하나의 특성을 발견하는 단계를 포함한다.

본 발명은 APD를 가지는 x86 CPU 코어의 조합으로 제한되지 않고 APD와 결합된 여러 CPU 또는 명령 세트 아키텍처에 적용가능하다는 것이 주목된다.

결론

본 명세서에 도시되고 설명된 예시적인 방법 및 장치는 적어도 (노트북, 데스크톱, 서버, 핸드헬드, 모바일, 및 태블릿 컴퓨터, 셋톱 박스, 미디어 서버, 텔레비전 등을 포함하나 이로 제한되지 않는) 컴퓨팅 디바이스, 그래픽 처리, 및 이종 연산 자원에 대한 단일화된 프로그래밍 환경 분야에서 응용될 수 있다.

본 발명은 전술된 예시적인 실시예로 제한되지 않고 첨부된 특허청구범위 및 그 균등 범위 내에 있는 임의의 및 모든 실시예를 포함하는 것으로 이해된다.

Claims (20)

1. 시스템으로서,
   물리적 저장 사이즈와 논리 배열을 구비하는 컴퓨터 메모리;
   상기 컴퓨터 메모리에 배치된 성분 자원 친화도 테이블(component resource affinity table);
   상기 컴퓨터 메모리에 연결되고 다수의 발견가능한 특성을 구비하는 CPU(central processing unit);
   상기 컴퓨터 메모리에 연결되고, APD 국부 메모리에 연결되며, 다수의 발견가능한 특성(discoverable property)을 구비하는 APD(accelerated processing device); 및
   상기 컴퓨터 메모리에 연결되고 상기 CPU와 상기 APD에 의해 공유되는 메모리 관리 유닛을 포함하되,
   상기 CPU는, 하나 이상의 명령을 실행하는 것에 응답하여, 상기 CPU, 상기 APD, 및 상기 메모리의 발견가능한 특성 중 적어도 일부를 제공하도록 구성되고,
   상기 시스템은 운영 시스템을 실행하도록 구성되고,
   상기 발견가능한 특성은 상기 CPU와 상기 APD에 연산 작업을 스케줄링하고 분배하는 것과 관련되고, 상기 운영 시스템이 상이하게 관리하는 상기 컴퓨터 메모리 또는 상기 APD 국부 메모리의 코히런트 및 비-코히런트 액세스 범위(coherent and non-coherent access ranges)를 노출시키는 것인 시스템.
2. 제1항에 있어서, 상기 발견된 특성을 인코딩하고 상기 인코딩된 특성을 메모리 테이블에 저장하는 로직을 더 포함하는 시스템.
3. 제2항에 있어서, 상기 메모리 테이블은 상기 컴퓨터 메모리에 상주하는 것인 시스템.
4. 제2항에 있어서, 가속 처리 디바이스의 국부 메모리를 더 포함하되, 상기 가속 처리 디바이스의 국부 메모리의 특성은 상기 메모리 테이블에 저장되는 것인 시스템.
5. 결합된 CPU(central processing unit)/APD(accelerated processing device) 아키텍처 시스템을 동작시키는 방법으로서,
   하나 이상의 CPU 연산 코어의 특성을 발견하는 단계;
   하나 이상의 가속 처리 디바이스의 연산 코어의 특성을 발견하는 단계;
   하나 이상의 지원 성분의 특성을 발견하는 단계;
   시스템 메모리의 특성을 발견하는 단계;
   가속 처리 디바이스의 국부 메모리가 존재하는 경우 상기 가속 처리 디바이스의 국부 메모리의 특성을 발견하는 단계;
   유형, 폭, 속도, 코히런시, 및 레이턴시 중 하나 이상을 포함하는 데이터 경로의 특성을 발견하는 단계; 및
   하나 이상의 정보 구조를 제공하고 상기 하나 이상의 정보 구조 중 적어도 하나에 정보를 저장하는 단계를 포함하되,
   저장된 상기 정보는 상기 발견된 특성의 적어도 일부를 나타내는 것인 방법.
6. 제5항에 있어서, 상기 발견된 특성은 상기 결합된 CPU/APD 아키텍처 시스템에서 복수의 연산 자원 중 하나 이상에 연산 작업을 스케줄링하는 것과 관련된 것인 방법.
7. 제5항에 있어서, 복수의 연산 자원 중 적어도 하나에 의해 하나 이상의 명령을 실행하는 단계를 더 포함하되, 상기 명령을 실행하는 것은 상기 하나 이상의 명령을 실행하는 상기 연산 자원의 하나 이상의 레지스터에 정보를 제공하거나 또는 상기 연산 자원에 연결된 메모리의 하나 이상의 메모리 위치에 정보를 제공하는 것인 방법.
8. 제5항에 있어서, 적어도 하나의 하드웨어 자원을 추가하거나 제거한 것을 검출한 것에 후속하여 상기 발견하는 동작 중 하나 이상을 반복하는 단계를 더 포함하는 방법.
9. 제5항에 있어서, 상기 발견된 특성의 적어도 일부를 인코딩하는 단계를 더 포함하는 방법.
10. 결합된 CPU(central processing unit)와 APD(accelerated processing device) 아키텍처 시스템을 동작시키는 방법으로서,
    상기 결합된 CPU/APD 아키텍처 시스템의 동작에 의하여, 결합된 CPU/APD 아키텍처 시스템에서 연산 작업을 스케줄링하고 분배하는 것과 관련된 특성을 발견하는 단계;
    상기 결합된 CPU/APD 아키텍처 시스템의 동작에 의하여, 하나 이상의 정보 구조를 제공하고 상기 하나 이상의 정보 구조 중 적어도 하나에 정보를 저장하는 단계로서, 저장된 상기 정보는 상기 발견된 특성의 적어도 일부를 나타내는 것인, 상기 정보를 저장하는 단계;
    상기 결합된 CPU/APD 아키텍처 시스템의 동작에 의하여, 하나 이상의 하드웨어 자원이 상기 결합된 CPU/APD 아키텍처 시스템에 추가되었거나 이로부터 제거되었는지의 여부를 결정하는 단계; 및
    상기 하나 이상의 하드웨어 자원이 상기 결합된 CPU/APD 아키텍처 시스템에 추가되었거나 이로부터 제거되었다는 결정에 후속하여, 상기 결합된 CPU/APD 아키텍처 시스템의 동작에 의하여, 상기 결합된 CPU/APD 시스템에서 연산 작업을 스케줄링하고 분배하는 것과 관련된 적어도 하나의 특성을 발견하는 단계를 포함하는 방법.
11. 제10항에 있어서, 하드웨어 자원을 추가하는 단계는 상기 결합된 CPU/APD 아키텍처 시스템에 상기 하드웨어 자원을 핫 플러깅(hot-plugging)하는 단계를 포함하는 것인 방법.
12. 제10항에 있어서, 하드웨어 자원을 추가하는 단계는 펌웨어 또는 소프트웨어의 작동에 의하여 상기 하드웨어 자원을 인에이블하는 것인 방법.
13. 제10항에 있어서, 하드웨어 자원을 제거하는 단계는 상기 결합된 CPU/APD 아키텍처 시스템으로부터 상기 하드웨어 자원을 물리적으로 제거하는 단계를 포함하는 것인 방법.
14. 제10항에 있어서, 하드웨어 자원을 제거하는 단계는 펌웨어 또는 소프트웨어의 작동에 의하여 상기 하드웨어 자원을 디스에이블하는 단계를 포함하는 것인 방법.
15. 제10항에 있어서, 상기 특성은 결합된 CPU/APD 아키텍처 시스템의 성분의 존재, 상기 성분들 중 하나 이상 사이의 상호연결 및 상기 성분들의 하나 이상의 속성을 포함하는 것인 방법.
16. 제10항에 있어서, 상기 특성은 코어의 수; 캐시의 수; 캐시 친화도, 계층 및 레이턴시; TLB; FPU; 성능 상태; 및 전력 상태 중 하나 이상을 포함하는 것인 방법.
17. 제10항에 있어서, 상기 특성은 SIMD 사이즈; SIMD 배열; 국부 데이터 저장 친화도; 작업 큐 특성; IOMMU 친화도; 및 하드웨어 문맥 메모리 사이즈 중 하나 이상을 포함하는 것인 방법.
18. 제10항에 있어서, 상기 특성은 버스 스위치; 및 메모리 제어기 채널 및 뱅크 중 하나 이상을 포함하는 것인 방법.
19. 제10항에 있어서, 상기 특성은 시스템 메모리 및 가속 처리 디바이스의 국부 메모리의 코히런트 및 비-코히런트 액세스 범위를 포함하는 것인 방법.
20. 제10항에 있어서, 특성은 시스템 메모리 및 가속 처리 디바이스의 국부 메모리의 속성을 포함하는 것인 방법.

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