KR20130140504A - Ｅｃｃ 회로를 포함하는 반도체 메모리 시스템 - Google Patents

Ｅｃｃ 회로를 포함하는 반도체 메모리 시스템 Download PDF

Info

Publication number
KR20130140504A
KR20130140504A KR1020120063955A KR20120063955A KR20130140504A KR 20130140504 A KR20130140504 A KR 20130140504A KR 1020120063955 A KR1020120063955 A KR 1020120063955A KR 20120063955 A KR20120063955 A KR 20120063955A KR 20130140504 A KR20130140504 A KR 20130140504A
Authority
KR
South Korea
Prior art keywords
parity bit
data
parity
error detection
ecc
Prior art date
Application number
KR1020120063955A
Other languages
English (en)
Inventor
문영석
이형동
권용기
양형균
김성욱
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020120063955A priority Critical patent/KR20130140504A/ko
Publication of KR20130140504A publication Critical patent/KR20130140504A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1048—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using arrangements adapted for a specific error detection or correction feature
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/36—Data generation devices, e.g. data inverters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/38—Response verification devices
    • G11C29/42—Response verification devices using error correcting codes [ECC] or parity check

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Quality & Reliability (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

본 발명의 기술에 따른 반도체 메모리 시스템은 패리티 비트를 입력받아 데이터의 오류를 정정하는 메모리 영역; 및 상기 데이터를 인코딩하여 상기 패리티 비트를 생성하며, 상기 메모리 영역이 상기 데이터 오류 정정 범위를 벗어나면 추가적인 패리티 비트를 생성하는 ECC 회로부를 포함한다.

Description

ＥＣＣ 회로를 포함하는 반도체 메모리 시스템{Semiconductor Memory System With ECC Circuit}
본 발명은 반도체 메모리 시스템에 관한 것으로, 구체적으로 ECC 회로를 포함하는 반도체 메모리 시스템에 관한 것이다.
일반적인 반도체 메모리 시스템은 데이터의 정밀도를 향상시키기 위하여, 데이터에 에러 정정 코드(Error-Correcting Code; 이하 "ECC")를 부가한다.
ECC 회로를 갖는 반도체 메모리 시스템은 데이터 비트들 외에 패리티 비트(Parity Bit)를 생성하여 저장하고, 이후 패리티 비트를 이용하여 에러(Error) 발생 여부를 판단하여 에러를 정정한다.
도 1은 일반적인 반도체 메모리 시스템(100)의 블록도이다.
도 1을 참조하면, 일반적인 반도체 메모리 시스템(100)은 메모리 컨트롤러(110) 및 메모리 영역(120)을 포함한다.
메모리 컨트롤러(110)는 ECC 회로부(111)를 포함한다. 메모리 영역(120)은 복수의 반도체 장치(121, 122, 123)을 포함하는 적층 반도체 메모리 장치일 수 있다.
ECC 회로부(111)는 메모리 영역(120)과 연결되어 송수신되는 리드 데이터 또는 라이트 데이터의 오류를 검출하고 정정하여 출력한다.
한편, 각각의 반도체 장치는 데이터 오류를 검출하고 정정 가능한 범위가 고정되어 있다. 예를 들어, 제 1 내지 3 반도체 장치(121, 122, 123) 중 어느 한 반도체 메모리 장치가 패리티 비트를 통한 데이터 정정 가능한 범위를 벗어나면, 복수의 반도체 칩(121, 122, 123)중에 어느 한 반도체 메모리 장치만 구제하지 못하는 것이 아니라, 메모리 영역(120) 전체를 구제하지 못하게 되는 문제점이 발생하였다.
본 발명은 ECC 회로를 변경하여, 패리티 비트의 사용률을 제어할 수 있는 ECC 회로를 포함하는 반도체 메모리 시스템을 제공한다.
본 발명의 실시예에 따른 반도체 메모리 시스템은 패리티 비트를 입력받아 데이터의 오류를 정정하는 메모리 영역; 및 상기 데이터를 인코딩하여 상기 패리티 비트를 생성하며, 상기 메모리 영역이 상기 데이터 오류 정정 범위를 벗어나면 추가적인 패리티 비트를 생성하는 ECC 회로부를 포함한다.
본 발명은 ECC 회로에서 생성되는 패리티 비트의 사용률을 제어함으로써, 반도체 메모리 시스템의 에러 구제율을 높일 수 있다.
도 1은 일반적인 반도체 메모리 시스템의 블록도,
도 2는 본 발명의 실시예에 따른 메모리 시스템의 블록도,
도 3은 도 2의 ECC 회로부의 블록도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부한 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 실시예에 따른 반도체 메모리 시스템(200)이다.
도 2를 참조하면, 본 발명의 실시예에 따른 반도체 메모리 시스템(200)은 메모리 컨트롤러(210) 및 메모리 영역(220)을 포함한다.
ECC 회로부(230)는 메모리 영역(220)과 연결되어 송수신되는 데이터(DQ)의 오류를 검출하고 정정하여 출력한다.
메모리 영역(220)은 메모리 컨트롤러(210)에 제어되어 데이터의 프로그램, 소거 및 리드 동작이 수행된다. 여기서, 메모리 영역(220)은 설명의 편의상 하나의 반도체 메모리 장치로 예시하나, 복수의 반도체 장치를 포함하는 적층된 반도체 메모리 장치일 수 있다.
도 3은 도 2의 ECC 회로부(230)의 블록도이다.
도 3을 참조하면, 본 발명의 실시예에 따른 ECC 회로부(230)의 블록도는 패리티 비트 생성부(231), 패리티 비트 출력부(232), 에러 검출부(233) 및 ECC 제어부(234)를 포함한다.
패리티 비트 생성부(231)는 복수의 ECC 인코더(2311, 2312, 2313)를 포함한다. 패리티 비트 출력부(232)는 복수의 먹스부(2321, 2322, 2323)를 포함한다. 에러 검출부(233)는 복수의 ECC 디코더(2331, 2332)를 포함한다.
패리티 비트 생성부(231)는 복수의 제어신호(EN1, EN2, EN3)에 응답하여 활성화된다. 패리티 비트 생성부(231)가 복수의 제어신호(EN1, EN2, EN3)에 응답하여 활성화되면, 데이터(DQ)를 인코딩하여 복수의 예비 패리티 비트(Q1, Q2, Q3, Q4, Q5, Q6)를 생성한다.
패리티 비트 출력부(232)는 복수의 예비 패리티 비트(Q1, Q2, Q3, Q4, Q5, Q6)를 입력받고 복수의 제어신호(EN1, EN2, EN3)에 응답하여 복수의 예비 패리티 비트(Q1, Q2, Q3, Q4, Q5, Q6)를 선택적으로 복수의 패리티 비트(P1, P2, P3)로 출력한다.
에러 검출부(233)는 데이터(DQ) 및 복수의 패리티 비트(P1, P2)를 디코딩하여 데이터(DQ)의 오류 발생여부를 판단하여 복수의 에러 검출 신호(ER1, ER2)를 생성한다.
ECC 제어부(234)는 복수의 제어신호(EN1, EN2, EN3)를 생성하며, 복수의 에러 검출 신호(ER1, ER2)에 응답하여 복수의 제어신호(EN1, EN2, EN3)의 활성화 상태를 변경한다.
도 2 및 도 3을 참조하여, 본 발명의 실시예에 따른 ECC 회로부(230)의 동작을 설명하면 다음과 같다.
우선, ECC 회로부(230)가 복수의 패리티 비트(P1, P2, P3)를 출력하지 않을 때에는, 에러 검출부(233)는 데이터(DQ)에 오류를 발견하지 않아 제 1 에러 검출 신호(ER1) 및 제 2 에러 검출 신호(ER2)를 비활성화한다.
ECC 제어부(234)는 비활성화된 제 1 에러 검출 신호(ER1) 및 제 2 에러 검출 신호(ER2)를 입력받아 제 1 내지 3 제어신호(EN1, EN2, EN3)를 출력한다. 이때, 제 1 제어신호(EN1)은 활성화 상태가 되고, 제 2 내지 3 제어신호(EN2, EN3)는 비활성화가 된다.
ECC 제어부(234)는 제 1 노아게이트(NR1)를 포함한다.
패리티 비트 생성부(231)는 제 1 내지 3 ECC 인코더(2311, 2312, 2313)을 포함한다. 제 1 ECC 인코더(2311)는 제 1 제어신호(EN1)에 응답하여 데이터(DQ)를 인코딩하여 제 1 예비 패리티 비트(Q1)를 생성한다. 제 2 ECC 인코더(2312)는 제 2 제어신호(EN2)에 응답하여 데이터(DQ)를 인코딩하여 제 2 내지 3 예비 패리티 비트(Q2, Q3)를 생성한다. 제 3 ECC 인코더(2313)는 제 3 제어신호(EN3)에 응답하여 데이터(DQ)를 인코딩하여 제 4 내지 6 예비 패리티 비트(Q4, Q5, Q6)를 생성한다. 제 1 내지 3 ECC 인코더(2311, 2312, 2313)는 통상의 ECC 인코더이므로 간단히 설명하기로 한다. 즉, 제 1 내지 3 ECC 인코더(2311, 2312, 2313)은 해밍 코드(Hamming Code)를 이용하여 패리티 비트(Parity Bit)를 생성하는 인코더(Encoder)이다. 해밍 코드는 R.W.Hamming에 의해 고안된 것으로, 단지 에러를 검출하는 것에 그치지 않고 오류를 정정해 준다. 통상적으로 해밍 코드에 의해 패리티 비트를 생성하는 방법은 배타적 논리합(XOR)으로 구현될 수 있다.
제 1 ECC 인코더(2311)는 활성화 상태의 제 1 제어신호(EN1)를 입력받아 활성화된다. 제 2 내지 3 ECC 인코더(2312, 2313)는 비활성화 상태의 제 2 내지 3 제어신호(EN2, EN3)를 입력받아 비활성화된다.
활성화된 제 1 ECC 인코더(2311)는 데이터(DQ)를 인코딩하여 제 1 예비 패리티 비트(Q1)를 생성한다.
패리티 비트 출력부(232)는 제 1 내지 3 먹스부(2321, 2322, 2323)를 포함한다. 제 1 먹스부(2321)는 제 1 내지 3 제어신호(EN1, EN2, EN3)에 응답하여 제 1 예비 패리티 비트(Q1), 제 2 예비 패리티 비트(Q2), 제 4 예비 패리티 비트(Q4) 중 하나를 선택하여 제 1 패리티 비트(P1)로 출력한다. 따라서, 제 1 예비 패리티 비트(Q1), 제 2 예비 패리티 비트(Q2), 제 4 예비 패리티 비트(Q4)는 제 1 패리티 비트(P1)과 동일할 수 있다. 제 2 먹스부(2322)는 제 2 내지 3 제어신호(EN2, EN3)에 응답하여 제 3 예비 패리티 비트(Q3), 제 5 예비 패리티 비트(Q5) 중 하나를 선택하여 제 2 패리티 비트(P2)로 출력한다. 따라서, 제 3 예비 패리티 비트(Q3), 제 5 예비 패리티 비트(Q5)는 제 2 패리티 비트(P2)와 동일할 수 있다. 제 3 먹스부(2313)는 제 3 제어신호(EN3)에 응답하여 제 6 예비 패리티 비트(Q6)를 제 3 패리티 비트(P3)로 출력한다. 따라서, 제 6 예비 패리티 비트(Q6)는 제 3 패리티 비트(P3)와 동일할 수 있다.
제 1 먹스부(2321)는 활성화 상태의 제 1 제어신호(EN1) 및 비활성화 상태의 제 2 내지 3 제어신호(EN2, EN3)에 응답하여 제 1 ECC 인코더(2311)에서 생성된 제 1 예비 패리티 비트(Q3)를 제 1 패리티 비트(P1)로 출력한다.
메모리 영역(220)은 제 1 패리티 비트(P1)를 입력받아 데이터(DQ)의 오류를 정정한다.
에러 검출부(233)는 제 1 ECC 디코더(2331)와 제 2 ECC 디코더(2332)를 포함한다. 제 1 ECC 디코더(2331)는 데이터(DQ)와 제 1 패리티 비트(P1)를 입력받아 제 1 에러 검출 신호(ER1)를 생성한다. 제 2 ECC 디코더(2332)는 데이터(DQ)와 제 1 내지 2 패리티 비트(P1, P2)를 입력받아 제 2 에러 검출 신호(ER2)를 생성한다. 제 1 내지 2 ECC 디코더(2331, 2332)는 통상의 ECC 디코더이므로 간단히 설명하기로 한다.
이때, 메모리 영역(220)이 제 1 패리티 비트(P1)를 이용하여 데이터(DQ)의 오류 정정 가능 범위를 벗어날 때에는 제 1 ECC 디코더(2331)는 활성화 상태의 제 1 에러 검출 신호(ER1)를 출력한다. 또한, 제 2 ECC 디코더(2332)는 제 2 패리티 비트(P2)가 출력되지 않았으므로 비활성화 상태의 제 2 에러 검출 신호(ER2)를 출력한다.
ECC 제어부(234)는 활성화 상태의 제 1 에러 검출 신호(ER1)과 비활성화 상태의 제 2 에러 검출 신호(ER2)를 입력받아 비활성화 상태의 제 1 제어신호(EN1), 활성화 상태의 제 2 제어신호(EN2), 비활성화 상태의 제 3 제어신호(EN3)를 출력한다.
다음으로, 패리티 비트 생성부(231)는 비활성화 상태의 제 1 제어신호(EN1), 활성화 상태의 제 2 제어신호(EN2), 비활성화 상태의 제 3 제어신호(EN3)에 응답하여 제 2 ECC 인코더(2312)를 활성화하고, 제 1 ECC 인코더(2311) 및 제 3 ECC 인코더(2313)는 비활성화한다.
활성화된 제 2 ECC 인코더(2312)는 제 2 내지 3 예비 패리티 비트(Q2, Q3)를 생성한다. 이때, 제 2 예비 패리티 비트(Q2)는 제 1 예비 패리티 비트(Q1)과 동일한 패리티 비트다. 따라서, 제 2 ECC 인코더(2312)는 제 1 예비 패리티 비트(Q1)와 동일한 제 2 예비 패리티 비트(Q2)를 생성하며, 추가적으로 제 3 예비 패리티 비트(Q3)를 생성한다. 메모리 영역(220)이 제 1 ECC 인코더(2311)를 이용한 데이터(DQ)의 오류 정정 가능 범위를 벗어나면, 패리티 비트 생성부(231)는 제 2 ECC 인코더(2312)를 활성화시켜 제 3 예비 패리티 비트(Q3)를 추가적으로 생성한다.
패리티 비트 출력부(232)는 비활성화 상태의 제 1 제어신호(EN1), 활성화 상태의 제 2 제어신호(EN2), 비활성화 상태의 제 3 제어신호(EN3)에 응답하여 제 2 예비 패리티 비트(Q2)를 제 1 패리티 비트(P1)로 출력하고, 제 3 예비 패리티 비트(Q3)를 제 2 패리티 비트(P2)로 출력한다.
메모리 영역(220)은 제 1 패리티 비트(P1)와 제 2 패리티 비트(P2)를 입력받아 데이터(DQ)의 오류를 정정한다.
이때, 메모리 영역(220)이 제 2 패리티 비트(P2)를 이용하여 데이터(DQ)의 오류를 정정하며, 메모리 영역(220)이 추가적인 제 2 패리티 비트(P2)를 이용하여도 데이터 오류의 정정 가능한 범위를 벗어나면 제 2 ECC 디코더(2332)는 활성화 상태의 제 2 에러 검출 신호(ER2)를 출력한다. 또한, 제 1 ECC 디코더(2331)는 제 1 패리티 비트(P1)에 의한 데이터(DQ) 오류는 감지되지 않으므로 비활성화 상태의 제 1 에러 검출신호(ER1)를 출력한다.
ECC 제어부(234)는 비활성화 상태의 제 1 에러 검출 신호(ER1)과 활성화 상태의 제 2 에러 검출 신호(ER2)를 입력받아 비활성화 상태의 제 1 제어신호(EN1), 비활성화 상태의 제 2 제어신호(EN2), 활성화 상태의 제 3 제어신호(EN3)을 출력한다.
다음으로, 패리티 비트 생성부(231)는 비활성화 상태의 제 1 제어신호(EN1), 비활성화 상태의 제 2 제어신호(EN2), 활성화 상태의 제 3 제어신호(EN3)에 응답하여 제 3 ECC 인코더(2313)를 활성화하고, 제 1 ECC 인코더(2311) 및 제 2 ECC 인코더(2313)는 비활성화한다.
활성화된 제 3 ECC 인코더(2313)는 제 4 내지 6 예비 패리티 비트(Q4, Q5, Q6)를 생성한다. 이때, 제 4 예비 패리티 비트(Q4)는 제 1 예비 패리티 비트(Q1) 및 제 2 예비 패리티 비트(Q2)와 동일한 패리티 비트고, 제 5 예비 패리티 비트(Q5)는 제 3 예비 패리티 비트(Q3)와 동일한 패리티 비트다. 따라서, 제 3 ECC 인코더(2313)는 제 1 예비 패리티 비트(Q1) 및 제 2 예비 패리티 비트(Q2)와 동일한 제 4 예비 패리티 비트(Q4)를 생성하고, 제 3 예비 패리티 비트(Q3)와 동일한 제 5 예비 패리티 비트(Q5)를 생성하며, 추가적으로 제 6 예비 패리티 비트(Q6)를 생성한다. 메모리 영역(220)이 제 2 ECC 인코더(2312)를 이용한 데이터(DQ)의 오류 정정 가능 범위를 벗어나면, 패리티 비트 생성부(231)는 제 3 ECC 인코더(2313)를 활성화시켜 제 6 예비 패리티 비트(Q6)를 추가적으로 생성한다.
패리티 비트 출력부(232)는 비활성화 상태의 제 1 제어신호(EN1), 비활성화 상태의 제 2 제어신호(EN2), 활성화 상태의 제 3 제어신호(EN3)에 응답하여 제 4 예비 패리티 비트(Q4)를 제 1 패리티 비트(P1)로 출력하고, 제 5 예비 패리티 비트(Q5)를 제 2 패리티 비트(P2)로 출력하고, 제 6 예비 패리티 비트(Q6)를 제 3 패리티 비트(P3)로 출력한다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100: 반도체 메모리 시스템 110: 메모리 컨트롤러
120: 메모리 영역 121: 제 1 반도체 장치
122: 제 2 반도체 장치 123: 제 3 반도체 장치
200: 반도체 메모리 시스템 210: 메모리 컨트롤러
220: 메모리 영역 230: ECC 회로부
231: 패리티 비트 생성부 232: 패리티 비트 출력부
233: 에러 검출부 234: ECC 제어부
2311: 제 1 ECC 인코더 2312: 제 2 ECC 인코더
2313: 제 3 ECC 인코더 2321: 제 1 먹스부
2322: 제 2 먹스부 2323: 제 3 먹스부
2331: 제 1 ECC 디코더 2332: 제 2 ECC 디코더

Claims (14)

  1. 패리티 비트를 입력받아 데이터의 오류를 정정하는 메모리 영역; 및
    상기 데이터를 인코딩하여 상기 패리티 비트를 생성하며, 상기 메모리 영역이 상기 데이터 오류 정정 범위를 벗어나면 추가적인 패리티 비트를 생성하는 ECC 회로부를 포함하는 반도체 메모리 시스템.
  2. 제 1항에 있어서,
    상기 ECC 회로부는,
    상기 데이터를 인코딩하여 제 1 패리티 비트를 생성하고,
    상기 메모리 영역이 상기 제 1 패리티 비트에 의해 상기 데이터 오류 정정 가능한 범위를 벗어나면 상기 제 1 패리티 비트 및 제 2 패리티 비트를 생성하고,
    상기 메모리 영역이 상기 제 2 패리티 비트에 의해 상기 데이터 오류 정정 가능한 범위를 벗어나면 상기 제 1 패리티 비트, 상기 제 2 패리티 비트 및 제 3 패리티 비트를 생성하는 반도체 메모리 시스템.
  3. 제 2항에 있어서,
    상기 ECC 회로부는,
    상기 제 1 패리티 비트를 디코딩하여 상기 메모리 영역이 상기 제 1 패리티 비트에 의해 상기 데이터 오류 정정 범위 이상 유무를 감지하고,
    상기 제 2 패리티 비트를 디코딩하여 상기 메모리 영역이 상기 제 2 패리티 비트에 의해 상기 데이터 오류 정정 범위 이상 유무를 감지하는 반도체 메모리 시스템.
  4. 제 1항에 있어서,
    상기 ECC 회로부는,
    복수의 제어신호에 응답하여 상기 데이터를 인코딩하여 복수의 예비 패리티 비트를 생성하는 패리티 비트 생성부;
    상기 복수의 제어신호에 응답하여 상기 복수의 예비 패리티 비트를 상기 패리티 비트 및 상기 추가적인 패리티 비트로 출력하는 패리티 비트 출력부;
    상기 패리티 비트 및 상기 추가적인 패리티 비트를 디코딩하여 복수의 에러 검출 신호를 생성하는 에러 검출부; 및
    상기 복수의 에러 검출 신호를 입력받아 상기 복수의 제어신호를 생성하는 ECC 제어부를 포함하는 반도체 메모리 시스템.
  5. 제 4항에 있어서,
    상기 패리티 비트 생성부는,
    상기 복수의 제어신호에 응답하여 상기 데이터를 인코딩하여 상기 복수의 예비 패리티 비트를 생성하는 복수의 ECC 인코더를 포함하는 반도체 메모리 시스템.
  6. 제 5항에 있어서,
    상기 패리티 비트 생성부는,
    제 1 제어신호에 응답하여 상기 데이터를 인코딩하여 제 1 예비 패리티 비트를 생성하는 제 1 ECC 인코더;
    제 2 제어신호에 응답하여 상기 데이터를 인코딩하여 제 2 내지 3 예비 패리티 비트를 생성하는 제 2 ECC 인코더; 및
    제 3 제어신호에 응답하여 상기 데이터를 인코딩하여 제 4 내지 6 예비 패리티 비트를 생성하는 제 3 ECC 인코더를 포함하는 반도체 메모리 시스템.
  7. 제 6항에 있어서,
    상기 패리티 비트 출력부는,
    상기 복수의 제어신호에 응답하여 상기 복수의 예비 패리티 비트를 상기 패리티 비트 및 상기 추가적인 패리티 비트로 출력하는 복수의 먹스부를 포함하는 반도체 메모리 시스템.
  8. 제 7항에 있어서,
    상기 패리티 비트 출력부는,
    상기 제 1 내지 3 제어신호에 응답하여 상기 제 1 예비 패리티 비트, 상기 제 2 예비 패리티 비트, 상기 제 4 예비 패리티 비트 중 하나를 선택하여 제 1 패리티 비트로 출력하는 제 1 먹스부;
    상기 제 2 내지 3 제어신호에 응답하여 상기 제 3 예비 패리티 비트, 상기 제 5 예비 패리티 비트 중 하나를 선택하여 제 2 패리티 비트로 출력하는 제 2 먹스부; 및
    상기 제 3 제어신호에 응답하여 상기 제 6 예비 패리티 비트를 선택하여 제 3 패리티 비트로 출력하는 제 3 먹스부를 포함하는 반도체 메모리 시스템.
  9. 제 8항에 있어서,
    상기 에러 검출부는,
    상기 데이터와 상기 제 1 패리티 비트 및 상기 제 2 패리티 비트를 입력받고 디코딩하여 상기 복수의 에러 검출 신호를 생성하는 복수의 ECC 디코더를 포함하는 반도체 메모리 시스템.
  10. 제 9항에 있어서,
    상기 에러 검출부는,
    상기 데이터와 상기 제 1 패리티 비트를 입력받고 디코딩하여 제 1 에러 검출 신호를 생성하는 제 1 ECC 디코더; 및
    상기 데이터와 상기 제 2 패리티 비트를 입력받고 디코딩하여 제 2 에러 검출 신호를 생성하는 제 2 ECC 디코더를 포함하는 반도체 메모리 시스템.
  11. 제 8항에 있어서,
    상기 에러 검출부는,
    상기 데이터와 상기 제 1 패리티 비트를 입력받고 디코딩하여 상기 제 1 패리티 비트에 의해 상기 데이터 오류 정정 범위 이상이 발생하면 활성화되는 상기 제 1 에러 검출 신호를 생성하고, 상기 데이터와 상기 제 2 패리티 비트를 입력받고 디코딩하여 상기 제 2 패리티 비트에 의해 상기 데이터 오류 정정 범위 이상이 발생하면 활성화되는 상기 제 2 에러 검출 신호를 생성하는 반도체 메모리 시스템.
  12. 제 11항에 있어서,
    상기 ECC 회로부는,
    상기 제 1 에러 검출 신호와 상기 제 2 에러 검출 신호에 응답하여 상기 제 1 내지 3 제어신호를 생성하는 반도체 메모리 시스템.
  13. 제 12항에 있어서,
    상기 ECC 회로부는,
    상기 제 1 에러 검출 신호와 상기 제 2 에러 검출 신호가 비활성화되면 활성화되는 상기 제 1 제어신호를 생성하고,
    상기 제 1 에러 검출 신호가 활성화되고 상기 제 2 에러 검출 신호가 비활성화되면 활성화되는 상기 제 2 제어신호를 생성하고,
    상기 제 1 에러 검출 신호가 비활성화되고 상기 제 2 에러 검출 신호가 활성화되면 활성화되는 상기 제 3 제어신호를 생성하는 반도체 메모리 시스템.
  14. 제 12항에 있어서,
    상기 ECC 회로부는,
    상기 제 1 에러 검출 신호와 상기 제 2 에러 검출 신호를 논리연산하여 상기 제 1 제어신호를 생성하는 노아게이트를 포함하는 반도체 메모리 시스템.
KR1020120063955A 2012-06-14 2012-06-14 Ｅｃｃ 회로를 포함하는 반도체 메모리 시스템 KR20130140504A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020120063955A KR20130140504A (ko) 2012-06-14 2012-06-14 Ｅｃｃ 회로를 포함하는 반도체 메모리 시스템

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120063955A KR20130140504A (ko) 2012-06-14 2012-06-14 Ｅｃｃ 회로를 포함하는 반도체 메모리 시스템

Publications (1)

Publication Number Publication Date
KR20130140504A true KR20130140504A (ko) 2013-12-24

Family

ID=49985109

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120063955A KR20130140504A (ko) 2012-06-14 2012-06-14 Ｅｃｃ 회로를 포함하는 반도체 메모리 시스템

Country Status (1)

Country Link
KR (1) KR20130140504A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9904491B2 (en) 2015-01-05 2018-02-27 Samsung Electronics Co., Ltd. Memory device, memory system, and method of operating the device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9904491B2 (en) 2015-01-05 2018-02-27 Samsung Electronics Co., Ltd. Memory device, memory system, and method of operating the device

Similar Documents

Publication Publication Date Title
US9037941B2 (en) Systems and methods for error checking and correcting for memory module
KR101750662B1 (ko) 데이터 에러 교정용 회로, 장치, 및 방법
CN111566621B (zh) 使用双通道存储器作为具有间隔的单通道存储器
US10169126B2 (en) Memory module, memory controller and systems responsive to memory chip read fail information and related methods of operation
US20090319864A1 (en) Method and apparatus for dynamically configurable multi level error correction
US9396079B2 (en) Semiconductor memory device and semiconductor system including the same
US9141473B2 (en) Parallel memory error detection and correction
JP2018511888A (ja) ハードウェア検証用のランタイムｅｃｃエラー注入方式
CN108228381B (zh) 存储系统及其错误校正方法
JP6430194B2 (ja) 半導体記憶装置
KR20180089104A (ko) 메모리 모듈, 이를 포함하는 메모리 시스템 및 이의 에러 정정 방법
KR20130012737A (ko) 반도체 메모리 장치 및 이를 포함하는 반도체 시스템
WO2020055616A1 (en) Memory system with error detection
US8281219B2 (en) Error correction code (ECC) circuit test mode
US8966338B2 (en) Cyclic redundancy check code generating circuit, semiconductor memory device, and method of driving semiconductor memory device
US10270471B2 (en) Memory system having ECC self-checking function and associated method
US8615690B2 (en) Controller of memory device and method for operating the same
KR102504178B1 (ko) 반도체장치
KR20160017922A (ko) 반도체 메모리 장치
US10733048B1 (en) Memory controller with parallel error checking and decryption
US10180877B2 (en) Selective error correction in a data storage device
KR20100031402A (ko) 프리 페이지 검출 방법 및 장치와 이를 이용한 에러 정정 코드 디코딩 방법 및 장치
US9613717B2 (en) Error correction circuit and semiconductor memory device including the same
KR20130140504A (ko) Ｅｃｃ 회로를 포함하는 반도체 메모리 시스템
TWI594252B (zh) 用以監視記憶體之資料錯誤狀態之方法與裝置

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination