KR20130133427A - Capacitor with double-cylinder storage node and method for fabricating the same - Google Patents

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KR20130133427A
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배병욱
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에스케이하이닉스 주식회사
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Abstract

The present invention relates to a capacitor with a double-cylinder type of lower electrode and a manufacturing method thereof. The method for manufacturing the capacitor comprises a step for stacking an etching stop film and a first mold film on a semiconductor substrate; a step for forming a first open unit by etching the first mold film and the etching stop film; a step for forming a cylinder type of first lower electrode inside the first open unit; a step for removing the first mold film; a step for successively forming a first dielectric film and a first upper electrode on the first lower electrode; a step for stacking a support film and a second mold film on the first upper electrode; a step for forming a second open unit which exposes the bottom surface of the first lower electrode by etching the second mold film, the support film, the first upper electrode, and the first dielectric film; a step for forming a cylinder type of second lower electrode inside the second open unit; a step for removing the second mold film; and a step for successively forming a second dielectric film and a second upper electrode on the second lower electrode. The present invention is provided to make a support thick enough to prevent the leaning of the lower electrode and restrict the crack of the support. The present invention is provided to form the double-cylinder type of lower electrode, thereby increasing capacitance.

Description

이중실린더형 하부전극을 구비한 캐패시터 및 그 제조 방법{CAPACITOR WITH DOUBLE-CYLINDER STORAGE NODE AND METHOD FOR FABRICATING THE SAME}Capacitor with a double cylinder type lower electrode and a manufacturing method therefor {CAPACITOR WITH DOUBLE-CYLINDER STORAGE NODE AND METHOD FOR FABRICATING THE SAME}

본 발명은 반도체장치에 관한 것으로, 상세하게는, 이중 실린더형 하부전극을 구비한 캐패시터 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to a capacitor having a double cylindrical lower electrode and a manufacturing method thereof.

DRAM에서 데이터를 저장할수 있는 셀캐패시터(Cell Capacitor)는 고집적화에 의해 그 사이즈가 작아짐에 따라 정전용량도 작아진다. 필요한 정전용량을 확보하기 위해서는 캐패시터의 면적 증가가 필수이고, 결국 하부전극의 높이를 증가시키게 되었다. 하지만, 하부전극의 높이 증가로 인해 리닝 현상이 발생하고 있다.Cell capacitors capable of storing data in DRAMs have smaller capacitances due to higher integration. In order to secure the required capacitance, it is necessary to increase the area of the capacitor, which in turn increases the height of the lower electrode. However, a lining phenomenon occurs due to an increase in the height of the lower electrode.

리닝 현상을 방지하기 위해 질화막 등의 물질을 이용하여 하부전극을 지지해 줄 수 있는 지지대를 형성하는 방법이 제안되었다.In order to prevent the lining phenomenon, a method of forming a support for supporting the lower electrode by using a material such as a nitride film has been proposed.

그러나, 지지대의 두께가 충분치 않아 지지대에 크랙(Crack)이 발생하는 문제가 있다.However, there is a problem that cracks are generated in the support because the thickness of the support is not sufficient.

본 발명의 실시예는 지지대의 두께를 증가시켜 크랙을 방지할 수 있는 캐패시터 및 그 제조 방법을 제공한다.Embodiments of the present invention provide a capacitor and a method of manufacturing the same that can prevent cracking by increasing the thickness of the support.

또한, 본 발명의 실시예는 정전용량을 증대시킬 수 있는 하부전극의 리닝을 방지할 수 있는 캐패시터 및 그 제조 방법을 제공한다.In addition, an embodiment of the present invention provides a capacitor and a method of manufacturing the same that can prevent the lowering of the lower electrode that can increase the capacitance.

본 발명의 실시예에 따른 캐패시터는 실린더형의 제1하부전극; 상기 제1하부전극의 내부 바닥면에 연결되며 상기 제1하부전극보다 높이가 높은 실린더형의 제2하부전극; 및 상기 제2하부전극의 외벽을 에워싸는 지지대를 포함할 수 있다. 상기 제2하부전극은 상기 제1하부전극보다 작은 직경을 갖는다. 상기 지지대는 상기 제2하부전극의 중간외벽을 에워싸는 형태를 갖는다. 상기 제2하부전극과 제1상부전극의 계면에 형성된 스페이서를 더 포함할 수 있다.A capacitor according to an embodiment of the present invention includes a cylindrical lower first electrode; A cylindrical second lower electrode connected to an inner bottom surface of the first lower electrode and having a height higher than that of the first lower electrode; And it may include a support surrounding the outer wall of the second lower electrode. The second lower electrode has a smaller diameter than the first lower electrode. The support has a form surrounding the middle outer wall of the second lower electrode. The semiconductor device may further include a spacer formed at an interface between the second lower electrode and the first upper electrode.

본 발명의 실시예에 따른 캐패시터는 실린더형의 제1하부전극; 상기 제1하부전극을 덮는 제1유전막; 상기 제1유전막 상의 제1상부전극; 상기 제1상부전극 및 제1유전막을 관통하여 상기 제1하부전극의 내부 바닥면에 연결되며 상기 제1하부전극보다 높이가 높은 실린더형의 제2하부전극; 상기 제1상부전극 상에 형성되며 상기 제2하부전극의 외벽을 에워싸는 지지대; 상기 제2하부전극 및 지지대 상에 형성된 제2유전막; 및 상기 제2유전막 상에 형성된 제2상부전극을 포함할 수 있다. 상기 제2하부전극은 상기 제1하부전극보다 작은 직경을 가질 수 있다.A capacitor according to an embodiment of the present invention includes a cylindrical lower first electrode; A first dielectric layer covering the first lower electrode; A first upper electrode on the first dielectric layer; A cylindrical second lower electrode penetrating the first upper electrode and the first dielectric layer and connected to an inner bottom surface of the first lower electrode and having a height higher than that of the first lower electrode; A supporter formed on the first upper electrode and surrounding an outer wall of the second lower electrode; A second dielectric film formed on the second lower electrode and the support; And a second upper electrode formed on the second dielectric layer. The second lower electrode may have a diameter smaller than that of the first lower electrode.

본 발명의 실시예에 따른 캐패시터 제조 방법은 반도체기판 상에 식각정지막과 제1몰드막을 적층하는 단계; 상기 제1몰드막과 식각정지막을 식각하여 제1오픈부를 형성하는 단계; 상기 제1오픈부 내에 실린더형의 제1하부전극을 형성하는 단계; 상기 제1몰드막을 제거하는 단계; 상기 제1하부전극 상에 제1유전막과 제1상부전극을 순차적으로 형성하는 단계; 상기 제1상부전극 상에 지지막과 제2몰드막을 적층하는 단계; 상기 제2몰드막, 지지막, 제1상부전극 및 제1유전막을 식각하여 상기 제1하부전극의 내부 바닥면을 노출시키는 제2오픈부를 형성하는 단계; 상기 제2오픈부 내에 실린더형의 제2하부전극을 형성하는 단계; 상기 제2몰드막을 제거하는 단계; 및 상기 제2하부전극 상에 제2유전막과 제2상부전극을 순차적으로 형성하는 단계를 포함할 수 있다.Capacitor manufacturing method according to an embodiment of the present invention comprises the steps of laminating an etch stop film and the first mold film on a semiconductor substrate; Etching the first mold layer and the etch stop layer to form a first open part; Forming a cylindrical first lower electrode in the first open portion; Removing the first mold layer; Sequentially forming a first dielectric layer and a first upper electrode on the first lower electrode; Stacking a support film and a second mold film on the first upper electrode; Etching the second mold layer, the support layer, the first upper electrode, and the first dielectric layer to form a second open part exposing an inner bottom surface of the first lower electrode; Forming a cylindrical lower electrode in the second open portion; Removing the second mold layer; And sequentially forming a second dielectric layer and a second upper electrode on the second lower electrode.

본 기술은 지지대의 두께를 충분히 두껍게 하므로써 하부전극의 리닝을 방지하면서 지지대의 크랙을 억제할 수 있는 효과가 있다.The present technology has an effect of suppressing cracking of the support while preventing the lower electrode from lining by sufficiently thickening the support.

또한, 본 기술은 이중 실린더형 하부전극을 형성하므로써 정전용량을 증대시킬 수 있는 효과가 있다.In addition, the present technology has the effect of increasing the capacitance by forming a double cylindrical lower electrode.

도 1은 실시예에 따른 캐패시터를 도시한 도면이다.
도 2a 내지 도 2j는 실시예에 따른 캐패시터를 제조하는 방법의 일예를 도시한 도면이다.1 is a view showing a capacitor according to an embodiment.
2A to 2J are views illustrating an example of a method of manufacturing a capacitor according to an embodiment.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings in order to facilitate a person skilled in the art to easily carry out the technical idea of the present invention. .

본 발명은 이중 하부전극과 싱글 지지대(Single supporter)를 형성한다. 싱글지지대는 스토리지노드의 중간부위를 지지하는 미들 지지대(Middle supporter)로서, 리닝을 방지하기 위한 충분한 두께를 가질 수 있다. 결국, 크랙없이 지지대를 형성할 수 있고, 충분한 정전용량을 확보할 수 있다.The present invention forms a double lower electrode and a single support (Single supporter). The single support is a middle supporter supporting a middle portion of the storage node, and may have a sufficient thickness to prevent lining. As a result, the support can be formed without cracks, and sufficient capacitance can be ensured.

도 1은 실시예에 따른 캐패시터를 도시한 도면이다.1 is a view showing a capacitor according to an embodiment.

도 1을 참조하면, 반도체기판(21) 상에 층간절연막(22)이 형성된다. 층간절연막(22)을 관통하는 스토리지노드콘택플러그(23)가 반도체기판(21)에 연결된다. 스토리지노드콘택플러그(23) 상에 실린더형의 제1하부전극(28)이 형성된다. 제1하부전극(28)을 덮는 제1유전막(29)이 형성된다. 제1유전막(29) 상에 제1상부전극(30)이 형성된다. 제1상부전극(30) 및 제1유전막(29)을 관통하여 제1하부전극(28)의 내부 바닥면에 연결되는 실린더형의 제2하부전극(36)이 형성된다. 제2하부전극(36)은 제1하부전극(28)보다 높이가 높고, 제1하부전극(28)보다 직경이 작다. 제1상부전극(30) 상에 제2하부전극(36)의 외벽을 에워싸는 지지대(31A)가 형성된다. 지지대(31A)는 제2하부전극(36)의 중간외벽을 지지하는 형태가 될 수 있다. 제2하부전극(36) 및 지지대(31A) 상에 제2유전막(37)이 형성된다. 제2유전막(37) 상에 제2상부전극(38)이 형성된다. 제2하부전극(36)과 제1상부전극(30) 사이에는 스페이서(35A)가 형성될 수 있다.Referring to FIG. 1, an interlayer insulating film 22 is formed on a semiconductor substrate 21. The storage node contact plug 23 penetrating the interlayer insulating layer 22 is connected to the semiconductor substrate 21. The cylindrical first lower electrode 28 is formed on the storage node contact plug 23. A first dielectric layer 29 is formed to cover the first lower electrode 28. The first upper electrode 30 is formed on the first dielectric layer 29. A cylindrical second lower electrode 36 is formed through the first upper electrode 30 and the first dielectric layer 29 and connected to the inner bottom surface of the first lower electrode 28. The second lower electrode 36 is higher in height than the first lower electrode 28 and smaller in diameter than the first lower electrode 28. A support 31A is formed on the first upper electrode 30 to surround the outer wall of the second lower electrode 36. The support 31A may be shaped to support the middle outer wall of the second lower electrode 36. The second dielectric film 37 is formed on the second lower electrode 36 and the support 31A. The second upper electrode 38 is formed on the second dielectric film 37. A spacer 35A may be formed between the second lower electrode 36 and the first upper electrode 30.

도 2a 내지 도 2j는 실시예에 따른 캐패시터를 제조하는 방법의 일예를 도시한 도면이다.2A to 2J are views illustrating an example of a method of manufacturing a capacitor according to an embodiment.

도 2a에 도시된 바와 같이, 반도체기판(21) 상에 층간절연막(22)을 관통하는 복수의 스토리지노드콘택플러그(23)를 형성한다. 반도체기판(21)은 실리콘함유재료를 포함하며, 예를 들어, 실리콘기판, 실리콘저마늄기판 등을 포함할 수 있다. 층간절연막(22)은 BPSG 등의 실리콘산화물을 포함할 수 있다. 도시하지 않았지만, 층간절연막(22) 형성 전에 반도체기판(21) 상에는 트랜지스터 및 배선을 형성하는 공정이 더 수행될 수도 있다. 스토리지노드콘택플러그(23)는 층간절연막에 형성된 콘택홀(도시 생략)을 통해 반도체기판(21)에 형성된 불순물영역(도시 생략)에 연결될 수 있다. 스토리지노드콘택플러그(23)는 콘택홀 내부에 도전막을 형성한 후 층간절연막(22)의 상부면이 노출되도록 평탄화하므로써 형성될 수 있다. 스토리지노드콘택플러그(23)는 금속막, 금속질화막, 귀금속막, 내열금속막, 폴리실리콘 등을 포함할 수 있다.As illustrated in FIG. 2A, a plurality of storage node contact plugs 23 penetrating the interlayer insulating layer 22 are formed on the semiconductor substrate 21. The semiconductor substrate 21 may include a silicon-containing material, and may include, for example, a silicon substrate, a silicon germanium substrate, or the like. The interlayer insulating film 22 may include silicon oxide such as BPSG. Although not shown, a process of forming transistors and wirings on the semiconductor substrate 21 may be further performed before the interlayer insulating film 22 is formed. The storage node contact plug 23 may be connected to an impurity region (not shown) formed in the semiconductor substrate 21 through a contact hole (not shown) formed in the interlayer insulating layer. The storage node contact plug 23 may be formed by forming a conductive layer in the contact hole and then planarizing the upper surface of the interlayer insulating layer 22 to be exposed. The storage node contact plug 23 may include a metal film, a metal nitride film, a noble metal film, a heat resistant metal film, polysilicon, or the like.

스토리지노드콘택플러그(23)를 포함한 층간절연막(21) 상에 식각정지막(24)을 형성한다. 식각정지막(24)은 절연물질을 포함할 수 있으며, 일예로 식각정지막(24)은 실리콘질화물 등의 질화물을 포함할 수 있다.An etch stop layer 24 is formed on the interlayer insulating layer 21 including the storage node contact plug 23. The etch stop layer 24 may include an insulating material. For example, the etch stop layer 24 may include a nitride such as silicon nitride.

식각정지막(24) 상에 제1몰드막(25)을 형성한다. 제1몰드막(25)은 하부전극(또는 스토리지노드)을 형성하기 위하여 제공되는 물질이다. 제1몰드막(25)은 식각정지막(24)과의 식각선택비가 높은 물질을 포함한다. 또한, 제1몰드막(25)은 습식식각을 통해 용이하게 제거될 수 있는 물질을 포함한다. 일예로, 제1몰드막(25)은 실리콘산화물 등의 산화물을 포함할 수 있다. 다른 실시예에서, 제1몰드막(25)은 다층의 산화물을 포함할 수 있다. 예를 들어, 제1몰드막(25)은 BPSG, USG, PETEOS, PSG, HDP 등을 포함할 수 있다. 다른 실시예에서, 제1몰드막(25)은 실리콘함유물질을 포함할 수 있다. 예를 들어, 제1몰드막(25)은 폴리실리콘막 또는 실리콘저마늄막을 포함할 수 있다. 제1몰드막(25)의 두께는 최종 하부전극 높이의 1/3 수준으로 설정할 수 있다. 여기서, 최종 하부전극 높이는 후속의 제2하부전극의 높이일 수 있다.The first mold layer 25 is formed on the etch stop layer 24. The first mold layer 25 is a material provided to form a lower electrode (or storage node). The first mold layer 25 may include a material having a high etching selectivity with respect to the etch stop layer 24. In addition, the first mold layer 25 includes a material that can be easily removed through wet etching. For example, the first mold layer 25 may include an oxide such as silicon oxide. In another embodiment, the first mold layer 25 may include a multilayer oxide. For example, the first mold layer 25 may include BPSG, USG, PETEOS, PSG, HDP, or the like. In another embodiment, the first mold layer 25 may include a silicon-containing material. For example, the first mold layer 25 may include a polysilicon layer or a silicon germanium layer. The thickness of the first mold layer 25 may be set to about 1/3 of the height of the final lower electrode. Here, the final lower electrode height may be the height of the subsequent second lower electrode.

다음으로, 제1몰드막(25) 상에 제1마스크패턴(26)을 형성한다. 제1마스크패턴(26)은 감광막패턴을 이용하여 형성할 수 있다. 또한, 제1마스크패턴(26)은 실리콘질화막, 비정질카본 등의 하드마스크 물질을 포함할 수 있다.Next, a first mask pattern 26 is formed on the first mold layer 25. The first mask pattern 26 may be formed using the photosensitive film pattern. In addition, the first mask pattern 26 may include a hard mask material such as a silicon nitride film and an amorphous carbon.

다음으로, 제1마스크패턴(26)을 식각장벽으로 하여 제1몰드막(25)을 식각하여 스토리지노드콘택플러그(23)를 노출시키는 제1오픈부(27)를 형성한다. 제1오픈부(27)는 스토리지노드콘택플러그(23) 각각의 표면을 노출시킨다. 제1오픈부(27)는 콘택홀 형태를 가질 수 있다. 제1오픈부(27)를 형성하기 위해 식각정지막(24)에서 식각이 정지할 때까지 제1몰드막(25)을 식각한 후, 식각정지막(24)을 식각할 수 있다. 따라서, 제1오픈부(27)는 식각정지막(24)과 몰드막(25)의 적층구조물 내에 형성된다. 제1오픈부(27)에는 후속 공정을 통해 제1하부전극이 형성된다.Next, the first mold layer 25 is etched using the first mask pattern 26 as an etch barrier to form a first open portion 27 exposing the storage node contact plug 23. The first open part 27 exposes a surface of each of the storage node contact plugs 23. The first open part 27 may have a contact hole shape. In order to form the first open part 27, the first mold layer 25 may be etched until the etching stops at the etch stop layer 24, and then the etch stop layer 24 may be etched. Accordingly, the first open part 27 is formed in the stacked structure of the etch stop film 24 and the mold film 25. The first lower electrode is formed in the first open part 27 through a subsequent process.

도 2b에 도시된 바와 같이, 제1마스크패턴(26)을 제거한다.As shown in FIG. 2B, the first mask pattern 26 is removed.

이어서, 제1오픈부(27) 내에 제1하부전극(28)을 형성한다.Subsequently, a first lower electrode 28 is formed in the first open part 27.

제1하부전극(28)은 실린더형태를 포함하거나, 또는 필라형태를 포함할 수 있다. 이하, 실시예에서, 제1하부전극(28)은 실린더형의 하부전극이라 한다.The first lower electrode 28 may include a cylindrical shape or a pillar shape. In the following embodiment, the first lower electrode 28 is referred to as a cylindrical lower electrode.

제1하부전극(28)을 형성하기 위해 제1오픈부(27)를 포함한 전면에 도전막을 증착한 후 하부전극 분리 공정을 실시할 수 있다. 하부전극 분리 공정은 화학적기계적연마(CMP) 또는 전면 건식식각(Blanket dry etch)을 포함할 수 있다. 제1하부전극(28)으로서 도전막은 금속막, 금속질화막 또는 금속막과 금속질화막이 적층된 적층막으로 형성할 수 있다. 도전막은 화학기상증착법(CVD), 원자층증착법(ALD) 등을 이용하여 형성할 수 있다. 예컨대, 제1하부전극(28)은 티타늄막과 티티늄질화막이 적층된 적층막으로 형성할 수 있다.In order to form the first lower electrode 28, a conductive film may be deposited on the entire surface including the first open part 27, and then a lower electrode separation process may be performed. The lower electrode separation process may include chemical mechanical polishing (CMP) or blanket dry etch. The conductive film as the first lower electrode 28 may be formed of a metal film, a metal nitride film, or a laminated film in which a metal film and a metal nitride film are stacked. The conductive film can be formed using chemical vapor deposition (CVD), atomic layer deposition (ALD), or the like. For example, the first lower electrode 28 may be formed as a laminated film in which a titanium film and a titanium nitride film are stacked.

제1하부전극(28)이 실린더 형태를 가지므로, 제1하부전극(28)은 내벽과 외벽을 갖게 된다.Since the first lower electrode 28 has a cylindrical shape, the first lower electrode 28 has an inner wall and an outer wall.

도 2c에 도시된 바와 같이, 제1몰드막(25)을 모두 제거한다. 이를 위해 1차 풀딥아웃 공정을 실시한다. 1차 풀딥아웃 공정은 습식케미컬을 사용하여 진행할 수 있다. 이때, 제1하부전극(28)은 선택비를 가져 제거되지 않는다. 아울러, 식각정지막(24A)에 의해 콘택플러그(23)가 손상되지 않는다. 1차 풀딥아웃 공정은 불산계 케미컬을 사용할 수 있다.As shown in FIG. 2C, all of the first mold layer 25 is removed. To this end, a first pull-out process is performed. The first pull-out process can be performed using wet chemicals. At this time, the first lower electrode 28 has a selectivity and is not removed. In addition, the contact plug 23 is not damaged by the etching stop layer 24A. The first pull-out process may use hydrofluoric chemicals.

제1하부전극(28)의 높이가 낮으므로 1차 풀딥아웃 공정시에 제1하부전극(28)의 리닝이 방지된다.Since the height of the first lower electrode 28 is low, lining of the first lower electrode 28 is prevented during the first pull-out process.

도 2d에 도시된 바와 같이, 제1하부전극(28)을 포함한 전면에 제1유전막(29)과 제1상부전극(30)을 순차적으로 형성한다. 제1상부전극(30)은 금속질화막을 포함한다. 예를 들어, 제1상부전극(30)은 티타늄질화막(TiN)을 포함할 수 있다. 제1상부전극(30)은 제1유전막(29) 상에서 제1하부전극(28)의 실린더 내부를 채울 수 있다. As shown in FIG. 2D, the first dielectric layer 29 and the first upper electrode 30 are sequentially formed on the entire surface including the first lower electrode 28. The first upper electrode 30 includes a metal nitride film. For example, the first upper electrode 30 may include a titanium nitride layer TiN. The first upper electrode 30 may fill the inside of the cylinder of the first lower electrode 28 on the first dielectric layer 29.

도 2e에 도시된 바와 같이, 제1상부전극(30) 상에 지지막(31)과 제2몰드막(32)을 적층한다. 여기서, 지지막(31)은 실리콘질화물 등의 질화물을 포함할 수 있다. 지지막(31)은 후속 풀딥아웃(Full dip out) 공정시 하부전극들이 쓰러지는 것을 방지한다. 지지막(31)은 제1 및 제2몰드막(25, 32)과의 식각선택비가 높은 물질을 포함할 수 있다. 제1 및 제2몰드막(25, 32)이 실리콘산화막으로 형성하는 경우, 지지막(31)은 실리콘질화막을 이용하여 형성할 수 있다. 그러나 지지막(31)의 재질이 위의 물질에 한정되는 것은 아니다. 지지막(31)의 두께는 후속 풀딥아웃 공정시 하부를 보호할 수 있는 두께를 가질 수 있다. 또한, 본 발명의 실시예는 지지막(31)이 단일로 구성되므로 그 두께를 충분히 두껍게 형성할 수 있다.As shown in FIG. 2E, the support layer 31 and the second mold layer 32 are stacked on the first upper electrode 30. Here, the support layer 31 may include a nitride such as silicon nitride. The support layer 31 prevents the lower electrodes from falling down during a subsequent full dip out process. The support layer 31 may include a material having a high etching selectivity with respect to the first and second mold layers 25 and 32. When the first and second mold films 25 and 32 are formed of a silicon oxide film, the support film 31 may be formed using a silicon nitride film. However, the material of the support layer 31 is not limited to the above materials. The thickness of the support layer 31 may have a thickness that may protect the lower portion in a subsequent pull dipout process. In addition, in the embodiment of the present invention, since the support layer 31 is composed of a single layer, the thickness thereof may be sufficiently thick.

제2몰드막(32)은 제2하부전극(또는 스토리지노드)을 형성하기 위하여 제공되는 물질이다. 제2몰드막(32)은 지지막(31)과의 식각선택비가 높은 물질을 포함한다. 또한, 제2몰드막(32)은 습식식각을 통해 용이하게 제거될 수 있는 물질을 포함한다. 일예로, 제2몰드막(32)은 실리콘산화물 등의 산화물을 포함할 수 있다. 다른 실시예에서, 제2몰드막(32)은 다층의 산화물을 포함할 수 있다. 예를 들어, 제2몰드막(32)은 BPSG, USG, PETEOS, PSG, HDP 등을 포함할 수 있다. 다른 실시예에서, 제2몰드막(32)은 실리콘함유물질을 포함할 수 있다. 예를 들어, 제2몰드막(32)은 폴리실리콘막 또는 실리콘저마늄막을 포함할 수 있다.The second mold layer 32 is a material provided to form the second lower electrode (or storage node). The second mold layer 32 includes a material having a high etching selectivity with respect to the support layer 31. In addition, the second mold layer 32 includes a material that can be easily removed through wet etching. For example, the second mold layer 32 may include an oxide such as silicon oxide. In another embodiment, the second mold layer 32 may include a multilayer oxide. For example, the second mold layer 32 may include BPSG, USG, PETEOS, PSG, HDP, or the like. In another embodiment, the second mold layer 32 may include a silicon-containing material. For example, the second mold layer 32 may include a polysilicon layer or a silicon germanium layer.

도 2f에 도시된 바와 같이, 제2몰드막(32) 상에 제2마스크패턴(33)을 형성한다. 제2마스크패턴(33)은 제2오픈부를 위한 패턴이 정의되어 있다. 제2오픈부는 제1오픈부보다 직경이 더 작을 수 있다. 또한, 제2오픈부는 제1하부전극(28)의 중심에 정렬될 수 있다.As shown in FIG. 2F, a second mask pattern 33 is formed on the second mold layer 32. In the second mask pattern 33, a pattern for the second open part is defined. The second open portion may have a smaller diameter than the first open portion. In addition, the second open part may be aligned with the center of the first lower electrode 28.

제2마스크패턴(33)을 식각장벽으로 하여 제2몰드막(32), 지지막(31), 제1상부전극(30), 제1유전막(29)을 순차적으로 식각한다. 이에 따라 제1하부전극(28)의 바닥면을 노출시키는 제2오픈부(34)가 형성된다. 제2오픈부(34)는 제1오픈부(27)보다 직경이 작을 수 있다. 지지막은 도면부호 '31A'와 같이 잔류하여 지지대(31A)가 된다.The second mold layer 32, the support layer 31, the first upper electrode 30, and the first dielectric layer 29 are sequentially etched using the second mask pattern 33 as an etch barrier. As a result, a second open portion 34 exposing the bottom surface of the first lower electrode 28 is formed. The second open part 34 may have a smaller diameter than the first open part 27. The support membrane remains as indicated by reference numeral 31A to become the support 31A.

도 2g에 도시된 바와 같이, 제2오픈부(34)의 양측벽에 스페이서(35)를 형성한다. 스페이서(35)는 실리콘질화물 등의 질화물을 포함할 수 있다. 스페이서(35)는 후속 풀딥아웃(Full dip out) 공정시 케미컬이 흘러들어가는 것을 방지한다. 스페이서(35)는 제1 및 제2몰드막(25, 32)과의 식각선택비가 높은 물질을 포함할 수 있다. 제1 및 제2몰드막(25, 32)이 실리콘산화막으로 형성하는 경우, 스페이서(35)는 실리콘질화막을 이용하여 형성할 수 있다. 그러나, 스페이서(35)의 재질이 위의 물질에 한정되는 것은 아니다. 스페이서(35)를 형성하기 위해 실리콘질화막을 전면에 증착한 후 에치백할 수 있다. 스페이서(35)는 제1상부전극(30)과 제2하부전극간을 절연시키는 역할도 수행할 수 있다. 또한, 스페이서(35)는 후속 2차 풀딥아웃 공정시 제2하부전극의 리닝을 방지하는 지지대 역할도 수행할 수 있다.As shown in FIG. 2G, spacers 35 are formed on both side walls of the second open portion 34. The spacer 35 may include a nitride such as silicon nitride. The spacer 35 prevents chemicals from flowing in a subsequent full dip out process. The spacer 35 may include a material having a high etching selectivity with respect to the first and second mold layers 25 and 32. When the first and second mold films 25 and 32 are formed of a silicon oxide film, the spacer 35 may be formed using a silicon nitride film. However, the material of the spacer 35 is not limited to the above materials. In order to form the spacer 35, a silicon nitride film may be deposited on the entire surface and then etched back. The spacer 35 may also insulate between the first upper electrode 30 and the second lower electrode. In addition, the spacer 35 may also serve as a support for preventing the second lower electrode from lining in a subsequent secondary pull dipout process.

도 2h에 도시된 바와 같이, 스페이서(35)의 측벽에 제2하부전극(36)을 형성한다. 제2하부전극(36)은 실린더형태를 포함하거나, 또는 필라형태를 포함할 수 있다. 이하, 실시예에서, 제2하부전극(36)은 실린더형의 하부전극이라 한다.As shown in FIG. 2H, the second lower electrode 36 is formed on the sidewall of the spacer 35. The second lower electrode 36 may include a cylindrical shape or a pillar shape. In the following embodiment, the second lower electrode 36 is referred to as a cylindrical lower electrode.

제2하부전극(36)을 형성하기 위해 스페이서(35)를 포함한 전면에 도전막을 증착한 후 하부전극 분리 공정을 실시할 수 있다. 하부전극 분리 공정은 화학적기계적연마(CMP) 또는 전면 건식식각(Blanket dry etch)을 포함할 수 있다. 제2하부전극(36)으로서 도전막은 금속막, 금속질화막 또는 금속막과 금속질화막이 적층된 적층막으로 형성할 수 있다. 도전막은 화학기상증착법(CVD), 원자층증착법(ALD) 등을 이용하여 형성할 수 있다. 예컨대, 제2하부전극(36)은 티타늄막과 티티늄질화막이 적층된 적층막으로 형성할 수 있다.In order to form the second lower electrode 36, a conductive film may be deposited on the entire surface including the spacer 35, and then a lower electrode separation process may be performed. The lower electrode separation process may include chemical mechanical polishing (CMP) or blanket dry etch. As the second lower electrode 36, the conductive film may be formed of a metal film, a metal nitride film, or a laminated film in which a metal film and a metal nitride film are stacked. The conductive film can be formed using chemical vapor deposition (CVD), atomic layer deposition (ALD), or the like. For example, the second lower electrode 36 may be formed as a laminated film in which a titanium film and a titanium nitride film are stacked.

제2하부전극(36)이 실린더 형태를 가지므로, 제2하부전극(36)은 내벽과 외벽을 갖게 된다.Since the second lower electrode 36 has a cylindrical shape, the second lower electrode 36 has an inner wall and an outer wall.

도 2i에 도시된 바와 같이, 제2몰드막(32)을 모두 제거한다. 이를 위해 2차 풀딥아웃 공정을 실시한다. 2차 풀딥아웃 공정은 습식케미컬을 사용하여 진행할 수 있다. 이때, 지지대(31A) 아래의 구조물들은 제거되지 않는다. As shown in FIG. 2I, all of the second mold layer 32 is removed. To this end, a second pull-out process is performed. The second pull dip out process can be performed using wet chemicals. At this time, the structures under the support 31A are not removed.

이와 같이, 제2몰드막(32)을 제거할 때, 충분한 두께의 지지대(31A)가 형성되어 있으므로 제2하부전극(36)의 리닝을 방지할 수 있다. 아울러, 지지대(31A) 아래에 제1상부전극(30)이 형성되어 있고, 제1상부전극(30)이 제2하부전극(36)의 리닝을 방지하는 역할을 하므로, 구조적 안정성이 더욱 증대된다.As described above, when the second mold layer 32 is removed, the supporting base 31A having a sufficient thickness is formed, so that the second lower electrode 36 can be prevented from lining. In addition, since the first upper electrode 30 is formed under the support 31A, and the first upper electrode 30 serves to prevent the second lower electrode 36 from lining, structural stability is further increased. .

다음으로, 제2하부전극(36)의 외벽에 형성된 스페이서의 일부를 제거한다. 이에 따라, 제2하부전극(36)과 제1상부전극(30) 사이에 스페이서(35A)가 잔류할 수 있다.Next, a part of the spacer formed on the outer wall of the second lower electrode 36 is removed. Accordingly, the spacer 35A may remain between the second lower electrode 36 and the first upper electrode 30.

도 2j에 도시된 바와 같이, 제2하부전극(36)을 포함한 전면에 제2유전막(37)과 제2상부전극(38)을 순차적으로 형성한다. 제2상부전극(38)은 금속질화막을 포함한다. 예를 들어, 제2상부전극(38)은 티타늄질화막(TiN)을 포함할 수 있다. 제2상부전극(38)은 제2유전막(37) 상에서 제2하부전극(36)의 실린더 내부를 채울 수 있다.As illustrated in FIG. 2J, the second dielectric layer 37 and the second upper electrode 38 are sequentially formed on the entire surface including the second lower electrode 36. The second upper electrode 38 includes a metal nitride film. For example, the second upper electrode 38 may include a titanium nitride layer TiN. The second upper electrode 38 may fill the inside of the cylinder of the second lower electrode 36 on the second dielectric layer 37.

상술한 실시예에 따르면, 지지대(31A) 및 제1상부전극(30)에 의해 제2하부전극(36)의 리닝이 방지되고, 제1 및 제2하부전극(28, 36))에 의해 정전용량이 충분히 확보될 수 있다. According to the embodiment described above, the second lower electrode 36 is prevented from lining by the support 31A and the first upper electrode 30, and the electrostatic force is prevented by the first and second lower electrodes 28 and 36. Capacity can be secured sufficiently.

먼저, 지지대(31A)가 제2하부전극(36)의 중간부위를 지지하고 있으므로 2차 풀딥아웃 공정시 제2하부전극(36)의 리닝이 방지된다.First, since the support 31A supports the middle portion of the second lower electrode 36, lining of the second lower electrode 36 is prevented during the second pull dip-out process.

다음으로, 지지대(31A) 상부에서는 제2상부전극(38)과 제2하부전극(36)이 형성하는 정전용량이 확보되고, 지지대(31A) 아래에서 제1상부전극(30)과 제2하부전극(36)이 형성하는 정전용량과 제1하부전극(28)과 제1상부전극(30)이 형성하는 정전용량이 추가되기 때문에 정전용량을 충분히 확보할 수 있다.Next, the capacitance formed by the second upper electrode 38 and the second lower electrode 36 is secured above the support 31A, and the first upper electrode 30 and the second lower under the support 31A are secured. Since the capacitance formed by the electrode 36 and the capacitance formed by the first lower electrode 28 and the first upper electrode 30 are added, the capacitance can be sufficiently secured.

전술한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention as defined by the appended claims. Will be clear to those who have knowledge of.

21 : 반도체기판 22 : 층간절연막
23 : 스토리지노드콘택플러그 24 : 식각정지막
25 : 제1몰드막 26 : 제1마스크패턴
27 : 제1오픈부 28 : 제1하부전극
29 : 제1유전막 30 : 제1상부전극
31A : 지지대 32 : 제2몰드막
33 : 제2마스크패턴 34 : 제2오픈부
35A : 스페이서 36 : 제2하부전극
37 : 제2유전막 38 : 제2상부전극21 semiconductor substrate 22 interlayer insulating film
23: storage node contact plug 24: etch stop
25: first mold film 26: first mask pattern
27: first open portion 28: first lower electrode
29: first dielectric film 30: first upper electrode
31A: Support 32: Second Mold Film
33: second mask pattern 34: second open portion
35A: spacer 36: second lower electrode
37: second dielectric film 38: second upper electrode

Claims (12)

실린더형의 제1하부전극;
상기 제1하부전극의 내부 바닥면에 연결되며 상기 제1하부전극보다 높이가 높은 실린더형의 제2하부전극; 및
상기 제2하부전극의 외벽을 에워싸는 지지대
를 포함하는 캐패시터.
A cylindrical first lower electrode;
A cylindrical second lower electrode connected to an inner bottom surface of the first lower electrode and having a height higher than that of the first lower electrode; And
A support surrounding the outer wall of the second lower electrode
Capacitor comprising a.
제1항에 있어서,
상기 제2하부전극은 상기 제1하부전극보다 작은 직경을 갖는 캐패시터.
The method of claim 1,
The second lower electrode has a smaller diameter than the first lower electrode.
제1항에 있어서,
상기 지지대는, 상기 제2하부전극의 중간외벽을 에워싸는 형태를 갖는 캐패시터.
The method of claim 1,
The support is a capacitor having a form surrounding the middle outer wall of the second lower electrode.
제1항에 있어서,
상기 제2하부전극과 제1상부전극의 계면에 형성된 스페이서를 더 포함하는 캐패시터.
The method of claim 1,
And a spacer formed at an interface between the second lower electrode and the first upper electrode.
실린더형의 제1하부전극;
상기 제1하부전극을 덮는 제1유전막;
상기 제1유전막 상의 제1상부전극;
상기 제1상부전극 및 제1유전막을 관통하여 상기 제1하부전극의 내부 바닥면에 연결되며 상기 제1하부전극보다 높이가 높은 실린더형의 제2하부전극;
상기 제1상부전극 상에 형성되며 상기 제2하부전극의 외벽을 에워싸는 지지대;
상기 제2하부전극 및 지지대 상에 형성된 제2유전막; 및
상기 제2유전막 상에 형성된 제2상부전극
을 포함하는 캐패시터.
A cylindrical first lower electrode;
A first dielectric layer covering the first lower electrode;
A first upper electrode on the first dielectric layer;
A cylindrical second lower electrode penetrating the first upper electrode and the first dielectric layer and connected to an inner bottom surface of the first lower electrode and having a height higher than that of the first lower electrode;
A supporter formed on the first upper electrode and surrounding an outer wall of the second lower electrode;
A second dielectric film formed on the second lower electrode and the support; And
A second upper electrode formed on the second dielectric layer
Capacitor comprising a.
제5항에 있어서,
상기 제2하부전극은 상기 제1하부전극보다 작은 직경을 갖는 캐패시터.
The method of claim 5,
The second lower electrode has a smaller diameter than the first lower electrode.
제5항에 있어서,
상기 제2하부전극과 제1상부전극의 계면에 형성된 스페이서를 더 포함하는 캐패시터.
The method of claim 5,
And a spacer formed at an interface between the second lower electrode and the first upper electrode.
제7항에 있어서,
상기 스페이서와 지지대는 실리콘질화막을 포함하는 캐패시터.
The method of claim 7, wherein
The spacer and the support is a capacitor comprising a silicon nitride film.
반도체기판 상에 식각정지막과 제1몰드막을 적층하는 단계
상기 제1몰드막과 식각정지막을 식각하여 제1오픈부를 형성하는 단계;
상기 제1오픈부 내에 실린더형의 제1하부전극을 형성하는 단계;
상기 제1몰드막을 제거하는 단계;
상기 제1하부전극 상에 제1유전막과 제1상부전극을 순차적으로 형성하는 단계;
상기 제1상부전극 상에 지지막과 제2몰드막을 적층하는 단계;
상기 제2몰드막, 지지막, 제1상부전극 및 제1유전막을 식각하여 상기 제1하부전극의 내부 바닥면을 노출시키는 제2오픈부를 형성하는 단계;
상기 제2오픈부 내에 실린더형의 제2하부전극을 형성하는 단계;
상기 제2몰드막을 제거하는 단계; 및
상기 제2하부전극 상에 제2유전막과 제2상부전극을 순차적으로 형성하는 단계
를 포함하는 캐패시터 제조 방법.
Stacking an etch stop layer and a first mold layer on a semiconductor substrate
Etching the first mold layer and the etch stop layer to form a first open part;
Forming a cylindrical first lower electrode in the first open portion;
Removing the first mold layer;
Sequentially forming a first dielectric layer and a first upper electrode on the first lower electrode;
Stacking a support film and a second mold film on the first upper electrode;
Etching the second mold layer, the support layer, the first upper electrode, and the first dielectric layer to form a second open part exposing an inner bottom surface of the first lower electrode;
Forming a cylindrical lower electrode in the second open portion;
Removing the second mold layer; And
Sequentially forming a second dielectric layer and a second upper electrode on the second lower electrode
Capacitor manufacturing method comprising a.
제9항에 있어서,
상기 제2오픈부를 형성하는 단계 이후에,
상기 제2오픈부의 양측벽에 스페이서를 형성하는 단계를 더 포함하는 캐패시터 제조 방법.
10. The method of claim 9,
After forming the second open portion,
And forming spacers on both side walls of the second open portion.
제10항에 있어서,
상기 지지막과 스페이서는 실리콘질화막으로 형성하는 캐패시터 제조 방법.
The method of claim 10,
The support film and the spacer is a capacitor manufacturing method formed of a silicon nitride film.
제9항에 있어서,
상기 제2하부전극은 상기 제1하부전극보다 작은 직경으로 형성하는 캐패시터 제조 방법.
10. The method of claim 9,
The second lower electrode is a capacitor manufacturing method of forming a diameter smaller than the first lower electrode.
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