KR101025732B1 - Method of fabricating capacitor for crack prevention - Google Patents
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Abstract
본 발명은 전하저장전극을 위한 금속막 증착시 셀영역 이외의 영역에서 금속막과 몰드막에 크랙이 발생되는 것을 방지할 수 있는 캐패시터 제조 방법을 제공하기 위한 것으로, 본 발명의 캐패시터 제조 방법은 셀영역이 구비된 기판 상부에 몰드막을 형성하는 단계; 상기 셀영역의 몰드막을 식각하여 개구부를 형성하는 단계; 상기 셀영역 이외의 영역의 몰드막을 식각하여 트렌치를 형성하는 단계; 상기 개구부 및 트렌치를 매립하도록 전면에 금속막을 형성하는 단계; 및 상기 금속막을 선택적으로 제거하여 상기 개구부에 매립된 필라형의 전하저장전극을 형성하는 단계를 포함하고, 상술한 본 발명은 셀영역 이외의 영역에 크랙방지용 트렌치를 미리 형성해주므로써 후속 전하저장전극용 금속막 증착시 금속막과 몰드막에 크랙이 발생하는 것을 방지할 수 있다. The present invention is to provide a method for manufacturing a capacitor that can prevent cracks in the metal film and the mold film in a region other than the cell region when depositing a metal film for the charge storage electrode, the capacitor manufacturing method of the present invention Forming a mold layer on the substrate having the region; Etching the mold layer of the cell region to form an opening; Etching trenches of the mold layer in regions other than the cell region to form trenches; Forming a metal film on a front surface of the trench to fill the opening and the trench; And selectively removing the metal film to form a pillar-type charge storage electrode embedded in the opening, wherein the present invention includes a subsequent charge storage electrode by forming a crack preventing trench in a region other than the cell region. Cracks may be prevented in the metal film and the mold film during deposition of the metal film.
캐패시터, 크랙, 몰드막, 전하저장전극, 금속막, 트렌치 Capacitor, Crack, Mold Film, Charge Storage Electrode, Metal Film, Trench
Description
본 발명은 반도체장치 제조 방법에 관한 것으로, 특히 캐패시터 제조 방법에 관한 것이다.TECHNICAL FIELD The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a capacitor.
최근 미세화된 반도체 공정기술의 급속한 발전으로 메모리 제품의 고집적화가 가속화됨에 따라 단위 셀면적이 크게 감소하고 있으며, 동작전압의 저 전압화가 이루어지고 있다. 그러나 기억소자의 동작에 필요한 충전용량은 셀면적 감소에도 불구하고, 소프트 에러(soft error)의 발생과 리프레쉬 시간(refresh time)의 단축을 방지하기 위해서 25fF/cell 이상의 충분한 용량이 지속적으로 요구되고 있다.Recently, due to the rapid development of miniaturized semiconductor processing technology, as the integration of memory products is accelerated, the unit cell area is greatly reduced, and the operating voltage is lowered. However, despite the decrease in cell area, the charging capacity required for the operation of the memory device is required to have a sufficient capacity of 25 fF / cell or more in order to prevent the occurrence of soft errors and shortening of the refresh time. .
이러한 상황하에서 차세대 DRAM 제품에 필요한 충전용량을 확보하고자 고유전율(High k)을 갖는 고유전막을 채용한 MIM(Metal Insulator Metal) 형태의 캐패시터 개발이 활발히 이루고 있다. 그리고, 이들 대부분의 MIM 캐패시터는 TiN 또는 Ru 등을 전하저장전극(Storage node)으로 채용하고 있다. 뿐만 아니라, 50nm 급 이 하의 금속배선 공정이 적용되는 반도체 DRAM 제품군의 경우 유효 셀면적이 급격히 감소함에 따라 원형 또는 타원형의 필라(Pillar) 모양의 전하저장전극 구조를 사용할 수 밖에 없는 방향으로 캐패시터 제조기술 개발이 이루어지고 있다.Under these circumstances, in order to secure the charge capacity required for the next generation DRAM products, the development of capacitors in the form of metal insulator metal (MIM) employing a high dielectric film having a high dielectric constant (high k) is being actively performed. Most of these MIM capacitors employ TiN or Ru as a storage node. In addition, in the case of semiconductor DRAM products to which the metallization process of 50nm or less is applied, as the effective cell area decreases rapidly, capacitor manufacturing technology is required to use circular or elliptical pillar-shaped charge storage electrode structures. Development is taking place.
도 1a 및 도 1b는 종래기술에 따른 캐패시터 제조 방법을 도시한 도면이다.1A and 1B illustrate a method of manufacturing a capacitor according to the prior art.
도 1a를 참조하면, 셀영역이 구비된 반도체기판(11) 상부에 층간절연막(12)을 형성한 후, 층간절연막(12)을 관통하는 콘택플러그(13)를 형성한다. 이후, 식각정지막(14)과 몰드막(15)을 적층한 후에 몰드막(15)과 식각정지막(14)을 식각하여 콘택플러그(13) 표면을 노출시키는 개구부(Opening, 도면부호 생략)를 형성한다. 이어서, 도전막(16)을 전면에 증착하여 개구부를 매립한다.Referring to FIG. 1A, after forming the
도 1b에 도시된 바와 같이, 도전막을 선택적으로 식각하여 셀영역의 개구부에 필라형의 전하저장전극(16A)을 형성한다.As shown in FIG. 1B, the conductive film is selectively etched to form a pillar-shaped
도시하지 않았지만, 후속공정으로 습식딥아웃(Wet dip out) 공정을 통해 몰드막(15)을 제거한 후 유전막과 플레이트전극을 형성한다.Although not shown, a dielectric film and a plate electrode are formed after removing the
위와 같은 종래기술은 셀영역에 필라형(Pillar)의 전하저장전극(16A)을 형성하기 위해 깊은 개구부를 형성한 후 도전막(16)을 증착하여 매립하는 방법을 사용한다.The prior art as described above uses a method in which a deep opening is formed to form a pillar-type
그러나, 종래기술은 도전막 증착시 셀영역 이외의 영역(예, 주변회로영역)에서 도전막 자체가 갖는 높은 인장응력(high tensile stress)으로 인해 도전막과 몰드막에 동시 다발적으로 크랙(carck)이 발생하여 공정불량을 초래하고 있는 상황이다. However, in the prior art, due to the high tensile stress of the conductive film itself in a region other than the cell region (for example, the peripheral circuit region) during the deposition of the conductive film, multiple cracks on the conductive film and the mold film are simultaneously carried out. ) Is a situation that causes a process failure.
도 1c는 종래기술에 따른 셀영역 이외 영역에서 발생하는 크랙을 도시한 도면으로서, 도전막에 크랙(A)이 발생하는 것은 물론 몰드막에도 크랙(B)이 발생하고 있음을 알 수 있다.FIG. 1C illustrates a crack occurring in a region other than the cell region according to the related art, and it is understood that the crack A is generated in the conductive film as well as the crack B in the mold film.
이와 같은 크랙은 단순히 주변회로영역의 도전막과 몰드막에 국한되어서 발생하는 것이 아니라 상황에 따라서는 메모리 셀영역은 물론이고, 몰드막 하단에 위치한 비트라인 지역까지 크랙이 확장되어 발현되기 때문에 집적공정에서 반드시 해결되어야 하는 심각한 문제점 중에 하나이다. Such cracks are not simply caused by the conductive film and the mold film of the peripheral circuit area, but depending on the situation, the crack is extended to the bit line area located at the bottom of the mold film as well as the memory cell area. Is one of the serious problems that must be solved.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 전하저장전극을 위한 도전막 증착시 셀영역 이외의 영역에서 도전막과 몰드막에 크랙이 발생되는 것을 방지할 수 있는 캐패시터 제조 방법을 제공하는데 그 목적이 있다.The present invention is proposed to solve the above problems of the prior art, a capacitor manufacturing method that can prevent the cracks in the conductive film and the mold film in the region other than the cell region during the deposition of the conductive film for the charge storage electrode The purpose is to provide.
상기 목적을 달성하기 위한 본 발명의 캐패시터 제조 방법은 셀영역이 구비된 기판 상부에 몰드막을 형성하는 단계; 상기 셀영역의 몰드막을 식각하여 개구부를 형성하는 단계; 상기 셀영역 이외 영역의 몰드막을 일정 깊이 식각하여 상기 개구부보다 얕은 깊이를 갖는 복수의 트렌치를 형성하는 단계; 상기 개구부 및 트렌치를 매립하도록 전면에 도전막을 형성하는 단계; 및 상기 도전막을 선택적으로 제거하여 상기 개구부에 매립된 필라형의 전하저장전극을 형성하는 단계를 포함하는 것을 특징으로 하고, 상기 트렌치를 형성하는 단계는 상기 개구부의 입구를 밀폐하도록 상기 몰드막의 전면에 희생막을 형성하는 단계; 상기 셀영역을 덮고 상기 트렌치에 대응하는 복수의 패턴이 구비된 포토레지스트패턴을 식각마스크로 하여 상기 희생막을 식각하는 단계; 상기 희생막 식각후 노출된 상기 셀영역 이외 영역의 몰드막을 식각하여 상기 트렌치를 형성하는 단계; 및 상기 포토레지스트패턴과 희생막을 제거하는 단계를 포함하는 것을 특징으로 한다. 상기 희생막은 비정질카본으로 형성하고, 상기 트렌치는 라인/스페이스 형상 또는 필라 형상을 갖는 것을 특징으로 한다.Capacitor manufacturing method of the present invention for achieving the above object comprises the steps of forming a mold film on the substrate with a cell region; Etching the mold layer of the cell region to form an opening; Etching a mold layer in a region other than the cell region to a predetermined depth to form a plurality of trenches having a depth smaller than that of the opening; Forming a conductive film on an entire surface of the trench to fill the opening and the trench; And selectively removing the conductive layer to form a pillar-type charge storage electrode embedded in the opening, wherein the forming the trench is formed on the entire surface of the mold layer to seal the opening of the opening. Forming a sacrificial layer; Etching the sacrificial layer using the photoresist pattern covering the cell region and the photoresist pattern including the plurality of patterns corresponding to the trench as an etching mask; Etching the mold layer in a region other than the exposed cell region after etching the sacrificial layer to form the trench; And removing the photoresist pattern and the sacrificial layer. The sacrificial layer is formed of amorphous carbon, and the trench has a line / space shape or a pillar shape.
상술한 본 발명은 셀영역 이외의 영역에 크랙방지용 트렌치를 미리 형성해주므로써 후속 전하저장전극용 도전막 증착시 도전막과 몰드막에 크랙이 발생하는 것을 방지할 수 있다. The present invention described above can prevent cracks in the conductive film and the mold film during the subsequent deposition of the conductive film for the charge storage electrode by forming a trench for preventing cracks in regions other than the cell region.
또한, 본 발명은 크랙방지용 트렌치에 의해 전하저장전극용 도전막의 리프팅도 방지할 수 있는 효과가 있다.In addition, the present invention has the effect of preventing the lifting of the conductive film for the charge storage electrode by the crack prevention trench.
결국, 본 발명을 50nm 이하의 미세 금속배선 선폭이 적용된 기가(Giga) 급 DRAM 제품군에서 금속막을 이용한 필라형 전하저장전극 형성공정에 채용할 경우, 구조 안정성이 보강되어 공정 불량을 감소시킬 수 있기 때문에 제품의 수율 향상 효과를 얻을 수 있다.As a result, when the present invention is applied to the pillar-type charge storage electrode forming process using a metal film in the Giga-class DRAM family to which the fine metal wiring line width of 50 nm or less is applied, the structural stability can be reinforced to reduce the process defects. The yield improvement effect of a product can be acquired.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings in order to facilitate a person skilled in the art to easily carry out the technical idea of the present invention. .
본 발명은 50nm 급 이하의 반도체 DRAM 집적공정에 사용되는 캐패시터의 전하저장전극 형성 방법에 관한 것으로 원형 또는 타원형의 필라형 전하저장전극을 제조할 때 전하저장전극용 도전막 매립 과정에서 주변회로영역에서 발생하는 전하저장전극용 도전막과 몰드막의 크랙을 방지할 수 있는 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a charge storage electrode of a capacitor used in a semiconductor DRAM integration process of 50 nm or less. The present invention relates to a method for preventing cracks in a conductive film for a charge storage electrode and a mold film that are generated.
본 발명은 크랙을 방지하기 위해 셀영역 이외의 영역에 크랙방지용 트렌치를 형성해준다. 크랙방지용 트렌치에 의해 전하저장전극용 도전막과 몰드막간에 계면응력(Interface stress)을 감소시키게 되고, 이에 따라 크랙이 방지된다.The present invention forms a crack prevention trench in a region other than the cell region in order to prevent cracks. The crack prevention trench reduces the interface stress between the conductive film for the charge storage electrode and the mold film, thereby preventing cracks.
아울러, 크랙방지용 트렌치를 형성한 후에 전하저장전극용 도전막을 증착하면 도전막과 몰드막간의 접착력(Adhesion) 개선효과도 기대할 수 있고, 이에 따라 도전막의 리프팅(Lifting)을 방지할 수 있다.In addition, if the conductive film for the charge storage electrode is deposited after the formation of the crack preventing trench, an improvement in adhesion between the conductive film and the mold film may be expected, and thus lifting of the conductive film may be prevented.
도 2a 내지 도 2g는 본 발명의 실시예에 따른 캐패시터 제조 방법을 도시한 공정 단면도이다.2A to 2G are cross-sectional views illustrating a method of manufacturing a capacitor according to an embodiment of the present invention.
도 2a에 도시된 바와 같이, 셀영역과 주변회로영역이 구비된 반도체기판(21) 상부에 층간절연막(22)을 형성한 후, 층간절연막(22)을 관통하는 스토리지노드콘택홀을 형성한다. 이후, 스토리지노드콘택홀에 매립되는 콘택플러그(23)를 형성한다. 여기서, 도시되지 않았지만, 층간절연막(22) 형성 전에는 통상적으로 워드라인을 포함하는 트랜지스터, 비트라인 공정이 진행되어 있다. 층간절연막(22)은 BPSG(Boro Phosphorous Silicate Glass), SOD(Spin On Dielectric), PSG(Phosphorous Silicate Glass) 등의 산화막으로 형성한다. 콘택플러그(23)는 폴리실리콘막을 증착한 후 에치백(Etch back)하여 형성한다.As shown in FIG. 2A, after forming the interlayer
다음으로, 콘택플러그(23)가 매립된 층간절연막(22) 상에 식각정지막(24)을 형성한다. 여기서, 식각정지막(24)은 후속 몰드막 식각시 식각정지막으로 사용하기 위한 것으로서, 일예로 실리콘질화막(Si3N4)으로 형성한다.Next, an
이어서, 식각정지막(24) 상부에 몰드막(Mold layer, 25)을 형성한다. 이때, 몰드막(25)은 절연막으로 형성하며, 특히 산화막을 원하는 충전용량에 필요한 면적을 확보할 수 있는 두께로 증착한다. 몰드막(25)은 BPSG(Boro Phosphorous Silicate Glass), SOD(Spin On Dielectric), PSG(Phosphorous Silicate Glass), LPTEOS(Low Pressure Tetra Ethyl Ortho Silicate) 또는 PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate)와 같은 산화막을 사용할 수 있다.Subsequently, a
몰드막(25)을 형성한 후에는 평탄화 공정이 수행될 수 있고, 이에 따라 후속 포토공정이 용이하게 진행된다.After the
이어서, 포토레지스트 또는 하드마스크를 이용한 식각에 의해 몰드막(25)을 식각한다. 이후 식각정지막(24)을 식각하여 콘택플러그(23) 표면을 노출시키는 개구부(Opening, 26)를 형성한다.Subsequently, the
상술한 개구부(26)는 전하저장전극이 형성될 깊은 홀(Deep Hole) 형태로서, 셀영역에만 형성된다.The opening 26 is in the form of a deep hole in which the charge storage electrode is to be formed and is formed only in the cell region.
도 2b에 도시된 바와 같이, 개구부(26)가 형성된 몰드막(25)의 전면에 희생막(sacrificail layer, 27)을 형성한다. 이때, 희생막(27)은 개구부(26)의 입구를 밀폐하는 두께가 되도록 한다. 희생막(27)은 비정질카본(Amorphous carbon)을 포함할 수 있다. As illustrated in FIG. 2B, a
도 2c에 도시된 바와 같이, 희생막(27) 상에 포토레지스트를 도포한 후 노광 및 현상으로 패터닝하여 포토레지스트패턴(28)을 형성한다. 이때, 포토레지스트패턴(28)은 셀영역 이외의 영역(예, 주변회로영역)에 크랙방지용 트렌치를 형성하기 위한 식각마스크 역할을 한다. 따라서, 포토레지스트패턴(28)은 셀영역의 상부는 모두 덮고 셀영역 이외의 영역에서는 라인(Line)/스페이스(Space) 형상 또는 필라 형상의 패턴(28A)이 복수개 형성된다.As shown in FIG. 2C, a photoresist is applied on the
이어서, 포토레지스트패턴(28)을 식각마스크로 하여 몰드막(25)을 일정 깊이 식각한다. 이에 따라 크랙방지를 위한 복수개의 트렌치(Trench, 29)가 형성된다. 여기서, 트렌치의 깊이는 개구부보다는 얕고, 포토레지스트패턴의 패턴이 전사되므로 트렌치도 라인/스페이스 형태 또는 필라형의 패턴이 된다.Subsequently, the
바람직하게, 트렌치(29)를 형성하기 위해서 건식식각(Dry Etch)을 진행하며, 트렌치(29)는 1500±500Å의 깊이를 갖는다. 트렌치(29)는 개구부(26)보다는 얕은 깊이를 갖는 것이 바람직하다. 트렌치가 개구부와 동일한 깊이를 갖게 되면 후속에 증착되는 도전막이 깊은 트렌치를 매립하기 위해서 증착시간이 길어져 오히려 크랙이 유발될 수도 있다.Preferably, dry etching is performed to form the
그리고, 트렌치(29)는 적어도 2개 이상의 트렌치가 배열된 어레이(array) 구조를 갖는다. 하나의 트렌치보다는 복수개의 트렌치를 형성하면 그만큼 전하저장전극용 도전막과 몰드막간 접촉면적이 증가하게 되어 크랙방지 효과가 증대된다. 복수의 트렌치에 의한 크랙방지효과는 전하저장전극으로 사용되는 도전막이 금속막 또는 금속질화막인 경우에 더 크다.The
도 2d에 도시된 바와 같이, 스트립공정을 통해 포토레지스트패턴을 제거한 다. 이때, 포토레지스트패턴과 동일하게 유기물질인 희생막도 스트립공정에 의해 동시에 제거된다. 바람직하게, 스트립공정은 산소플라즈마(O2 Palsma)를 이용하여 진행할 수 있다.As shown in FIG. 2D, the photoresist pattern is removed through a stripping process. At this time, the sacrificial film, which is an organic material similarly to the photoresist pattern, is also simultaneously removed by the strip process. Preferably, the stripping process may be performed using oxygen plasma (O 2 Palsma).
이와 같이, 포토레지스트패턴을 스트립한 후의 결과를 살펴보면, 셀영역에는 전하저장전극이 형성될 개구부(26)가 형성되어 있고, 셀영역 이외의 영역에서는 크랙방지용 트렌치(29)가 복수개 형성되어 있다. 트렌치(29)는 개구부(26)보다 얕은 깊이를 갖는다.As described above, when the photoresist pattern is stripped, the
도 2e에 도시된 바와 같이, 개구부 및 트렌치를 매립할때까지 전면에 도전막(30)을 증착한다. 도전막(30)은 금속성막(Metallic layer), 즉 금속질화막, 금속막 또는 금속질화막과 금속막이 조합된 물질 중 어느 하나를 포함한다. 예를 들어, TiN, Ru, TaN, WN, Pt 또는 Ir 중에서 선택된 적어도 어느 하나를 포함할 수 있다. 그리고, 도전막(30)은 CVD(Chemical Vapor Deposition) 또는 ALD(Atomic Layer Deposition) 방법으로 증착하되, 200∼900Å 두께로 증착하여 빈공간없이 개구부(26)을 매립한다. 한편, 트렌치(29)는 개구부(26)보다 깊이가 얕기 때문에 도전막(30)에 의해 완전히 매립된다.As shown in FIG. 2E, the
도 2f에 도시된 바와 같이, 전하저장전극 분리(Storage node isolation) 공정을 진행하여 개구부 내부에 매립되는 필라형의 전하저장전극(30A)을 형성한다. 이때, 전하저장전극 분리 공정은 블랭킷에치백(Blanket etchback) 또는 CMP(Chemical Mechanical Polishing) 공정을 적용한다.As shown in FIG. 2F, a storage node isolation process is performed to form a pillar-shaped
위와 같은 전하저장전극 분리 공정시 트렌치에 매립된 도전막이 모두 제거될 수 있는 마진(Margin)의 타겟(target)으로 진행한다. 따라서, 트렌치도 제거될 수 있다. 이에 따라 몰드막은 두께가 감소되어 도면부호 '25A'와 같이 잔류한다. 전하저장전극(30A)의 높이를 확보하기 위해서 최초 몰드막 증착시 트렌치의 깊이만큼 더 두껍게 형성할 수 있다. 여기서, 트렌치에 매립되어 있는 도전막을 제거하지 않으면, 후속 습식딥아웃 공정시 몰드막이 완전히 제거되지 않거나, 또는 잔류 도전막이 셀영역으로 침투하여 숏트(Short)를 유발한다. 따라서, 트렌치에 매립된 도전막은 반드시 제거해주어야 한다.In the process of separating the charge storage electrode as described above, the conductive film embedded in the trench may be removed and the target of the margin may be removed. Thus, the trench can also be removed. Accordingly, the mold film is reduced in thickness and remains as indicated by
도 2g에 도시된 바와 같이, 몰드막(25A)을 제거한다. 이를 위해 습식딥아웃 공정을 진행한다. 몰드막(25A)이 산화막이므로, 습식딥아웃 공정은 HF(Hydrofluoric Acid) 또는 BOE 용액 등의 습식케미컬(Wet chemical)을 이용할 수 있다. BOE(Buffered Oxide Etchant) 용액은 NH4F(Amonium Fluoriede)와 HF(Hydrofluoric Acid)가 혼합된 케미컬이다.As shown in Fig. 2G, the
도 3은 전하저장전극용 도전막이 증착된 후의 결과를 도시한 상세도로서, 종래기술의 도 1c와 다르게 도전막(30) 및 몰드막(25)에 크랙이 발생하지 않음을 알 수 있다. FIG. 3 is a detailed view showing the result after the conductive film for the charge storage electrode is deposited, and it can be seen that cracks do not occur in the
상술한 실시예에 따르면, 전하저장전극으로 사용되는 도전막 증착전에 셀영역 이외의 영역에 크랙방지용 트렌치를 미리 형성해주므로써 금속막과 몰드막의 크 랙을 방지할 수 있다. 아울러, 크랙방지용 트렌치에 금속막이 매립되므로 금속막의 리프팅을 근본적으로 방지할 수 있다.According to the embodiment described above, cracks of the metal film and the mold film can be prevented by forming a crack preventing trench in a region other than the cell region before deposition of the conductive film used as the charge storage electrode. In addition, since the metal film is embedded in the crack prevention trench, it is possible to fundamentally prevent the lifting of the metal film.
결국, 본 발명은 50nm 이하의 미세 금속배선 선폭이 적용된 기가급(Giga) DRAM 제품군 제조시 전하저장전극의 구조 안정성이 보강되어 공정 불량을 감소시킬 수 있기 때문에 제품의 수율 향상 효과를 기대할 수 있다. As a result, the present invention can be expected to improve the yield of the product because the structure stability of the charge storage electrode can be enhanced to reduce the process defects when manufacturing a giga-class DRAM family to which a fine metal wiring line width of 50 nm or less is applied.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
도 1a 및 도 1b는 종래기술에 따른 캐패시터 제조 방법을 도시한 도면.1A and 1B illustrate a method of manufacturing a capacitor according to the prior art.
도 1c는 종래기술에 따른 셀영역 이외 영역에서 발생하는 크랙을 도시한 도면.1C is a view showing cracks occurring in an area other than the cell area according to the prior art.
도 2a 내지 도 2g는 본 발명의 실시예에 따른 캐패시터 제조 방법을 도시한 공정 단면도.2A to 2G are cross-sectional views illustrating a method of manufacturing a capacitor according to an embodiment of the present invention.
도 3은 전하저장전극용 도전막이 증착된 후의 결과를 도시한 상세도.Figure 3 is a detailed view showing the result after the conductive film for the charge storage electrode is deposited.
* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
21 : 반도체기판 22 : 층간절연막21
23 : 콘택플러그 24 : 식각정지막23: contact plug 24: etch stop film
25 : 몰드막 26 : 개구부25
27 : 희생막 29 : 트렌치27: Sacrifice 29: Trench
30 : 금속막 30A : 전하저장전극30:
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