KR20130130964A - 반도체용 고품질 실리콘 단결정 잉곳 및 웨이퍼 - Google Patents

반도체용 고품질 실리콘 단결정 잉곳 및 웨이퍼 Download PDF

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Abstract

실시예의 반도체용 고품질 실리콘 단결정 잉곳 및 웨이퍼는 베이컨시 우세 무결함 영역 및 인터스티셜 우세 무결함 영역 중 적어도 하나의 영역에 포함된 결정 결함 중 10 ㎚ 내지 30 ㎚의 크기의 결정 결함을 우세하게 갖는 전이 영역이 형성되어 있다.

Description

반도체용 고품질 실리콘 단결정 잉곳 및 웨이퍼{High quality silicon monocrystalline ingot and wafer for semiconductor}
실시예는 반도체용 고품질 실리콘 단결정 잉곳 및 웨이퍼에 관한 것이다.
일반적으로 실리콘 웨이퍼를 제조하는 방법으로서, 플로우팅존(FZ:Floating Zone)법 또는 초크랄스키(CZ:CZochralski)법이 많이 이용되고 있다. FZ 법을 적용하여 단결정 실리콘 잉곳을 성장시키는 경우, 대구경의 실리콘 웨이퍼를 제조하기 어려울 뿐만 아니라 공정 비용이 매우 비싼 문제가 있기 때문에, CZ 법에 의거하여 단결정 실리콘 잉곳을 성장시키는 것이 일반화되어 있다.
CZ 법에 의하면, 석영 도가니에 다결정 실리콘을 장입하고, 흑연 발열체를 가열하여 이를 용융시킨 후, 용융 결과 형성된 실리콘 용융액에 씨드(seed) 결정을 침지시키고, 용융액 계면에서 결정화가 일어나도록 하여 씨드 결정을 회전하면서 인상시킴으로서 단결정 실리콘 잉곳이 육성된다. 이후, 육성된 단결정 실리콘 잉곳을 슬라이싱(slicing), 에칭(etching) 및 연마(polishing)하여 웨이퍼 형태로 만든다.
도 1은 단결정 실리콘 잉곳의 성장시 V/G에 따른 결정 결함 영역의 분포를 개략적으로 도시한 도면이다. 여기서, V는 단결정 실리콘 잉곳의 인상 속도를 나타내고, G는 고액 계면 근방의 수직 방향 온도 구배를 나타낸다.
보론코프(Voronkov) 이론에 따르면, 소정 임계치 이상의 V/G로 단결정 실리콘 잉곳을 고속으로 인상하면, 공공(void) 기인의 결함이 존재하는 베이컨시(vacancy)가 풍부(rich)한 영역(이하, 'V 영역' 이라 함)으로 단결정 실리콘 잉곳이 성장된다. 즉, V 영역은 실리콘 원자의 부족으로 베이컨시가 과잉되는 영역이다.
또한, 소정 임계치보다 작은 V/G로 단결정 실리콘 잉곳을 인상하면, 산화 유기 적층 결함(OSF:Oxidation Induced Stacking Fault)이 존재하는 O 밴드(band) 영역으로 단결정 실리콘 잉곳이 성장된다.
또한, V/G를 더욱 낮추어 단결정 실리콘 잉곳을 저속으로 인상하면, 격자 간 실리콘이 집합한 전위 루프에 기인한 인터스티셜(interstitial) 영역(이하, 'I 영역'이라 함)으로 단결정 잉곳이 성장된다. 즉, I 영역은 실리콘 원자의 과잉으로 격자 간 실리콘의 응집체가 많은 영역이다.
V 영역과 I 영역 사이에는 베이컨시가 우세한 베이컨시 우세 무결함 영역(이하, 'VDP 영역'이라 함)과 인터스티셜이 우세한 무결함 영역(이하, 'IDP 영역'이라 함)이 존재한다. VDP 영역과 IDP 영역은 실리콘 원자의 부족이나 과잉이 없는 영역이라는 점에서 동일하지만, VDP 영역은 산소 석출핵을 포함하는 반면, IDP 영역은 산소 석출핵을 포함하지 않는 점에서 서로 다르다.
O 밴드에 속하며, 미세한 크기의 베이컨시 결함 예를 들면 DSOD(Direct Surface Oxide Defect)를 갖는 작은 보이드(small void) 영역이 있을 수 있다.
이때, VDP 영역과 IDP 영역으로 단결정 잉곳을 성장하기 위해서, 단결정 실리콘 잉곳을 성장하는 동안 해당하는 V/G를 유지해야 한다. 이를 위해, 단결정 실리콘 잉곳을 육성하는 동안 실리콘 웨이퍼를 육성 중인 잉곳으로부터 절출하고, 절출된 웨이퍼의 결정 결함을 평가하여, 해당하는 V/G에서 잉곳이 원하는대로 성장되고 있는가 검토하고, 검토된 결과를 바탕으로 V/G를 조정하여, VDP 영역이나 IDP 영역으로 단결정 잉곳을 성장시킨다.
웨이퍼의 결정 결함을 평가하는 방법으로서, 반응성 이온 에칭(RIE:Reactive Ion Etching)법, 구리(Cu) 디포지션(deposition)법, Cu 헤이즈(haze)법 등이 이용되고 있다.
한편, 반도체 소자의 선폭이 점차 축소되고 고집적화됨에 따라 단결정 실리콘 잉곳의 성장 중에 발생하는 미세한 결정 결함의 제어와 관리가 매우 중요해지고 있다. 예를 들면, VDP 영역과 IDP 영역 같은 무결함 영역 내에서도 원하는 미세 정도를 갖는 결정 결함 만을 갖는 잉곳의 성장이 요구되고 있다. 특히, DRAM(Dynamic Random Access Memory)나 NAND 플래쉬(flash) 메모리 등과 같은 경우, 20 ㎚ 이하로 선폭이 좁아지면서 실리콘 웨이퍼가 20 ㎚보다 적은 크기의 결정 결함을 가질 것이 요구된다.
그러나, 전술한 다양한 기존의 결정 결함 평가 방법은 30 ㎚ 보다 큰 크기를 갖는 결정 결함을 검출할 수 있을 뿐 30 ㎚ 보다 적은 크기의 결정 결함들은 제대로 평가할 수 없다. 즉, 기존의 결정 결함 평가 방법은 30 ㎚ 보다 적은 크기의 결정 결함들은 일괄적으로 동일한 크기를 갖는 결함으로만 평가할 뿐이다. 그러므로 30 ㎚ 보다 적은 크기 예를 들면 10 ㎚ 내지 29 ㎚의 결정 결함을 갖는 실리콘 웨이퍼 또는 잉곳을 제조하기 어려운 문제점이 있다.
실시예는 30 ㎚ 보다 적은 크기의 결정 결함을 갖는 반도체용 고품질 실리콘 단결정 잉곳 및 웨이퍼를 제공한다.
실시예의 반도체용 고품질 실리콘 단결정 잉곳 및 웨이퍼는 베이컨시 우세 무결함 영역 및 인터스티셜 우세 무결함 영역 중 적어도 하나의 영역에 포함된 결정 결함 중 10 ㎚ 내지 30 ㎚의 크기의 결정 결함을 우세하게 갖는 전이 영역이 형성되어 있다. 상기 전이 영역에 포함된 전체 결정 결함 중 10 ㎚ 내지 30 ㎚의 크기의 결정 결함은 50 % 보다 더 많을 수 있다. 예를 들면 상기 전이 영역에 포함된 전체 결정 결함 중 10 ㎚ 내지 30 ㎚의 크기의 결정 결함이 70 % 이상을 차지할 수 있다.
상기 전이 영역은 링 모양의 산화 유기 적층 결함을 포함하지 않는다. 또한, 반도체용 고품질 실리콘 단결정 잉곳은 초크랄스키법에 의해 제조될 수 있다. 예를 들어, 상기 전이 영역에 포함된 상기 결정 결함의 크기는 10 ㎚ 내지 19 ㎚일 수 있다.
상기 반도체용 고품질 실리콘 단결정 잉곳 및 웨이퍼에서, 상기 인터스티셜 우세 무결함 영역은 상기 전이 영역 전체에서 100x % (여기서, 0 ≤ x ≤ 1)를 차지하고, 상기 베이컨시 우세 무결함 영역은 상기 전이 영역 전체에서 100(1-x) %를 차지할 수 있다.
또한, 상기 반도체용 고품질 실리콘 단결정 잉곳 및 웨이퍼의 지름을 기준으로, 상기 인터스티셜 우세 무결함 영역은 상기 전이 영역 전체의 70 % 이상을 차지할 수 있다. 상기 반도체용 고품질 실리콘 단결정 잉곳 및 웨이퍼의 지름을 기준으로, 상기 베이컨시 우세 무결함 영역은 상기 전이 영역 전체의 30 % 이하를 차지할 수 있다. 상기 전이 영역에서, 상기 베이컨시 우세 무결함 영역은 상기 반도체용 고품질 실리콘 단결정 잉곳 및 웨이퍼의 가장 자리에 위치하고 상기 인터스티셜 우세 무결함 영역은 상기 반도체용 고품질 실리콘 단결정 잉곳 및 웨이퍼의 상기 가장 자리 안쪽의 중앙에 위치할 수 있다.
또는, 상기 반도체용 고품질 실리콘 단결정 잉곳 및 웨이퍼의 지름을 기준으로, 상기 베이컨시 우세 무결함 영역은 상기 전이 영역 전체의 70 % 이상을 차지할 수 있다. 상기 반도체용 고품질 실리콘 단결정 잉곳 및 웨이퍼의 지름을 기준으로, 상기 인터스티셜 우세 무결함 영역은 상기 전이 영역 전체의 30 % 이하를 차지할 수 있다. 상기 전이 영역에서, 상기 인터스티셜 우세 무결함 영역은 상기 반도체용 고품질 실리콘 단결정 잉곳 및 웨이퍼의 가장 자리에 위치하고 상기 베이컨시 우세 무결함 영역은 상기 반도체용 고품질 실리콘 단결정 잉곳 및 웨이퍼의 상기 가장 자리 안쪽의 중앙에 위치할 수 있다.
상기 전이 영역에 포함된 상기 결정 결함의 크기는 매직스법에 의해 검출 가능하다. 상기 전이 영역에 포함된 상기 결정 결함의 크기는 상기 반도체용 고품질 실리콘 단결정 잉곳 및 웨이퍼를 열처리 하지 않은 상태에서 상기 매직스법에 의해 검출 가능하다. 상기 매직스법에 의해 촬영된 영상에서 픽셀 번호 1번은 10 ㎚ 내지 19 ㎚ 크기의 결정 결함을 나타낸다.
실시예의 반도체용 고품질 실리콘 단결정 잉곳 및 웨이퍼는 매직스법을 이용하여 30 ㎚ 보다 적은 미세한 크기의 결정 결함을 검출할 수 있기 때문에 30 ㎚ 보다 적은 크기 예를 들면 10 ㎚ 내지 19 ㎚의 크기를 갖는 결정 결함을 포함하는 전이 영역으로 형성될 수 있어, 20 ㎚ 이하로 좁아진 선폭을 갖는 반도체 소자에 사용될 수 있다.
도 1은 단결정 실리콘 잉곳의 성장시 V/G에 따른 결정 결함 영역의 분포를 개략적으로 도시한 도면이다.
도 2는 실시예에 의한 단결정 잉곳 성장 장치를 나타내는 도면이다.
도 3은 본 실시예에 의한 반도체용 고품질 실리콘 단결정 잉곳의 성장 속도와 결정 결함의 분포를 나타내는 도면이다.
도 4는 실시예에 의한 반도체용 고품질 실리콘 단결정 잉곳 및 웨이퍼의 평면도를 나타낸다.
도 5는 다른 실시예에 의한 반도체용 고품질 실리콘 단결정 잉곳 및 웨이퍼의 평면도를 나타낸다.
도 6a는 웨이퍼 샘플에 Cu 헤이즈법을 적용한 후의 웨이퍼 샘플의 평면도를 나타내고, 도 6b 및 도 6c는 웨이퍼 샘플을 매직스법에 의해 촬영한 영상을 나타낸다.
도 7은 매직스법에 의해 획득한 영상의 각 픽셀과 체적 간의 관계를 TEM으로 분석한 그래프이다.
도 8은 TEM을 이용하여 촬영한 픽셀 1에 해당하는 결정 결함의 이미지를 나타낸다.
도 9는 픽셀의 히스토그램을 나타내는 그래프이다.
도 10은 실시예에 의한 반도체용 고품질 실리콘 단결정 잉곳을 성장하는 방법을 설명하기 위한 플로우차트이다.
도 11a 및 도 11b는 잉곳의 인상 속도의 궤적을 나타내는 그래프이다.
도 12는 기존과 본 실시예에 따른 인상 속도의 마진을 나타내는 도면이다.
도 13은 다른 실시예에 의한 반도체용 고품질 실리콘 단결정 잉곳을 성장하는 방법을 설명하기 위한 플로우차트이다.
도 14a는 MGP의 위치에 따른 IDP 마진의 최대값을 나타내며, 도 14b는 MGP의 위치에 따른 IDP 마진의 최대값의 70 % 값을 나타낸다.
도 15a는 자기장의 세기에 따른 IDP 마진의 최대값을 나타내며, 도 15b는 자기장의 세기에 따른 IDP 마진의 최대값의 70 % 값을 나타낸다.
이하, 본 발명을 구체적으로 설명하기 위해 실시예를 들어 설명하고, 발명에 대한 이해를 돕기 위해 첨부도면을 참조하여 상세하게 설명하기로 한다. 그러나, 본 발명에 따른 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들에 한정되는 것으로 해석되지 않아야 한다. 본 발명의 실시예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다.
도 2는 실시예에 의한 단결정 잉곳 성장 장치(100)를 나타내는 도면이다.
도 2에 도시된 단결정 잉곳 성장 장치(100)는 도가니(10), 지지축 구동부(16), 지지 회전축(18), 실리콘 용융액(20), 잉곳(30), 종결정(32), 와이어 인상부(40), 인상 와이어(42), 열차폐 부재(50), 도가니(10)의 주위에 배치된 히터(60), 단열재(70), 자기장 인가부(80), 직경 센서부(90), 회전 각속도 계산부(92), 제1 비교부(94), 유속 제어부(96), 제2 비교부(110), 제1 및 제2 제어부(120, 130)를 포함한다.
도 2를 참조하면, 본 실시예에 의한 단결정 실리콘 잉곳 성장 장치(100)는 CZ 법에 의해 다음과 같이 단결정 실리콘 잉곳(30)을 육성한다.
먼저, 도가니(10) 내에서 실리콘의 고순도 다결정 원료를 융점 온도 이상으로 히터(60)에 의해 가열하여, 실리콘 용융액(20)으로 변화시킨다. 이때, 실리콘 용융액(20)을 담는 도가니(10)는 안쪽이 석영(12)으로 되어 있고, 바깥 쪽이 흑연(14)으로 된 이중 구조를 갖는다.
이후, 인상부(40)는 인상 와이어(42)를 풀어 실리콘 용융액(20)의 표면의 대략 중심부에 종결정(32) 선단을 접촉 또는 침지시킨다. 이때, 시드 척(seed chuck)(미도시)을 이용하여 실리콘 종결정(32)을 유지시킬 수 있다.
이후, 지지축 구동부(16)는 도가니(20)의 지지 회전축(18)을 화살표와 같은 방향으로 회전시킴과 동시에 인상부(40)는 인상 와이어(42)에 의해 잉곳(30)을 회전시키면서 인상하여 육성한다. 이때, 잉곳(30)을 인상하는 속도(V)와 온도 구배(G, △G)를 조절하여 원주 형상의 단결정 실리콘 잉곳(30)을 완성할 수 있다.
열차례 부재(50)는 단결정 실리콘 잉곳(30)과 도가니(10) 사이에 잉곳(30)을 에워싸도록 배치되어, 잉곳(30)으로부터 방사되는 열을 차단하는 역할을 한다.
도 3은 본 실시예에 의한 반도체용 고품질 실리콘 단결정 잉곳의 성장 속도와 결정 결함의 분포를 나타내는 도면이다.
도 3에 도시된 단결정 실리콘 잉곳의 결함 분포는 전이 영역을 더 규정하는 것을 제외하면 도 2에 도시된 단결정 실리콘 잉곳의 결함 분포와 동일하므로, V 영역, 작은 보이드 영역, O 밴드 영역, VDP 영역, IDP 영역 및 I 영역에 대한 상세한 설명은 생략한다. 여기서, 전이 영역은 VDP 영역 및 IDP 영역 중 적어도 하나의 영역에 포함된 결정 결함 중 10 ㎚ 내지 30 ㎚의 크기의 결정 결함을 우세하게 갖는 영역으로 정의된다. 우세한 정도는 50 % 이상을 의미할 수 있다. 즉, 전이 영역에 포함된 전체 결정 결함 중 10 ㎚ 내지 30 ㎚의 크기의 결정 결함이 50 % 보다 더 많을 수 있다. 즉, 전이 영역에 포함된 전체 결정 결함 중 10 ㎚ 내지 30 ㎚의 크기의 결정 결함이 k % (여기서, 50 ≤ k ≤ 100) 이상을 차지할 수 있다.
예를 들어, 전이 영역에 우세하게 포함된 결정 결함의 크기는 10 ㎚ 내지 19 ㎚일 수 있다. 이러한 전이 영역은 링 모양의 산화 유기 적층 결함 영역인 O 밴드나 I 영역에 속하는 결정 결함을 포함하지 않을 수 있다.
만일, 도 2에 도시된 장치가 목표 V/G의 범위(이하, 'T(VG)'라 한다) 내에서 선택된 임의의 V/G로 잉곳(30)을 육성한다면, 본 실시예에 의한 잉곳(30) 또는 실리콘 웨이퍼는 10 ㎚ 내지 30 ㎚의 크기의 결정 결함을 우세하게 가질 수 있다.
도 4는 실시예에 의한 반도체용 고품질 실리콘 단결정 잉곳 및 웨이퍼(5A)의 평면도를 나타내고, 도 5는 다른 실시예에 의한 반도체용 고품질 실리콘 단결정 잉곳 및 웨이퍼(5B)의 평면도를 나타낸다.
도 3에 도시된 T(VG) 내에서 4-4'의 V/G 값으로 잉곳(30)을 성장했을 때, 잉곳(30) 또는 실리콘 웨이퍼(5A)는 도 4에 도시된 바와 같은 결정 결함 분포를 가질 수 있다. 이 경우, 실리콘 웨이퍼(5A)의 전이 영역의 분포는 VDP 영역(142)과 IDP 영역(140)에 모두 걸쳐 있다.
또는, 도 3에 도시된 T(VG) 내에서 5-5'의 V/G 값으로 잉곳(30)을 성장했을 때, 실리콘 웨이퍼(5B)는 도 5에 도시된 바와 같은 결정 결함 분포를 가질 수 있다. 이 경우, 실리콘 웨이퍼(5B)의 전이 영역의 분포는 IDP 영역(150)에만 걸쳐있다. 즉, 실리콘 웨이퍼(5B)의 전이 영역의 분포는 VDP 영역에는 걸쳐 있지 않다.
또는, 도 3에 도시된 T(VG) 내에서 6-6'의 V/G 값으로 잉곳(30)을 성장했을 때, 실리콘 웨이퍼의 전이 영역의 분포는 VDP 영역에만 걸쳐있다. 즉, 실리콘 웨이퍼의 전이 영역의 분포는 IDP 영역에는 걸쳐 있지 않다.
결국, 본 실시예에 의한 실리콘 웨이퍼에서, IDP 영역은 전이 영역 전체에서 다음 수학식 1과 같이 m %를 차지하고, VDP 영역은 전이 영역 전체에서 다음 수학식 2와 같이 n %를 차지할 수 있다.
Figure pat00001
Figure pat00002
여기서, 0 ≤ x ≤ 1 이다.
예를 들어, 실리콘 웨이퍼의 지름을 기준으로, IDP 영역은 전이 영역 전체의 70 % 이상을 차지하고, VDP 영역은 전이 영역 전체의 30 % 미만을 차지할 수 있다. 이때, 도 4에 예시된 바와 같이 전이 영역으로 형성된 실리콘 웨이퍼(5A)에서, VDP 영역은 실리콘 웨이퍼(5A)의 가장 자리에 위치하고 IDP 영역은 실리콘 웨이퍼(5A)의 가장 자리 안쪽의 중앙에 위치할 수 있다. 또는, 실리콘 웨이퍼의 지름을 기준으로, VDP 영역은 전이 영역 전체의 70 % 이상을 차지하고, IDP 영역은 전이 영역 전체의 30 % 미만을 차지할 수 있다. 이때, 도 4에 예시된 바와 달리 전이 영역에서, IDP 영역은 실리콘 웨이퍼의 가장 자리에 위치하고 VDP 영역은 실리콘 웨이퍼의 가장 자리 안쪽의 중앙에 위치할 수 있다. 그러나, 이에 국한되지 않고 실리콘 웨이퍼의 전이 영역에서, VDP 영역과 IDP 영역은 다양한 형태로 위치할 수 있다.
한편, 전술한 T(VG) 내의 V/G로 잉곳을 육성하는 동안, 다양한 인자에 의해 초기 설정된 T(VG)를 벗어난 V/G로 잉곳(30)이 육성될 수 있다. 따라서, 원하는 10 ㎚ 내지 30 ㎚의 크기의 결정 결함을 우세하게 갖는 전이 영역으로 잉곳(30)이 육성되는가를 평가할 필요가 있다. 이를 위해, 본 실시예에서는 매직스(Magics)법을 이용한다.
일반적으로 기존의 매직스법에 의하면, 웨이퍼 샘플을 촬영하여 영상을 획득하면, 서로 다른 컬러로 여러 가지의 픽셀(pixel)들이 영상에 표시된다. 이때, 픽셀들이 형성하는 패턴을 통해 웨이퍼 샘플이 갖는 결함이 성장 공정, 슬라이싱 공정, 에칭 공정 및 연마 공정 중 어느 공정에서 야기되었는가를 추측한다. 이와 같이, 기존의 매직스법은 결함의 소스를 평가하기 위해 이용되었을 뿐이다. 그러나, 본 출원인은 전술한 매직스법을 이용하여 다음과 같은 방법으로 결정 결함의 크기를 검출하였다.
이하, 육성 중인 단결정 실리콘 잉곳(30)으로부터 절취한 웨이퍼 샘플에 포함된 결정 결함 중 30 ㎚ 보다 작은 크기의 결정 결함이 우세한가의 여부(즉, 웨이퍼 샘플이 전이 영역으로 형성되어 있는가의 여부)를 매직스법에 의해 평가하는 방법을 다음과 같이 첨부된 도면을 참조하여 설명한다.
먼저, 직경 12인치(300 ㎜)의 단결정 실리콘 잉곳을 육성하면서, 잉곳의 육성 방향에 수직한 수평 방향으로 잉곳을 절단하여 웨이퍼 샘플을 준비한다.
도 6a는 웨이퍼 샘플에 Cu 헤이즈법을 적용한 후의 웨이퍼 샘플의 평면도를 나타내고, 도 6b 및 도 6c는 웨이퍼 샘플을 매직스법에 의해 촬영한 영상을 나타낸다. 도 6b에서, 매직스법에 의해 얻어진 영상은 픽셀들을 서로 다른 컬러에 의해 구분하여 표시하지만 본 도면은 흑백으로 보여지기 때문에, 이해를 돕기 위해 픽셀(pixel) 1의 컬러는 원(o)으로 표시하고, 픽셀 2의 컬러는 ☆로 구분하여 표시하고, 픽셀 3의 컬러는 △로 구분하여 표시하였다. 또한, 도 6b 및 도 6c의 영상은 불과 몇 개의 픽셀들(즉, 픽셀 1 내지 픽셀 3)만을 표시하지만 이에 국한되지 않고 더 많은 픽셀들을 구분하여 표시할 수 있다.
만일, 기존의 결정 결함 평가 방법 예를 들면 Cu 헤이즈법에 의하면, 도 6a에 도시된 바와 같이 웨이퍼 샘플에서 VDP 영역은 검정색으로 표시되고, IDP 영역은 흰색으로 표시될 뿐이다. 따라서, Cu 헤이즈법에 의하면, VDP 영역과 IDP 영역에 포함된 결정 결함들 중에서 30 ㎚ 보다 적은 크기를 갖는 결정 결함이 얼마나 우세한가를 평가할 수 없었다. 즉, 기존의 결정 결함 평가 방법에 의하면, 30 ㎚ 보다 적은 10 ㎚ 내지 19 ㎚의 크기의 결정 결함만을 우세하게 갖는 전이 영역으로 형성된 실리콘 웨이퍼를 제작할 수 없었다.
그러나, 본 실시예에 의하면 웨이퍼 샘플이 30 ㎚ 보다 적은 크기를 갖는 결정 결함을 우세하게 갖는가의 여부를 다음과 같이 평가할 수 있다.
먼저, 카메라(미도시)에 의해 웨이퍼 샘플을 촬영하면, 서로 다른 컬러의 픽셀들(예를 들어, 픽셀 1 내지 픽셀 3)을 보이는 도 6b 또는 도 6c에 예시된 바와 같은 영상이 얻어진다.
이때, 본 출원인은 도 6b 또는 도 6c에 도시된 영상을 스캐닝 전자 현미경(SEM:Scanning Electron Microscope)으로 리뷰(review)한 후 투과 전자 현미경(TEM:Transmission Electro Microscope)으로 관찰한 결과, 픽셀별 결정 결함의 부피를 규명할 수 있었다. 즉, 매직스법에 의해 촬영된 영상을 통해, 결정 결함의 크기를 픽셀의 종류에 따라 평가할 수 있음을 알게 되었다.
도 7은 매직스법에 의해 획득한 영상의 각 픽셀과 체적 간의 관계를 TEM으로 분석한 그래프로서, 횡축은 픽셀 번호를 나타내고, 종축은 체적을 나타낸다. 여기서, 상관 계수(R2)는 0.9이고, 상관 관계식은 y = 3427.7x2 - 4700.4x + 23968일 수 있다.
도 8은 TEM을 이용하여 촬영한 픽셀 1에 해당하는 결정 결함의 이미지를 나타낸다. 여기서, [100], [011]은 격자의 방향을 나타낸다.
TEM은 옹스트롱(Å) 단위의 크기를 갖는 결정 결함의 크기 및 종류를 검출할 수 있는 장비이기 때문에, 각 픽셀을 도 8과 같이 TEM으로 촬영하여 픽셀 별 결정 결함의 크기를 평가할 수 있었다. 또한, 많은 픽셀을 TEM으로 촬영하여 픽셀 별 결함의 크기가 도 7에 도시된 바와 같이 상관성을 가짐을 알아냈다. 도 7을 참조하면, 픽셀의 번호가 작아질 수록 결정 결함의 체적이 작아짐을 알 수 있다. 이는 픽셀 번호가 작아질수록 결정 결함의 크기가 작음을 암시한다. 또한, 도 8을 참조하면, 픽셀 1의 결정 결함의 크기는 대략 10 ㎚ 내지 19 ㎚의 크기를 가짐을 알 수 있다.
따라서, 기존에 평가 불가능 했던 30 ㎚ 보다 적은 크기의 결정 결함의 구체적인 크기를 매직스법에 의해 촬영한 영상에 표시되는 픽셀을 통해 검출할 수 있다.
도 9는 픽셀의 히스토그램(histogram)을 나타내는 그래프로서, 횡축은 픽셀 번호를 나타내고, 종축은 각 픽셀의 도수를 나타낸다.
웨이퍼 샘플을 촬영한 영상으로부터 도 9에 도시된 바와 같은 각 픽셀의 히스토그램을 생성한다. 이후, 히스토그램에서 각 픽셀 번호의 도수(또는, 밀도)를 평가하여, 웨이퍼 샘플에 포함된 결정 결함의 크기를 확인할 수 있다.
이하, 픽셀 1에 해당하는 크기의 결정 결함을 우세하게 갖는 웨이퍼 샘플을 제작하고자 한다.
예를 들어, 도 6b에 도시된 웨이퍼 샘플의 영상에서 가장 자리에는 픽셀 1 부터 픽셀 3 까지의 컬러(o, ☆, △)가 표시되는 반면, 가장 자리의 안쪽의 중앙에는 픽셀 1의 컬러(o)만 표시되어 있다. 이러한 도 6b에 예시된 영상으로부터 도 9에 도시된 히스트로그램 곡선(200)을 구한다. 이때, 픽셀 번호 1에 해당하는 도수가 임계 도수 보다 크므로, 픽셀 1에 해당하는 크기의 결정 결함을 우세하게 갖는 전이 영역으로 실리콘 웨이퍼가 형성된 것으로 결정한다. 여기서, 임계 도수란, 우세함의 정도에 따라 결정된다. 예를 들어, 우세함의 정도가 전술한 k %인 경우, 임계 도수는 전체 픽셀의 수의 k %를 의미한다. 즉, 이 경우에는 T(VG) 내의 V/G로 잉곳(30)이 성장하고 있으므로, 도 6b에 도시된 웨이퍼 샘플은 원하는 크기의 결정 결함이 우세한 전이 영역으로 형성된 실리콘 웨이퍼로서 합격이다.
만일, T(VG) 내에서 V/G가 조금 더 낮아진다면, 매직스법에 의해 촬영한 웨이퍼 샘플의 영상은 도 6c와 같을 수 있다. 이 경우, IDP 영역의 결정 결함들이 우세하게 포함된 전이 영역으로 실리콘 웨이퍼가 형성되었으므로, 역시 합격이다.
그러나, 도 9에 도시된 히스토그램 곡선(202)이 얻어졌을 때, 픽셀 번호 1에 해당하는 도수는 임계 도수 보다 작고, 대신에 픽셀 2에 해당하는 도수가 임계 도수 보다 크므로, 실리콘 웨이퍼는 픽셀 2에 해당하는 크기의 결정 결함을 우세하게 갖기 때문에 불합격이다. 따라서, T(VG)를 벗어난 V/G 값을 △V/G만큼 낮추어 T(VG) 내의 V/G로 잉곳(30)이 성장되도록 하여, 본 실시예에 의한 실리콘 웨이퍼를 제작할 수 있다.
만일, 각 픽셀 번호 별 결정 격자의 크기가 도 7을 통해 미리 정해지고, 각 결정 결함의 크기에 상응하는 V/G가 미리 정해져 있다면, △V/G는 쉽게 구할 수 있다. 도 9의 경우, 픽셀 2에 해당하는 결정 결함의 크기에 해당하는 V/G로부터 픽셀 1에 해당하는 결정 결함의 크기에 해당하는 V/G를 감산하여, △V/G를 얻을 수 있다. 이때, △V/G를 조정하여, 픽셀 1의 도수가 픽셀 2의 도수 보다 많이 나오도록 할 경우(202 --> 200) 도수의 분포는 증가하게 된다. 따라서, 이를 고려하여 △V/G의 값을 결정할 수 있다.
이상에서 살펴본 바와 같이, 본 실시예에 의하면, 절취한 웨이퍼 샘플에 포함된 결정 결함의 크기가 30 ㎚보다 작은 예를 들어, 10 ㎚ 내지 19 ㎚인가를 전술한 바와 같이 매직스법에 의해 평가할 수 있다. 따라서, 단결정 실리콘 잉곳(30)을 성장하는 V/G가 T(VG)의 범위를 벗어날 때, V/G가 T(VG) 내에 속하도록 정확하게 조정할 수 있기 때문에, 본 실시예에 의한 실리콘 웨이퍼는 VDP 영역 및 IDP 영역 중 적어도 하나의 영역에 포함된 결정 결함 중 10 ㎚ 내지 30 ㎚ 크기의 결정 결함을 우세하게 갖는 전이 영역만으로 형성됨을 알 수 있다.
게다가, 본 실시예에 의하면, 매직스법에 의해 웨이퍼 샘플에 포함된 결정 결함의 크기를 평가할 때, 웨이퍼 샘플을 열처리하는 등 부가적인 전 처리 공정이 수행될 필요가 없다. 따라서, 웨이퍼 샘플을 보다 빨리 평가하여 육성 중인 잉곳 성장 공정에 즉시 피드백하여 반영할 수 있으므로, 생산 시간을 단축시킬 수 있다.
이하, 전술한 실시예에 의한 실리콘 웨이퍼를 제조하기 위한, 단결정 실리콘 잉곳 성장 장치 및 방법에 대해 다음과 같이 첨부된 도면들을 참조하여 설명한다. 그러나, 다음에 설명되는 단결정 실리콘 잉곳 성장 장치 및 방법은 본 실시예에 의한 실리콘 웨이퍼 뿐만 아니라 일반적인 실리콘 웨이퍼를 제조하기 위해서도 이용될 수 있음은 물론이다.
도 10은 실시예에 의한 반도체용 고품질 실리콘 단결정 잉곳 성장 방법을 설명하기 위한 플로우차트이다.
도 2와 도 10을 참조하면, 단결정 실리콘 잉곳(30)의 회전 각속도를 계산한다(제302 단계). 이를 위해, 회전 각속도 계산부(92)는 인상부(40)로부터 제공받은 잉곳(30)이 회전하는 속도와 센서(90)로부터 제공받은 센싱된 잉곳(30)의 직경을 이용하여, 잉곳(30)의 회전 각속도를 계산할 수 있다.
제302 단계 후에, 제1 비교부(94)는 회전 각속도 계산부(92)에서 계산된 회전 각속도를 목표 회전 각속도(TSR)와 비교하고, 비교된 결과를 각속도 에러값으로서 유속 제어부(96)로 출력한다(제304 단계).
제304 단계 후에, 유속 제어부(96)는 제1 비교부(94)로부터 받은 각속도 에러값에 따라, 성장되는 단결정 실리콘 잉곳(30)의 직경이 센싱되는 부분(34)에 용융 실리콘(20)의 유속을 감소시킨다(제306 단계). 이를 위해, 유속 제어부(96)는 인상부(40) 및/또는 지지축 구동부(16)를 제어하여 유속을 감소시킬 수 있다. 즉, 유속 제어부(96)는 인상부(40)를 통해 잉곳(30)의 회전 속도를 제어하고, 지지축 구동부(16)를 통해 도가니(10)의 회전 속도를 제어한다. 만일, 각속도 에러값을 통해, 측정된 회전 각속도가 목표 회전 각속도(TSR)보다 크다고 판단되면, 유속 제어부(96)는 유속을 감소시킨다. 직경이 센싱되는 부분(34)이 실리콘 용융액(20)의 메니스커스에 해당할 경우, 실리콘 용융액(20)의 유속을 감소시켜 메니스커스의 유동을 안정화시킬 수 있다.
제306 단계 후에, 직경 센싱부(90)는 단결정 실리콘 잉곳(30)의 직경을 센싱한다(제308 단계).
제308 단계 후에, 제2 비교부(110)는 직경 센싱부(90)에서 센싱된 직경과 목표 직경(TD)을 비교하고, 비교된 결과를 직경 에러값으로서 인상부(40)로 출력한다(제310 단계).
제310 단계 후에, 인상부(40)는 직경 에러값에 따라, 성장되는 단결정 실리콘 잉곳(30)의 인상 속도를 가변시키고, 가변된 인상 속도로 단결정 실리콘 잉곳(30)을 회전시키면서 인상한다(제312 단계). 따라서, 직경 에러 값에 따라, 성장되는 단결정 실리콘 잉곳(30)의 인상 속도가 조정될 수 있다.
도 11a 및 도 11b는 잉곳(30)의 인상 속도(V)의 궤적을 나타내는 그래프로서, 횡축은 시간을 나타내고, 종축은 인상 속도(V)를 나타낸다.
도 12는 기존과 본 실시예에 따른 인상 속도의 마진을 나타내는 도면이다. 여기서, P 밴드는 도 2에 도시된 작은 보이드 영역과 O 밴드 사이의 경계를 나타낸다.
일반적으로 직경 센싱부(90)에서 센싱된 직경에 따라 인상부(40)는 단결정 실리콘 잉곳(30)의 인상 속도를 제어한다. 예를 들어, 직경 센싱부(90)의 센싱된 잉곳(30)의 직경이 목표 직경(TD)보다 크면, 인상부(40)는 잉곳(30)의 실측 직경이 목표 직경보다 큰 만큼 잉곳(30)의 인상 속도를 높인다. 그러나, 직경 센싱부(90)의 센싱된 직경이 목표 직경(TD)보다 적으면, 인상부(40)는 실측 직경이 목표 직경보다 적은 만큼 잉곳(30)의 인상 속도를 낮춘다. 이때, 직경이 센싱되는 부분인 마니스커스(34)는 잉곳(30)의 육성시 생성되는 노드나 용융 실리콘(20)의 유속이 세기에 영향을 받아 불안정해질 수 있다. 이와 같이, 메니스커스(34)가 불안정함에도 불구하고, 불안정한 메니스커스(34)를 통해 센싱한 실측 직경에 의해 인상 속도를 조정할 경우, 도 11a에 도시된 바와 같이, 인상 속도가 T(VG) 내의 인상 속도의 목표 궤적(320)를 벗어나서 변동하는 폭(322)이 매우 커질 수 있다. 이 경우 도 12에 도시된 바와 같이 P 밴드(작은 보이드 영역과 O 밴드 영역의 사이) 영역의 결정 결함(336) 또는 I 영역의 결정 결함(334)을 포함하여 불량처리 가능한 잉곳(30) 또는 실리콘 웨이퍼의 도수가 많아질 수 있다(330 참조).
이와 달리, 본 실시예에서는 전술한 문제를 해결하기 위해, 전술한 제302 내지 제306 단계를 통해 메니스커스(34)의 유동을 안정화시킨 후에, 직경 센싱부(90)에 의해 직경을 정확하게 센싱하고, 정확히 센싱된 값을 토대로 인상 속도를 조정한다. 따라서, 도 11b에 도시된 바와 같이 인상 속도(V)가 목표 인상 속도의 궤적(320)을 벗어나서 변동하는 폭(324)이 줄어들게 된다. 그러므로, 도 12를 참조하면, 성장되는 단결정 실리콘 잉곳(30)의 인상 속도 마진은 기존(L1)의 0.015 ㎜/min 내지 0.016 ㎜/min 로부터 본 실시예(L2)의 0.010 ㎜/min 내지 0.030 ㎜/min, 예를 들면 0.025 ㎜/min로 크게 증가할 수 있다. 따라서, 도 12에 도시된 바와 같이 본 실시예의 경우 웨이퍼 샘플의 도수를 보면, P 영역과 I 영역의 결정 결함을 포함하여 불량 처리 가능한 잉곳(30) 또는 실리콘 웨이퍼가 없음을 알 수 있다(332 참조). 이는 동일한 실리콘 용융액(20)의 량으로 생산성을 10 % 이상 증가시킬 수 있을 뿐만 아니라 잉곳(30)의 성장 속도 또한 10 % 이상 향상시키도록 한다.
도 13은 다른 실시예에 의한 반도체용 고품질 실리콘 단결정 잉곳의 성장 방법을 설명하기 위한 플로우차트이다.
도 2 및 도 13을 참조하면, 제1 제어부(120)는 히터(60)의 최대 발열부의 위치(62)를 결정한다(제402 단계).
제402 단계 후에, 제2 제어부(130)는 제1 제어부(120)로부터 받은 히터(60)의 최대 발열부의 결정된 위치(62)에 따라 최대 자기장 플랜(MGP:Maximum Gauss Plane)의 위치를 결정한다(제404 단계). 여기서 MGP란, 자기장 인가부(80)로부터 발생되는 자기장의 수평 성분이 최대가 되는 부분을 의미한다. 자기장 인가부(80)는 단열재(70)에 의해 히터(60)와 열적으로 차단된다.
히터(60)는 상하 방향으로 균일하게 발열할 수도 있고, 상하 방향으로 그의 발열량을 조절할 수도 있다. 만일, 히터(60)가 상하 방향으로 균일하게 발열하는 경우, 최대 발열부는 히터(60)의 중앙 또는 중앙 보다 약간 위쪽에 위치한다. 그러나, 히터(60)가 상하 방향으로 발열량을 조절할 수 있는 경우에는, 최대 발열부는 임의로 조정될 수 있다.
제404 단계 후에, 제2 제어부(130)는 자기장 인가부(80)를 제어하여, 결정된 위치에 MGP가 형성되도록 도가니(10)로 자기장을 인가한다(제406 단계).
이후, 제408 단계에서 최대 발열부의 위치가 변경되었을 때, 최대 발열부의 변경된 위치(62)에 따라 MGP의 위치를 조정한다(제410 단계). 제1 제어부(120)는 히터(60)를 제어하여, 최대 발열부의 위치(62)를 변경시킬 수 있다. 히터(60)가 이동할 경우, 최대 발열부의 위치(62)도 변할 수 있다. 제2 제어부(130)는 제1 제어부(120)를 통해 최대 발열부의 변경된 위치(62)를 확인하고, 변경된 위치에 따라 MGP가 형성될 위치를 조정한다.
제410 단계 후에, 제2 제어부(130)는 조정된 위치에 MGP가 형성되도록 자기장 인가부(80)를 제어하여 자기장을 도가니(10)에 인가한다(제412 단계).
실시예에 의하면, MGP는 최대 발열부의 위치(62)보다 낮은 곳에 위치하도록 결정될 수 있다. 예를 들어, MGP는 실리콘 융액(20)의 계면을 기준으로 최대 발열부의 위치(62)보다 20 % 내지 40 % 낮은 곳에 위치할 수도 있다. 즉, 실리콘 융액(20)의 계면으로부터 최대 발열부의 위치(62)가 제1 거리(D1) 만큼 이격되어 있다면, MGP는 실리콘 융액(20)의 계면으로부터 제1 거리(D1)보다 20 % 내지 40 % 낮은 제2 거리(D2) 만큼 이격되어 위치할 수 있다. 제2 거리(D2)는 50 ㎜ 내지 300 ㎜일 수 있으며, 예를 들면 150 ㎜일 수 있다.
도 14a는 MGP의 위치에 따른 IDP 마진의 최대값을 나타내며, 도 14b는 MGP의 위치에 따른 IDP 마진의 최대값의 70 % 값을 나타낸다. 각 그래프에서, 종축은 MGP의 위치를 나타내며, MGP의 위치는 실리콘 융액(20)의 계면을 '0'으로 하고, 계면의 아래쪽으로 갈수록 (-)값이 커진다. 여기서, REF는 본 실시예에 의한 MGP와 비교될 기준값을 나타낸다.
도 14a 및 도 14b를 참조하면, MGP는 -50 ㎜ 내지 -300 ㎜에 위치할 수 있으며, -150 ㎜ 일 때, IDP의 마진은 최대가 됨을 알 수 있다.
한편, 전술한 최대 발열부의 위치(62)와 MGP의 위치를 조정하여 실리콘 융액(20)의 대류를 제어할 수 있을 뿐만 아니라, 자기장 인가부(80)에 의해 인가되는 자기장의 세기에 의해서도 실리콘 융액(20)의 대류가 제어될 수 있다. 예를 들어, 자기장 인가부(80)에서 도가니(10)에 인가하는 자기장은 2000 내지 3400 가우스일 수 있으며, 2800 가우스일 때, IDP 마진은 최대가 됨을 알수 있다.
도 15a는 자기장의 세기에 따른 IDP 마진의 최대값을 나타내며, 도 15b는 자기장의 세기에 따른 IDP 마진의 최대값의 70 % 값을 나타낸다. 각 그래프에서, 종축은 가우스의 세기를 나타내며, 횡축은 자기장의 세기를 가우스로 나타낸다. 여기서, REF는 본 실시예에 의한 가우스와 비교될 기준값을 나타낸다.
도 15a 및 도 15b를 참조하면, 자기장의 세기가 2800 가우스일 때, IDP의 마진은 0.007 ㎜/min로부터 0.010 ㎜/min 내지 0.030 ㎜/min로 증가될 수 있으며 예를 들어, 0.020 ㎜/min 내지 0.022 ㎜/min 까지 IDP 마진이 향상될 수 있다.
이와 같이, IDP의 마진이 증가할 경우, IDP 영역이 형성되는 온도 영역인 1250 ℃ 내지 1420℃의 길이 구간이 확장되어, 전술한 실리콘 웨이퍼의 제작 조건이 훨씬 수월해진다.
일반적으로 단결정 실리콘 잉곳(30)의 회전 각속도를 변경시킬 경우, 실리콘융액(20 계면의 볼록한 정도, 잉곳(30)의 성장 방향의 온도 구배(G=Gs+Gm)(여기서, Gs는 잉곳의 온도 구배를 나타낵고, Gm은 실리콘 융액(20)의 온도 구배를 나타낸다), 잉곳(30)과 실리콘 융액(20)에 접하는 부분에서 잉곳(30)의 반경 방향 온도 구배 차(△G=Gse-Gsc)(여기서, Gse 및 Gsc는 잉곳(30) 하부의 가장 자리 및 중앙의 온도 구배를 각각 나타낸다.), 잉곳(30)에 포함된 산소의 농도, 잉곳(30)과 실리콘 융액(20) 사이에 형성되는 과냉 영역의 크기 등이 변경된다. 예를 들어, 실리콘 잉곳(30)의 회전 각속도가 증가하면 실리콘 융액(20)의 계면은 매우 볼록해지고, 온도 구배(G)가 커지고 온도 구배 차(△G)가 적어지고, 산소의 농도가 낮아져서 양호한 품질의 잉곳(30)이 생성될 수 있지만 인상 속도의 제어는 어려워진다. 이와 반대로, 실리콘 잉곳(30)의 회전 각속도가 감소하면 실리콘 융액(20)의 계면은 평평해지고, 온도 구배(G)가 작아지고 온도 구배 차(△G)가 커지고, 산소의 농도가 높아지는 등 불량한 품질의 잉곳(30)이 생성될 수 있지만 인상 속도의 제어는 쉬워진다. 그러나, 자기장에 의해, 이러한 관계들은 틀어질 수 있다. 또한, 일반적으로, 도 2에 도시된 실리콘 융액(20)은 잉곳(30)의 회전에 의해 화살표 방향(22)으로 대류하고, 도가니(10)의 회전에 의해 화살표 방향(24)으로 대류한다. 그러나, 실리콘 융액(20)의 대류는 MGP를 기준으로 상부와 하부가 차단될 수 있다.
기존과 달리, 전술한 본 실시예에 의하면, 최대 발열부의 위치에 따라 실리콘 융액의 대류를 고려하여 MGP를 결정하고, 자기장의 세기를 적절히 조정하여 실리콘 융액(20)의 대류를 제어한다. 그러므로, 회전 각속도를 변경하면서 야기될 수 있는 전술한 문제점을 보상할 수 있다. 즉, MGP가 최대 발열 부위의 위치(62) 보다 실리콘 융액(20)의 계면으로부터 20 % 내지 40% 더 낮을 때, 화살표 방향(22)으로 잉곳(30)의 중앙을 향해 대류가 강해져서 베이컨시와 인터스티셜의 재결합 구간 확보가 가능하여 IDP 영역의 마진이 증가하게 된다.
본 실시예에서는 10 ㎚ 내지 30 ㎚의 크기의 결정 결함을 우세하게 갖는 전이 영역으로 형성된 실리콘 웨이퍼 또는 잉곳을 성장시키기 위해, 도 2에 도시된 장칠을 이용하였다. 그러나, 전술한 도 10 및 도 13에 도시된 방법을 수행하는 도 2에 도시된 성장 장치는 예시적인 것에 불과하며, 각 단계를 수행하기 위해, 자동 성장 제어기(AGC:Automatic Growing Controller)(미도시) 또는 자동 온도 제어기(ATC:Automatic Temperature Controller)(미도시) 등을 더 이용할 수 있음은 물론이다.
또한, 전술한 도 10 및 도 13에 도시된 단결정 실리콘 잉곳 성장 방법은 동시에 사용될 수도 있고, 이들 중 하나의 방법만이 사용될 수도 있다. 또한, 본 실시예에 의한 실리콘 웨이퍼를 제작하기 위해, 단결정 실리콘 잉곳(30)의 회전 각속도, MGP, 자기장의 세기, 최대 발열 부위의 위치 이외에, 냉각 가스인 아르곤 가스 등의 불활성 가스의 압력/유량, 열 차폐 부재(50)와 실리콘 융액(20)의 계면 사이의 간격(melt gap), 열 차폐 부재(50)의 모양, 히터(60)의 개수, 도가니(10)의 회전 속도를 더 이용할 수 있음은 물론이다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
10: 도가니 16: 지지축 구동부
18: 지지 회전축 20: 실리콘 용융액
30: 잉곳 32: 종결정
40: 와이어 인상부 42: 인상 와이어
50: 열차폐 부재 60: 히터
70: 단열재 80: 자기장 인가부
90: 직경 센서부 92: 회전 각속도 계산부
94: 제1 비교부 96: 유속 제어부
110: 제2 비교부 120, 130: 제1 및 제2 제어부

Claims (16)

  1. 베이컨시 우세 무결함 영역 및 인터스티셜 우세 무결함 영역 중 적어도 하나의 영역에 포함된 결정 결함 중 10 ㎚ 내지 30 ㎚의 크기의 결정 결함을 우세하게 갖는 전이 영역이 형성된 반도체용 고품질 실리콘 단결정 잉곳 및 웨이퍼.
  2. 제1 항에 있어서, 상기 전이 영역에 포함된 전체 결정 결함 중 10 ㎚ 내지 30 ㎚의 크기의 결정 결함은 50 %보다 더 많은 반도체용 고품질 실리콘 단결정 잉곳 및 웨이퍼.
  3. 제1 항에 있어서, 상기 전이 영역에 포함된 전체 결정 결함 중 10 ㎚ 내지 30 ㎚의 크기의 결정 결함이 70 % 이상을 차지하는 반도체용 고품질 실리콘 단결정 잉곳 및 웨이퍼.
  4. 제1 항에 있어서, 상기 전이 영역은 링 모양의 산화 유기 적층 결함을 포함하지 않는 반도체용 고품질 실리콘 단결정 잉곳 및 웨이퍼.
  5. 제1 항에 있어서, 초크랄스키법에 의해 제조된 반도체용 고품질 실리콘 단결정 잉곳 및 웨이퍼.
  6. 제1 항에 있어서, 상기 전이 영역에 포함된 상기 결정 결함의 크기는 10 ㎚ 내지 19 ㎚인 반도체용 고품질 실리콘 단결정 잉곳 및 웨이퍼.
  7. 제1 항에 있어서, 상기 반도체용 고품질 실리콘 단결정 잉곳 및 웨이퍼에서, 상기 인터스티셜 우세 무결함 영역은 상기 전이 영역 전체에서 100x % (여기서, 0 ≤ x ≤ 1)를 차지하고, 상기 베이컨시 우세 무결함 영역은 상기 전이 영역 전체에서 100(1-x) %를 차지하는 반도체용 고품질 실리콘 단결정 잉곳 및 웨이퍼.
  8. 제1 항에 있어서, 상기 반도체용 고품질 실리콘 단결정 잉곳 및 웨이퍼의 지름을 기준으로, 상기 인터스티셜 우세 무결함 영역은 상기 전이 영역 전체의 70 % 이상을 차지하는 반도체용 고품질 실리콘 단결정 잉곳 및 웨이퍼.
  9. 제1 항에 있어서, 상기 반도체용 고품질 실리콘 단결정 잉곳 및 웨이퍼의 지름을 기준으로, 상기 베이컨시 우세 무결함 영역은 상기 전이 영역 전체의 30 % 이하를 차지하는 반도체용 고품질 실리콘 단결정 잉곳 및 웨이퍼.
  10. 제1 항에 있어서, 상기 전이 영역에서, 상기 베이컨시 우세 무결함 영역은 상기 반도체용 고품질 실리콘 단결정 잉곳 및 웨이퍼의 가장 자리에 위치하고 상기 인터스티셜 우세 무결함 영역은 상기 반도체용 고품질 실리콘 단결정 잉곳 및 웨이퍼의 상기 가장 자리 안쪽의 중앙에 위치하는 반도체용 고품질 실리콘 단결정 잉곳 및 웨이퍼.
  11. 제1 항에 있어서, 상기 반도체용 고품질 실리콘 단결정 잉곳 및 웨이퍼의 지름을 기준으로, 상기 베이컨시 우세 무결함 영역은 상기 전이 영역 전체의 70 % 이상을 차지하는 반도체용 고품질 실리콘 단결정 잉곳 및 웨이퍼.
  12. 제1 항에 있어서, 상기 반도체용 고품질 실리콘 단결정 잉곳 및 웨이퍼의 지름을 기준으로, 상기 인터스티셜 우세 무결함 영역은 상기 전이 영역 전체의 30 % 이하를 차지하는 반도체용 고품질 실리콘 단결정 잉곳 및 웨이퍼.
  13. 제1 항에 있어서, 상기 전이 영역에서, 상기 인터스티셜 우세 무결함 영역은 상기 반도체용 고품질 실리콘 단결정 잉곳 및 웨이퍼의 가장 자리에 위치하고 상기 베이컨시 우세 무결함 영역은 상기 반도체용 고품질 실리콘 단결정 잉곳 및 웨이퍼의 상기 가장 자리 안쪽의 중앙에 위치하는 반도체용 고품질 실리콘 단결정 잉곳 및 웨이퍼.
  14. 제1 항 내지 제13 항 중 어느 한 항에 있어서, 상기 전이 영역에 포함된 상기 결정 결함의 크기는 매직스법에 의해 검출 가능한 반도체용 고품질 실리콘 단결정 잉곳 및 웨이퍼.
  15. 제14 항에 있어서, 상기 전이 영역에 포함된 상기 결정 결함의 크기는 상기 반도체용 고품질 실리콘 단결정 잉곳 및 웨이퍼를 열처리 하지 않은 상태에서 상기 매직스법에 의해 검출 가능한 반도체용 고품질 실리콘 단결정 잉곳 및 웨이퍼.
  16. 제14 항에 있어서, 상기 매직스법에 의해 촬영된 영상에서 픽셀 번호 1번은 10 ㎚ 내지 19 ㎚ 크기의 결정 결함을 나타내는 반도체용 고품질 실리콘 단결정 잉곳 및 웨이퍼.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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KR100589691B1 (ko) 2004-12-23 2006-06-19 주식회사 실트론 실리콘 웨이퍼
DE102005028202B4 (de) * 2005-06-17 2010-04-15 Siltronic Ag Verfahren zur Herstellung von Halbleiterscheiben aus Silizium
TWI404836B (zh) * 2006-05-19 2013-08-11 Memc Electronic Materials 控制由單晶矽在卓式成長過程側向表面產生的聚集點缺陷及氧團簇的形成

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160160388A1 (en) * 2013-05-21 2016-06-09 Lg Siltron Inc. Silicon single crystal ingot and wafer for semiconductor

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