KR20130129052A - 클럭 버퍼 회로 및 클럭 버퍼링 방법 - Google Patents

Abstract

본 발명은 버퍼링 기능을 켜고 끄는 과정에서 발생되는 불완전한 클럭의 발생을 방지할 수 있는 클럭 버퍼 회로에 관한 것이다. 본 발명의 실시예들 중 적어도 하나에 의하면, 버퍼링 기능을 켜는 과정에서 발생되는 불완전한 클럭을 소정 시간 동안 차단시키고, 안정된 클럭이 발생될 때 그 클럭을 출력시켜서 완전한 클럭만을 생성할 수 있다는 장점이 있다.

Description

클럭 버퍼 회로 및 클럭 버퍼링 방법{Clock Buffering circuit and Method of buffering clock}

본 발명은 버퍼링 동작을 켜거나 끌 때 안정적인 버퍼링을 수행할 수 있도록 하는 클럭 버퍼 회로에 관한 것이다.

최근 스마트폰과 같이 데이터의 처리 용량과 속도가 증가할수록 전류 소모가 갈수록 증가하는 함에 따라서 단말기들의 소모 전류를 감소시키기 위한 여러 가지 방법들이 요구되고 있다.

이에 대한 예로서, 단말기를 동작 여부에 따라 슬립(sleep), 아이들(idle), 노말(normal)등의 상태로 구분한 뒤 각각의 상태에 따른 모뎀 내부 일부 모듈 또는 전체 모듈의 전원을 차단하는 기법을 사용하여 소모 전류를 감소시키는 방법이 있다. 특히 슬립 상태에서는 기준 클럭을 비롯한 불필요한 클럭들을 오프(off)하는 방법으로 소모 전류를 감소시킨다.

상기와 같이 소모 전류를 감소시키기 위해 슬립, 아이들 또는 노말 모드를 변경하게 되는데, 이렇게 변경하는 과정에서 클럭의 버퍼링 동작을 켜거나 끄는 동작을 반복하게 된다. 이렇게 클럭의 버퍼링 동작을 켜거나 끄는 경우 불완전한 클럭이 생성될 수 있는데 이러한 불완전한 클럭은 전체 시스템을 불안정하게 할 수 있다.

본 발명은 전술한 필요성을 충족하기 위해 제안되는 것으로서, 클럭 버퍼링 동작을 켜거나 끌 때 불완전한 클럭이 생성되는 것을 방지하기 위한 클럭 버퍼링 회로를 제공하는 것을 그 목적으로 한다.

본 발명에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급하지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.

상기 목적을 달성하기 위해 본 발명은, 인에이블 신호에 기초해 입력 클럭을 버퍼링하는 버퍼링부, 상기 인에이블 신호를 소정 시간 지연시키는 지연 소자, 및 상기 지연된 인에이블 신호에 기초해 상기 버퍼링된 입력 클럭을 출력하는 출력부를 포함할 수 있다.

또한, 상기 목적을 달성하기 위해 본 발명은, 인에이블 신호에 기초해 입력 클럭을 버퍼링하는 단계, 상기 인에이블 신호를 소정 시간 지연시키는 단계, 및 상기 지연된 인에이블 신호에 기초해 상기 버퍼링된 입력 클럭을 출력하는 단계를 포함할 수 있다.

본 발명의 실시예들 중 적어도 하나에 의하면, 버퍼링 동작을 켜고 끼는 과정에서 발생할 수 있는 불완전한 클럭의 발생을 방지할 수 있다는 장점이 있다.

본 발명에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 않으며, 언급하지 않은 또 다른 효과들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.

도 1은 인버터를 이용하여 클럭을 증폭시키는 회로의 구성을 도시한 도면이다.
도 2는 종래 클럭 증폭 회로의 입력과 출력을 도시한 도면이다.
도 3은 본 발명의 일실시예에 따른 클럭 버퍼 회로의 블록도를 도시한 도면이다.
도 4는 버퍼링부 구조의 일례를 도시한 도면이다.
도 5는 지연 소자 구조의 일례를 도시한 도면이다.
도 6은 출력부(301) 구조의 일례를 도시한 도면이다.
도 7은 본 발명의 일 실시예에 따른 클럭 버퍼링 방법의 일례를 도시한 도면이다.

하나의 장치 내에서 서로 다른 역할을 하는 모듈들이 동기화 되기 위해서 하나의 클럭을 여러 모듈이 공유하는 방법이 고려될 수 있다. 하지만 모듈에서 요구하는 클럭의 레벨이 다른 경우, 어느 하나의 클럭을 증폭시키는 것이 요구된다. 예를 들면, 이동 단말기 내에 존재하는 RF(Radio Frequency) 모듈의 경우에는 VCTCXO(Voltage controlled temperature compensated crystal oscillator)에 의해 생성되는 클럭을 사용한다. VCTCXO에 의해 생성되는 상기 클럭은, 예를 들어, 400mV의 DC(direct current) 바이어스에 800mV의 진폭을 갖는다. 하지만, 스마트폰 등의 어플리케이션 프로세서(Application processor)나 모뎀 모듈의 경우 입력 단자가 일반적으로 LVCMOS로서 상기 VCTCXO 클럭의 레벨을 사용할 수 없고 이 VCTCXO클럭을 디지털 로직(CMOS) 레벨로 증폭시켜야 한다. 따라서 이를 증폭시키기 위해서 도 1에서와 같이 종래의 기술은 인버터를 이용하여 상기 증폭을 수행하였다.

도 1은 인버터를 이용하여 클럭을 증폭시키는 회로의 구성을 도시한 도면이다. 도 1을 참조하면, 클럭을 증폭시키는 회로는 VCTCXO(101), DC 블락 캐퍼시터(102), 인버터(103) 및 피드백 저항(104)으로 구성된다. Vcc는 VCTCXO(101) 및 인버터(103)을 동작시키기 위한 전원이다.

상기 예에서와 같이 이러한 클럭을 증폭시키는 회로를 이동 단말기에서 사용할 경우, 소모 전력을 절약하는 방법이 요구된다. 기준 클럭을 비롯한 불필요한 클럭들을 오프(off)하는 방법으로 소모 전류를 감소시키는 방법이 고려될 수 있다. 하지만 도 1에서와 같은 종래 회로의 경우 클럭을 켜고 끄는 과정에서 불완전한 클럭이 발생할 수 있는 문제점이 있다. 이 문제점에 대해서 도 2를 참조하여 설명한다.

도 2는 종래 클럭 증폭 회로의 입력과 출력을 도시한 도면이다. 도 2는 4개의 신호가 동일한 시간축을 이용하여 표시되어 있으며, 맨 위에서부터 인에이블 신호, Vcc, 입력 그리고 출력이다. 인에이블 신호는 Vcc를 인가하기 위한 신호로써, 인에이블 신호가 인에이블 될 경우 Vcc가 VCTCXO(101) 및 인버터(103)에 인가되기 시작한다. 인에이블 신호가 인에이블되는 것이란, 인에이블 신호 값이 로우(low)상태에서 하이(high)상태로 변경되는 것을 의미한다. 반대로 인에이블 신호가 디스에이블되는 것은 인에이블 신호 값이 하이(high)상태에서 로우(low)상태로 변경되는 것을 의미한다. 그리고 인에이블 신호가 인에이블 상태라는 것은, 인에이블 신호 값이 하이(high) 상태로 유지되고 있는 것을 말하며, 인이에블 신호가 디스에이블 상태라는 것은, 인에이블 신호 값이 로우(low) 상태로 유지되고 있는 것을 말한다.

다시 말해, 인에이블 신호는 도 1의 인버터 증폭기를 켜고 끄는 역할을 하는 신호라고 할 수 있다.

도 2에서는 인에이블 신호가 t1에서 인에이블되며, t2에서 디스에이블된다. 즉, t1에서 증폭 기능을 온(on)되고, t2에서 증폭 기능을 오프(off)된다. t1에서 인에이블 신호가 인에이블되면 Vcc가 VCTCXO(101) 및 인버터(103)에 인가되기 시작한다. 하지만 Vcc는 DC블락 캐퍼시터의 영향에 의해서 0에서 Vcc로 바로 증가할 수 없다. 따라서, 도 2에서 볼 수 있듯이 Vcc는 0에서부터 Vcc까지 서서히 증가하는 형태를 갖게 된다. VCTCXO(101)에 인가되는 전원이 상기와 같이 서서히 증가하게 되면 도 2의 식별 부호 201에서 볼 수 있듯이 불완전한 클럭이 생성된다. 이렇게 생성되는 클럭이 불완전하게 되면 인버터(103)를 통해서 증폭되는 출력 또한 202에서와 같이 불완전한 클럭이 출력된다.

불완전한 출력은 증폭기능이 오프되는 t2에서도 발생됨을 확인할 수 있다. t2에서 인에이블 신호가 디스에이블되면 Vcc 전원은 오프된다. Vcc전원은 인에이블 신호가 오프되더라도 순식간에 0V가 되지 않고, 온 될때와 마찬가지로 서서히 0V로 감소하게 된다. 이렇게 Vcc전원이 0V가 되는 과정에서 불완전한 클럭이 203에서와 같이 출력되게 된다.

슬립(sleep)모드와 웨이크업(wake-up)모드를 반복하게 되면 Vcc를 켜고 끄는 과정을 반복하게 되는데, 이 과정에서 상기와 같은 불완전한 클럭이 생기게 된다. 이런 불완전한 클럭이 발생하게 되면 모뎀의 기준 클럭 계수(count)에 오류가 생겨서, 해당 클럭을 사용하는 장치의 오동작을 유발시킬 수 있다.

식별 부호 201 내지 203과 같은 불완전한 클럭은 인버터(103)의 Vcc가 온 되는 순간이나 오프 되는 순간에 발생하므로, 인버터(103)의 Vcc를 계속 온 상태로 유지하고, 발생 클럭의 켜고 끄는 것을 VCTCXO(101)의 전원으로 조절하는 방법이 고려될 수 있다. 이 방법에 의하면 도 2에서 설명한 것과 같은 불완전한 클럭은 발생하지 않는다. 하지만 VCTCXO(101)의 전원이 꺼져 있는 상태에서 인버터(103)의 Vcc만이 온 되어 있는 상태라면 인버터(103)의 출력은 Vcc/2의 값을 유지하게 되고, 이렇게 유지되는 Vcc/2의 전압에 의해 인버터 입력의 COMS 단자 내부의 P-channel MOSFET 및 N-channel MOSFET 게이터를 모두 턴 온(turn-on)시킬 수 있어 이에 따른 상당한 누설 전류가 발생될 수 있고, 이 누설 전류에 의한 전력의 낭비를 피할 수 없다.

따라서 본 발명에서는 불완전한 클럭을 없애면서 전력의 낭비를 최대한 줄일 수 있는 방법을 제안한다.

도 3은 본 발명의 일실시예에 따른 클럭 버퍼 회로의 블록도를 도시한 도면이다. 도 3을 참조하면 클럭 버퍼 회로는 버퍼링부(300), 출력부(301) 및 지연 소자(302)로 구성될 수 있다.

버퍼링부(300)는 인에이블 신호에 기초하여 입력 클럭(303)을 버퍼링 한다. 본 명세서의 상세한 설명 및 청구항에서 버퍼링이라 함은, 입력과 동일한 출력을 내보내는 것을 의미할 뿐만 아니라 입력을 증폭시켜서 출력하는 것을 포함한다. 버퍼링부(300)는 인에이블 신호가 인에이블일 때 입력 클럭(303)을 버퍼링 할 수 있다. 버퍼링부(300)의 상세한 구조는 도 4를 참조하여 설명한다.

도 4는 버퍼링부 구조의 일례를 도시한 도면이다. 도 4를 참조하면 버퍼링부(300)는 DC 블락 캐퍼시터(102), 피드백 저항(103) 및 버퍼링 NAND 게이트(401)로 구성되어 있다. 버퍼링 NAND 게이트(401)는 인에이블 신호와 VCTCXO(101)를 입력으로 가지고 있다. 그리고 VCTCXO(101)는 DC 블락 캐퍼시터(102)를 통해서 입력되고 있다. 그리고 NAND 게이트(401)의 출력은 피드백 저항(104)를 통해서 NAND 게이트의 VCTCXO(101)의 입력으로 연결된다. 그리고 VCTCXO(101) 및 NAND 게이트(401)의 전원으로는 Vcc가 입력되고 있다.

도 4의 NAND 게이트(401)의 출력은 인에이블 신호가 디스에이블일 때에는 출력을 가지지 않는다. NAND 게이트(401)의 출력은 인에이블 신호가 인에이블일 경우 다른 신호에 대해서 인버터(301)와 동일한 역할을 한다. 즉, 인에이블 신호가 "1"일 경우, VCTCXO(101)의 입력에 따라서 VCTCXO(101)이 "0"일 경우 "1"의 출력을 가지고, VCTCXO(101)이 "1"일 경우 "0"의 출력을 가진다.

다시 도 3을 참조하면, 지연 소자(302)는 인에이블 신호를 소정 시간 지연시킨다. 예를 들어, 상기 소정 시간이 2초라면, 인에이블 신호가 0초에서 디스에이블에서 인에이블 상태로 변경될 경우, 지연 소자(302)를 통과한 인에이블 신호는 2초에서 디스에이블에서 인에이블 상태로 변경된다. 지연 소자(302)의 구조는 도 5와 함께 설명한다.

도 5는 지연 소자 구조의 일례를 도시한 도면이다. 지연 소자(302)는 시퀀싱/슈퍼바이저리(501, sequencing/supervisory) 소자를 이용하여 구현될 수 있다. 상기 설명한 바와 같이 시퀀싱/슈퍼바이저리(501)는 인이에블 신호를 입력으로 가지며, 출력으로는 인에이블 신호를 소정 시간 지연시킨 신호를 가진다. 이하에서는 설명의 편의를 위해서 이 출력을 지연된 인에이블 신호라고 호칭한다.

한편, 시퀀싱/슈퍼바이저리(501)소자는 가변 캐퍼시터인 지연 케퍼시터(502)의 값을 조정하여 지연 시간을 제어할 수 있다.

한편 지연 소자(302)는 인에이블 신호가 인에이블 상태에서 디스에이블 상태로 전환될 때에는 소정 시간을 지연시키지만, 디스에이블 상태에서 인에이블 상태로 전환할 때에는 신호를 지연시키지 않는다.

다시 도 3을 참조하면, 본 발명의 출력부(301)는 지연된 인에이블 신호에 기초하여 버퍼링부(300)가 버퍼링한 신호를 통과시키거나 차단시킨다.다시 말해, 본 발명에 따른 출력부(301)는 버퍼링부(300)가 생성한 출력을 일정 시간동안 차단 시키기 위한 구조를 갖는데, 이는 불완전한 클럭이 나오는 시간 동안에 클럭이 출력되는 것을 차단하기 위함이다.

불완전한 클럭이 발생되는 이유에 대해서 설명하면 다음과 같다. 인에이블 신호가 디스에이블 상태에서 인에이블 상태로 전환될 경우 VCTCXO(101)의 전원 Vcc가 인가된다. VCTCXO(101)는 버퍼링부(300)의 입력으로 인가되게 되는데, 버퍼링 NAND 게이트(401)의 입력에 존재하는 DC 블락 캐퍼시터(102) 및 피드백 저항(104) 때문에 전원 Vcc가 인가된 후 소정 시간이 경과될 동안 VCTCXO(101)는 불완전한 클럭을 발생시킨다. 이에 따라서 버퍼링부(300)의 출력 또한 불완전한 클럭을 발생시킬 수 밖에 없다.

따라서 출력부(301)는 지연된 인에이블 신호를 이용하여 이 불완전한 클럭을 차단한다. 출력부(301)의 구조는 이하에서 도 6을 참조하여 설명하기로 한다.

도 6은 출력부(301) 구조의 일례를 도시한 도면이다. 도 6을 참조하면, 출력부(301)는 출력 NAND 게이트(601)와 출력 저항(602)으로 구성되어 있다. 상기 출력 NAND 게이트(601)는 입력으로 버퍼링부(300)의 출력 및 지연된 인에이블 신호를 가지고 있다. 앞서 설명한 버퍼링 NAND 게이트(401)와 동일하게 출력 NAND 게이트(601)도 지연된 인에이블 신호가 인에이블일 경우에 출력 NAND 게이트(601)는 인버터로써 역할을 할 수 있으며, 지연된 인에이블 신호가 디스에이블일 경우에는 출력 NAND 게이트(601)의 출력은 항상 하이(high)이다. 즉, 출력 NAND 게이트(601)은 지연된 인에이블 신호가 인에이블될 경우 버퍼링부(300)의 출력을 통과시키고, 지연된 인에이블 신호가 디스에이블일 경우 버퍼링부(300)의 출력은 차단시킨다.

따라서 지연 소자(302)와 출력부(301)가 하는 역할은, 인에이블 신호가 디스에이블 상태에서 인에이블 상태로 전환될 경우 소정 시간 동안 버퍼링부(300)가 버퍼링하는 신호를 차단하는 역할을 한다. 그 이유는 상술한 바와 같이 불완전한 클럭이 출력되는 것을 방지하기 위함이다.

한편, 인에이블 신호가 인에이블 상태에서 디스에이블 상태로 전환될 경우에는 상기 VCTCXO(101)와 버퍼링부(300)로부터 불안정한 클럭이 출력되지 않는다. 따라서, 상기 지연 소자(302)는 인에이블 신호가 인에이블 상태에서 디스에이블 상태로 전환되는 경우에는 상기 인에이블 신호를 지연시킬 필요가 없다.

본 발명의 실시예에 따르면, Vcc의 전원이 버퍼링 NAND 게이트(401)에 계속 인가되어 있더라도 상기 버퍼링 NAND 게이트(401)의 출력이 하이(high)라는 정상 상태 출력을 유지하게 되어서 과도한 누설 전류의 소모를 방지할 수 있다. 따라서, Vcc 전원을 유지하더라도 전력의 낭비가 발생되지 않으며, Vcc 전원을 유지함에 따라서 슬립 모드와 일반 모드를 전환할 때 발생될 수 있는 불완전한 클럭의 발생을 방지할 수 있다.

한편, 종래의 클럭 버퍼 회로의 구성에 비해서 본 발명의 클럭 버퍼 회로의 구성은 NAND 게이트를 두 개 사용하여 회로의 실장 면적이 넓어질 수 있다. 하지만, 상기 버퍼링 NAND 게이트(401)와 출력 NAND 게이트(601)는 하나의 패키지로 구성되어 있을 수 있어 그 소자의 실장 면적이 넓어지는 것을 최소화 할 수 있다는 장점이 있다.

한편, 상기 클럭 버퍼 회로는 NOR 게이트를 이용해서 구현될 수도 있다. 상기 클럭 버퍼 회로가 각 NAND 게이트(401,601)를 NOR 게이트로 대체시켜 구성되면, 상기 인에이블 신호에 반대로 동작한다. 다시 말하면, NOR게이트를 이용한 클럭 버퍼 회로는 상기 인에이블 신호가 인에이블 상태일 경우, 클럭 버퍼링 기능을 동작하지 않고, 상기 인에이블 신호가 디스에이블 상태일 경우, 클럭 버퍼링 기능을 동작한다. 이렇게 NOR게이트를 이용하여 구현된 클럭 버퍼 회로의 동작은 상술한 바와 동일한바 생략하도록 한다.

도 7은 본 발명의 일 실시예에 따른 클럭 버퍼링 방법의 일례를 도시한 도면이다. S701단계에서 버퍼링부(300)는 인에이블 신호에 기초하여 입력 클럭을 버퍼링한다. S701단계에서 버퍼링부(300)는 인에이블 신호가 인에이블 상태일 때 입력 클럭을 버퍼링할 수 있다. 상술한 바와 같이 버퍼링이란, 입력 신호를 그대로 출력하는 경우뿐만 아니라, 입력 신호를 증폭하여 출력하는 것을 포함한다.

S702단계에서 지연 소자(302)는 인에이블 신호를 소정 시간 지연시킨다. 이 경우 인에이블 신호가 인에이블 상태에서 디스에이블 상태로 전환될 경우에는 인에이블 신호를 지연시키지 않고, 인에이블 신호가 디스에이블 상태에서 인에이블 상태로 전환될 경우에만 인에이블 신호를 소정 시간 지연시킬 수 있다.

S703단계에서 출력부(301)는 지연된 인에이블 신호에 기초하여 버퍼링된 입력 클럭을 출력한다. S703단계에서 출력부(301)는 지연된 인에이블 신호가 인에이블 상태일 때 입력 클럭을 바로 통과시킬 수 있으며, 지연된 인에이블 신호가 디스에이블 상태일 때 입력 클럭을 차단시킬 수 있다.

본 발명은 본 발명의 정신 및 필수적 특징을 벗어나지 않는 범위에서 다른 특정한 형태로 구체화될 수 있음은 당업자에게 자명하다.

전술한 본 발명의 클럭 버퍼 회로는 이동 단말기에 구현될 수 있다.

또한, 전술한 본 발명은, 프로그램이 기록된 매체에 컴퓨터가 읽을 수 있는 코드로서 구현하는 것이 가능하다. 컴퓨터가 읽을 수 있는 매체는, 컴퓨터 시스템에 의하여 읽혀질 수 있는 데이터가 저장되는 모든 종류의 기록장치를 포함한다. 컴퓨터가 읽을 수 있는 매체의 예로는, ROM, RAM, CD-ROM, 자기 테이프, 플로피 디스크, 광 데이터 저장 장치 등이 있으며, 또한 캐리어 웨이브(예를 들어, 인터넷을 통한 전송)의 형태로 구현되는 것도 포함한다.

따라서, 상기의 상세한 설명은 모든 면에서 제한적으로 해석되어서는 아니되고 예시적인 것으로 고려되어야 한다. 본 발명의 범위는 첨부된 청구항의 합리적 해석에 의해 결정되어야 하고, 본 발명의 등가적 범위 내에서의 모든 변경은 본 발명의 범위에 포함된다.

300: 버퍼링부 301: 출력부
302: 지연 소자
303: 입력 클럭 304: 출력 클럭

Claims (17)

1. 인에이블(Enable) 신호에 따라 입력 클럭을 버퍼링 하는 클럭 버퍼 회로에 있어서,
   상기 인에이블 신호에 기초해 상기 입력 클럭을 버퍼링하는 버퍼링부;
   상기 인에이블 신호를 소정 시간 지연시키는 지연 소자; 및
   상기 지연된 인에이블 신호에 기초해 상기 버퍼링된 입력 클럭을 출력하는 출력부를 포함하는 클럭 버퍼 회로.
2. 제 1 항에 있어서,
   상기 버퍼링부는 상기 인에이블 신호가 인에이블 상태일 경우 상기 입력 클럭을 버퍼링하는 클럭 버퍼 회로.
3. 제 1 항에 있어서,
   상기 출력부는 상기 지연된 인에이블 신호가 인에이블 상태일 경우 상기 입력 클럭을 출력하고,
   상기 지연된 인에이블 신호가 디스에이블(Disable) 상태일 경우 상기 입력 클럭을 출력하지 않는 클럭 버퍼 회로.
4. 제 1 항에 있어서,
   상기 지연 소자는 상기 인에이블 신호가
   디스에이블 상태에서 인에이블 상태로 전환될 때에는 상기 인에이블 신호를 상기 소정 시간만큼 지연시키고,
   인에이블 상태에서 디스에이블 상태로 전환될 때에는 상기 인에이블 신호를 지연시키지 않는 것을 특징으로 하는 클럭 버퍼 회로.
5. 제 2 항 내지 제 4 항 중 어느 한 항에 있어서,
   상기 인에이블 상태는 상기 인에이블 신호의 전압값이 소정 값 이상인 상태이고,
   상기 디스에이블 상태는 상기 인에이블 신호의 전압값이 상기 소정 값 미만인 클럭 버퍼 회로.
6. 제 1 항에 있어서,
   상기 버퍼링부는 상기 인에이블 신호와 상기 입력 클럭을 입력으로 하는 제 1 NAND 게이트로 구성되고, 상기 제 1 NAND 게이트의 출력은 피드백 저항을 통해 상기 입력 클럭이 인가되는 입력으로 연결되도록 구성된 클럭 버퍼 회로.
7. 제 6 항에 있어서,
   상기 제 1 NAND 게이트의 입력으로 들어가는 상기 입력 클럭은 직류 입력을 차단하기 위한 콘덴서를 통해 상기 제 1 NAND 게이트의 입력으로 연결되는 클럭 버퍼 회로.
8. 제 1 항에 있어서,
   상기 지연 소자는 시퀀싱/슈퍼바이저리(sequencing/supervisory) 소자인 것을 특징으로 하는 클럭 버퍼 회로.
9. 제 6 항에 있어서,
   상기 출력부는 상기 제 1 NAND 게이트의 출력과 상기 지연 소자의 출력을 입력으로 하는 제 2 NAND 게이트로 구성되는 것을 특징으로 하는 클럭 버퍼 회로.
10. 제 1 항에 있어서,
    상기 버퍼링부는 상기 인에이블 신호와 상기 입력 클럭을 입력으로 하는 제 1 NOR 게이트로 구성되고, 상기 제 1 NOR 게이트의 출력은 피드백 저항을 통해 상기 상기 입력 클럭이 인가되는 입력으로 연결되도록 구성된 클럭 버퍼 회로.
11. 제 10 항에 있어서,
    상기 제 1 NOR 게이트의 입력으로 들어가는 상기 입력 클럭은 직류 입력을 차단하기 위한 콘덴서를 통해 상기 제 1 NOR 게이트의 입력으로 연결되는 클럭 버퍼 회로.
12. 제 11 항에 있어서,
    상기 출력부는 상기 제 1 NOR 게이트의 출력과 상기 지연 소자의 출력을 입력으로 하는 제 2 NOR 게이트로 구성되는 것을 특징으로 하는 클럭 버퍼 회로.
13. 인에이블(Enable) 신호에 따라 입력 클럭 버퍼링 방법에 있어서,
    상기 인에이블 신호에 기초해 상기 입력 클럭을 버퍼링하는 단계;
    상기 인에이블 신호를 소정 시간 지연시키는 단계; 및
    상기 지연된 인에이블 신호에 기초해 상기 버퍼링된 입력 클럭을 출력하는 단계를 포함하는 클럭 버퍼링 방법.
14. 제 13 항에 있어서,
    상기 버퍼링하는 단계는 상기 인에이블 신호가 인에이블 상태일 경우 상기 입력 클럭을 버퍼링하는 클럭 버퍼링 방법.
15. 제 13 항에 있어서,
    상기 출력하는 단계는 상기 지연된 인에이블 신호가 인에이블 상태일 경우 상기 입력 클럭을 출력하고,
    상기 지연된 인에이블 신호가 디스에이블(Disable) 상태일 경우 상기 입력 클럭을 출력하지 않는 클럭 버퍼링 방법.
16. 제 13 항에 있어서,
    상기 지연하는 단계는 상기 인에이블 신호가
    디스에이블 상태에서 인에이블 상태로 전환될 때에는 상기 인에이블 신호를 상기 소정 시간만큼 지연시키고,
    인에이블 상태에서 디스에이블 상태로 전환될 때에는 상기 인에이블 신호를 지연시키지 않는 것을 특징으로 하는 클럭 버퍼링 방법.
17. 제 14 항 내지 제 16 항 중 어느 한 항에 있어서,
    상기 인에이블 상태는 상기 인에이블 신호의 전압값이 소정 값 이상인 상태이고,
    상기 디스에이블 상태는 상기 인에이블 신호의 전압값이 상기 소정 값 미만인 클럭 버퍼링 방법.

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