KR20130126306A - Stacked semiconductor package - Google Patents

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Abstract

A stacked semiconductor package is disclosed. The stacked semiconductor package includes a lower semiconductor package sealing the upper surface of the substrate and including a substrate with a ball land, a mold part comprising a groove exposing the ball land; an interposer having a lead protruding from a lower part and stacked on the lower semiconductor package to insert the lead into the groove of the mold part; a conductive connection member formed in the groove to fix the lead and electrically connecting the lead and a connection electrode; and an upper semiconductor package mounted on the interposer.

Description

적층 반도체 패키{STACKED SEMICONDUCTOR PACKAGE}Multilayer Semiconductor Packages {STACKED SEMICONDUCTOR PACKAGE}

본 발명은 POP(Package On Package) 타입의 적층 반도체 패키지에 관한 것이다.The present invention relates to a laminated semiconductor package of a POP (Package On Package) type.

반도체 패키지는 용량 및 기능을 확장하기 위하여 웨이퍼 상태에서 집적도가 점차 증가하고 있으며, 두 개 이상의 반도체 칩 혹은 반도체 패키지를 하나로 통합하여 사용하는 적층 반도체 패키지도 일반화되고 있다. In order to expand the capacity and the function of the semiconductor package, the degree of integration is gradually increasing in the state of the wafer, and a multilayer semiconductor package in which two or more semiconductor chips or semiconductor packages are integrated into one is used.

웨이퍼 상태에서 반도체 소자의 기능을 확장하는 것은 많은 설비 투자가 필요하고 많은 비용이 소요되며 공정에서 발생할 수 있는 여러 가지 문제점들의 해결이 선결되어야 한다. 그러나, 반도체 칩을 만든 후 반도체 패키지로 조립(assembly)하는 과정에서 두 개 이상의 반도체 칩 혹은 두 개 이상의 반도체 패키지를 하나로 통합하는 것은 위에서 설명된 선결과제의 해결 없이도 달성이 가능하다. 또한, 웨이퍼 상태에서 용량 및 기능을 확장하는 방식과 비교하여 적은 설비투자와 비용으로 달성 가능하기 때문에 반도체 소자 제조업체에서는 SIP(System In Package), MCP(Multi Chip Package) 및 POP(Package On Package)와 같은 적층 반도체 패키지에 대한 연구 개발에 박차를 가하고 있다.Expanding the functionality of semiconductor devices in the wafer state requires a lot of equipment investment, is expensive, and must solve many problems that may occur in the process. However, in the process of fabricating a semiconductor chip and then assembling it into a semiconductor package, integrating two or more semiconductor chips or two or more semiconductor packages into one can be achieved without solving the above-described priorities. In addition, semiconductor device manufacturers can achieve system in package (SIP), multi chip package (MCP), and package on package (POP) because they can be achieved with less equipment investment and cost compared to the method of expanding capacity and function in wafer state. It is spurring research and development on the same stacked semiconductor package.

이러한 적층 반도체 패키지 중에서 POP 타입의 적층 반도체 패키지는 조립이 완료된 두 개의 반도체 패키지를 하나로 적층하는 방식을 채택하고 있다. 따라서, 각각의 반도체 패키지에 대한 최종 전기적 검사 단계를 통하여 양품의 반도체 패키지만을 선택하여 조립 가능한 장점이 있다.Among the stacked semiconductor packages, the POP type stacked semiconductor package adopts a method of stacking two assembled semiconductor packages into one. Therefore, there is an advantage that only the semiconductor packages of good quality can be selected and assembled through the final electrical inspection step for each semiconductor package.

도 1은 종래 기술에 따른 POP 타입의 적층 반도체 패키지를 도시한 단면도이다. 1 is a cross-sectional view showing a laminated semiconductor package of the POP type according to the prior art.

도 1을 참조하면, 하부 반도체 패키지(10) 및 상부 반도체 패키지(20)가 수직 방향으로 적층(stack)되어 있다. Referring to FIG. 1, the lower semiconductor package 10 and the upper semiconductor package 20 are stacked in a vertical direction.

하부 반도체 패키지(10)는 제1 기판(11), 제1 기판(11) 상에 범프(13)를 매개로 플립칩 본딩된 제1 반도체 칩(12), 제1 반도체 칩(12)을 포함한 제1 기판(11)의 중심부를 밀봉하는 제1 몰드부(14)를 포함한다. The lower semiconductor package 10 includes a first substrate 11, a first semiconductor chip 12 and a first semiconductor chip 12 flip-chip bonded to each other via a bump 13 on the first substrate 11. The first mold part 14 which seals the central part of the first substrate 11 is included.

그리고, 상부 반도체 패키지(20)는 제2 기판(21), 제2 기판(21) 상면에 부착된 제2 반도체 칩(22), 제2 반도체 칩(22)과 제2 기판(21)을 전기적으로 연결하는 본딩 와이어(23), 제2 반도체 칩(22)을 포함한 제2 기판(21)의 상부면을 밀봉하는 제2 몰드부(24) 및 제2 기판(21) 하면의 제2 볼랜드(25)에 장착된 솔더볼(30)을 구비한다. The upper semiconductor package 20 electrically connects the second substrate 21, the second semiconductor chip 22 attached to the upper surface of the second substrate 21, the second semiconductor chip 22, and the second substrate 21. Bonding wires 23 connected to each other, the second mold part 24 sealing the upper surface of the second substrate 21 including the second semiconductor chip 22 and the second ball lands on the lower surface of the second substrate 21 ( 25 is provided with a solder ball (30).

그리고, 상부 반도체 패키지(20)의 솔더볼(30)이 하부 반도체 패키지(10)의 제1 기판(11) 상면에 마련된 제1 볼랜드(15)와 접합되게 되며, 이에 따라 하부 반도체 패키지(10)와 상부 반도체 패키지(20)가 하나로 통합되어 동작하게 된다. In addition, the solder balls 30 of the upper semiconductor package 20 are bonded to the first ball lands 15 provided on the upper surface of the first substrate 11 of the lower semiconductor package 10. The upper semiconductor package 20 is integrated into one operation.

그러나, 전술한 종래 기술에서는 상부 반도체 패키지(20)의 솔더볼(30)이 하부 반도체 패키지(10)의 제1 몰드부(14) 바깥쪽에 위치하는 제1 볼랜드(15)와 접합되어야 하기 때문에, 상부 반도체 패키지(20)의 사이즈가 일정 크기 이상이 되어야 한다. 즉, 상부 반도체 패키지(20)의 사이즈가 작은 경우, 조립이 불가능한 한계가 있다.However, in the above-described prior art, since the solder ball 30 of the upper semiconductor package 20 must be bonded to the first ball land 15 positioned outside the first mold portion 14 of the lower semiconductor package 10, The size of the semiconductor package 20 should be more than a predetermined size. That is, when the size of the upper semiconductor package 20 is small, there is a limit that cannot be assembled.

또한, 하부 반도체 패키지(10)와 상부 반도체 패키지(20)를 연결하는 솔더볼(30)이 외부 충격에 의해 쉽게 파손되어, 상, 하부 반도체 패키지(10,20)들간 결속력이 떨어지고 제품의 신뢰성이 저하되는 문제점이 있었다. In addition, the solder ball 30 connecting the lower semiconductor package 10 and the upper semiconductor package 20 is easily broken by an external impact, so that the binding force between the upper and lower semiconductor packages 10 and 20 is lowered and the reliability of the product is lowered. There was a problem.

본 발명은 종래 기술의 문제점을 해결하기 위하여 안출한 것으로, 크기가 다른 반도체 패키지들을 적층하기에 적합한 적층 반도체 패키지를 제공하는데, 그 목적이 있다.The present invention has been made to solve the problems of the prior art, and to provide a laminated semiconductor package suitable for stacking semiconductor packages of different sizes, an object thereof.

본 발명의 일 견지에 따른 적층 반도체 패키지는, 상면에 볼랜드가 형성된 기판, 상기 기판의 상면을 밀봉하고 상기 볼랜드를 노출하는 홈을 구비하는 몰드부를 포함하는 하부 반도체 패키지; 하부로 돌출된 리드를 구비하며 상기 리드가 상기 몰드부의 홈에 삽입되도록 상기 하부 반도체 패키지 상에 적층된 인터포저; 상기 홈 내부에 형성되어 상기 리드를 고정하고 상기 접속 전극과 상기 리드를 전기적으로 연결하는 전도성 연결 부재;및 상기 인터포저 상에 실장된 상부 반도체 패키지를 포함한다. According to an aspect of the present invention, a multilayer semiconductor package includes a lower semiconductor package including a substrate having a ball land formed on an upper surface thereof, and a mold part including a groove sealing an upper surface of the substrate and exposing the ball lands; An interposer having a lead projecting downward and stacked on the lower semiconductor package such that the lead is inserted into a groove of the mold part; A conductive connection member formed in the groove to fix the lead and electrically connect the connection electrode and the lead; and an upper semiconductor package mounted on the interposer.

상기 하부 반도체 패키지는 상기 기판의 상면 상에 실장된 반도체 칩을 더 포함할 수 있다. The lower semiconductor package may further include a semiconductor chip mounted on an upper surface of the substrate.

상기 상부 반도체 패키지는 상기 인터포저 상에 복수개 실장될 수 있다. The upper semiconductor package may be mounted in plural on the interposer.

상기 인터포저는 상기 하부 반도체 패키지와 마주하는 일면 및 상기 일면과 대향하는 타면을 가지며, 상기 상부 반도체 패키지는 상기 일면 및 타면 중 어느 하나 이상에 실장될 수 있다. The interposer may have one surface facing the lower semiconductor package and the other surface facing the one surface, and the upper semiconductor package may be mounted on at least one of the one surface and the other surface.

상기 인터포저는 상기 일면 및 타면 중 어느 하나 이상에 상기 상부 반도체 패키지와 전기적으로 연결되도록 형성된 전극 패드; 및 상기 전극 패드에 일단부가 연결되고 상기 일단부와 대향하는 타단부가 상기 리드에 연결된 회로 패턴을 더 포함할 수 있다. The interposer may include an electrode pad formed on at least one of the one surface and the other surface to be electrically connected to the upper semiconductor package; And a circuit pattern having one end connected to the electrode pad and the other end opposite to the one end connected to the lead.

상기 전도성 연결 부재는 솔더를 포함할 수 있다. The conductive connecting member may include solder.

본 발명에 따르면, 크기가 다른 반도체 패키지들간 적층이 가능하므로 반도체 패키지 사이즈로 인한 제약을 극복하고, 다양한 사이즈의 반도체 패키지들을 적층 반도체 패키지에 도입할 수 있다. 또한, 상, 하부 반도체 패키지를 연결하는 인터포저가 하부 반도체 패키지의 몰드부에 형성된 홈에 결합되어 우수한 결속력을 가지므로 제품의 신뢰성이 향상된다. According to the present invention, stacking of semiconductor packages having different sizes is possible, thereby overcoming constraints caused by semiconductor package sizes, and introducing semiconductor packages of various sizes into a multilayer semiconductor package. In addition, since the interposer connecting the upper and lower semiconductor packages is coupled to the groove formed in the mold portion of the lower semiconductor package and has excellent binding force, product reliability is improved.

도 1은 종래 기술에 따른 POP 타입의 적층 반도체 패키지를 도시한 단면도이다.
도 2는 본 발명의 제1 실시예에 따른 적층 반도체 패키지를 도시한 단면도이다.
도 3은 도 2의 분해 사시도이다.
도 4는 도 2의 인터포저를 나타낸 평면도이다.
도 5는 본 발명의 제2 실시예에 따른 적층 반도체 패키지를 도시한 단면도이다.
도 6은 본 발명의 제3 실시예에 따른 적층 반도체 패키지를 도시한 단면도이다. 1 is a cross-sectional view showing a laminated semiconductor package of the POP type according to the prior art.
2 is a cross-sectional view illustrating a multilayer semiconductor package according to a first embodiment of the present invention.
FIG. 3 is an exploded perspective view of FIG. 2. FIG.
4 is a plan view illustrating the interposer of FIG. 2.
5 is a cross-sectional view illustrating a multilayer semiconductor package according to a second exemplary embodiment of the present invention.
6 is a cross-sectional view illustrating a multilayer semiconductor package according to a third exemplary embodiment of the present invention.

이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하도록 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명의 제1 실시예에 따른 적층 반도체 패키지를 도시한 단면도이고, 도 3은 도 2의 분해 사시도이고, 도 4는 도 2의 인터포저를 나타낸 평면도이고, 도 5는 본 발명의 제2 실시예에 따른 적층 반도체 패키지를 도시한 단면도이고, 도 6은 본 발명의 제3 실시예에 따른 적층 반도체 패키지를 도시한 단면도이다. 2 is a cross-sectional view illustrating a multilayer semiconductor package according to a first embodiment of the present invention, FIG. 3 is an exploded perspective view of FIG. 2, FIG. 4 is a plan view illustrating the interposer of FIG. 2, and FIG. 5 is a cross-sectional view of the present invention. FIG. 6 is a cross-sectional view illustrating a stacked semiconductor package according to a second embodiment, and FIG. 6 is a cross-sectional view illustrating a stacked semiconductor package according to a third embodiment of the present invention.

도 2 및 도 3을 참조하면, 본 발명의 제1 실시예에 따른 적층 반도체 패키지는, 하부 반도체 패키지(100), 인터포저(200), 상부 반도체 패키지(300) 및 전도성 연결 부재(400)를 포함한다.2 and 3, a multilayer semiconductor package according to a first embodiment of the present invention may include a lower semiconductor package 100, an interposer 200, an upper semiconductor package 300, and a conductive connection member 400. Include.

하부 반도체 패키지(100)는 제1 기판(110), 제1 반도체 칩(120) 및 제1 몰드부(130)을 포함한다. The lower semiconductor package 100 includes a first substrate 110, a first semiconductor chip 120, and a first mold part 130.

제1 기판(110)은 상면(110A) 및 상면(110A)과 대향하는 하면(110B)을 갖는다. 제1 기판(110)의 상면(110A)에는 접속 패드(111) 및 제1 볼랜드(112)가 형성되어 있고, 제1 기판(110)의 하면(110B)에는 제2 볼랜드(113)가 형성되어 있다. 상기 제2 볼랜드(113) 상에는 솔더볼(160)이 장착되어 있다. The first substrate 110 has an upper surface 110A and a lower surface 110B facing the upper surface 110A. The connection pads 111 and the first ball lands 112 are formed on the top surface 110A of the first substrate 110, and the second ball lands 113 are formed on the bottom surface 110B of the first substrate 110. have. The solder ball 160 is mounted on the second ball land 113.

제1 반도체 칩(120)은 일측면에 본딩 패드(121)를 구비하며, 본딩 패드(121)가 형성된 일측면과 대향하는 제1 반도체 칩(120)의 타측면은 접착 부재(140)를 매개로 제1 기판(110)의 상면(110A)에 부착되어 있다. 그리고, 제1 기판(110)의 접속 패드(111)와 제1 반도체 칩(120)의 본딩 패드(121)는 본딩 와이어(150)를 통해 전기적으로 연결되어 있다. The first semiconductor chip 120 includes a bonding pad 121 on one side thereof, and the other side of the first semiconductor chip 120 facing the one side on which the bonding pad 121 is formed is mediated by the adhesive member 140. It is attached to the upper surface 110A of the first substrate 110. In addition, the connection pads 111 of the first substrate 110 and the bonding pads 121 of the first semiconductor chip 120 are electrically connected to each other through the bonding wire 150.

비록, 본 실시예에서는 하나의 제1 반도체 칩(120)이 제1 기판(110)에 와이어 본딩 방식으로 연결된 경우를 도시 및 설명하였으나, 본 발명은 이에 한정되지 않는다. 예컨데, 제1 반도체 칩(120)이 제1 기판(110)에 플립 칩 본딩 방식으로 연결될 수도 있고, 복수개의 제1 반도체 칩(120)들이 제1 기판(110) 상에 수평 실장되거나, 수직하게 적층될 수도 있다. Although the first semiconductor chip 120 is connected to the first substrate 110 by wire bonding in this embodiment, the present invention is not limited thereto. For example, the first semiconductor chip 120 may be connected to the first substrate 110 by flip chip bonding, and the plurality of first semiconductor chips 120 may be horizontally mounted on the first substrate 110 or vertically. It may be stacked.

제1 몰드부(130)는 제1 반도체 칩(120)을 포함한 제1 기판(110)의 상면(110A)을 밀봉하며, 제1 기판(110)의 제1 볼랜드(112)를 노출하는 홈(131)을 갖는다.The first mold part 130 seals the top surface 110A of the first substrate 110 including the first semiconductor chip 120, and exposes the grooves 112 that expose the first ball lands 112 of the first substrate 110. 131).

도 2 내지 도 4를 참조하면, 인터포저(200)는 하부로 돌출된 리드(210)를 구비하며, 리드(210)가 하부 반도체 패키지(100)의 제1 몰드부(130)에 형성된 홈(131)에 삽입되도록, 하부 반도체 패키지(100) 상에 적층된다. 2 to 4, the interposer 200 includes a lead 210 protruding downward, and the groove 210 is formed in the first mold part 130 of the lower semiconductor package 100. It is stacked on the lower semiconductor package 100 to be inserted into 131.

인터포저(200)는 하부 반도체 패키지(100)와 마주하는 일면(200A) 및 일면(200A)과 대향하는 타면(200B)을 가지며, 인터포저(200)는 상기 리드(210) 이외에 접속 전극(220) 및 회로 패턴(230)을 더 구비한다. The interposer 200 has one surface 200A facing the lower semiconductor package 100 and the other surface 200B opposite the surface 200A, and the interposer 200 is connected to the connection electrode 220 in addition to the lead 210. And a circuit pattern 230.

접속 전극(220)은 상부 반도체 패키지(300)와의 전기적 접속을 위한 부분으로, 인터포저(200)의 타면(200B)에 형성되어 있다. 회로 패턴(230)은 접속 전극(220)과 리드(210)를 전기적으로 연결하기 위한 것으로, 회로 패턴(230)의 일단부는 접속 전극(220)에 연결되어 있고 일단부와 대향하는 회로 패턴(230)의 타단부는 리드(210)에 연결되어 있다.The connection electrode 220 is a portion for electrical connection with the upper semiconductor package 300 and is formed on the other surface 200B of the interposer 200. The circuit pattern 230 is for electrically connecting the connection electrode 220 and the lead 210. One end of the circuit pattern 230 is connected to the connection electrode 220 and faces the one end of the circuit pattern 230. The other end of) is connected to the lead 210.

리드(210)는 하부 반도체 패키지(100)와의 전기적인 연결을 위한 부분으로, 리드(210)의 일측 단부는 회로 패턴(230)의 타단부와 연결되어 있고, 일측 단부와 대향하는 리드(210)의 타측 단부는 하부 반도체 패키지(100)의 제1 몰드부(130)에 형성된 홈(131)에 삽입된다. The lead 210 is a portion for electrical connection with the lower semiconductor package 100. One end of the lead 210 is connected to the other end of the circuit pattern 230, and the lead 210 faces the one end. The other end portion of the lower semiconductor package 100 is inserted into the groove 131 formed in the first mold portion 130.

리드(210)의 타측 단부가 상기 홈(131)에 삽입되도록, 리드(210)는 포밍 공정을 통해 밴딩(bending)된 형태를 가질 수도 있다.The lead 210 may be bent through a forming process so that the other end of the lead 210 is inserted into the groove 131.

도 2 및 도 3을 다시 참조하면, 상부 반도체 패키지(300)는 인터포저(200)의 접속 전극(220) 상에 실장된다.Referring to FIGS. 2 and 3 again, the upper semiconductor package 300 is mounted on the connection electrode 220 of the interposer 200.

본 실시예에서, 상부 반도체 패키지(300)는 하면에 솔더볼(360)이 장착된 제2 기판(310), 제2 기판(310) 상에 접착 부재(330)를 매개로 부착된 제2 반도체 칩(320), 제2 기판(310)과 제2 반도체 칩(320)을 전기적으로 연결하는 본딩 와이어(340), 제2 반도체 칩(320)을 포함한 제2 기판(310)의 상면을 밀봉하는 제2 몰드부(350)을 구비하며, 상기 솔더볼(360)이 인터포저(200)의 접속 전극(220) 상에 접합되도록 인터포저(200) 상에 실장되어 있다. In the present exemplary embodiment, the upper semiconductor package 300 may include a second substrate 310 having a solder ball 360 mounted on a bottom surface thereof, and a second semiconductor chip attached to the second substrate 310 via an adhesive member 330. (320), a bonding wire 340 for electrically connecting the second substrate 310 and the second semiconductor chip 320, the agent for sealing the upper surface of the second substrate 310 including the second semiconductor chip 320 2 is provided with a mold 350, the solder ball 360 is mounted on the interposer 200 to be bonded to the connection electrode 220 of the interposer 200.

상부 반도체 패키지(300)의 구조는 전술한 실시예에 한정되지 않으며, 다양한 변형이 가능하다. 예컨데, 상부 반도체 패키지(300)는 기판 없이 웨이퍼 레벨(wafer level)로 제작된 웨이퍼 레벨 패키지 일 수도 있고, 솔더볼(360) 대신 리드(lead)를 사용하는 리드 프레임 패키지일 수도 있다. The structure of the upper semiconductor package 300 is not limited to the above-described embodiment, and various modifications are possible. For example, the upper semiconductor package 300 may be a wafer level package manufactured at a wafer level without a substrate, or may be a lead frame package using leads instead of the solder balls 360.

전도성 연결 부재(400)는 제1 몰드부(130)의 홈(131) 내부에 형성되어 홈(131)에 삽입된 리드(210)를 고정하고, 리드(210)와 제1 기판(110)의 제1 볼랜드(112)를 전기적으로 연결한다. 전도성 연결 부재(400)는 솔더를 포함할 수 있다. 본 실시예에서, 전도성 연결 부재(400)가 홈(131)을 일부만 채우도록 형성된 경우를 도시하였으나, 이와 달리 전도성 연결 부재(400)는 홈(131)을 완전히 채우도록 형성될 수도 있다. The conductive connection member 400 is formed in the groove 131 of the first mold part 130 to fix the lead 210 inserted into the groove 131, and the lead 210 and the first substrate 110 of The first borland 112 is electrically connected. The conductive connection member 400 may include solder. In the present exemplary embodiment, the conductive connecting member 400 is formed to partially fill the groove 131. Alternatively, the conductive connecting member 400 may be formed to completely fill the groove 131.

한편, 전술한 실시예에서는 하나의 상부 반도체 패키지(300)가 인터포저(200)의 타면(200B)상에 실장된 경우를 도시 및 설명하였으나, 본 발명은 이에 한정되지 않고 다양한 형태로 변경 가능하다. Meanwhile, in the above-described embodiment, a case in which one upper semiconductor package 300 is mounted on the other surface 200B of the interposer 200 is illustrated and described, but the present invention is not limited thereto and may be modified in various forms. .

예컨데, 도 5에 도시된 바와 같이, 인터포저(200)의 타면(200B)에 상부 반도체 패키지(300)가 복수개 실장될 수도 있고, 도 6에 도시된 바와 같이 상부 반도체 패키지(300)가 인터포저(200)의 타면(200B) 뿐만 아니라 일면(200A)에도 실장될 수 있다.For example, as illustrated in FIG. 5, a plurality of upper semiconductor packages 300 may be mounted on the other surface 200B of the interposer 200, and as illustrated in FIG. 6, the upper semiconductor packages 300 may be interposers. It may be mounted on one surface 200A as well as the other surface 200B of 200.

이상에서 상세하게 설명한 바에 의하면, 크기가 다른 반도체 패키지들간 적층이 가능하므로 반도체 패키지 사이즈로 인한 제약을 극복하고, 다양한 사이즈의 반도체 패키지들을 적층 반도체 패키지에 적용할 수 있다. 또한, 상, 하부 반도체 패키지를 연결하는 인터포저가 하부 반도체 패키지의 몰드부에 형성된 홈에 결합되어 우수한 결속력을 가지므로 제품의 신뢰성이 향상된다. As described in detail above, stacking of semiconductor packages having different sizes is possible, thereby overcoming the constraints of the semiconductor package size, and applying semiconductor packages of various sizes to the multilayer semiconductor package. In addition, since the interposer connecting the upper and lower semiconductor packages is coupled to the groove formed in the mold portion of the lower semiconductor package and has excellent binding force, product reliability is improved.

앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.While the present invention has been described in connection with what is presently considered to be the most practical and preferred embodiment, it is to be understood that the invention is not limited to the disclosed embodiments, but, on the contrary, It will be understood that the invention can be variously modified and changed without departing from the technical scope thereof.

100: 하부 반도체 패키지
110 : 제1 기판
130 : 제1 몰드부
131: 홈
200 : 인터포저
300 : 상부 반도체 패키지
400 : 전도성 연결 부재100: lower semiconductor package
110: first substrate
130: first mold part
131: home
200: interposer
300: upper semiconductor package
400: conductive connecting member

Claims (6)

상면에 볼랜드가 형성된 기판, 상기 기판의 상면을 밀봉하고 상기 볼랜드를 노출하는 홈을 구비하는 몰드부를 포함하는 하부 반도체 패키지;
하부로 돌출된 리드를 구비하며 상기 리드가 상기 몰드부의 홈에 삽입되도록 상기 하부 반도체 패키지 상에 적층된 인터포저;
상기 홈 내부에 형성되어 상기 리드를 고정하고 상기 접속 전극과 상기 리드를 전기적으로 연결하는 전도성 연결 부재;및
상기 인터포저 상에 실장된 상부 반도체 패키지를 포함하는 적층 반도체 패키지.A lower semiconductor package including a substrate having a ball land formed on an upper surface thereof, and a mold part including a groove sealing an upper surface of the substrate and exposing the ball lands;
An interposer having a lead projecting downward and stacked on the lower semiconductor package such that the lead is inserted into a groove of the mold part;
A conductive connection member formed in the groove to fix the lead and electrically connect the connection electrode and the lead; and
And a top semiconductor package mounted on the interposer. 제 1항에 있어서, 상기 하부 반도체 패키지는 상기 기판의 상면 상에 실장된 반도체 칩을 더 포함하는 것을 특징으로 하는 적층 반도체 패키지.The multilayer semiconductor package of claim 1, wherein the lower semiconductor package further comprises a semiconductor chip mounted on an upper surface of the substrate. 제 1항에 있어서, 상기 상부 반도체 패키지는 상기 인터포저 상에 복수개가 실장된 것을 특징으로 하는 적층 반도체 패키지.The multilayer semiconductor package of claim 1, wherein a plurality of upper semiconductor packages are mounted on the interposer. 제 3항에 있어서, 상기 인터포저는 상기 하부 반도체 패키지와 마주하는 일면 및 상기 일면과 대향하는 타면을 가지며,
상기 상부 반도체 패키지는 상기 일면 및 타면 중 어느 하나 이상에 실장된 것을 특징으로 하는 적층 반도체 패키지.The semiconductor device of claim 3, wherein the interposer has one surface facing the lower semiconductor package and the other surface facing the one surface.
The upper semiconductor package is laminated semiconductor package, characterized in that mounted on any one or more of the one side and the other side. 제 4항에 있어서, 상기 인터포저는 상기 일면 및 타면 중 어느 하나 이상에 상기 상부 반도체 패키지와 전기적으로 연결되도록 형성된 전극 패드;
상기 전극 패드에 일단부가 연결되고 상기 일단부와 대향하는 타단부가 상기 리드에 연결된 회로 패턴을 더 포함하는 것을 특징으로 하는 적층 반도체 패키지.The semiconductor device of claim 4, wherein the interposer comprises: an electrode pad formed on at least one of the one surface and the other surface to be electrically connected to the upper semiconductor package;
And a circuit pattern having one end connected to the electrode pad and the other end opposite to the one end connected to the lead. 제 1항에 있어서, 상기 전도성 연결 부재는 솔더를 포함하는 것을 특징으로 하는 적층 반도체 패키지.The multilayer semiconductor package of claim 1, wherein the conductive connection member comprises solder.
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KR20110130017A (en) * 2010-05-27 2011-12-05 삼성전자주식회사 Multi-chip package and method of manufacturing the same

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