KR20130106628A - Manufacturing method of chip package member and manufacturing method of chip package - Google Patents

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Abstract

PURPOSE: A method for manufacturing a chip package member and a method for manufacturing a chip package are provided to stabilize manufacturing processes by forming a bottom junction layer on an insulation film. CONSTITUTION: A bottom junction layer is formed on the lower surface of an insulation film (S1). A bonding layer is formed on the upper surface of the insulation film (S3). A base material is made. A through hole is formed on the base material (S5). A circuit pattern layer is formed on the boding layer (S7). [Reference numerals] (AA) Start; (BB) End; (S1) Bottom junction layer is formed on the lower surface of an insulation film; (S3) Bonding layer is formed on the upper surface of the insulation film; (S5) Through hole is formed on the base material; (S7) Circuit pattern layer is formed on the boding layer

Description

칩 패키지 부재 제조 방법 및 칩 패키지 제조방법{MANUFACTURING METHOD OF CHIP PACKAGE MEMBER AND MANUFACTURING METHOD OF CHIP PACKAGE}Chip package member manufacturing method and chip package manufacturing method {MANUFACTURING METHOD OF CHIP PACKAGE MEMBER AND MANUFACTURING METHOD OF CHIP PACKAGE}

본 발명은 칩 패키지 기술분야 관한 것으로서, 보다 자세하게는 칩 패키지 부재 제조기술에 관한 것이다.The present invention relates to the field of chip package technology, and more particularly, to a chip package member manufacturing technology.

반도체 또는 광소자 패키지 기술은 고밀도화, 소형화, 고성능화의 요구에 부합하여 꾸준히 발전하여 왔지만, 반도체 제조 기술에 비하여 상대적으로 뒤쳐져 있는 상태이기 때문에 패키지 기술 개발로 고성능화, 소형화, 고밀도화에 대한 요구를 해결하려는 움직임이 최근 대두되고 있다.Semiconductor or optical device package technology has been steadily developed in accordance with demands for high density, miniaturization, and high performance. However, since it is relatively inferior to semiconductor manufacturing technology, development of package technology is required to solve the demand for high performance, miniaturization and high density Have recently emerged.

반도체/광소자 패키지 관련하여 실리콘 칩이나 LED(Light Emitting Diode) 칩, 스마트 IC 칩 등이 와이어 본딩이나 LOC(Lead On Chip) 본딩 방식을 통해 기판 상에 본딩된다.Related to the semiconductor / optical device package, a silicon chip, an LED (Light Emitting Diode) chip, a smart IC chip and the like are bonded on a substrate through wire bonding or LOC (Lead On Chip) bonding.

도 1은 일반적인 스마트 IC 칩 패키지의 단면도를 나타낸 도면이다. 1 is a cross-sectional view of a general smart IC chip package.

도 1을 참조하면, 일반적인 스마트 IC 칩 패키지는 비아홀이 형성된 절연층(10), 상기 절연층(10)의 일면에 형성된 회로패턴층(20), 회로패턴층(20) 중 상기 비아홀에 의해 노출된 부분에 실장된 IC 칩(30)을 포함하여 이루어진다. Referring to FIG. 1, a typical smart IC chip package may be exposed by the via hole among the insulating layer 10 having a via hole, a circuit pattern layer 20 formed on one surface of the insulating layer 10, and a circuit pattern layer 20. And an IC chip 30 mounted on the portion.

IC 칩(30)은 와이어(40)에 의해 회로패턴층(20)에 전기적으로 접속된다. IC 칩(30)과 와이어(40)는 에폭시 수지(Epoxy Resin) 등으로 이루어진 몰딩부(50)에 의해 몰딩되며, 이러한 몰딩부(50)는 도 1에 도시된 바와 같이, 절연층(10) 상에 형성된다. The IC chip 30 is electrically connected to the circuit pattern layer 20 by the wire 40. The IC chip 30 and the wire 40 are molded by a molding part 50 made of epoxy resin or the like, and the molding part 50 is shown in FIG. 1, and the insulating layer 10 is formed. Is formed on the phase.

이러한 경우, 절연층(10)은 그 표면에너지가 부족하여 몰딩부(50)와 접하는 경계면(52)에서 접착력(Adhesion Power)이 저하되는 문제점이 발생하며, 이에 따라, 몰딩부(50)와 절연층(10)이 서로 분리되는 박리현상이 발생하는 문제점, 결과적으로 제품의 신뢰도 및 내구성이 저하되는 문제점이 존재하였다. In this case, the insulating layer 10 has a problem that the adhesion power (Adhesion Power) is lowered at the interface 52 in contact with the molding portion 50 due to the lack of the surface energy, thereby, insulating the molding portion 50 The problem that peeling phenomenon occurs in which the layers 10 are separated from each other occurs, and as a result, there is a problem that the reliability and durability of the product are degraded.

특히, 절연층(10)이 필름재질, 예컨대 폴리이미드(polyimide)로 형성되는 경우, 매우 낮은 표면에너지를 갖고 표면접착력이 좋지 않은 폴리이미드 자체의 특성으로 인하여 상술한 박리현상 문제점이 더욱 대두되었다.In particular, when the insulating layer 10 is formed of a film material, for example, polyimide, the above-mentioned peeling problem is further raised due to the characteristics of the polyimide itself having a very low surface energy and poor surface adhesion.

본 발명은 상술한 종래의 문제점을 해결하기 위해 제안된 것으로서, 절연필름을 이용한 칩 패키지 부재 제조시 절연필름 하부에 하부접합층을 미리 형성함으로써 표면에너지를 증가시켜 몰딩부와 칩 패키지 부재간의 박리를 방지하고 제품의 신뢰도 및 내구성을 향상시키는 것을 그 목적으로 한다.The present invention has been proposed in order to solve the above-mentioned problems, and when the chip package member using the insulating film is manufactured, the lower bonding layer is formed in advance under the insulating film to increase the surface energy, thereby reducing the separation between the molding part and the chip package member. To prevent and improve the reliability and durability of the product.

상술한 과제를 해결하기 위한 본 발명의 칩 패키지 부재 제조방법은, 절연필름 하부에 하부접합층을 형성하고, 상기 절연필름 상부에 접착층을 형성하여 베이스재를 제조하고, 상기 베이스재에 관통홀을 형성하고, 상기 상부접착층 상에 회로패턴층을 형성하는 것을 포함하여 이루어질 수 있다.In the chip package member manufacturing method of the present invention for solving the above problems, a lower bonding layer is formed below the insulating film, an adhesive layer is formed on the insulating film to manufacture a base material, and through holes are formed in the base material. And forming a circuit pattern layer on the upper adhesive layer.

본 발명의 칩 패키지 부재 제조방법에 있어서, 상기 하부접합층을 형성하는 것은, 상기 절연필름 하부에 프리프레그를 라미네이팅 하는 것을 포함하여 이루어질 수 있다.In the method of manufacturing a chip package member of the present invention, forming the lower bonding layer may include laminating a prepreg on the lower portion of the insulating film.

본 발명의 칩 패키지 부재 제조방법에 있어서, 상기 프리프레그를 라미네이팅 하는 것 이후에, 상기 프리프레그에 표면거칠기를 형성하는 것을 더 포함하여 이루어질 수 있다.In the chip package member manufacturing method of the present invention, after laminating the prepreg, it may further comprise forming a surface roughness on the prepreg.

본 발명의 칩 패키지 부재 제조방법에 있어서, 상기 표면거칠기를 형성하는 것은, 상기 프리프레그 하부에 표면거칠기가 형성된 동박층을 라미네이팅하여 상기 표면거칠기를 상기 프리프레그에 전사하고, 상기 동박층을 에칭하는 것을 포함하여 이루어질 수 있다.In the chip package member manufacturing method of the present invention, forming the surface roughness comprises laminating a copper foil layer having a surface roughness formed under the prepreg, transferring the surface roughness to the prepreg, and etching the copper foil layer. It can be made, including.

본 발명의 칩 패키지 부재 제조방법에 있어서, 상기 표면거칠기의 Rz값은, 3 내지 10 마이크로미터의 범위에서 형성될 수 있다.In the chip package member manufacturing method of the present invention, the Rz value of the surface roughness may be formed in the range of 3 to 10 micrometers.

본 발명의 칩 패키지 부재 제조방법에 있어서, 상기 절연필름은, 폴리이미드(polyimide), 폴리에틸렌 나프탈레이트(Polyethylene naphthalate) 또는 폴리에틸렌 테레프탈레이트(polyethyleneterephthalate)로 형성될 수 있다.In the method of manufacturing a chip package member of the present invention, the insulating film may be formed of polyimide, polyethylene naphthalate or polyethylene terephthalate.

본 발명의 칩 패키지 부재 제조방법에 있어서, 상기 접착층은, 접착제(adhesive) 또는 본딩시트(bonding sheet)로 이루어질 수 있다.In the method of manufacturing a chip package member of the present invention, the adhesive layer may be formed of an adhesive or a bonding sheet.

본 발명의 칩 패키지 부재 제조방법에 있어서, 상기 관통홀을 형성하는 것은, 펀칭(Punching)공정 또는 레이저 드릴(Drill) 공정에 의해 이루어질 수 있으나 이에 한정되는 것은 아니다.In the method of manufacturing a chip package member of the present invention, the forming of the through hole may be performed by a punching process or a laser drill process, but is not limited thereto.

본 발명의 칩 패키지 부재 제조방법에 있어서, 상기 회로패턴층을 형성하는 것은, 상기 접착층 상에 금속층을 형성하고, 상기 금속층을 에칭하여 회로패턴을 형성하는 것을 포함하여 이루어질 수 있다. 이때 금속층은 구리(Cu)로 형성될 수 있으나, 이에 한정되는 것은 아니다.In the method of manufacturing a chip package member of the present invention, forming the circuit pattern layer may include forming a metal layer on the adhesive layer and etching the metal layer to form a circuit pattern. In this case, the metal layer may be formed of copper (Cu), but is not limited thereto.

본 발명의 칩 패키지 부재 제조방법에 있어서, 상기 회로패턴층을 형성하는 것 이후에, 상기 회로패턴층 일면 또는 양면에 선택적으로 도금층을 형성하는 것을 더 포함하여 이루어질 수 있다. 이때 도금층은 니켈(Ni), 금(Au) 중 적어도 어느 하나를 포함하여 이루어질 수 있다.In the method of manufacturing a chip package member of the present invention, after the circuit pattern layer is formed, the method may further include selectively forming a plating layer on one or both surfaces of the circuit pattern layer. In this case, the plating layer may include at least one of nickel (Ni) and gold (Au).

상술한 과제를 해결하기 위한 본 발명의 칩 패키지 제조방법은, 상술한 방법에 의해 제조된 칩 패키지 부재의 하부접합층 하부에 칩을 실장하고, 상기 칩과 상기 회로패턴층을 와이어로 본딩하여 전기적으로 접속시키고, 상기 칩 하부에 상기 칩과 상기 와이어를 매립하는 몰딩부를 형성하는 것을 포함하여 이루어질 수 있다.In the chip package manufacturing method of the present invention for solving the above problems, the chip is mounted under the lower bonding layer of the chip package member manufactured by the method described above, and the chip and the circuit pattern layer are bonded with wires to electrically It may be made to include, and forming a molding portion for embedding the chip and the wire in the lower portion of the chip.

본 발명에 따르면, 칩 패키지 부재 제조과정에서 미리 절연필름에 하부접합층을 형성할 수 있게 되어 공정효율성 및 공정 안정성을 확보할 수 있게 된다.According to the present invention, the lower bonding layer can be formed on the insulating film in advance in the manufacturing process of the chip package member, thereby ensuring process efficiency and process stability.

또한 본 발명에 따르면, 칩 패키지 제조시 절연필름과 몰딩수지의 접착력을 향상시킬 수 있게 되어, 칩 패키지의 신뢰도 및 내구성을 향상시키는 효과도 갖게 된다.In addition, according to the present invention, it is possible to improve the adhesion between the insulating film and the molding resin when manufacturing the chip package, it also has the effect of improving the reliability and durability of the chip package.

아울러, 본 발명에 따르면, 절연필름을 이용하여 칩 패키지를 제조하게 됨에 따라 제품을 경량화 할 수 있는 효과, 제품을 소형화, 경박단소화 할 수 있는 효과도 추가적으로 거둘 수 있게 된다.In addition, according to the present invention, as the chip package is manufactured using the insulating film, the effect of reducing the weight of the product and miniaturizing and reducing the weight of the product may be additionally achieved.

도 1은 일반적인 스마트 IC 칩 패키지의 단면도를 나타낸 도면이다.
도 2는 본 발명에 따른 칩 패키지 부재 제조방법의 흐름을 나타낸 순서도이다.
도 3 및 도 4는 본 발명의 일 실시예에 따른 칩 패키지 부재 및 칩 패키지 제조방법의 공정을 개략적으로 도시한 공정예시도이다.
도 5 및 도 6은 본 발명의 다른 실시예에 따른 칩 패키지 부재 및 칩 패키지 제조방법의 공정을 개략적으로 도시한 공정예시도이다.1 is a cross-sectional view of a general smart IC chip package.
2 is a flow chart showing the flow of the chip package member manufacturing method according to the present invention.
3 and 4 are process example diagrams schematically showing the process of the chip package member and the chip package manufacturing method according to an embodiment of the present invention.
5 and 6 are process example views schematically showing the process of the chip package member and the chip package manufacturing method according to another embodiment of the present invention.

이하 첨부된 도면을 참조하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있는 바람직한 실시예를 상세히 설명한다. 다만 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 바람직한 일 실시예에 불과할 뿐이고, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형 예들이 있을 수 있음을 이해하여야 한다. 또한, 본 발명의 바람직한 실시예에 대한 동작 원리를 상세하게 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다. 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서, 각 용어의 의미는 본 명세서 전반에 걸친 내용을 토대로 해석되어야 할 것이다. 도면 전체에 걸쳐 유사한 기능 및 작용을 하는 부분에 대해서는 동일한 도면 부호를 사용한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. It should be understood, however, that the embodiments described herein and the configurations shown in the drawings are only a preferred embodiment of the present invention, and that various equivalents and modifications may be made thereto at the time of the present application. DETAILED DESCRIPTION OF EXEMPLARY EMBODIMENTS Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. In the following description, well-known functions or constructions are not described in detail to avoid obscuring the subject matter of the present invention. The following terms are defined in consideration of the functions of the present invention, and the meaning of each term should be interpreted based on the contents throughout this specification. The same reference numerals are used for portions having similar functions and functions throughout the drawings.

도 2는 본 발명에 따른 칩 패키지 부재 제조방법의 흐름을 나타낸 순서도이다.2 is a flow chart showing the flow of the chip package member manufacturing method according to the present invention.

도 2를 참조하면, 본 발명의 칩 패키지 부재 제조방법은, 절연필름 하부에 하부접합층을 형성하고(S1), 절연필름 상부에 접착층을 형성하여 베이스재를 제조하고(S3), 베이스재에 관통홀을 형성하고(S5), 베이스재 하부에 회로패턴층을 형성하는 것(S7)를 포함하여 이루어질 수 있다. 또한 도면에는 미도시되었으나, S7단계 이후에 회로패턴층 일면 또는 양면에 선택적으로 도금층을 형성하는 과정을 더 포함하여 이루어질 수 있다.Referring to Figure 2, the chip package member manufacturing method of the present invention, by forming a lower bonding layer on the lower insulating film (S1), by forming an adhesive layer on the insulating film upper (S3), to the base material Forming a through hole (S5), and forming a circuit pattern layer under the base material (S7). In addition, although not shown in the drawing, after the step S7 may further comprise the step of selectively forming a plating layer on one side or both sides of the circuit pattern layer.

구체적으로 S1단계는 다음과 같이 이루어질 수 있다.Specifically, step S1 may be performed as follows.

우선, 절연필름을 준비한다. 이때 절연필름의 재질은 폴리이미드(polyimide), 폴리에틸렌 나프탈레이트(Polyethylene naphthalate, 이하 'PEN') 또는 폴리에틸렌 테레프탈레이트(polyethyleneterephthalate, 이하 'PET') 재질의 필름재로 형성될 수 있으나 이에 한정되는 것은 아니다. First, prepare an insulating film. In this case, the insulating film may be formed of a film material made of polyimide, polyethylene naphthalate (PEN), or polyethylene terephthalate (PET), but is not limited thereto. .

이후 절연필름의 하면에 하부접합층을 형성한다. 이때 하부접합층의 형성은 절연필름 하부에 프리프레그를 라미네이팅 함으로써 이루어질 수 있으나, 이에 한정되는 것은 아니다. 이에 따르면, 칩 패키지 부재 제조과정에서 미리 하부접합층을 형성함에 따라 추후 별도의 접합층을 형성할 필요가 없게 되어 제조공정효율성을 향상시킬 수 있게 되고, 비교적 가격이 저렴한 프리프레그를 이용함에 따라 제조비용을 절감할 수 있게 된다. 또한 제조과정에서 형성한 하부접합층이 지지층의 역할을 하게 되어 공정안정성을 확보할 수 있는 효과를 갖게 되며, 추가적으로 절연필름의 낮은 표면에너지에도 불구하고 칩 패키지 제조시 형성되는 몰딩재와의 접합력을 향상시킬 수 있는 효과도 거둘 수 있게 된다.Thereafter, a lower bonding layer is formed on the lower surface of the insulating film. In this case, the lower bonding layer may be formed by laminating the prepreg on the lower portion of the insulating film, but is not limited thereto. According to this, as the lower bonding layer is formed in advance in the manufacturing process of the chip package member, it is not necessary to form a separate bonding layer later, thereby improving the manufacturing process efficiency, and using a relatively inexpensive prepreg The cost can be reduced. In addition, the lower bonding layer formed during the manufacturing process acts as a support layer, and thus has an effect of securing process stability. Additionally, despite the low surface energy of the insulating film, bonding strength with the molding material formed during chip package manufacturing You can also improve the effect.

하부접합층을 형성한 후, 절연필름의 상부에 접착층을 형성하여 베이스재를 제조한다(S3). 접착층은 추후 형성될 회로패턴층과 절연필름을 결합시키는 매개체 역할을 하는 부분으로서, 접착층의 형성은 절연필름 상부에 접착제 도포 후 라미네이팅 공정을 수행하는 방법 또는 본딩시트(bonding sheet)를 절연층 하부에 부착한 후 라미네이팅 공정을 수행하는 방법을 통해 형성될 수도 있다.After forming the lower bonding layer, to form an adhesive layer on the upper portion of the insulating film to prepare a base material (S3). The adhesive layer serves as a medium for bonding the circuit pattern layer and the insulating film to be formed later, the formation of the adhesive layer is a method of performing a laminating process after applying the adhesive on the insulating film or bonding sheet (bonding sheet) to the lower insulating layer It may be formed through a method of performing a laminating process after attaching.

이때 접착층을 형성하는 물질로서는 에폭시 수지, 아크릴 수지, 폴리이미드 수지 중 적어도 어느 하나를 포함하는 물질로 형성될 수 있으며 보다 구체적으로는 에폭시 수지나 폴리이미드 수지로 형성될 수 있다. 또한 접착층 형성 물질에는 유연성을 갖게 할 목적으로 각종 천연 고무, 가소제, 경화제, 인계 등의 난연제, 그 밖의 각종 첨가물이 첨가될 수 있다. 아울러, 폴리이미드 수지는 주로 열가소성 폴리이미드가 사용되는 경우가 많지만, 열경화성 폴리이미드 수지도 사용될 수 있다. 다만, 이는 하나의 예시일 뿐이며 현재 개발되어 상용화되었거나 향후 기술발전에 따라 구현 가능한 모든 접착성을 갖는 수지로 본 발명의 접착층을 형성할 수 있다고 할 것이다.In this case, the material for forming the adhesive layer may be formed of a material including at least one of an epoxy resin, an acrylic resin, and a polyimide resin, and more specifically, may be formed of an epoxy resin or a polyimide resin. In addition, various kinds of natural rubbers, plasticizers, curing agents, flame retardants such as phosphorus, and other various additives may be added to the adhesive layer forming material. In addition, although a thermoplastic polyimide is often used as the polyimide resin in many cases, a thermosetting polyimide resin may also be used. However, it is to be understood that this is only one example, and that the adhesive layer of the present invention can be formed with a resin having all the adhesives that have been developed, commercialized, or can be implemented according to future technological developments.

이후, S3단계에서 얻은 베이스재에 하나 이상의 관통홀을 형성한다(S5). 이러한 관통홀은 칩이 실장되는 비아홀, 각 층 간의 전기적 연결을 위한 비아홀, 열 확산을 용이하게 하기 위한 열 비아홀(thermal via hole), 각 층들을 정렬하는 기준이 되는 비아홀을 포함할 수 있다. 이때 관통홀을 형성하는 방법으로는 펀칭(punching) 가공하는 방법, 레이저를 이용한 드릴(drill) 공정을 수행하는 방법 등이 이용될 수 있으며, 이외에도 현재 개발되어 상용화되었거나 향후 기술발전에 따라 구현 가능한 모든 관통홀 형성방법이 이용될 수 있다고 할 것이다.Thereafter, at least one through hole is formed in the base material obtained in step S3 (S5). These through holes may include via holes for mounting the chips, via holes for electrical connection between the respective layers, thermal via holes for facilitating thermal diffusion, and via holes for aligning the respective layers. The through hole may be formed by a method of punching, a method of performing a drilling process using a laser, or the like. In addition, A method of forming a through hole may be used.

한편, 도면에는 미도시되었으나, S1단계와 S5단계 사이에는 하부접합층 표면에 표면거칠기를 형성하는 공정이 더 수행될 수 있으며, 이러한 공정은 다음과 같이 이루어질 수 있다.Meanwhile, although not shown in the drawings, a process of forming a surface roughness on the surface of the lower bonding layer may be further performed between steps S1 and S5, and such a process may be performed as follows.

우선 하부접착층의 하부에 전해동박(Electrolytic Copper Foil)을 라미네이팅한다. 이때 전해동박의 표면에 형성된 표면거칠기(Roughness)가 하부접착층에 전사되며, 결과적으로 하부접착층에 표면거칠기가 형성된다. 이때 전해동박의 두께, 라미네이팅 조건(예컨대 온도 또는 압력) 등의 조건을 조절하여 하부접착층에 형성되는 표면거칠기의 Rz값을 조절할 수 있으며, 보다 구체적으로 3 내지 10 마이크로미터의 범위내에서 Rz값이 형성될 수 있으나 이에 한정되는 것은 아니다. 표면거칠기(Rz)가 3 마이크로미터 미만인 경우, 추후 완성제품 제조시 형성되는 몰딩부와의 접착력 향상효과를 거두기 어려우며, 표면거칠기(Rz)가 10 마이크로미터를 초과하여 형성되는 경우 표면거칠기를 이루는 알갱이 들이 분말의 형태로 떨어져 나와 칩 패키지 관련 제조공정에서 오염을 유발하는 문제점을 갖게 되기 때문이다.First, an electrolytic copper foil is laminated on a lower portion of the lower adhesive layer. At this time, the surface roughness (Roughness) formed on the surface of the electrolytic copper foil is transferred to the lower adhesive layer, and as a result, the surface roughness is formed on the lower adhesive layer. At this time, it is possible to adjust the Rz value of the surface roughness formed in the lower adhesive layer by adjusting conditions such as the thickness of the electrolytic copper foil, laminating conditions (for example, temperature or pressure), and more specifically, an Rz value is formed within a range of 3 to 10 micrometers. It may be, but is not limited to such. If the surface roughness (Rz) is less than 3 micrometers, it is difficult to achieve the effect of improving the adhesive strength with the molding part formed in the manufacture of the finished product later, and when the surface roughness (Rz) is formed more than 10 micrometers, the grains forming the surface roughness This is because they fall in the form of powder and cause problems in the chip package-related manufacturing process.

이후 에칭공정을 거쳐 상술한 전해동박을 제거하게 되면 하부접합층에 표면거칠기를 형성할 수 있게 되며, 이에 따라 추후 하부접합층 하부에 몰딩 수지를 도포하는 경우, 표면거칠기로 인하여 칩 패키지 부재와 몰딩 수지간의 접착력이 증대되는 효과, 칩과 칩 패키지 부재간의 접착력을 향상시킬 수 있는 효과 및 칩 패키지의 신뢰도 및 내구성이 향상되는 효과를 갖게 된다.Subsequently, when the above-mentioned electrolytic copper foil is removed through an etching process, a surface roughness can be formed on the lower bonding layer. Accordingly, when a molding resin is applied to the lower bonding layer below, the chip package member and the molding resin may be formed due to the surface roughness. The adhesive force between the effect is increased, the adhesive force between the chip and the chip package member can be improved, and the reliability and durability of the chip package will be improved.

S5단계에서 베이스재에 관통홀을 형성한 후에는 베이스재의 하부에 회로패턴층을 형성한다(S7). 이때 회로패턴층의 형성은 다음과 같이 이루어질 수 있다. 우선 베이스재의 하부에 금속층을 형성한다. 이때 금속층은 구리(Cu)로 이루어짐이 바람직하나, 이에 한정되는 것은 아니다. 이후 금속층을 에칭하여 회로패턴을 형성한다. 보다 자세하게는 여러 약품 처리를 통해 금속층 표면을 활성화시킨 후, 포토 레지스트를 도포하고 노광 및 현상 공정을 수행한다. 현상공정이 완료된 후, 에칭 공정을 통해 필요한 회로를 형성하고 포토레지스트를 박리함으로써 본 발명의 회로패턴층을 형성할 수 있게 된다. After forming the through hole in the base material in step S5 to form a circuit pattern layer on the lower portion of the base material (S7). In this case, the circuit pattern layer may be formed as follows. First, a metal layer is formed under the base material. At this time, the metal layer is preferably made of copper (Cu), but is not limited thereto. After that, the metal layer is etched to form a circuit pattern. More specifically, after the surface of the metal layer is activated by various chemical treatments, a photoresist is applied, and exposure and development processes are performed. After the development process is completed, the circuit pattern layer of the present invention can be formed by forming a necessary circuit through the etching process and peeling off the photoresist.

한편, 도면에는 미도시 되었으나, S7단계 이후에 회로패턴층의 일면 또는 양면에 도금층을 형성하는 도금공정이 더 수행될 수 있다. 이때 도금공정은 전해도금공정인 것이 바람직하며, 도금되는 물질로서는 니켈(Ni), 금(Au) 중 하나 이상이 이용될 수 있다. On the other hand, although not shown in the figure, a plating process for forming a plating layer on one side or both sides of the circuit pattern layer after step S7 may be further performed. In this case, the plating process is preferably an electroplating process, and one or more of nickel (Ni) and gold (Au) may be used as the material to be plated.

상술한 방법에 의해 제조되는 칩 패키지 부재는, 절연필름을 사용함에도 불구하고 칩 패키지 부재와 몰딩수지의 접착력을 향상시키는 효과, 칩 패키지(예컨대 COB 타입 등)의 신뢰도 및 내구성을 향상시키는 효과를 갖게 된다. 아울러, 제품을 경량화 할 수 있는 효과, 제품을 소형화, 경박단소화 할 수 있는 효과도 추가적으로 거둘 수 있게 된다. The chip package member manufactured by the above-described method has the effect of improving the adhesion between the chip package member and the molding resin, and the reliability and durability of the chip package (for example, COB type) despite the use of the insulating film. do. In addition, the effect of lightening the product, the size of the product can be additionally reduced, light and small.

도 3 및 도 4는 본 발명의 일 실시예에 따른 칩 패키지 부재 및 칩 패키지 제조방법의 공정을 개략적으로 도시한 공정예시도이다.3 and 4 are process example diagrams schematically showing the process of the chip package member and the chip package manufacturing method according to an embodiment of the present invention.

도 2 내지 도 4를 참조하면, 우선 도 3의 (a)에 도시된 바와 같이, 절연필름(110)을 준비한다. 이때 절연필름(110)으로서 폴리이미드(polyimide), PEN 또는 PET 재질의 필름재가 이용될 수 있으나, 이에 한정되지 않음은 도 2의 설명에서 상술한 바와 같다. 이후 도 3의 (b)에 도시된 바와 같이 절연필름(110) 하부에 하부접합층 (130)을 형성한다. 이때 하부접합층(130)의 형성은 프리프레그를 라미네이팅 하는 방법으로 이루어질 수 있다. 그리고 도 3의 (c)에 도시된 바와 같이 절연필름(110) 상부에 접착층(150)을 형성하여 베이스재(100)를 제조하게 되며, 접착층(150)의 형성은 접착제 도포 후 라미네이팅 공정을 수행하거나, 또는 본딩시트 부착 후 라미네이팅 공정을 수행하는 방법으로 이루어질 수 있다.2 to 4, first, as shown in FIG. 3A, an insulating film 110 is prepared. In this case, as the insulating film 110, a film material made of polyimide, PEN, or PET may be used, but is not limited thereto. As described above with reference to FIG. 2. Thereafter, as shown in FIG. 3B, a lower bonding layer 130 is formed below the insulating film 110. In this case, the lower bonding layer 130 may be formed by laminating the prepreg. And as shown in Figure 3 (c) to form an adhesive layer 150 on the insulating film 110 to produce a base material 100, the formation of the adhesive layer 150 performs a laminating process after applying the adhesive Or, it may be made by a method of performing a laminating process after bonding the bonding sheet.

이후, 도 3의 (d)에 도시된 바와 같이 베이스재(100)에 관통홀(190)을 형성하게 되며, 이때 관통홀(190)의 형성방법은 펀칭가공공정 또는 레이저 드릴공정 등이 이용될 수 있다. 관통홀(190)들은 광소자, 즉 칩이 실장되는 비아홀, 각 층 간의 전기적 연결을 위한 바이홀, 열 확산을 용이하게 하기 위한 열 비아홀(thermal via hole), 각 층들을 정렬하는 기준이 되는 비아홀의 역할을 할 수 있음은 도 2의 설명에서 상술한 바와 같다. Thereafter, as shown in (d) of FIG. 3, a through hole 190 is formed in the base material 100. In this case, the forming method of the through hole 190 may be a punching process or a laser drill process. Can be. The through-holes 190 are optical devices, that is, via-holes on which chips are mounted, via-holes for electrical connection between layers, thermal via-holes for facilitating heat diffusion, and via-holes that align each layer. It may act as described above in the description of FIG.

관통홀(190) 형성 후, 도 3의 (e)에 도시된 바와 같이 금속층(210)을 베이스재(100)의 상부, 보다 구체적으로 접착층(150) 상부에 형성한다. 이때 금속층(210)의 형성방법은 라미네이팅 공정을 통해 이루어질 수 있으며, 금속층(210) 형성물질로서 구리(Cu)가 이용될 수 있으나 이에 한정되지 않음은 도 2의 설명에서 상술한 바와 같다.After the through hole 190 is formed, the metal layer 210 is formed on the base material 100, more specifically, on the adhesive layer 150, as shown in FIG. 3E. In this case, the method of forming the metal layer 210 may be performed through a laminating process, and copper (Cu) may be used as the material for forming the metal layer 210, but is not limited thereto. As described above with reference to FIG. 2.

이후, 여러 약품 처리를 통해 금속층(210) 표면을 활성화시킨 후, 포토 레지스트를 도포하고 노광 및 현상 공정을 수행한다. 그리고 현상공정이 완료된 후, 에칭 공정을 통해 필요한 회로패턴을 형성하고 포토레지스트를 박리함으로써, 도 4의 (f)에 도시된 바와 같은 회로패턴층(230)을 형성함으로써 칩 패키지 부재를 제조하게 된다.Thereafter, after activating the surface of the metal layer 210 through various chemical treatments, a photoresist is applied and an exposure and development process is performed. After the development process is completed, the chip package member is manufactured by forming the necessary circuit pattern through the etching process and peeling the photoresist, thereby forming the circuit pattern layer 230 as shown in FIG. .

한편, 도면에는 미도시되었으나, 회로패턴층을 도금하는 공정을 더 수행함으로써 도금층을 더 형성할 수 있으며, 이러한 도금공정으로서 전해도금공정이 이용될 수 있다. 보다 구체적으로, 도 3의 (f)에 도시된 도면을 기준으로, 회로패턴층(230)의 상부(콘택 영역)에 금(Au)을 도금하여 도금층을 형성하고, 또한 관통홀(190)에 의해 노출된 회로패턴층(230)의 하부에는 니켈(Ni)을 도금하여 도금층을 형성할 수 있다. Meanwhile, although not shown in the drawing, the plating layer may be further formed by further performing a process of plating the circuit pattern layer, and an electroplating process may be used as the plating process. More specifically, based on the drawing shown in FIG. 3 (f), gold (Au) is plated on the upper portion (contact area) of the circuit pattern layer 230 to form a plating layer, and also in the through hole 190. The plating layer may be formed by plating nickel (Ni) on the lower portion of the circuit pattern layer 230 exposed by the nickel.

상술한 공정에 의해 칩 패키지 부재를 제조한 이후, 하부접합층(130)의 하부에 칩(310)을 실장하고, 칩(310)과 회로패턴층(230)을 와이어(330)로 본딩하여 전기적으로 접속시키고, 칩(310)의 하부에 몰딩수지를 도포하여 칩(310)과 와이어(330)를 매립하는 몰딩부(350)를 형성함으로써 칩 패키지를 제조할 수 있게 된다. After the chip package member is manufactured by the above-described process, the chip 310 is mounted on the lower junction layer 130, and the chip 310 and the circuit pattern layer 230 are bonded to each other by wires 330. The chip package may be manufactured by forming a molding part 350 filling the chip 310 and the wire 330 by applying a molding resin to the lower portion of the chip 310.

도 5 및 도 6은 본 발명의 다른 실시예에 따른 칩 패키지 부재 및 칩 패키지 제조방법의 공정을 개략적으로 도시한 공정예시도이다.5 and 6 are process example views schematically showing the process of the chip package member and the chip package manufacturing method according to another embodiment of the present invention.

도 2 내지 도 6을 참조하면, 우선 도 5의 (a)에 도시된 바와 같이, 절연필름(110)을 준비하고, 도 5의 (b)에 도시된 바와 같이 절연필름(110) 하부에 하부접합층 (130)을 형성한다. 2 to 6, first, as shown in FIG. 5A, the insulating film 110 is prepared, and as shown in FIG. 5B, the lower portion of the insulating film 110 is lowered. The bonding layer 130 is formed.

그리고, 도 5의 (b) 및 (c)에 도시된 바와 같이 하부접합층(130) 하부에 전해동박(800)을 라미네이팅한다. 이때 전해동박(800)의 표면에 형성된 표면거칠기(Roughness)가 하부접합층(130)에 전사되며, 전해동박의 두께, 라미네이팅 조건(예컨대 온도 또는 압력) 등의 조건을 조절함으로써 하부접합층(130)에 형성되는 표면거칠기의 Rz값을 조절할 수 있음은 도 2의 설명에서 상술한 바와 같다.Then, as illustrated in FIGS. 5B and 5C, the electrolytic copper foil 800 is laminated under the lower bonding layer 130. At this time, the surface roughness (Roughness) formed on the surface of the electrolytic copper foil 800 is transferred to the lower bonding layer 130, by adjusting the conditions, such as the thickness of the electrolytic copper foil, laminating conditions (for example, temperature or pressure) to the lower bonding layer 130. The Rz value of the surface roughness to be formed can be adjusted as described above in the description of FIG. 2.

이후 에칭공정을 통해 전해동박을 제거하면 도 5의 (d)에 도시된 바와 같이 하부접합층 (130)에 표면거칠기(131)가 형성된 구조물을 얻게 된다. 이때 표면거칠기(131)의 Rz값은 몰딩수지와의 접착력 향상 및 제조공정상 오염방지를 위해 3 내지 10 마이크로미터의 범위내에서 형성되는 것이 바람직하나 이에 한정되지 않음은 도 2의 설명에서 상술한 바와 같다.Then, when the electrolytic copper foil is removed through an etching process, as shown in FIG. 5 (d), a structure having a surface roughness 131 formed on the lower bonding layer 130 is obtained. At this time, the Rz value of the surface roughness 131 is preferably formed within the range of 3 to 10 micrometers in order to improve adhesion to the molding resin and prevent contamination in the manufacturing process, but is not limited thereto. same.

표면거칠기를 형성한 후, 도 5의 (d)에 도시된 바와 같이 절연필름(110) 상부에 접착층(150)을 형성하여 베이스재(100)를 제조하게 되며, 접착층(150)의 형성은 접착제 도포 후 라미네이팅 공정을 수행하거나, 또는 본딩시트 부착 후 라미네이팅 공정을 수행하는 방법으로 이루어질 수 있음은 도 2 내지 도 3의 설명에서 상술한 바와 같다.After forming the surface roughness, as shown in (d) of FIG. 5 to form an adhesive layer 150 on the insulating film 110 to produce a base material 100, the formation of the adhesive layer 150 is an adhesive The lamination process may be performed after the coating, or the laminating process may be performed after the bonding sheet is attached, as described above with reference to FIGS. 2 to 3.

이후, 도 5의 (e)에 도시된 바와 같이 베이스재(100)에 관통홀(190)을 형성하게 되며, 이때 관통홀(190)의 형성방법은 펀칭가공공정 또는 레이저 드릴공정 등이 이용될 수 있다. Subsequently, as shown in FIG. 5E, the through hole 190 is formed in the base material 100. In this case, the forming method of the through hole 190 may be a punching process or a laser drill process. Can be.

관통홀(190) 형성 후, 도 6의 (f)에 도시된 바와 같이 금속층(210)을 베이스재(100)의 상부, 보다 구체적으로 접착층(150) 상부에 형성한다. 이때 금속층(210)의 형성방법은 라미네이팅 공정을 통해 이루어질 수 있으며, 금속층(210) 형성물질로서 구리(Cu)가 이용될 수 있으나 이에 한정되지 않음은 도 2의 설명에서 상술한 바와 같다.After the through hole 190 is formed, the metal layer 210 is formed on the base material 100, more specifically, on the adhesive layer 150, as shown in FIG. 6F. In this case, the method of forming the metal layer 210 may be performed through a laminating process, and copper (Cu) may be used as the material for forming the metal layer 210, but is not limited thereto. As described above with reference to FIG. 2.

이후, 금속층(210)을 패터닝하여 도 6의 (g)에 도시된 바와 같은 회로패턴층(230)을 형성함으로써 칩 패키지 부재를 제조하게 된다.Subsequently, the chip package member is manufactured by patterning the metal layer 210 to form the circuit pattern layer 230 as shown in FIG.

한편, 도면에는 미도시되었으나, 회로패턴층을 도금하는 공정을 더 수행함으로써 도금층을 더 형성할 수 있으며, 이러한 도금공정으로서 전해도금공정이 이용될 수 있음은 도 2 및 도 4의 설명에서 상술한 바와 같다.Meanwhile, although not shown in the drawings, the plating layer may be further formed by further performing a process of plating the circuit pattern layer, and the electroplating process may be used as the plating process described above with reference to FIGS. 2 and 4. As shown.

상술한 공정에 의해 칩 패키지 부재를 제조한 이후, 하부접합층(130)의 하부에 칩(310)을 실장하고, 칩(310)과 회로패턴층(230)을 와이어(330)로 본딩하여 전기적으로 접속시키고, 칩(310)의 하부에 몰딩수지를 도포하여 칩(310)과 와이어(330)를 매립하는 몰딩부(350)를 형성함으로써 칩 패키지를 제조할 수 있게 된다.After the chip package member is manufactured by the above-described process, the chip 310 is mounted on the lower junction layer 130, and the chip 310 and the circuit pattern layer 230 are bonded to each other by wires 330. The chip package may be manufactured by forming a molding part 350 filling the chip 310 and the wire 330 by applying a molding resin to the lower portion of the chip 310.

본 실시예에 따르면, 하부접합층에 표면거칠기를 더 형성함으로써 칩 패키지 부재의 표면에너지를 증가시킬 수 있게 되어, 칩과 칩 패키지 부재간의 접착력을 더욱 향상시키는 효과, 칩과 몰딩부간의 접착력을 더욱 향상시키는 효과 및 결과적으로 내구성 및 신뢰도가 향상된 칩 패키지를 제조할 수 있는 효과를 갖게 된다.According to the present embodiment, by forming a surface roughness on the lower bonding layer, the surface energy of the chip package member can be increased, further improving the adhesion between the chip and the chip package member, and further improving the adhesion between the chip and the molding portion. This has the effect of improving and consequently producing a chip package with improved durability and reliability.

이상으로 본 발명의 기술적 사상을 예시하기 위한 바람직한 실시예와 관련하여 설명하고 도시하였지만, 본 발명은 이와 같이 도시되고 설명된 그대로의 구성 및 작용에만 국한되는 것은 아니며, 기술적 사상의 범주를 일탈함 없이 본 발명에 대해 다수의 적절한 변형 및 수정이 가능함을 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자들은 잘 이해할 수 있을 것이다. 따라서 그러한 모든 적절한 변형 및 수정과 균등물들도 본 발명의 범위에 속하는 것으로 간주되어야 할 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments, but, on the contrary, Those skilled in the art will appreciate that many suitable modifications and variations are possible in light of the present invention. Accordingly, all such suitable modifications and variations and equivalents should be considered to be within the scope of the present invention.

100 : 베이스재
110 : 절연필름
130 : 하부접합층
131 : 표면조도
150 : 접착층
210 : 금속층
230 : 회로패턴층
310 : 칩
330 : 와이어
350 : 몰딩부
800 : 전해동박100: base material
110: insulation film
130: bottom bonding layer
131: surface roughness
150: adhesive layer
210: metal layer
230: circuit pattern layer
310: Chip
330: Wire
350: molding part
800: electrolytic copper foil

Claims (13)

절연필름 하부에 하부접합층을 형성하고,
상기 절연필름 상부에 접착층을 형성하여 베이스재를 제조하고,
상기 베이스재에 관통홀을 형성하고,
상기 상부접착층 상에 회로패턴층을 형성하는 것을 포함하여 이루어지는 칩 패키지 부재 제조방법.
Forming a lower bonding layer under the insulating film,
A base material is prepared by forming an adhesive layer on the insulating film.
Forming a through hole in the base material,
The chip package member manufacturing method comprising forming a circuit pattern layer on the upper adhesive layer.
청구항 1에 있어서,
상기 하부접합층을 형성하는 것은,
상기 절연필름 하부에 프리프레그를 라미네이팅 하는 것을 포함하여 이루어지는 칩 패키지 부재 제조방법.
The method according to claim 1,
Forming the bottom bonding layer,
The chip package member manufacturing method comprising laminating the prepreg on the lower portion of the insulating film.
청구항 2에 있어서,
상기 프리프레그를 라미네이팅 하는 것 이후에,
상기 프리프레그에 표면거칠기를 형성하는 것을 더 포함하여 이루어지는 칩 패키지 부재 제조방법.
The method according to claim 2,
After laminating the prepreg,
The method of claim 1, further comprising forming a surface roughness on the prepreg.
청구항 3에 있어서,
상기 표면거칠기를 형성하는 것은,
상기 프리프레그 하부에 표면거칠기가 형성된 동박층을 라미네이팅하여 상기 표면거칠기를 상기 프리프레그에 전사하고,
상기 동박층을 에칭하는 것을 포함하여 이루어지는 칩 패키지 부재 제조방법.
The method according to claim 3,
Forming the surface roughness,
Laminating a copper foil layer having a surface roughness formed under the prepreg to transfer the surface roughness to the prepreg,
A chip package member manufacturing method comprising etching the copper foil layer.
청구항 3에 있어서,
상기 표면거칠기의 Rz값은,
3 내지 10 마이크로미터의 범위에서 형성되는 칩 패키지 부재 제조방법.
The method according to claim 3,
Rz value of the surface roughness,
Chip package member manufacturing method formed in the range of 3 to 10 micrometers.
청구항 1에 있어서,
상기 절연필름은,
폴리이미드(polyimide), 폴리에틸렌 나프탈레이트(Polyethylene naphthalate) 또는 폴리에틸렌 테레프탈레이트(polyethyleneterephthalate)로 형성되는 칩 패키지 부재 제조방법.
The method according to claim 1,
The insulating film,
A method of manufacturing a chip package member formed of polyimide, polyethylene naphthalate or polyethylene terephthalate.
청구항 1에 있어서,
상기 접착층은,
접착제 또는 본딩시트로 이루어진 칩 패키지 부재 제조방법.
The method according to claim 1,
The adhesive layer
Chip package member manufacturing method consisting of an adhesive or bonding sheet.
청구항 1에 있어서,
상기 관통홀을 형성하는 것은,
펀칭(Punching)공정 또는 레이저 드릴(Drill) 공정에 의해 이루어지는 칩 패키지 부재 제조방법.
The method according to claim 1,
Forming the through hole,
A method of manufacturing a chip package member by a punching process or a laser drill process.
청구항 1에 있어서,
상기 회로패턴층을 형성하는 것은,
상기 접착층 상에 금속층을 형성하고,
상기 금속층을 에칭하여 회로패턴을 형성하는 것을 포함하여 이루어지는 칩 패키지 부재 제조방법.
The method according to claim 1,
Forming the circuit pattern layer,
Forming a metal layer on the adhesive layer,
And forming a circuit pattern by etching the metal layer.
청구항 9에 있어서,
상기 금속층의 재질은,
구리(Cu)로 형성되는 칩 패키지 부재 제조방법.
The method of claim 9,
The material of the metal layer is
Chip package member manufacturing method formed of copper (Cu).
청구항 1 내지 10 중 어느 한 항에 있어서,
상기 회로패턴층을 형성하는 것 이후에,
상기 회로패턴층 일면 또는 양면에 선택적으로 도금층을 형성하는 것을 더 포함하여 이루어지는 칩 패키지 부재 제조방법.
The method according to any one of claims 1 to 10,
After forming the circuit pattern layer,
And forming a plating layer on one or both surfaces of the circuit pattern layer.
청구항 11에 있어서,
상기 도금층은,
니켈(Ni), 금(Au) 중 적어도 어느 하나를 포함하는 칩 패키지 부재 제조방법.
The method of claim 11,
Wherein the plating layer comprises:
Chip package member manufacturing method comprising at least one of nickel (Ni), gold (Au).
청구항 1 내지 10 중 어느 한 항에 의해 제조된 칩 패키지 부재의 하부접합층 하부에 칩을 실장하고,
상기 칩과 상기 회로패턴층을 와이어로 본딩하여 전기적으로 접속시키고,
상기 칩 하부에 몰딩수지를 도포하여 상기 칩과 상기 와이어를 매립하는 몰딩부를 형성하는 것을 포함하여 이루어지는 칩 패키지 제조방법.The chip is mounted under the lower bonding layer of the chip package member according to any one of claims 1 to 10,
Bonding the chip and the circuit pattern layer with a wire to electrically connect the chip and the circuit pattern layer,
And forming a molding part to bury the chip and the wire by applying a molding resin to the lower part of the chip.
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