KR20130106392A

KR20130106392A - 다수의 메모리 채널들을 가진 컴퓨팅 시스템에서의 메모리 버퍼들의 할당

Info

Publication number: KR20130106392A
Application number: KR1020137008490A
Authority: KR
Inventors: 그레그 새도우스키; 필립 제이. 로저스
Original assignee: 어드밴스드 마이크로 디바이시즈, 인코포레이티드
Priority date: 2010-09-14
Filing date: 2011-09-12
Publication date: 2013-09-27
Also published as: US20120066444A1; EP2616945A1; WO2012037002A1; US10795837B2; CN103109283B; KR101812300B1; US20180239722A1; EP2616945B1; CN103109283A; JP5947302B2; JP2013542493A

Abstract

방법, 컴퓨터 프로그램 제품, 및 시스템이 복수의 메모리 채널들과 컴퓨팅 시스템에서의 하나 이상의 메모리 버퍼들을 연관시키기 위해 제공된다. 상기 방법은 제 1 메모리 버퍼를 제 1 복수의 메모리 뱅크들에 연관시키는 단계를 포함할 수 있으며, 여기서 제 1 복수의 메모리 뱅크들은 제 1 세트의 하나 이상의 메모리 채널들에 걸쳐 스패닝한다. 유사하게는, 상기 방법은 제 2 메모리 버퍼를 제 2 복수의 메모리 뱅크들에 연관시키는 단계를 포함할 수 있으며, 여기서 제 2 복수의 메모리 뱅크들은 제 2 세트의 하나 이상의 메모리 채널들에 걸쳐 스패닝한다. 또한, 상기 방법은 제 1 시퀀스 식별자 및 제 2 시퀀스 식별자를 각각 제 1 메모리 버퍼 및 제 2 메모리 버퍼와 연관시키는 단계를 포함할 수 있다. 또한, 상기 방법은 제 1 및 제 2 시퀀스 식별자들에 기초하여 제 1 및 제 2 메모리 버퍼들을 액세스하는 단계를 포함할 수 있다.

Description

다수의 메모리 채널들을 가진 컴퓨팅 시스템에서의 메모리 버퍼들의 할당{ALLOCATION OF MEMORY BUFFERS IN COMPUTING SYSTEM WITH MULTIPLE MEMORY CHANNELS}

본 발명의 실시예들은 일반적으로 복수의 메모리 채널들(memory channels)을 가진 컴퓨팅 시스템(computing system)에서 하나 이상의 메모리 버퍼들(memory buffers)을 할당하는 것에 대한 것이다.

증가하는 프로세싱 속도(processing speed) 및 볼륨(volume)에 대한 요구로 인해, 많은 컴퓨터 시스템들(computer systems)은 다수의 클라이언트 장치들(client devices)(예로서, 컴퓨팅 장치들(computing devices))을 이용한다. 다수의 클라이언트 장치들을 가진 통상적인 컴퓨터 시스템들에서, 각각의 클라이언트 장치들은 시스템 버스(system bus)를 통해 다수의 메모리 장치들과 통신할 수 있다. 시스템 버스에 있어서의 비효율성의 근원은 클라이언트 장치들이 메모리 장치의 동일한 메모리 뱅크(여기에서 "메모리 뱅크 경쟁(memory bank contention)"으로도 불리우는)로부터 연속적인 데이터 전달들을 요청할 때 메모리 장치의 복구 시간 기간과 관련된다. 복구 시간 기간은 메모리 장치로의 제 1 액세스(access) 및 바로 다음의 제 2 액세스 사이에서 메모리 장치에 의해 드러난 지연 시간을 나타낸다. 메모리 장치는 데이터를 액세스하지만, 복구 시간 기간 동안 어떤 데이터도 시스템 버스 상에서 전달될 수 없으며, 따라서 시스템 버스에 있어서의 비효율성을 초래한다.

시스템 버스는 단지 한 번에 하나의 클라이언트 장치에 의해 사용될 수 있기 때문에, 버스 효율성을 향상시키기 위한 하나의 접근법은 시스템 버스 상에서의 다수의 메모리 장치들 내에서의 메모리 어드레스들(memory addresses)을 인터리빙(interleaving)하는 것을 수반한다. 메모리 어드레스들이 시스템 버스 상에서 인터리빙될 때, 연속적인 메모리 저장 위치들(예컨대, 연이은 어드레스들을 가진 메모리 위치들)은 별개의 메모리 장치들에 배치된다. 별개의 메모리 장치들에 연속적인 메모리 위치들을 배치함으로써, 주어진 메모리 장치에 대한 복구 시간 기간으로 인한 효과들, 및 그에 따른 메모리 뱅크 경쟁이 감소될 수 있다.

그러나, 다수의 클라이언트 장치들을 가진 컴퓨터 시스템에서, 다수의 메모리 장치들 내에서의 메모리 어드레스들을 인터리빙하는 것은 시스템 버스의 최적의 사용으로 이어지지 않을 수 있다. 특히, 시스템 버스는 통상적으로 클라이언트 장치들 중 어떤 것이 다수의 메모리 장치들 내에서 인터리빙된 메모리 어드레스들 및 시스템 버스를 액세스할 수 있는지를 결정하기 위해 중재 상태(arbitration state)에 들어간다. 예를 들면, 중재 상태는 제 1 클라이언트 장치가 제 2 클라이언트 장치 이전에 다수의 메모리 장치들 내에서의 연속적인 메모리 위치들 및 시스템 버스를 액세스하도록 허용할 수 있다. 그러나, 중재 상태는 제 2 클라이언트 장치가 제 1 클라이언트 장치와 동일한 연속적인 메모리 위치들을 즉시 액세스함을 보장할 수 없으며, 따라서 인터리빙된 메모리 아키텍처(memory architecture)의 이득들(예컨대, 메모리 뱅크 경쟁의 감소)을 위태롭게 한다.

방법들 및 시스템들이 다수의 클라이언트 장치들을 가진 컴퓨터 시스템들에서 메모리 뱅크 경쟁을 감소시키거나, 또는 제거하기 위해 요구된다.

본 발명의 실시예들은 복수의 메모리 채널들을 가진 컴퓨팅 시스템에서 하나 이상의 메모리 버퍼들을 할당하는 방법을 포함한다. 상기 방법은, 제 1 메모리 버퍼를 제 1 복수의 메모리 뱅크들에 할당하는 단계로서, 상기 제 1 복수의 메모리 뱅크들은 제 1 세트의 하나 이상의 메모리 채널들에 걸쳐 스패닝(spanning)하는, 상기 제 1 메모리 버퍼를 할당하는 단계; 제 2 메모리 버퍼를 제 2 복수의 메모리 뱅크들에 할당하는 단계로서, 상기 제 2 복수의 메모리 뱅크들은 제 2 세트의 하나 이상의 메모리 채널들에 걸쳐 스패닝하는, 상기 제 2 메모리 버퍼를 할당하는 단계; 제 1 시퀀스 식별자 및 제 2 시퀀스 식별자를 각각 상기 제 1 메모리 버퍼 및 상기 제 2 메모리 버퍼와 연관시키는 단계; 및 상기 제 1 및 제 2 시퀀스 식별자들에 기초하여 상기 제 1 및 제 2 메모리 버퍼들을 액세스하는 단계를 포함할 수 있다. 또한, 상기 방법은 상기 제 1 메모리 버퍼와 연관된 제 1 메모리 동작을 제 1 동작 주파수에서 실행하는 단계를 포함할 수 있다. 유사하게는, 상기 방법은 상기 제 2 메모리 버퍼와 연관된 제 2 메모리 동작을 제 2 동작 주파수에서 실행하는 단계를 포함할 수 있으며, 여기서 상기 제 1 동작 주파수는 상기 제 2 동작 주파수와 상이하다.

본 발명의 실시예들은 부가적으로 프로세서가 복수의 메모리 채널들을 가진 컴퓨팅 시스템에서 하나 이상의 메모리 버퍼들을 할당하는 것을 가능하게 하기 위한 그 안에 컴퓨터 프로그램 로직(computer program logic)이 기록된 컴퓨터-사용가능한 매체를 포함하는 컴퓨터 프로그램 제품을 포함한다. 상기 컴퓨터 프로그램 로직은, 프로세서가 제 1 메모리 버퍼를 제 1 복수의 메모리 뱅크들에 할당하는 것을 가능하게 하는 제 1 컴퓨터 판독가능한 프로그램 코드(program code)로서, 상기 제 1 복수의 메모리 뱅크들은 제 1 세트의 하나 이상의 메모리 채널들에 걸쳐 스패닝하는, 상기 제 1 컴퓨터 판독가능한 프로그램 코드; 프로세서가 제 2 메모리 버퍼를 제 2 복수의 메모리 뱅크들에 할당하는 것을 가능하게 하는 제 2 컴퓨터 판독가능한 프로그램 코드로서, 상기 제 2 복수의 메모리 뱅크들은 제 2 세트의 하나 이상의 메모리 채널들에 걸쳐 스패닝하는, 상기 제 2 컴퓨터 판독가능한 프로그램 코드; 프로세서가 제 1 시퀀스 식별자 및 제 2 시퀀스 식별자를 각각 상기 제 1 메모리 버퍼 및 상기 제 2 메모리 버퍼와 연관시키는 것을 가능하게 하는 제 3 컴퓨터 판독가능한 프로그램 코드; 및 프로세서가 상기 제 1 및 제 2 시퀀스 식별자들에 기초하여 상기 제 1 및 제 2 메모리 버퍼들을 액세스하는 것을 가능하게 하는 제 4 컴퓨터 판독가능한 프로그램 코드를 포함할 수 있다. 또한, 상기 컴퓨터 프로그램 로직은, 프로세서가 상기 제 1 메모리 버퍼와 연관된 제 1 메모리 동작을 제 1 동작 주파수에서 실행하는 것을 가능하게 하는 제 5 컴퓨터 판독가능한 프로그램 코드; 및 프로세서가 상기 제 2 메모리 버퍼와 연관된 제 2 메모리 동작을 제 2 동작 주파수에서 실행하는 것을 가능하게 하는 제 6 컴퓨터 판독가능한 프로그램 코드를 포함할 수 있으며, 여기서 상기 제 1 동작 주파수는 상기 제 2 동작 주파수와 상이하다.

본 발명의 실시예들은 컴퓨팅 시스템을 더 포함한다. 상기 컴퓨팅 시스템은 제 1 클라이언트 장치, 제 2 클라이언트 장치, 복수의 메모리 채널들, 및 메모리 제어기를 포함할 수 있다. 상기 복수의 메모리 채널들은 복수의 메모리 장치들(예컨대, 동적 랜덤 액세스 메모리(DRAM: Dynamic Random Access Memory) 장치들)을 포함할 수 있다. 상기 메모리 제어기는 상기 복수의 메모리 채널들에 상기 제 1 및 제 2 클라이언트 장치들을 통신가능하게 결합하도록 구성된다. 또한, 상기 메모리 제어기는 다음의 기능들, 즉 제 1 메모리 버퍼를 제 1 복수의 메모리 뱅크들에 할당하는 기능으로서, 상기 제 1 복수의 메모리 뱅크들은 제 1 세트의 하나 이상의 메모리 채널들에 걸쳐 스패닝하는, 상기 제 1 메모리 버퍼를 할당하는 기능; 제 2 메모리 버퍼를 제 2 복수의 메모리 뱅크들에 할당하는 기능으로서, 상기 제 2 복수의 메모리 뱅크들은 제 2 세트의 하나 이상의 메모리 채널들에 걸쳐 스패닝하는, 상기 제 2 메모리 버퍼를 할당하는 기능; 제 1 시퀀스 식별자 및 제 2 시퀀스 식별자를 각각 상기 제 1 메모리 버퍼 및 상기 제 2 메모리 버퍼에 연관시키는 기능; 및 상기 제 1 및 제 2 시퀀스 식별자들에 기초하여 상기 제 1 및 제 2 메모리 버퍼들을 액세스하는 기능을 수행하도록 구성된다. 또한, 상기 메모리 제어기는 상기 제 1 메모리 버퍼와 연관된 제 1 메모리 동작을 제 1 동작 주파수에서 실행하고, 상기 제 2 메모리 버퍼와 연관된 제 2 메모리 동작을 제 2 동작 주파수에서 실행하도록 구성되며, 여기서 상기 제 1 동작 주파수는 상기 제 2 동작 주파수와 상이하다.

본 발명의 추가 특징들 및 이점들, 뿐만 아니라 본 발명의 다양한 실시예들의 구조 및 동작이 첨부한 도면들을 참조하여 이하에 상세히 설명된다. 본 발명은 여기에서 설명된 특정한 실시예들에 제한되지 않는다는 것이 주의된다. 이러한 실시예들은 단지 예시적인 목적들을 위해 여기에 제공된다. 부가적인 실시예들은 여기에 포함된 교시들에 기초하여 관련 기술에서의 숙련자들에게 명백할 것이다.

여기에 통합되고 명세서의 일부를 형성하는, 첨부한 도면들은 본 발명의 실시예들을 도시하며, 상세한 설명과 함께, 또한 본 발명의 원리들을 설명하고, 관련 기술에서의 숙련자가 본 발명을 제작하고 사용하는 것을 가능하게 하도록 작용한다.
도 1은 본 발명의 실시예들이 구현될 수 있는 다수의 클라이언트 장치들을 가진 대표적인 시스템의 예시이다.
도 2는 복수의 메모리 채널들에 걸쳐 스패닝하는 복수의 메모리 버퍼들의 일 실시예의 예시이다.
도 3은 메모리 제어기의 일 실시예의 예시이다.
도 4는 이용가능한 메모리 공간이 컴퓨팅 장치로부터 요청된 메모리 버퍼보다 작은 예시적인 시나리오의 예시이다.
도 5는 복수의 메모리 채널들을 가진 컴퓨팅 시스템에서 하나 이상의 메모리 버퍼들을 할당하기 위한 방법의 일 실시예의 예시이다.
도 6은 본 발명의 실시예들이 구현될 수 있는 예시적인 컴퓨터 시스템의 예시이다.

다음의 상세한 설명은 본 발명과 일치하는 대표적인 실시예들을 예시하는 첨부한 도면들을 나타낸다. 다른 실시예들이 가능하며, 변경들이 본 발명의 사상 및 범위 내에서 실시예들에 대해 이루어질 수 있다. 그러므로, 상세한 설명은 본 발명을 제한하려고 의도되지 않는다. 오히려, 본 발명의 범위는 첨부된 청구항들에 의해 정의된다.

이하에 설명된 바와 같이, 본 발명이 소프트웨어(software), 하드웨어(hardware), 펌웨어(firmware), 및/또는 도면들에 도시된 엔티티(entity)들의 많은 상이한 실시예들로 구현될 수 있다는 것은 이 기술분야의 숙련자에게 명백할 것이다. 따라서, 본 발명의 실시예들의 동작 행동은 여기에 제공된 세부사항의 레벨을 고려해 볼 때, 실시예들의 변경들 및 변형들이 가능하다는 점을 포함해서 설명될 것이다.

도 1은 다중-클라이언트(multi-client) 컴퓨팅 시스템(computing system)(100)의 일 실시예의 예시이다. 다중-클라이언트 컴퓨팅 시스템(100)은 제 1 컴퓨팅 장치(110), 제 2 컴퓨팅 장치(120), 메모리 제어기(130), 및 메모리 장치들(140, 150, 160, 및 170)을 포함한다. 제 1 및 제 2 컴퓨팅 장치들(110 및 120)은 시스템 버스(system bus)(180)를 통해 메모리 제어기(130)에 통신가능하게 결합된다. 또한, 메모리 제어기(130)는 각각 데이터 버스들(data buses)(141, 151, 161, 및 171)을 통해 메모리 장치들(140, 150, 160, 및 170)에 통신가능하게 결합된다. 메모리 장치들(140, 150, 160, 및 170)은 여기에서 메모리 채널들(memory channels)(140, 150, 160, 170)로도 불리운다.

여기에서의 설명에 기초하여, 관련 기술에서의 숙련자는 다중-클라이언트 시스템(100)이 대략 2개의 컴퓨팅 장치들, 1개 이상의 메모리 제어기, 대략 4개의 메모리 장치들, 또는 그것들의 조합을 포함할 수 있다는 것을 인식할 것이다. 다중-클라이언트 컴퓨팅 시스템(100)의 이들 상이한 구성들은 여기에 설명된 실시예들의 범위 및 사상 내에 있다. 그러나, 설명의 용이함을 위해, 여기에 포함된 실시예들은 도 1에 도시된 시스템 아키텍처의 상황에서 설명될 것이다.

일 실시예에서, 각각의 컴퓨팅 장치들(110 및 120)은 예를 들면 그리고 제한 없이, 중앙 프로세싱 유닛(CPU: central processing unit), 그래픽스 프로세싱 유닛(GPU: graphics processing unit), 애플리케이션-특정 집적 회로(ASIC: application-specific integrated circuit) 제어기, 다른 유사한 유형들의 프로세싱 유닛들, 또는 그것들의 조합일 수 있다. 컴퓨팅 장치들(110 및 120)은 명령들을 실행하고, 다중-클라이언트 시스템(100)과 연관된 동작들을 실행하도록 구성된다. 예를 들면, 다중-클라이언트 컴퓨팅 시스템(100)은 그래픽들(graphics)을 렌더링(rendering)하고 디스플레이(display)하도록 구성될 수 있다. 다중-클라이언트 컴퓨팅 시스템(100)은 CPU(예컨대, 컴퓨팅 장치(110)) 및 GPU(예컨대, 컴퓨팅 장치(120))를 포함할 수 있으며, 여기서 GPU는 2- 및 3-차원 그래픽들을 렌더링하도록 구성될 수 있으며 CPU는 렌더링된 그래픽들의 디스플레이를 디스플레이 장치(도 1에 도시되지 않음)로 조정하도록 구성될 수 있다. 컴퓨팅 장치들(110 및 120)은 별개의 장치들(예컨대, 별개의 반도체 집적 회로들 또는 별개의 "칩들(chips)"), 동일한 패키지에서의 별개의 장치들, 단일 장치상에서의 조합된 장치들(예컨대, 단일 반도체 장치상에서의 장치들), 또는 그 변형들일 수 있다.

도 1을 참조하면, 메모리 장치들(140, 150, 160, 및 170)의 각각은 본 발명의 일 실시예에 따라, 4개의 메모리 뱅크들(memory banks)(예컨대, 이하의 도 2에서의 메모리 뱅크들(0 내지 3))을 가진 동적 랜덤 액세스 메모리(DRAM) 장치이다. 여기에서의 설명에 기초하여, 관련 기술에서의 숙련자는 메모리 장치들(140, 150, 160, 및 170)이 예를 들면 그리고 제한 없이, 정적 랜덤 액세스 메모리 장치들(SRAMs: Static Random Access Memory), 정적 DRAM들, 플래시 메모리 장치들(Flash memory devices), 또는 그 조합과 같은, 다른 유형들의 메모리 장치들일 수 있다는 것을 인식할 것이다.

일 실시예에서, 하나 이상의 메모리 버퍼들은 복수의 메모리 뱅크들에 할당되거나 또는 그것과 연관되며, 여기서 복수의 메모리 뱅크들은 하나 이상의 메모리 채널들에 걸쳐 스패닝(spanning)할 수 있다. 도 2는 복수의 메모리 채널들(140, 150, 160, 및 170)에 걸쳐 스패닝하는 복수의 메모리 버퍼들(210, 220, 230, 240, 및 250)의 일 실시예의 예시이다. 예를 들면, 메모리 버퍼(210)는 메모리 채널들(140, 150, 160, 및 170)에서의 메모리 뱅크들(0 내지 3)에 걸쳐 스패닝하고, 메모리 버퍼(220)는 메모리 채널(170)에서의 메모리 뱅크들(0 내지 3)에 걸쳐 스패닝하고, 메모리 버퍼들(230 및 240)은 메모리 채널(160)에서의 메모리 뱅크들(0 내지 3)에 걸쳐 스패닝하며, 메모리 버퍼(250)는 메모리 채널들(140 및 150)에서의 메모리 뱅크들(0 내지 3)에 걸쳐 스패닝한다. 복수의 메모리 버퍼들(210 내지 250)은 본 발명의 일 실시예에 따라, 메모리 채널들(140 내지 170)에서의 하나 이상의 메모리 뱅크들에 걸쳐 인터리빙(interleaving)된다. 복수의 메모리 뱅크들에 걸쳐 메모리 어드레스들을 인터리빙하기 위한 방법들 및 기술들은 관련 기술에서의 숙련자에게 알려져 있다.

도 1을 참조하면, 다중-클라이언트 컴퓨팅 시스템(100)과 연관된 동작들을 실행하고 명령들을 실행할 때, 컴퓨팅 장치들(110 및 120)은 메모리 제어기(130)를 통해 메모리 장치들(140, 150, 160, 및 170)에 저장된 정보를 액세스할 수 있다. 도 3은 메모리 제어기(130)의 일 실시예의 예시이다. 메모리 제어기(130)는 메모리 관리 유닛(310) 및 스케줄러(scheduler)(320)를 포함한다.

그 중에서도, 메모리 관리 유닛(310)의 기능은 컴퓨팅 장치들(110 및 120)과 연관된 동작들에 하나 이상의 메모리 버퍼들을 할당하거나 또는 연관시키는 것이다. 일 실시예에서, 메모리 관리 유닛(310)은 메모리 채널/메모리 뱅크 단위에서 메모리 버퍼들을 할당한다(또는 연관시킨다). 이러한 단위(granularity)는 하나 이상의 메모리 버퍼들에 할당되는 메모리 채널들의 수 및 메모리 뱅크들(메모리 채널들 내에서)의 수를 나타낸다. 일 실시예에서, 이러한 단위는 이하에 추가로 설명된 바와 같이, 컴퓨팅 장치들(110 및 120)에 의해 서술될 수 있다.

일 실시예에서, 메모리 관리 유닛(310)은 제 1 메모리 버퍼를 제 1 복수의 메모리 뱅크들에 할당하거나, 또는 연관시키도록 구성되며, 여기서 제 1 복수의 메모리 뱅크들은 제 1 세트의 하나 이상의 메모리 채널들에 걸쳐 스패닝한다. 제 1 메모리 버퍼의 일 예는 도 2의 메모리 버퍼(220)이다. 또한, 본 발명의 일 실시예에 따르면, 메모리 관리 유닛(310)은 제 2 메모리 버퍼를 제 2 복수의 메모리 뱅크들에 할당하거나, 또는 연관시키도록 구성되며, 여기서 제 2 복수의 메모리 뱅크들은 제 2 세트의 하나 이상의 메모리 채널들에 걸쳐 스패닝한다. 제 2 메모리 버퍼의 일 예는 도 2의 메모리 버퍼(250)이다. 일 실시예에서, 제 2 복수의 메모리 뱅크들은 제 1 복수의 메모리 뱅크들과 상이하다. 예를 들면, 메모리 버퍼(220)는 메모리 버퍼(250)와 상이한 복수의 메모리 뱅크들을 점유한다. 또 다른 실시예에서, 제 2 복수의 메모리 뱅크들은 제 1 복수의 메모리 뱅크들과 동일하다. 예를 들면, 메모리 버퍼(230)는 도 2의 메모리 버퍼(240)와 동일한 복수의 메모리 뱅크들을 점유한다.

관련 기술에서의 숙련자에 의해 이해될 바와 같이, 컴퓨팅 시스템들(예컨대, 다중-클라이언트 컴퓨팅 시스템(100))에서의 메모리 버퍼들은 통상적으로 컴퓨팅 장치들(예컨대, 도 1의 컴퓨팅 장치들(110 및 120))에 의해 실행되는 프로세스들 또는 동작들 사이에서 데이터를 이동시킬 때 사용된다. 일 실시예에서, 컴퓨팅 장치(110)는 CPU이며, 제 1 복수의 메모리 뱅크들은 제 1 메모리 버퍼(예컨대, 도 2의 메모리 버퍼(220))에 할당된다. 지연-민감 CPU 명령 코드를 실행하기 위해 요구되는 메모리 버퍼들은 본 발명의 일 실시예에 따라, 제 1 메모리 버퍼에 매핑(mapping)될 수 있다. 그 중에서도, 제 1 메모리 버퍼에 지연-민감 CPU 명령 코드를 매핑시키는 이득은 컴퓨팅 장치들(110 및 120) 사이에서, 메모리 뱅크 경쟁 이슈들이 감소되거나 또는 회피될 수 있다는 것이다.

일 실시예에서, 컴퓨팅 장치(120)는 GPU이며, 제 2 메모리 버퍼(예컨대, 도 2의 메모리 버퍼(250))는 컴퓨팅 장치(120)에 의한 동작들의 실행시 사용될 수 있다. 예를 들면, 그래픽스 동작들을 실행하기 위해 요구되는 프레임 메모리 버퍼들은(frame memory buffers)은 제 2 메모리 버퍼에 매핑될 수 있다. 하나 이상의 메모리 뱅크들이 GPU 동작들에 전용되기 때문에, 그 중에서도, 제 2 메모리 버퍼의 이득은 컴퓨팅 장치들(110 및 120) 사이에서, 메모리 뱅크 경쟁 이슈들이 감소되거나, 또는 회피될 수 있다는 것이다.

또 다른 실시예에서, 제 1 및 제 2 메모리 버퍼들은 컴퓨팅 장치(110) 또는 컴퓨팅 장치(120)에 의한 동작들의 실행시 사용될 수 있다. 일 실시예에서, 컴퓨팅 장치(110)는 GPU이며, 제 1 및 제 2 메모리 버퍼들은 컴퓨팅 장치(110)에 의한 동작들의 실행시 사용될 수 있다. 예를 들면, 도 2의 메모리 버퍼(210)는 프레임 버퍼링(frame buffering)과 연관된 GPU 동작들에 할당될 수 있고, 메모리 버퍼들(220, 230, 및 240)은 비디오 디코딩(video decoding)과 연관된 GPU 동작들에 할당될 수 있으며, 메모리 버퍼(250)는 정적 스크린 상태와 연관된 GPU 동작들에 할당될 수 있다. 여기에서의 설명에 기초하여, 관련 기술에서의 숙련자는 도 2의 메모리 버퍼들(210 내지 250)이 여기에 설명된 실시예들의 범위 및 사상 내에 있는 다른 GPU 동작들에 할당될 수 있다는 것을 인식할 것이다. 또한, 여기에서의 설명에 기초하여, 관련 기술에서의 숙련자는 메모리 버퍼들(210 내지 250)이 다른 유형들의 컴퓨팅 장치들(예컨대, CPU들 및 ASIC 제어기들)과 연관된 동작들에 할당될 수 있으며, 이것은 여기에 설명된 실시예들의 범위 및 사상 내에 있다는 것을 인식할 것이다.

그 중에서도, 도 1의 다중-컴퓨팅 시스템(100)에서의 메모리 채널들(예컨대, 도 2의 메모리 채널들(140 내지 170))의 모두에 걸쳐 메모리 버퍼들(210 내지 250)을 할당하는 것에 있어서의 이득은 메모리 뱅크 경쟁 이슈들이 감소되거나, 또는 회피될 수 있을 뿐만 아니라, 메모리 채널들의 전체 대역폭이 이용될 수 있다는 것이다. 다중-클라이언트 컴퓨팅 시스템(100)에서 메모리 채널들의 전체 대역폭을 사용할 때, 다중-클라이언트 컴퓨팅 시스템(100)에서의 전력 및 효율성 둘 모두가 향상된다.

도 3을 참조하면, 메모리 관리 유닛(310)은 메모리 공간에서의 "홀들(holes)"을 최소화하기 위한 방식으로 도 1의 컴퓨팅 장치들(110 및 120)과 연관된 동작들에 하나 이상의 메모리 버퍼들을 할당하도록 구성된다. "홀"은 이용가능한 메모리 버퍼가 컴퓨팅 장치(110) 또는 컴퓨팅 장치(120)에 의해 요청되는 것보다 작은 상황을 나타내며, 요청된 메모리 버퍼는 보다 높은 어드레스 공간에 할당된다. 그 결과, 이것은 이용가능한 메모리 버퍼 공간을 사용되지 않은 채로 둔다. 일 실시예에서, 메모리 관리 유닛(310)은 메모리 공간에서 홀들의 발생을 최소화하거나, 또는 회피하기 위해 메모리 버퍼들의 계정 및 상태를 유지하도록 구성된다. 이러한 계정 및 상태 정보는 여기에서 "추적 정보(tracking information)"로도 불리운다. 일 실시예에서, 추적 정보는 다음의 정보, 즉 (1) 할당된 메모리 버퍼가 사용중인지, 자유로운지, 또는 예약되었는지 여부; (2) 할당된 메모리 버퍼의 메모리 채널/메모리 뱅크 단위; (3) 할당된 메모리 버퍼와 연관된 시퀀스 식별자; 및 (4) 할당된 메모리 버퍼에 대한 성능 파라미터를 제공할 수 있다. 할당된 메모리 버퍼와 연관된 시퀀스 식별자 및 성능 파라미터는 이하에 추가로 상세히 설명된다.

도 4는 이용가능한 메모리 공간(410)이 컴퓨팅 장치(110 또는 120)로부터 요청된 메모리 버퍼(420)보다 작은 예시적인 시나리오의 예시이다. 일 실시예에서, 모든 메모리 채널들(예컨대, 메모리 채널들(140 내지 170))의 전체 대역폭을 이용하기 위해, 메모리 버퍼(420)를 이용가능한 메모리 공간(410)에 할당하는 것이 바람직하며 최적이다. 도 3의 메모리 관리 유닛(310)은, 본 발명의 일 실시예에 따라, 추적 정보가 미래 동작들을 위한 메모리 공간 할당들에 사용될 수 있도록, 도 1의 컴퓨팅 장치들(110 및 120)의 동작들과 연관된 메모리 버퍼들에 메모리 공간의 할당을 추적하도록 구성된다. 예를 들면, 도 4에 도시된 예시적인 시나리오에서, 메모리 관리 유닛(310)에 의해 유지된 추적 정보는 메모리 버퍼(420)가 메모리 채널(170)의 메모리 뱅크들(0 내지 3)(예컨대, 도 2에 도시된 메모리 버퍼 배열과 유사한)에 걸쳐 할당될 수 있도록, 컴퓨팅 장치의 미래 동작들을 위한 메모리 버퍼들(210, 230, 240, 및 250)의 메모리 공간 할당을 조정하는데 사용될 수 있다. 그 결과, 도 1의 다중-클라이언트 컴퓨팅 시스템(100)에서 메모리 채널들의 전체 대역폭이 이용될 수 있으며, 그에 따라 다중-클라이언트 컴퓨팅 시스템(100)에 있어서의 전력 및 효율성의 향상을 이끈다.

또한, 도 3을 참조하면, 메모리 관리 유닛(310)은 컴퓨팅 장치들(110 및 120)의 작업량 예상에 기초하여, 도 1의 컴퓨팅 장치들(110 및 120)과 연관된 동작들에 하나 이상의 메모리 버퍼들을 할당하도록 구성된다. 일 실시예에서, 컴퓨팅 장치(110)는 GPU이며, 특정 대역폭에서 또는 레이트(rate)로 하나 이상의 GPU 동작들을 실행하기 위해 하나 이상의 메모리 버퍼들을 요청한다. 컴퓨팅 장치(110)(예컨대, GPU)에 의해 요청된 GPU 동작의 유형에 기초하여, 메모리 관리 유닛(310)은 GPU 동작들을 위한 적절한 양의 메모리 공간 및 메모리 버퍼를 할당할 수 있다. 예를 들면, 도 2를 참조하여, 비디오 디코드 파이프라인(video decode pipeline) 동작은 메모리 버퍼들(220, 230, 240, 및 250)을 사용하여 수행될 수 있다. 메모리 버퍼(250)는 예를 들면, 비디오 디코드 파이프라인의 정적 스크린 상태에서 사용될 수 있다. 메모리 버퍼들(230 및 240)은 파이프라인에서 비디오 디코더에 의한 내부 사용을 위해 사용될 수 있다. 또한, 메모리 버퍼(220)는 예를 들면, 비디오 디코드 파이프라인에서 하나 이상의 그래픽스 블록들(graphics blocks)로부터의 판독 동작들 및 비디오 디코더에 의한 기록 동작들에 사용될 수 있다.

각각의 메모리 버퍼들(220, 230, 240, 및 250)은 본 발명의 일 실시예에 따라, 시퀀스 식별자(sequence identifier)를 할당받을 수 있다. 일 실시예에서, 시퀀스 식별자는 도 1의 메모리 제어기(130) 및 메모리 장치들(140, 150, 160, 및 170)에 대한 레퍼런스(reference)를 제공하며, 여기에서 레퍼런스는 할당된 메모리 버퍼들에 대한 어드레스/액세스 시퀀스에 대한 표시자이다. 예를 들면, 상기 비디오 디코드 파이프라인 예로 돌아가서, '1'의 시퀀스 식별자는 메모리 버퍼(250) 및 비디오 디코드 파이프라인의 정적 스크린 상태 동작에 할당될 수 있다. '2'의 시퀀스 식별자는 메모리 버퍼(240) 및 비디오 디코더의 내부 동작에 할당될 수 있다. '3'의 시퀀스 식별자는 메모리 버퍼(230) 및 하나 이상의 그래픽스 블록들로부터의 판독 동작들 및 비디오 디코더에 의한 기록 동작들에 할당될 수 있다. 또한, '4'의 시퀀스 식별자는 메모리 버퍼(220) 및 비디오 디코더의 내부 동작에 할당될 수 있다.

비디오 디코드 파이프라인 동작의 일부에 대해, 메모리 제어기(130) 및 메모리 장치들(140 내지 170)은 본 발명의 일 실시예에 따라, 특정 시퀀스대로 메모리 버퍼들(220, 230, 240, 및 250)을 어드레스/액세스할 수 있다. 메모리 버퍼들(220, 230, 240, 및 250)의 시퀀스 식별자들은 특정 시퀀스에 대한 파라미터들로서 사용될 수 있다. 예를 들면, 특정 시퀀스가 '1', '2', 및 '4'이면, 메모리 버퍼(250)는 첫 번째로 어드레스/액세스될 것이며, 메모리 버퍼(240)는 두 번째로 어드레스/액세스될 것이며, 메모리 버퍼(220)는 마지막으로 어드레스/액세스될 것이다. 또 다른 예에서, 특정 시퀀스가 '1', '3', 및 '4'이면, 메모리 버퍼(250)는 첫 번째로 어드레스/액세스될 것이고, 메모리 버퍼(230)는 두 번째로 어드레스/액세스될 것이며, 메모리 버퍼(220)는 마지막으로 어드레스/액세스될 것이다. 이들 예들 모두에서, 특정 시퀀스들은 차례로 발생하는 '2' 및 '3'을 갖지 않는다. 그 결과, 메모리 뱅크 경쟁 이슈들은 메모리 채널(160)에서 감소되거나 또는 회피될 뿐만 아니라, 또한 다중-클라이언트 컴퓨팅 시스템(100)에서 메모리 채널들의 전체 대역폭이 이용될 수 있다.

메모리 관리 유닛(310)이 컴퓨팅 장치들(110 및 120)의 작업량 예상에 대한 정보를 갖지 않는 예들에서, 디폴트 메모리 버퍼 배열(default memory buffer arrangement)이 본 발명의 일 실시예에 따라 컴퓨팅 장치들(110 및 120)과 연관된 동작들을 위해 사용될 수 있다. 일 실시예에서, 디폴트 메모리 버퍼 배열은 모든 메모리 채널들의 모든 메모리 뱅크들에 걸쳐 및 모든 메모리 채널들에 걸쳐 스패닝할 수 있다. 이러한 메모리 버퍼 배열의 일 예가 도 2의 메모리 버퍼(210)로서 도시되며, 이것은 모든 메모리 뱅크들(0 내지 3)에 걸쳐 및 모든 메모리 채널들(140 내지 170)에 걸쳐 스패닝한다.

컴퓨팅 장치들(110 및 120)의 작업량 예상을 평가하는 것 이외에, 메모리 관리 유닛(310)은 특정 동작 주파수에서 메모리 채널들(140, 150, 160, 및 170)의 각각을 동작시키도록 구성된다. 그 결과, 메모리 채널당 대역폭은 메모리 채널들 중 하나 이상에 걸쳐 할당된 메모리 버퍼들에 기초하여 평가될 수 있다. 예를 들면, 메모리 채널들(140, 150, 160, 및 170)에 걸친 메모리 버퍼들(예컨대, 도 2의 메모리 버퍼들(210, 220, 230, 240, 및 250))의 특정 배열에 기초하여, 메모리 채널들의 각각의 클록 주파수(clock frequency)는 도 1의 다중-클라이언트 컴퓨팅 시스템(100)의 성능(예컨대, 스루풋(throughput))이 메모리 버퍼들의 배열에 기초하여 향상되는지 여부를 평가하기 위해 증가되거나 또는 감소될 수 있다. 이러한 정보에 기초하여, 최적의 클록 주파수는 컴퓨팅 장치들과 연관된 메모리 동작들이 최적화될 수 있도록, 하나 이상의 메모리 버퍼들과 연관된 하나 이상의 메모리 채널들에 대해 사용될 수 있다. 일 실시예에서, 추적 정보(위에서 설명된)의 성능 파라미터 부분은 메모리 채널들(140, 150, 160, 및 170)의 각각에 대한 최적의 클록 주파수를 포함한다.

도 3을 참조하면, 스케줄러(320)는 메모리 관리 유닛(310)으로부터 메모리 요청들을 처리하도록 구성된다. 일 실시예에서, 스케줄러(320)는 메모리 관리 유닛(310)에 의해 제공된 추적 정보에 기초하여 메모리 요청들을 처리한다. 위에서 논의된 바와 같이, 일 실시예에서, 추적 정보는 다음의 정보, 즉 (1) 할당된 메모리 버퍼가 사용중인지, 자유로운지, 또는 예약되었는지 여부; (2) 할당된 메모리 버퍼의 메모리 채널/메모리 뱅크 단위; (3) 할당된 메모리 버퍼와 연관된 시퀀스 식별자; 및 (4) 할당된 메모리 버퍼에 대한 성능 파라미터를 제공할 수 있다. 이러한 추적 정보에 기초하여, 스케줄러(320)는 각각, 도 1의 데이터 버스들(141, 151, 161, 및 171)을 통해 메모리 채널들(140, 150, 160, 및 170)에 판독 및 기록 동작들을 전송하는데 필요한 어드레스, 명령, 및 제어 신호들을 생성한다. 도 1의 컴퓨팅 장치들(110 및 120)로부터의 판독 및 기록 메모리 요청들에 대응하는 어드레스, 명령, 및 제어 신호들의 생성은 관련 기술에서의 숙련자에게 알려져 있다.

일 실시예에서, 스케줄러(320)는 도 1의 컴퓨팅 장치들(110 및 120) 사이에서의 중재의 스레드(thread)들을 분류하기 위해 메모리 관리 유닛(310)과 함께 동작한다. 일 실시예에서, 도 1의 메모리 제어기(130)는 두 개의 중재의 스레드들을 관리할 수 있는데, 하나는 컴퓨팅 장치(110)로부터의 메모리 요청들에 할당된 중재의 스레드이며 또 다른 하나는 컴퓨팅 장치(120)로부터의 메모리 요청들에 할당된 중재의 스레드이다. 스케줄러(320)는 하나의 컴퓨팅 장치의 메모리 요청들을 다른 컴퓨팅 장치 전에 처리함으로써 최적화될 수 있다. 예를 들면, 컴퓨팅 장치(110)가 CPU이고 컴퓨팅 장치(120)가 GPU이면, 스케줄러(320)는 CPU 성능이 통상적으로 GPU 성능보다 메모리 지연에 더 민감하기 때문에, GPU-관련 메모리 요청들 전에 CPU-관련 메모리 요청들을 처리할 수 있다. 여기에서, 본 발명의 일 실시예에 따라, 스케줄러(220)는, CPU-관련 메모리 요청과 연관된 데이터 전달이 GPU-관련 메모리 요청과 연관된 데이터 전달에 비해 우선하도록, 컴퓨팅 장치(110)에 도 1의 시스템 버스(180)의 제어를 제공한다.

일 실시예에서, 도 1의 컴퓨팅 장치들(110 및 120)과 연관된 동작이 실행된 후(예컨대, 도 2의 메모리 버퍼들(210 내지 250)을 사용하여), 도 3의 메모리 관리 유닛(310)은 메모리 공간으로부터 동작과 연관된 하나 이상의 메모리 버퍼들을 할당 해제(de-allocating)한다. 이때, 메모리 관리 유닛(310)은 컴퓨팅 장치들(110 및 120)의 동작들과 연관된 다른 메모리 버퍼들에 자유 메모리 공간을 할당할 수 있다. 메모리 관리 유닛(310)은 이전 동작과 동일한 배열(예컨대, 이전 동작과 연관된 메모리 버퍼들에 할당된 동일한 수의 뱅크들 및 채널들)로 또는 이전 동작과 상이한 배열(예컨대, 이전 동작과 연관된 다른 메모리 버퍼들에 할당된 상이한 수의 뱅크들 및 채널들)로 다른 메모리 버퍼들에 자유 메모리 공간을 할당할 수 있다. 메모리 관리 유닛(310)은 도 3에 대하여 위에서 설명된 동일한 방식으로 컴퓨팅 장치들(110 및 120)의 동작들에 다른 메모리 버퍼들을 할당하도록 구성된다.

도 5는 복수의 메모리 채널들을 가진 컴퓨팅 시스템에서 하나 이상의 메모리 버퍼들을 할당하는 방법(500)의 일 실시예의 예시이다. 방법(500)은 예를 들면 그리고 제한 없이, 도 1의 다중-클라이언트 컴퓨팅 시스템(100)을 사용하여 발생할 수 있다.

단계(510)에서, 제 1 메모리 버퍼는 제 1 복수의 메모리 뱅크들에 할당되거나, 또는 그와 연관되며, 여기서 제 1 복수의 메모리 뱅크들은 제 1 세트의 하나 이상의 메모리 채널들에 걸쳐 스패닝한다. 도 3의 메모리 관리 유닛(310)은 예를 들면, 단계(510)를 수행하는데 사용될 수 있다.

단계(520)에서, 제 2 메모리 버퍼는 제 2 복수의 메모리 뱅크들에 할당되거나, 또는 그와 연관되며, 여기서 제 2 복수의 메모리 뱅크들은 제 2 세트의 하나 이상의 메모리 채널들에 걸쳐 스패닝한다. 일 실시예에서, 제 2 복수의 메모리 뱅크들은 제 1 복수의 메모리 뱅크들(단계(510)에서의)과 상이하다. 또 다른 실시예에서, 제 2 복수의 메모리 뱅크들은 제 1 복수의 메모리 뱅크들과 동일하다. 도 3의 메모리 관리 유닛(310)은 예를 들면, 단계(520)를 수행하는데 사용될 수 있다.

단계(530)에서, 제 1 시퀀스 식별자 및 제 2 시퀀스 식별자는 각각 제 1 메모리 버퍼 및 제 2 메모리 버퍼와 연관된다. 도 3의 메모리 관리 유닛(310)은 예를 들면, 단계(530)를 수행하는데 사용될 수 있다.

단계(540)에서, 제 1 및 제 2 메모리 버퍼들은 제 1 및 제 2 시퀀스 식별자들에 기초하여 액세스된다. 일 실시예에서, 제 1 및 제 2 메모리 버퍼들은 메모리 뱅크 경쟁을 회피하기 위해 및 복수의 메모리 채널들의 전체 대역폭을 이용하기 위해 순서대로 액세스된다. 도 3의 메모리 관리 유닛(310) 및 스케줄러(320)는 예를 들면, 단계(540)를 수행하는데 사용될 수 있다.

또한, 일 실시예에서, 제 1 메모리 버퍼와 연관된 제 1 메모리 동작 및 제 2 메모리 버퍼와 연관된 제 2 메모리 동작을 실행할 때, 제 1 및 제 2 메모리 동작들은 각각 제 1 동작 주파수 및 제 2 동작 주파수에서 실행된다. 제 1 및 제 2 동작 주파수들은 본 발명의 일 실시예에 따라, 서로 상이하다.

단계(550)에서, 각각 제 1 및 제 2 메모리 버퍼들과 연관된 제 1 및 제 2 메모리 동작들이 실행된 후, 제 1 및 제 2 메모리 버퍼들은 그것들 각각의 메모리 공간들로부터 할당 해제된다. 제 1 및 제 2 메모리 버퍼들의 할당 해제로, 다른 메모리 동작들과 연관된 메모리 버퍼들은 자유 메모리 공간에 할당될 수 있다.

본 발명의 다양한 측면들은 소프트웨어, 펌웨어, 하드웨어, 또는 그것들의 조합으로 구현될 수 있다. 도 6은 본 발명의 실시예들, 또는 그 일부들이 컴퓨터-판독가능한 코드로서 구현될 수 있는 예시적인 컴퓨터 시스템(600)의 예시이다. 예를 들면, 도 5의 흐름도(500)에 의해 도시된 방법은 시스템(600)에서 구현될 수 있다. 본 발명의 다양한 실시예들은 이러한 예시적인 컴퓨터 시스템(600)에 관해 설명된다. 이러한 설명을 판독한 후, 다른 컴퓨터 시스템들 및/또는 컴퓨터 아키텍처들을 사용하여 본 발명의 실시예들을 어떻게 구현하는지가 관련 기술에서의 숙련자에게 명백해질 것이다.

본 발명의 다양한 실시예들의 시뮬레이션(simulation), 합성(synthesis), 및/또는 제조는 범용 프로그래밍 언어들(C 또는 C++과 같은), 예를 들면, 베릴로그 HDL(Verilog HDL), VHDL, 알테라 HDL(AHDL: Altera HDL)과 같은, 하드웨어 기술 언어들(HDL: hardware description languages), 또는 다른 이용가능한 프로그래밍 및/또는 개략적인 캡처 툴들(schematic capture tools)(회로 캡처 툴들과 같은)을 포함하는, 컴퓨터 판독가능한 코드의 사용을 통해, 부분적으로 달성될 수 있다는 것이 주의되어야 한다. 이러한 컴퓨터 판독가능한 코드는 반도체(semiconductor), 자기 디스크(magnetic disk), 광 디스크(optical disk)(CD-ROM, DVD-ROM과 같은)를 포함하는 임의의 알려진 컴퓨터-사용가능한 매체에 배치될 수 있다. 이와 같이, 코드(code)는 인터넷(Internet)을 포함하는 통신 네트워크들을 통해 송신될 수 있다. 위에서 설명된 시스템들 및 기술들에 의해 제공된 구조 및/또는 달성된 기능들은 프로그램 코드로 구체화된 코어(core)(GPU 코어와 같은)로 표현될 수 있으며, 집적 회로들의 제품의 일부로서 하드웨어로 변형될 수 있다는 것이 이해된다.

컴퓨터 시스템(600)은 프로세서(604)와 같은, 하나 이상의 프로세서들을 포함한다. 프로세서(604)는 특수 목적 또는 범용 프로세서일 수 있다. 프로세서(604)는 통신 기반시설(606)(예컨대, 버스 또는 네트워크)에 연결된다.

또한, 컴퓨터 시스템(600)은 메인 메모리(main memory)(608), 바람직하게는 랜덤 액세스 메모리(RAM: random access memory))를 포함하며, 2차 메모리(secondary memory)(610)를 포함할 수도 있다. 2차 메모리(610)는 예를 들면, 하드 디스크 드라이브(hard disk drive)(612), 착탈 가능한 저장 드라이브(614), 및/또는 메모리 스틱(memory stick)을 포함할 수 있다. 착탈 가능한 저장 드라이브(614)는 플로피 디스크 드라이브(floppy disk drive), 자기 테이프 드라이브(magnetic tape drive), 광 디스크 드라이브(optical disk drive), 플래시 메모리(flash memory) 등을 포함할 수 있다. 착탈 가능한 저장 드라이브(614)는 잘 알려진 방식으로 착탈 가능한 저장 유닛(618)으로부터 판독하고 및/또는 그것에 기록한다. 착탈 가능한 저장 유닛(618)은 플로피 디스크, 자기 테이프, 광 디스크 등을 포함할 수 있으며, 이것은 착탈 가능한 저장 드라이브(614)에 의해 판독되며 그것에 기록된다. 관련 기술에서의 숙련자들에게 이해될 바와 같이, 착탈 가능한 저장 유닛(618)은 컴퓨터 소프트웨어 및/또는 데이터(data)가 저장된 컴퓨터-사용가능한 저장 매체를 포함한다.

대안적인 구현예들에서, 2차 메모리(610)는 컴퓨터 프로그램들 또는 다른 명령들이 컴퓨터 시스템(600)에 로딩되도록 허용하는 다른 유사한 장치들을 포함할 수 있다. 이러한 장치들은 예를 들면, 착탈 가능한 저장 유닛(622) 및 인터페이스(interface)(620)를 포함할 수 있다. 이러한 장치들의 예들은 프로그램 카트리지(program catridge) 및 카트리지 인터페이스(비디오 게임 장치들에서 발견된 것들과 같은), 착탈 가능한 메모리 칩(예컨대, EPROM 또는 PROM) 및 연관 소켓(socket), 및 소프트웨어 및 데이터가 착탈 가능한 저장 유닛(622)으로부터 컴퓨터 시스템(600)에 전달되도록 허용하는 다른 착탈 가능한 저장 유닛들(622) 및 인터페이스들(620)을 포함할 수 있다.

또한, 컴퓨터 시스템(600)은 통신 인터페이스(624)를 포함할 수 있다. 통신 인터페이스(624)는 소프트웨어 및 데이터가 컴퓨터 시스템(600)과 외부 장치들 사이에서 전달되도록 허용한다. 통신 인터페이스(624)는 모뎀(modem), 네트워크 인터페이스(이더넷 카드(Ethernet card)와 같은), 통신 포트(communications port), PCMCIA 슬롯(slot) 및 카드 등을 포함할 수 있다. 통신 인터페이스(624)를 통해 전달되는 소프트웨어 및 데이터는 전자, 전자기, 광, 또는 통신 인터페이스(624)에 의해 수신될 수 있는 다른 신호들일 수 있는 신호들의 형태이다. 이들 신호들은 통신 경로(626)를 통해 통신 인터페이스(624)에 제공된다. 통신 경로(626)는 신호들을 운반하며 와이어(wire) 또는 케이블(cable), 광 섬유들(fiber optics), 전화선, 셀룰러 전화 링크(cellular phone link), RF 링크 또는 다른 통신 채널들을 사용하여 구현될 수 있다.

본 문서에서, 용어들 "컴퓨터 프로그램 매체(computer program medium)" 및 "컴퓨터-사용가능한 매체(computer-usable medium)"는 일반적으로 착탈 가능한 저장 유닛(618), 착탈 가능한 저장 유닛(622), 및 하드 디스크 드라이브(612)에 설치된 하드 디스크와 같은 미디어(media)를 나타내기 위해 사용된다. 또한, 컴퓨터 프로그램 매체 및 컴퓨터-사용가능한 매체는 메인 메모리(608) 및 2차 메모리(610)와 같은, 메모리들을 나타낼 수 있으며, 이것은 메모리 반도체들(예컨대, DRAM들 등)일 수 있다. 이들 컴퓨터 프로그램 제품들은 컴퓨터 시스템(600)에 소프트웨어를 제공한다.

컴퓨터 프로그램들(컴퓨터 제어 로직으로도 불리우는)은 메인 메모리(608) 및/또는 2차 메모리(610)에 저장된다. 또한, 컴퓨터 프로그램들은 통신 인터페이스(624)를 통해 수신될 수 있다. 이러한 컴퓨터 프로그램들은 실행될 때, 컴퓨터 시스템(600)이 여기에 논의된 바와 같이 본 발명의 실시예들을 구현하는 것을 가능하게 할 수 있다. 특히, 컴퓨터 프로그램들은 실행될 때, 프로세서(604)가 위에서 논의된 도 5의 흐름도(500)에 의해 도시된 방법들에서의 단계들과 같이, 본 발명의 실시예들의 프로세스들을 구현하는 것을 가능하게 할 수 있다. 따라서, 이러한 컴퓨터 프로그램들은 컴퓨터 시스템(600)의 제어기들을 나타낸다. 본 발명의 실시예들은 소프트웨어를 사용하여 구현되며, 소프트웨어는 컴퓨터 프로그램 제품에 저장될 수 있고, 착탈 가능한 저장 드라이브(614), 인터페이스(620), 하드 드라이브(612), 또는 통신 인터페이스(624)를 사용하여 컴퓨터 시스템(600)에 로딩될 수 있다.

또한, 본 발명의 실시예들은 임의의 컴퓨터-사용가능한 매체 상에 저장된 소프트웨어를 포함하는 컴퓨터 프로그램 제품들에 관한 것이다. 이러한 소프트웨어는 하나 이상의 데이터 프로세싱 장치에서 실행될 때, 데이터 프로세싱 장치(들)로 하여금 여기에 설명된 바와 같이 동작하게 한다. 본 발명의 실시예들은 현재 또는 미래에 알려진, 임의의 컴퓨터-사용가능한 또는 -판독가능한 매체를 이용한다. 컴퓨터-사용가능한 매체들의 예들은, 이에 제한되지 않지만, 1차 저장 장치들(예컨대, 임의의 유형의 랜덤 액세스 메모리), 2차 저장 장치들(예컨대, 하드 드라이브들, 플로피 디스크들, CD ROM들, ZIP 디스크들, 테이프들, 자기 저장 장치들, 광 저장 장치들, MEMS, 나노기술 저장 장치들(nanotechnological storage devices) 등), 및 통신 매체들(예컨대, 유선 및 무선 통신 네트워크들, 근거리 네트워크들, 광역 네트워크들, 인트라넷들(intranets) 등)을 포함한다.

본 발명의 다양한 실시예들이 위에서 설명되었지만, 그것들은 단지 예로서 제공되며 제한적이지 않다는 것이 이해되어야 한다. 형태 및 세부사항들에서의 다양한 변화들이 첨부된 청구항들에 정의된 바와 같이 본 발명의 사상 및 범위로부터 벗어나지 않고 이루어질 수 있다는 것이 관련 기술에서의 숙련자들에 의해 이해될 것이다. 본 발명은 이들 예들에 제한되지 않는다는 것이 이해되어야 한다. 본 발명은 여기에 설명된 바와 같이 동작하는 임의의 요소들에 적용가능하다. 따라서, 본 발명의 폭 및 범위는 위에서 설명된 대표적인 실시예들 중 임의의 것에 의해 제한되지 않아야 하며, 단지 다음의 청구항들 및 그것들의 등가물들에 따라서만 정의되어야 한다.

Claims

컴퓨팅 시스템(computing system)에서의 하나 이상의 메모리 버퍼들(memory buffers)을 복수의 메모리 채널들(memory channels)과 연관시키는 방법으로서,
제 1 메모리 버퍼 및 제 1 시퀀스 식별자(sequence identifier)를 제 1 복수의 메모리 뱅크들(memory banks)에 연관시키는 단계로서, 상기 제 1 복수의 메모리 뱅크들은 제 1 세트(set)의 하나 이상의 메모리 채널들에 걸쳐 스패닝(spanning)하는, 상기 제 1 메모리 버퍼 및 제 1 시퀀스 식별자를 연관시키는 단계;
제 2 메모리 버퍼 및 제 2 시퀀스 식별자를 제 2 복수의 메모리 뱅크들에 연관시키는 단계로서, 상기 제 2 복수의 메모리 뱅크들은 제 2 세트의 하나 이상의 메모리 채널들에 걸쳐 스패닝하는, 상기 제 2 메모리 버퍼 및 제 2 시퀀스 식별자를 연관시키는 단계; 및
상기 제 1 및 제 2 시퀀스 식별자들에 기초하여 상기 제 1 및 제 2 메모리 버퍼들을 액세스(access)하는 단계를 포함하는 메모리 버퍼들을 메모리 채널들과 연관시키는 방법.
청구항 1에 있어서,
상기 제 1 메모리 버퍼와 연관된 제 1 메모리 동작을 제 1 동작 주파수에서 실행하는 단계;
상기 제 2 메모리 버퍼와 연관된 제 2 메모리 동작을 제 2 동작 주파수에서 실행하는 단계로서, 상기 제 1 동작 주파수는 상기 제 2 동작 주파수와 상이한, 상기 제 2 메모리 동작을 실행하는 단계; 및
각각 상기 제 1 및 제 2 메모리 동작들의 상기 실행 후, 그것들 각각의 제 1 및 제 2 복수의 메모리 뱅크들로부터 상기 제 1 및 제 2 메모리 버퍼들을 할당 해제(de-allocating)하는 단계를 더 포함하는, 메모리 버퍼들을 메모리 채널들과 연관시키는 방법.
청구항 1에 있어서,
상기 제 1 메모리 버퍼를 연관시키는 단계는, 상기 제 1 메모리 버퍼를 상기 제 1 복수의 메모리 뱅크들에 할당하는 단계를 포함하는, 메모리 버퍼들을 메모리 채널들과 연관시키는 방법.
청구항 1에 있어서,
상기 제 2 메모리 버퍼를 연관시키는 단계는, 상기 제 2 메모리 버퍼를 상기 제 2 복수의 메모리 뱅크들에 할당하는 단계를 포함하며, 상기 제 2 복수의 메모리 뱅크들은 상기 제 1 복수의 메모리 뱅크들과 상이한, 메모리 버퍼들을 메모리 채널들과 연관시키는 방법.
청구항 1에 있어서,
상기 제 2 메모리 버퍼를 연관시키는 단계는, 상기 제 2 메모리 버퍼를 상기 제 2 복수의 메모리 뱅크들에 할당하는 단계를 포함하며, 상기 제 2 복수의 메모리 뱅크들은 상기 제 1 복수의 메모리 뱅크들과 동일한, 메모리 버퍼들을 메모리 채널들과 연관시키는 방법.
청구항 1에 있어서,
상기 제 1 및 제 2 메모리 버퍼들을 액세스하는 단계는, 메모리 뱅크 경쟁(memory bank contention)을 회피하기 위해 및 상기 복수의 메모리 채널들의 전체 대역폭(bandwidth)을 이용하기 위해 상기 제 1 및 제 2 메모리 버퍼들을 순서대로 액세스하는 단계를 포함하는, 메모리 버퍼들을 메모리 채널들과 연관시키는 방법.
하나 이상의 프로세서들(processors)에 의해 실행될 때, 컴퓨팅 시스템에서의 하나 이상의 메모리 버퍼들을 복수의 메모리 채널들과 연관시키는, 그 안에 컴퓨터 프로그램 로직(computer program logic)이 기록된 컴퓨터-사용가능한 매체를 포함하는 컴퓨터 프로그램 제품(computer program product)으로서,
상기 컴퓨터 프로그램 로직은,
프로세서가 제 1 메모리 버퍼 및 제 1 시퀀스 식별자를 제 1 복수의 메모리 뱅크들에 연관시키는 것을 가능하게 하는 제 1 컴퓨터 판독가능한 프로그램 코드로서, 상기 제 1 복수의 메모리 뱅크들은 제 1 세트의 하나 이상의 메모리 채널들에 걸쳐 스패닝하는, 상기 제 1 컴퓨터 판독가능한 프로그램 코드;
프로세서가 제 2 메모리 버퍼 및 제 2 시퀀스 식별자를 제 2 복수의 메모리 뱅크들에 연관시키는 것을 가능하게 하는 제 2 컴퓨터 판독가능한 프로그램 코드로서, 상기 제 2 복수의 메모리 뱅크들은 제 2 세트의 하나 이상의 메모리 채널들에 걸쳐 스패닝하는, 상기 제 2 컴퓨터 판독가능한 프로그램 코드; 및
프로세서가 상기 제 1 및 제 2 시퀀스 식별자들에 기초하여 상기 제 1 및 제 2 메모리 버퍼들을 액세스하는 것을 가능하게 하는 제 3 컴퓨터 판독가능한 프로그램 코드를 포함하는, 컴퓨터 프로그램 제품.
청구항 7에 있어서,
상기 컴퓨터 프로그램 로직은,
프로세서가 상기 제 1 메모리 버퍼와 연관된 제 1 메모리 동작을 제 1 동작 주파수로 실행하는 것을 가능하게 하는 제 4 컴퓨터 판독가능한 프로그램 코드;
프로세서가 상기 제 2 메모리 버퍼와 연관된 제 2 메모리 동작을 제 2 동작 주파수로 실행하는 것을 가능하게 하는 제 5 컴퓨터 판독가능한 프로그램 코드로서, 상기 제 1 동작 주파수는 상기 제 2 동작 주파수와 상이한, 상기 제 5 컴퓨터 판독가능한 프로그램 코드; 및
각각 상기 제 1 및 제 2 메모리 동작들의 상기 실행 후, 프로세서가 그것들 각각의 제 1 및 제 2 복수의 메모리 뱅크들로부터 상기 제 1 및 제 2 메모리 버퍼들을 할당 해제하는 것을 가능하게 하는 제 6 컴퓨터 판독가능한 프로그램 코드를 더 포함하는, 컴퓨터 프로그램 제품.
청구항 7에 있어서,
상기 제 1 컴퓨터 판독가능한 프로그램 코드는,
프로세서가 상기 제 1 메모리 버퍼를 상기 제 1 복수의 메모리 뱅크들에 할당하는 것을 가능하게 하는 제 4 컴퓨터 판독가능한 프로그램 코드를 포함하는, 컴퓨터 프로그램 제품.
청구항 7에 있어서,
상기 제 2 컴퓨터 판독가능한 프로그램 코드는,
프로세서가 상기 제 2 메모리 버퍼를 상기 제 2 복수의 메모리 뱅크들에 할당하는 것을 가능하게 하는 제 4 컴퓨터 판독가능한 프로그램 코드로서, 상기 제 2 복수의 메모리 뱅크들은 상기 제 1 복수의 메모리 뱅크들과 상이한, 상기 제 4 컴퓨터 판독가능한 프로그램 코드를 포함하는, 컴퓨터 프로그램 제품.
청구항 7에 있어서,
상기 제 2 컴퓨터 판독가능한 프로그램 코드는,
프로세서가 상기 제 2 메모리 버퍼를 상기 제 2 복수의 메모리 뱅크들에 할당하는 것을 가능하게 하는 제 4 컴퓨터 판독가능한 프로그램 코드로서, 상기 제 2 복수의 메모리 뱅크들은 상기 제 1 복수의 메모리 뱅크들과 동일한, 상기 제 4 컴퓨터 판독가능한 프로그램 코드를 포함하는, 컴퓨터 프로그램 제품.
청구항 7에 있어서,
상기 제 3 컴퓨터 판독가능한 프로그램 코드는,
프로세서가 메모리 뱅크 경쟁을 회피하기 위해 및 상기 복수의 메모리 채널들의 전체 대역폭을 이용하기 위해 상기 제 1 및 제 2 메모리 버퍼들을 순서대로 액세스하는 것을 가능하게 하는 제 4 컴퓨터 판독가능한 프로그램 코드를 포함하는, 컴퓨터 프로그램 제품.
제 1 클라이언트 장치(client device);
제 2 클라이언트 장치;
복수의 메모리 채널들로서, 상기 복수의 메모리 채널들은 각각의 복수의 메모리 장치들을 포함하는, 상기 복수의 메모리 채널들; 및
메모리 제어기(memory controller)로서, 상기 제 1 및 제 2 클라이언트 장치들을 상기 복수의 메모리 채널들에 통신가능하게 결합하도록 구성되며,
제 1 메모리 버퍼 및 제 1 시퀀스 식별자를 제 1 복수의 메모리 뱅크들에 할당하는 기능으로서, 상기 제 1 복수의 메모리 뱅크들은 제 1 세트의 하나 이상의 메모리 채널들에 걸쳐 스패닝하는, 제 1 메모리 버퍼 및 제 1 시퀀스 식별자를 할당하고,
제 2 메모리 버퍼 및 제 2 시퀀스 식별자를 제 2 복수의 메모리 뱅크들에 할당하는 기능으로서, 상기 제 2 복수의 메모리 뱅크들은 제 2 세트의 하나 이상의 메모리 채널들에 걸쳐 스패닝하는, 제 2 메모리 버퍼 및 제 2 시퀀스 식별자를 할당하며,
상기 제 1 및 제 2 시퀀스 식별자들에 기초하여 상기 제 1 및 제 2 메모리 버퍼들을 액세스하도록 구성되는, 상기 메모리 제어기를 포함하는 컴퓨팅 시스템.
청구항 13에 있어서,
상기 복수의 메모리 장치들에 대응하는 복수의 데이터 버스들(data buses)로서, 상기 복수의 데이터 버스들은 상기 메모리 제어기 및 상기 각각의 복수의 메모리 장치들 사이에서 데이터를 전달하도록 구성되는, 상기 복수의 데이터 버스들을 더 포함하는, 컴퓨팅 시스템.
청구항 14에 있어서,
상기 메모리 제어기는, 상기 복수의 데이터 버스들의 전체 대역폭을 사용하는 상기 복수의 메모리 장치들과 상기 제 1 클라이언트 장치, 또는 상기 제 2 클라이언트 장치 사이에서 데이터의 전달을 제어하도록 구성되는, 컴퓨팅 시스템.
청구항 13에 있어서,
상기 제 1 및 제 2 클라이언트 장치들은, 중앙 프로세싱 유닛(central processing unit), 그래픽스 프로세싱 유닛(graphics processing unit), 및 애플리케이션-특정 집적 회로(application-specific integrated circuit) 중 적어도 하나를 포함하는, 컴퓨팅 시스템.
청구항 13에 있어서,
상기 복수의 메모리 장치들의 각각은, 동적 랜덤 액세스 메모리(DRAM: Dynamic Random Access Memory) 장치를 포함하는, 컴퓨팅 시스템.
청구항 13에 있어서,
상기 메모리 제어기는,
상기 제 1 메모리 버퍼와 연관된 제 1 메모리 동작을 제 1 동작 주파수에서 실행하고,
상기 제 2 메모리 버퍼와 연관된 제 2 메모리 동작을 상기 제 1 동작 주파수와 상이한 제 2 동작 주파수에서 실행하며,
각각 상기 제 1 및 제 2 메모리 동작들의 상기 실행 후, 그것들 각각의 제 1 및 제 2 복수의 메모리 뱅크들로부터 상기 제 1 및 제 2 메모리 버퍼들을 할당 해제하도록 구성되는, 컴퓨팅 시스템.
청구항 13에 있어서,
상기 메모리 제어기는, 상기 제 2 메모리 버퍼를 상기 제 2 복수의 메모리 뱅크들에 할당하도록 구성되며, 상기 제 2 복수의 메모리 뱅크들은 상기 제 1 복수의 메모리 뱅크들과 상이한, 컴퓨팅 시스템.
청구항 13에 있어서,
상기 메모리 제어기는, 상기 제 2 메모리 버퍼를 상기 제 2 복수의 메모리 뱅크들에 할당하도록 구성되며, 상기 제 2 복수의 메모리 뱅크들은 상기 제 1 복수의 메모리 뱅크들과 동일한, 컴퓨팅 시스템.
청구항 13에 있어서,
상기 메모리 제어기는, 메모리 뱅크 경쟁을 회피하기 위해 및 상기 복수의 메모리 채널들의 전체 대역폭을 이용하기 위해 상기 제 1 및 제 2 메모리 버퍼들을 순서대로 액세스하도록 구성되는, 컴퓨팅 시스템.
청구항 13에 있어서,
상기 메모리 제어기는, 상기 제 1 메모리 버퍼 및 상기 제 2 메모리 버퍼를 각각 상기 제 1 복수의 메모리 뱅크들에 및 상기 제 2 복수의 메모리 뱅크들에 연관시키도록 구성되는, 컴퓨팅 시스템.