KR20130105238A - A method of fabricating a semiconductor device - Google Patents
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Abstract
Description
본 발명의 기술적 사상은 증착 막 형성 방법, 이를 이용한 반조체 소자의 제조방법, 이에 의해 제조된 반도체 소자, 이들을 채택하는 전자 장치 및 전자 시스템에 관한 것이다.The technical idea of the present invention relates to a method of forming a deposited film, a method of manufacturing a semi-structured device using the same, a semiconductor device manufactured thereby, an electronic device and an electronic system employing the same.
반도체 소자의 고집적화 경향에 따라, 반도체 소자를 구성하는 요소들의 크기가 축소되면서 예기치 못한 문제들이 발생하고 있다.In accordance with the trend toward higher integration of semiconductor devices, unexpected problems arise as the size of elements constituting the semiconductor devices is reduced.
본 발명의 기술적 사상이 해결하고자 하는 기술적 과제는 스텝 커버리지 특성을 개선할 수 있는 증착 막 형성 방법 및 이를 이용한 반도체 소자의 제조방법을 제공하는데 있다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a method for forming a deposition film and a method for manufacturing a semiconductor device using the same, which may improve step coverage characteristics.
본 발명의 기술적 사상이 해결하고자 하는 기술적 과제는 균일도를 향상시킬 수 있는 증착 막 형성 방법 및 이를 이용한 반도체 소자의 제조방법을 제공하는데 있다. The technical problem to be solved by the technical idea of the present invention is to provide a deposition film forming method and a method of manufacturing a semiconductor device using the same can improve the uniformity.
본 발명의 기술적 사상이 해결하고자 하는 또 다른 기술적 과제는 상기 반도체 소자들의 제조방법들을 이용하여 제조된 반도체 소자를 포함하는 전자 장치 및 전자 시스템을 제공하는데 있다.Another technical problem to be solved by the technical idea of the present invention is to provide an electronic device and an electronic system including a semiconductor device manufactured by using the manufacturing method of the semiconductor device.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.The problems to be solved by the present invention are not limited to the above-mentioned problems, and other matters not mentioned can be clearly understood by those skilled in the art from the following description.
본 발명의 기술적 사상의 일 양태에 따른 반도체 소자의 제조방법을 제공한다. 이 방법은 반도체 기판을 공정 챔버 내로 로딩하고, 상기 공정 챔버 내의 상기 반도체 기판 상에 증착 막을 형성하는 것을 포함한다. 상기 증착 막을 형성하는 것은 상기 반도체 기판 상에 단위 층을 반복적으로 형성하는 것을 포함한다. 상기 증착 막이 형성된 반도체 기판을 상기 공정 챔버로부터 언로딩한다. 상기 단위 층을 형성하는 것은 상기 공정 챔버 내에 전구체 물질 및 막-제어 물질을 포함하는 공정 물질을 공급하여 상기 반도체 기판 상에 예비 단위 층을 형성하되, 상기 전구체 물질은 중심 원자 및 상기 중심 원자와 결합된 리간드를 포함하고, 상기 막-제어 물질은 상기 전구체 물질의 상기 리간드의 수소 화합물이고, 상기 예비 단위 층을 갖는 반도체 기판이 위치하는 상기 공정 챔버를 제1 퍼지하고, 상기 제1 퍼지된 공정 챔버 내의 상기 예비 단위 층을 단위 층으로 형성하고, 상기 단위 층을 갖는 반도체 기판이 위치하는 상기 공정 챔버를 제2 퍼지하는 것을 포함한다.A method of manufacturing a semiconductor device according to an aspect of the technical idea of the present invention is provided. The method includes loading a semiconductor substrate into a process chamber and forming a deposition film on the semiconductor substrate in the process chamber. Forming the deposition film includes repeatedly forming a unit layer on the semiconductor substrate. The semiconductor substrate on which the deposition film is formed is unloaded from the process chamber. Forming the unit layer supplies a process material comprising a precursor material and a film-control material in the process chamber to form a preliminary unit layer on the semiconductor substrate, wherein the precursor material is bonded to a central atom and the central atom. Wherein the film-controlling material is a hydrogen compound of the ligand of the precursor material, and first purges the process chamber in which the semiconductor substrate having the preliminary unit layer is located, and the first purged process chamber. Forming the preliminary unit layer therein as a unit layer, and second purging the process chamber in which the semiconductor substrate having the unit layer is located.
몇몇 실시예들에서, 상기 전구체 물질은 상기 반도체 기판 상에 흡착되어 전구체 흡착 층을 형성할 수 있다.In some embodiments, the precursor material may be adsorbed onto the semiconductor substrate to form a precursor adsorption layer.
상기 막-제어 물질은 상기 전구체 흡착 층의 중심 원자와 배위 결합하여 상기 전구체 흡착 층을 상기 전구체 흡착 층 보다 화학적으로 안정된 물질로 형성할 수 있다.The membrane-controlling material may coordinate with the central atoms of the precursor adsorption layer to form the precursor adsorption layer as a more chemically stable material than the precursor adsorption layer.
다른 실시예에서, 상기 예비 단위 층을 형성하는 것은 상기 공정 챔버 내에 상기 전구체 물질을 공급하여 상기 반도체 기판 상에 전구체 흡착 층을 형성하되, 상기 전구체 흡착 층은 베이스 부분 및 상기 베이스 부분과 결합된 과흡착 부분을 포함하고, 상기 공정 챔버 내에 상기 막-제어 물질을 공급하여 상기 과흡착 부분을 상기 베이스 부분으로부터 분리시키는 것을 포함할 수 있다.In another embodiment, forming the preliminary unit layer supplies the precursor material into the process chamber to form a precursor adsorption layer on the semiconductor substrate, wherein the precursor adsorption layer is combined with a base portion and the base portion. And an adsorption portion, and supplying the membrane-controlled material into the process chamber to separate the superadsorption portion from the base portion.
상기 막-제어 물질은 상기 과흡착 부분의 중심 원자와 결합하면서 상기 과흡착 부분과 상기 베이스 부분 사이의 결합을 끊을 수 있다.The membrane-controlling material may break the bond between the superadsorbed portion and the base portion while engaging with the central atom of the superadsorbed portion.
또 다른 실시예에서, 상기 예비 단위 층은 상기 전구체 물질 및 상기 막-제어 물질을 모두 포함할 수 있다.In another embodiment, the preliminary unit layer may include both the precursor material and the film-controlling material.
상기 예비 단위 층을 구성하는 상기 전구체 물질의 상기 리간드 및 상기 막-제어 물질은 상기 예비 단위 층을 상기 단위 층으로 형성하면서 상기 예비 단위 층으로부터 분리되어 반응 부산물로 형성되고, 상기 반응 부산물은 상기 공정 챔버를 상기 제2 퍼지하면서 제거될 수 있다.The ligand of the precursor material and the membrane-controlling material constituting the preliminary unit layer are separated from the preliminary unit layer while forming the preliminary unit layer as the unit layer, and are formed as reaction byproducts, and the reaction byproducts are formed in the process. The chamber may be removed while purging the second purge.
또 다른 실시예에서, 상기 리간드는 상기 중심 원자와 결합된 제1 리간드 및 제2 리간드를 포함하되, 상기 제1 리간드와 상기 제2 리간드는 서로 다른 화학식을 갖고, 상기 막-제어 물질은 상기 제1 리간드의 수소 화합물일 수 있다.In another embodiment, the ligand comprises a first ligand and a second ligand bonded to the central atom, wherein the first ligand and the second ligand have different formulas, and the membrane-controlling material is It may be a hydrogen compound of one ligand.
본 발명의 기술적 사상의 다른 양태에 따른 반도체 소자의 제조방법을 제공한다. 이 방법은 반도체 기판을 공정 챔버 내로 로딩하고, 상기 공정 챔버 내의 상기 반도체 기판 상에 증착 막을 형성하는 것을 포함한다. 상기 증착 막을 형성하는 것은 상기 반도체 기판 상에 단위 층을 반복적으로 형성하는 것을 포함한다. 상기 증착 막을 갖는 반도체 기판을 상기 공정 챔버 로부터 언로딩한다. 상기 단위 층을 형성하는 것은 상기 공정 챔버 내에 제1 막-제어 물질을 공급하여 상기 반도체 기판 상에 표면-제어 층을 형성하고, 상기 공정 챔버 내에 전구체 물질을 공급하여 상기 표면-제어 층에 흡착된 전구체 흡착 층을 형성하여 상기 표면-제어 층 및 상기 전구체 흡착 층을 포함하는 예비 단위 층을 형성하되, 상기 전구체 물질은 중심 원자 및 상기 중심 원자와 결합된 리간드를 포함하는 화합물이고, 상기 예비 단위 층을 갖는 반도체 기판이 위치하는 공정 챔버를 제1 퍼지하고, 상기 예비 단위 층을 단위 층으로 형성하면서 상기 표면-제어 층 및 상기 전구체 흡착 층 내의 상기 리간드를 분리하여 반응 부산물을 형성하고, 상기 단위 층을 갖는 반도체 기판이 위치하는 공정 챔버를 제2 퍼지하면서 상기 반응 부산물을 제거하는 것을 포함한다.There is provided a method of manufacturing a semiconductor device according to another aspect of the technical idea of the present invention. The method includes loading a semiconductor substrate into a process chamber and forming a deposition film on the semiconductor substrate in the process chamber. Forming the deposition film includes repeatedly forming a unit layer on the semiconductor substrate. The semiconductor substrate having the deposition film is unloaded from the process chamber. Forming the unit layer supplies a first film-controlled material into the process chamber to form a surface-controlled layer on the semiconductor substrate, and supplies a precursor material into the process chamber to adsorb to the surface-controlled layer. Forming a precursor adsorption layer to form a preliminary unit layer comprising the surface-control layer and the precursor adsorption layer, wherein the precursor material is a compound comprising a central atom and a ligand bonded to the central atom, and the preliminary unit layer First purging the process chamber in which the semiconductor substrate having the substrate is located, separating the ligand in the surface-control layer and the precursor adsorption layer while forming the preliminary unit layer as a unit layer, and forming a reaction byproduct, And removing the reaction by-products while purging the process chamber in which the semiconductor substrate having the second substrate is located.
몇몇 실시예들에서, 상기 예비 단위 층 내의 중심 원자의 배위 수는 상기 전구체 물질의 중심 원자의 배위 수 보다 클 수 있다.In some embodiments, the coordination number of the central atoms in the preliminary unit layer can be greater than the coordination number of the central atoms of the precursor material.
다른 실시예에서, 상기 공정 챔버 내에 상기 제1 막-제어 물질이 존재하는 상태에서 상기 제1 전구체의 공급을 시작할 수 있다.In another embodiment, the supply of the first precursor may begin with the first film-controlled material present in the process chamber.
또 다른 실시예에서, 상기 공정 챔버 내에 상기 제1 막-제어 물질의 공급을 중단 한 후에, 상기 공정 챔버 내에 상기 전구체 물질을 공급할 수 있다.In another embodiment, after stopping the supply of the first film-controlled material into the process chamber, the precursor material may be supplied into the process chamber.
또 다른 실시예에서, 상기 공정 챔버 내에 상기 제1 막-제어 물질을 공급하는 동안에, 상기 전구체 물질을 공급하기 시작할 수 있다.In another embodiment, while supplying the first film-controlled material into the process chamber, the precursor material may begin to be supplied.
또 다른 실시예에서, 상기 공정 챔버 내에 상기 제1 막-제어 물질을 공급하는 동안에, 상기 전구체 물질의 공급을 시작하고, 상기 제1 막-제어 물질의 공급을 중단하기 전에 상기 전구체 물질의 공급을 중단할 수 있다.In another embodiment, while supplying the first film-controlled material into the process chamber, supply of the precursor material is stopped before starting supply of the precursor material and stopping supply of the first film-controlled material. You can stop.
또 다른 실시예에서, 상기 공정 챔버 내에 상기 전구체 물질의 공급을 중단하고 상기 공정 챔버를 상기 제1 퍼지 하기 전에, 상기 공정 챔버 내에 제2 막-제어 물질을 공급하는 것을 더 포함할 수 있다.In another embodiment, the method may further include supplying a second film-controlled material into the process chamber before stopping the supply of the precursor material into the process chamber and prior to the first purging of the process chamber.
상기 제2 막-제어 물질은 상기 전구체 물질의 상기 중심 원자와 배위 결합하는 물질일 수 있다.The second film-controlling material may be a material that coordinates with the central atom of the precursor material.
본 발명의 기술적 사상의 또 다른 양태에 따른 반도체 소자의 제조방법을 제공한다. 이 방법은 구조물을 갖는 반도체 기판을 형성하는 것을 포함한다. 상기 구조물은 수직한 측면 부분들을 갖는다. 상기 구조물을 갖는 반도체 기판을 공정 챔버 내로 로딩하고, 상기 공정 챔버 내의 상기 구조물을 갖는 반도체 기판 상에 증착 막을 형성하되, 상기 증착 막을 형성하는 것은 상기 구조물을 갖는 반도체 기판 상에 단위 층을 반복적으로 형성하는 것을 포함한다. 상기 증착 막을 갖는 반도체 기판을 상기 공정 챔버 로부터 언로딩한다. 상기 단위 층을 형성하는 것은 상기 공정 챔버 내에 제1 전구체 물질을 공급하여 상기 구조물을 갖는 반도체 기판 상에 상기 제1 전구체 물질이 흡착된 제1 예비 단위 층을 형성하되, 상기 제1 예비 단위 층은 베이스 부분 및 상기 베이스 부분과 물리적으로 결합된 과흡착 부분을 포함하고, 상기 공정 챔버 내에 막-제어 물질을 공급하여 상기 제1 예비 단위 층을 제2 예비 단위 층으로 형성하되, 상기 막-제어 물질의 일부는 상기 제1 예비 단위 층과 반응하여 상기 과흡착 부분을 상기 베이스 부분으로부터 분리시키면서 제2 전구체 물질을 형성하고, 상기 제2 예비 단위층을 갖는 반도체 기판이 위치하는 공정 챔버를 퍼지하고, 상기 제2 예비 단위 층을 단위 층으로 형성하고, 상기 단위 층을 갖는 반도체 기판이 위치하는 공정 챔버를 퍼지하는 것을 포함한다. According to another aspect of the inventive concept, a method of manufacturing a semiconductor device is provided. The method includes forming a semiconductor substrate having a structure. The structure has vertical side portions. Loading a semiconductor substrate having the structure into a process chamber and forming a deposition film on the semiconductor substrate having the structure in the process chamber, wherein forming the deposition film repeatedly forms a unit layer on the semiconductor substrate having the structure. It involves doing. The semiconductor substrate having the deposition film is unloaded from the process chamber. The forming of the unit layer may include supplying a first precursor material into the process chamber to form a first preliminary unit layer in which the first precursor material is adsorbed on a semiconductor substrate having the structure, wherein the first preliminary unit layer is A base portion and a supersorption portion physically coupled to the base portion, and supplying a film-controlled material into the process chamber to form the first preliminary unit layer as a second preliminary unit layer, wherein the film-controlled material A part of reacts with the first preliminary unit layer to form a second precursor material while separating the superadsorbed portion from the base portion, and purges the process chamber in which the semiconductor substrate having the second preliminary unit layer is located, Forming the second preliminary unit layer as a unit layer, and purging the process chamber in which the semiconductor substrate having the unit layer is located. .
몇몇 실시예에서, 상기 제1 전구체 물질은 중심 원자 및 상기 중심 원자와 결합한 리간드를 포함하는 제1 화합물이고, 상기 막-제어 물질의 일부는 상기 과흡착 부분의 중심 원자와 결합하여 상기 과흡착 부분을 상기 베이스 부분으로부터 분리시키면서 상기 제2 전구체 물질을 형성할 수 있다.In some embodiments, the first precursor material is a first compound comprising a central atom and a ligand bonded to the central atom, wherein a portion of the membrane-controlled material is bonded to the central atom of the hyperadsorbed portion to form the superadsorbed portion The second precursor material may be formed while separating from the base portion.
상기 막-제어 물질의 일부는 상기 베이스 부분의 중심 원자와 결합하여 상기 베이스 부분의 중심 원자의 배위 수를 증가시킬 수 있다.A portion of the membrane-controlling material may combine with the central atoms of the base portion to increase the coordination number of the central atoms of the base portion.
다른 실시예에서, 상기 제1 예비 단위 층을 갖는 반도체 기판은 상기 전구체 물질이 흡착되지 않은 빈 영역을 포함할 수 있다.In another embodiment, the semiconductor substrate having the first preliminary unit layer may include an empty region in which the precursor material is not adsorbed.
상기 제2 예비 단위 층을 형성하는 것은 상기 제2 전구체 물질을 상기 빈 영역의 반도체 기판 상에 흡착시키는 것을 포함할 수 있다.Forming the second preliminary unit layer may include adsorbing the second precursor material onto the semiconductor substrate of the empty region.
상기 과흡착 부분은 상기 구조물의 상부 영역에 형성되고, 상기 빈 영역은 상기 과흡착 부분 보다 낮은 레벨에 위치하는 상기 구조물의 하부 영역에 형성될 수 있다.The superadsorption portion may be formed in an upper region of the structure, and the empty region may be formed in a lower region of the structure located at a lower level than the superadsorption portion.
본 발명의 기술적 사상의 또 다른 양태에 따른 반도체 소자의 제조방법을 제공한다. 이 방법은 반도체 기판을 공정 챔버 내로 로딩하고, 상기 공정 챔버 내의 상기 반도체 기판 상에 증착 막을 형성하는 것을 포함한다. 상기 증착 막을 형성하는 것은 상기 반도체 기판 상에 단위 층을 반복적으로 형성하는 것을 포함한다. 상기 증착 막이 형성된 반도체 기판을 상기 공정 챔버 로부터 언로딩한다. 상기 단위 층을 형성하는 것은 상기 공정 챔버 내에 막-제어 물질 및 전구체 물질을 포함하는 제1 공정 물질을 공급하여 예비 단위 층을 형성하는 것을 포함하되, 상기 전구체 물질은 중심 원자 및 상기 중심 원자와 결합된 리간드를 포함하는 제1 화합물이고, 상기 예비 단위 층은 상기 전구체 물질과 상기 막-제어 물질이 결합 하여 형성된 제2 화합물을 포함하고, 상기 예비 단위 층을 갖는 반도체 기판이 위치하는 공정 챔버를 제1 퍼지하고, 상기 제1 퍼지된 공정 챔버 내의 상기 예비 단위 층을 단위 층으로 형성하되, 상기 예비 단위 층을 상기 단위 층으로 형성하면서 상기 예비 단위 층으로부터 상기 제2 화합물 내의 상기 리간드 및 상기 막-제어 물질이 분리되어 반응 부산물이 형성되고, 상기 단위 층을 갖는 반도체 기판이 위치하는 공정 챔버를 제2 퍼지하면서 상기 반응 부산물을 제거하는 것을 포함한다.According to another aspect of the inventive concept, a method of manufacturing a semiconductor device is provided. The method includes loading a semiconductor substrate into a process chamber and forming a deposition film on the semiconductor substrate in the process chamber. Forming the deposition film includes repeatedly forming a unit layer on the semiconductor substrate. The semiconductor substrate on which the deposition film is formed is unloaded from the process chamber. Forming the unit layer includes supplying a first process material comprising a film-control material and a precursor material into the process chamber to form a preliminary unit layer, wherein the precursor material is bonded to a central atom and the central atom. A first compound comprising a ligand, wherein the preliminary unit layer comprises a second compound formed by combining the precursor material and the film-controlling material, wherein the preliminary unit layer comprises a process chamber in which a semiconductor substrate having the preliminary unit layer is located. 1 purge and form the preliminary unit layer in the first purged process chamber as a unit layer, wherein the ligand and the membrane in the second compound from the preliminary unit layer are formed while forming the preliminary unit layer as the unit layer. The control material is separated to form a reaction byproduct, and a second process chamber in which the semiconductor substrate having the unit layer is located is placed. While not include removing the reaction by-products.
몇몇 실시예들에서, 상기 예비 단위 층을 형성하는 동안에, 상기 공정 챔버 내에서 상기 전구체 물질의 전구체 분자들이 서로 결합하여 전구체 클러스터를 형성하고, 상기 막-제어 물질은 상기 전구체 클러스터의 분자들 사이의 결합을 끊으면서 상기 전구체 클러스터의 분자와 결합하여 상기 제2 화합물을 형성할 수 있다.In some embodiments, during the formation of the preliminary unit layer, precursor molecules of the precursor material combine with each other to form a precursor cluster in the process chamber, and the film-control material is formed between molecules of the precursor cluster. The second compound may be formed by bonding to a molecule of the precursor cluster while breaking the bond.
다른 실시예에서, 상기 예비 단위 층을 형성하는 것은 상기 제1 화합물, 상기 막-제어 물질 및 상기 제2 화합물이 공존하는 공정 분위기에서 진행하는 것을 포함할 수 있다.In another embodiment, forming the preliminary unit layer may include proceeding in a process atmosphere in which the first compound, the film-controlling material, and the second compound coexist.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.The details of other embodiments are included in the detailed description and drawings.
본 발명의 기술적 사상의 실시 예들에 따르면, 스텝 커버리지 특성을 개선할 수 있는 증착 막 형성 방법 및 이를 이용하여 반도체 소자를 제조하는 방법을 제공할 수 있다. 또한, 본 발명의 기술적 사상의 실시 예들에 따르면, 수직한 측면을 갖는 구조물을 포함하는 반도체 기판 상에 증착 막의 균일도를 향상시킬 수 있는 증착 막 형성 방법 및 이를 이용하여 반도체 소자를 제조하는 방법을 제공할 수 있다. 또한, 본 발명의 기술적 사상의 실시예들에 따르면, 높은 종횡비를 갖는 홀을 갖는 기판 상에 형성하는 증착 막의 균일도를 향상시킬 수 있는 방법을 제공할 수 있다. According to embodiments of the inventive concept, a method of forming a deposition film and a method of manufacturing a semiconductor device using the same may be provided to improve step coverage characteristics. In addition, according to embodiments of the present invention, there is provided a deposition film formation method that can improve the uniformity of the deposition film on a semiconductor substrate including a structure having a vertical side and a method for manufacturing a semiconductor device using the same can do. In addition, according to embodiments of the inventive concept, it is possible to provide a method capable of improving the uniformity of a deposition film formed on a substrate having a hole having a high aspect ratio.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 제조 방법을 나타낸 공정 흐름도이다.
도 2는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 제조하기 위한 장비를 개념적으로 나타낸 도면이다.
도 3은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 제조하기 위한 장비의 일 변형 예를 개념적으로 나타낸 도면이다.
도 4는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 제조하기 위한 장비의 다른 변형 예를 개념적으로 나타낸 도면이다.
도 5는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 제조하기 위한 장비의 또 다른 변형 예를 개념적으로 나타낸 도면이다.
도 6은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 제조하기 위한 장비의 또 다른 변형 예를 개념적으로 나타낸 도면이다.
도 7a는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 제조하기 위하여 공정 챔버 내에 공정 물질을 공급하는 방법의 일 예를 나타내는 가스 펄싱 다이어그램이다.
도 7b는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 제조하기 위하여 공정 챔버 내에 공정 물질을 공급하는 방법의 다른 예를 나타내는 가스 펄싱 다이어그램이다.
도 7c는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 제조하기 위하여 공정 챔버 내에 공정 물질을 공급하는 방법의 또 다른 예를 나타내는 가스 펄싱 다이어그램이다.
도 7d는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 제조하기 위하여 공정 챔버 내에 공정 물질을 공급하는 방법의 또 다른 예를 나타내는 가스 펄싱 다이어그램이다.
도 7e는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 제조하기 위하여 공정 챔버 내에 공정 물질을 공급하는 방법의 또 다른 예를 나타내는 가스 펄싱 다이어그램이다.
도 7f는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 제조하기 위하여 공정 챔버 내에 공정 물질을 공급하는 방법의 또 다른 예를 나타내는 가스 펄싱 다이어그램이다.
도 7g는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 제조하기 위하여 공정 챔버 내에 공정 물질을 공급하는 방법의 또 다른 예를 나타내는 가스 펄싱 다이어그램이다.
도 7h는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 제조하기 위하여 공정 챔버 내에 공정 물질을 공급하는 방법의 또 다른 예를 나타내는 가스 펄싱 다이어그램이다.
도 7i는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 제조하기 위하여 공정 챔버 내에 공정 물질을 공급하는 방법의 또 다른 예를 나타내는 가스 펄싱 다이어그램이다.
도 8은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 제조하기 위한 장비의 또 다른 변형 예를 개념적으로 나타낸 도면이다.
도 9는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 제조 방법을 나타낸 공정 흐름도이다.
도 10은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 제조 방법의 일 예를 나타낸 가스 펄싱 다이어그램이다.
도 11은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 제조 방법의 일 예를 나타낸 공정 흐름도이다.
도 12 내지 도 21은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 제조 방법의 일 예들을 나타낸 도면들이다.
도 22는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 제조 방법의 다른 예를 나타내는 가스 펄싱 다이어그램이다.
도 23은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 제조 방법의 다른 예를 나타낸 공정 흐름도이다.
도 24 내지 도 29는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 제조 방법의 다른 예를 나타낸 도면들이다.
도 30은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 제조 방법의 또 다른 예를 나타내는 가스 펄싱 다이어그램이다.
도 31은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 제조 방법의 또 다른 예를 나타내는 가스 펄싱 다이어그램이다.
도 32는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 제조 방법의 또 다른 예를 나타내는 가스 펄싱 다이어그램이다.
도 33은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 제조 방법의 또 다른 예를 나타내는 가스 펄싱 다이어그램이다.
도 34는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 제조 방법의 또 다른 예를 나타내는 가스 펄싱 다이어그램이다.
도 35는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 제조 방법의 또 다른 예를 나타내는 가스 펄싱 다이어그램이다.
도 36은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 제조 방법의 또 다른 예를 나타내는 가스 펄싱 다이어그램이다.
도 37은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 제조방법에 따라 형성된 반도체 소자의 일 예를 나타낸 단면도이다.
도 38은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 제조방법에 따라 형성된 반도체 소자의 다른 예를 나타낸 단면도이다.
도 39는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 제조방법에 따라 형성된 반도체 소자의 또 다른 예를 나타낸 단면도이다.
도 40은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 제조방법에 따라 형성된 반도체 소자의 또 다른 예를 나타낸 단면도이다.
도 41a 내지 도 41c는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 제조 방법의 일 예에 따라 제조된 반도체 소자의 일부분을 나타낸 도면들이다.
도 42a 내지 도 42c는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 제조 방법의 다른 예에 따라 제조된 반도체 소자의 일부분을 나타낸 도면들이다.
도 43a 내지 도 43c는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 제조 방법의 또 다른 예에 따라 제조된 반도체 소자의 일부분을 나타낸 도면들이다.
도 44a 내지 도 44c는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 제조 방법의 또 다른 예에 따라 제조된 반도체 소자의 일부분을 나타낸 도면들이다.
도 45a 내지 도 45c는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 제조 방법의 또 다른 예에 따라 제조된 반도체 소자의 일부분을 나타낸 도면들이다.
도 46은 본 발명의 기술적 사상의 실시예들에 따라 제조된 반도체 소자를 갖는 메모리 카드를 나타낸 개략도이다.
도 47은 본 발명의 기술적 사상의 실시예들에 따라 제조된 반도체 소자를 갖는 전자 시스템을 나타낸 블록도이다.
도 48은 본 발명의 기술적 사상의 실시예들에 따라 제조된 반도체 소자를 갖는 데이터 저장 장치를 나타낸 블록도이다.
도 49는 본 발명의 기술적 사상의 실시예에 의한 전자 시스템을 나타낸 도면이다.
도 50은 본 발명의 기술적 사상의 실시예들에 따라 제조된 반도체 소자를 포함하는 모바일 무선 폰을 개략적으로 도시한 도면이다.1 is a process flowchart illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the inventive concept.
2 is a view conceptually illustrating equipment for manufacturing a semiconductor device according to an embodiment of the inventive concept.
3 is a view conceptually illustrating a modified example of equipment for manufacturing a semiconductor device according to an embodiment of the inventive concept.
4 is a view conceptually showing another modified example of equipment for manufacturing a semiconductor device according to an embodiment of the inventive concept.
5 is a view conceptually illustrating another modified example of equipment for manufacturing a semiconductor device according to an embodiment of the inventive concept.
6 is a view conceptually illustrating another modified example of equipment for manufacturing a semiconductor device according to an embodiment of the inventive concept.
7A is a gas pulsing diagram illustrating an example of a method of supplying a process material into a process chamber to manufacture a semiconductor device according to an example embodiment of the inventive concepts.
FIG. 7B is a gas pulsing diagram illustrating another example of a method of supplying a process material into a process chamber to manufacture a semiconductor device according to an example embodiment of the inventive concepts; FIG.
FIG. 7C is a gas pulsing diagram illustrating another example of a method of supplying a process material into a process chamber to manufacture a semiconductor device according to an example embodiment of the inventive concepts; FIG.
FIG. 7D is a gas pulsing diagram illustrating still another example of a method of supplying a process material into a process chamber to manufacture a semiconductor device according to an example embodiment of the inventive concepts; FIG.
FIG. 7E is a gas pulsing diagram illustrating another example of a method of supplying a process material into a process chamber to manufacture a semiconductor device according to an example embodiment of the inventive concepts; FIG.
FIG. 7F is a gas pulsing diagram illustrating another example of a method of supplying a process material into a process chamber to manufacture a semiconductor device according to an example embodiment of the inventive concepts; FIG.
FIG. 7G is a gas pulsing diagram illustrating another example of a method of supplying a process material into a process chamber to manufacture a semiconductor device according to an example embodiment of the inventive concepts; FIG.
FIG. 7H is a gas pulsing diagram illustrating still another example of a method of supplying a process material into a process chamber to manufacture a semiconductor device according to an example embodiment of the inventive concepts; FIG.
FIG. 7I is a gas pulsing diagram illustrating another example of a method of supplying a process material into a process chamber to manufacture a semiconductor device according to an example embodiment of the inventive concepts; FIG.
8 is a view conceptually illustrating another modified example of equipment for manufacturing a semiconductor device according to an embodiment of the inventive concept.
9 is a flowchart illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the inventive concept.
10 is a gas pulsing diagram illustrating an example of a method of manufacturing a semiconductor device in accordance with an embodiment of the inventive concept.
11 is a process flowchart illustrating an example of a method of manufacturing a semiconductor device according to an embodiment of the inventive concept.
12 to 21 are diagrams illustrating examples of a method of manufacturing a semiconductor device according to an embodiment of the inventive concept.
22 is a gas pulsing diagram illustrating another example of a method of manufacturing a semiconductor device in accordance with an embodiment of the inventive concept.
23 is a process flowchart illustrating another example of a method of manufacturing a semiconductor device according to an embodiment of the inventive concept.
24 to 29 are diagrams illustrating another example of a method of manufacturing a semiconductor device according to an embodiment of the inventive concept.
30 is a gas pulsing diagram illustrating still another example of a method of manufacturing a semiconductor device in accordance with an embodiment of the inventive concept.
31 is a gas pulsing diagram illustrating still another example of a method of manufacturing a semiconductor device in accordance with an embodiment of the inventive concept.
32 is a gas pulsing diagram illustrating still another example of a method of manufacturing a semiconductor device in accordance with an embodiment of the inventive concept.
33 is a gas pulsing diagram illustrating still another example of a method of manufacturing a semiconductor device in accordance with an embodiment of the inventive concept.
34 is a gas pulsing diagram illustrating still another example of a method of manufacturing a semiconductor device in accordance with an embodiment of the inventive concept.
35 is a gas pulsing diagram illustrating still another example of a method of manufacturing a semiconductor device in accordance with an embodiment of the inventive concept.
36 is a gas pulsing diagram illustrating still another example of a method of manufacturing a semiconductor device in accordance with an embodiment of the inventive concept.
37 is a cross-sectional view illustrating an example of a semiconductor device formed by a method of manufacturing a semiconductor device according to an embodiment of the inventive concept.
38 is a cross-sectional view illustrating another example of a semiconductor device formed according to a method of manufacturing a semiconductor device according to an embodiment of the inventive concept.
39 is a cross-sectional view illustrating still another example of a semiconductor device formed according to a method of manufacturing a semiconductor device according to an embodiment of the inventive concept.
40 is a cross-sectional view illustrating still another example of a semiconductor device formed according to a method of manufacturing a semiconductor device according to an embodiment of the inventive concept.
41A to 41C illustrate a portion of a semiconductor device manufactured according to an example of a method of manufacturing a semiconductor device, according to an embodiment of the inventive concept.
42A to 42C illustrate portions of a semiconductor device manufactured according to another example of a method of manufacturing a semiconductor device, according to an embodiment of the inventive concept.
43A to 43C illustrate a portion of a semiconductor device manufactured according to still another example of a method of manufacturing a semiconductor device, according to an embodiment of the inventive concept.
44A to 44C illustrate portions of a semiconductor device manufactured according to yet another example of a method of manufacturing a semiconductor device, according to an embodiment of the inventive concept.
45A to 45C illustrate portions of a semiconductor device manufactured according to still another example of a method of manufacturing a semiconductor device, according to an embodiment of the inventive concept.
46 is a schematic diagram illustrating a memory card having a semiconductor device manufactured according to example embodiments of the inventive concepts.
47 is a block diagram illustrating an electronic system having a semiconductor device manufactured according to example embodiments of the inventive concepts.
48 is a block diagram illustrating a data storage device having a semiconductor device manufactured according to example embodiments of the inventive concept.
49 is a diagram illustrating an electronic system according to an embodiment of the inventive concept.
50 is a diagram schematically illustrating a mobile wireless phone including a semiconductor device manufactured according to embodiments of the inventive concept.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 기술적 사상의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.Advantages and features of the present invention and methods for achieving them will be apparent with reference to the embodiments described below in detail with the accompanying drawings. The present invention may, however, be embodied in many different forms and should not be construed as limited to the embodiments set forth herein. Rather, these embodiments are provided so that this disclosure will be thorough and complete, and will fully convey the concept of the invention to those skilled in the art. It is intended that the scope of the invention be defined by the claims and the equivalents thereof. The dimensions and relative sizes of layers and regions in the figures may be exaggerated for clarity of illustration. Like reference numerals refer to like elements throughout.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 단면도, 평면도 및 블록도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시 도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.The embodiments described herein will be described with reference to cross-sectional views, plan views, and block diagrams, which are ideal schematics of the present invention. Accordingly, shapes of the exemplary drawings may be modified by manufacturing techniques and / or tolerances. Accordingly, the embodiments of the present invention are not limited to the specific forms shown, but also include variations in forms generated by the manufacturing process. Thus, the regions illustrated in the figures have schematic attributes, and the shapes of the regions illustrated in the figures are intended to illustrate specific types of regions of the elements and are not intended to limit the scope of the invention.
도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.In the drawings, the thicknesses of layers and regions are exaggerated for clarity. Also, when a layer is referred to as being "on" another layer or substrate, it may be formed directly on another layer or substrate, or a third layer may be interposed therebetween. Like numbers refer to like elements throughout the specification.
제1, 제2등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로 명명될 수 있다.The terms first, second, etc. may be used to describe various components, but the components are not limited by the terms. The terms are used only for the purpose of distinguishing one component from another. For example, without departing from the scope of the present invention, the first component may be referred to as a second component, and similarly, the second component may be referred to as a first component.
상단, 하단, 상면, 하면, 또는 상부, 하부 등의 용어는 구성요소에 있어 상대적인 위치를 구별하기 위해 사용되는 것이다. 예를 들어, 편의상 도면상의 위쪽을 상부, 도면상의 아래쪽을 하부로 명명하는 경우, 실제에 있어서는 본 발명의 권리 범위를 벗어나지 않으면서 상부는 하부로 명명될 수 있고, 하부는 상부로 명명될 수 있다.Terms such as top, bottom, top, bottom, or top, bottom, etc. are used to distinguish relative positions in components. For example, in the case of naming the upper part of the drawing as upper part and the lower part as lower part in the drawings for convenience, the upper part may be named lower part and the lower part may be named upper part without departing from the scope of right of the present invention .
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명의 기술적 사상을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The terminology used herein is for the purpose of describing particular embodiments only and is not intended to limit the scope of the present invention. Singular expressions include plural expressions unless the context clearly indicates otherwise. In this application, the terms "comprises", "having", and the like are used to specify that a feature, a number, a step, an operation, an element, a part or a combination thereof is described in the specification, But do not preclude the presence or addition of one or more other features, integers, steps, operations, components, parts, or combinations thereof.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 기술적 사상이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미가 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미가 있는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.Unless defined otherwise, all terms used herein, including technical or scientific terms, have the same meaning as the present invention is generally understood by those skilled in the art. Terms such as those defined in commonly used dictionaries are to be interpreted as having a meaning consistent with the meaning in the context of the relevant art and are to be construed as ideal or overly formal in meaning unless explicitly defined in the present application Do not.
도 1은 본 발명의 기술적 사상의 실시 예들에 따른 반도체 소자의 제조 방법을 나타낸 공정 흐름도이다.1 is a process flowchart illustrating a method of manufacturing a semiconductor device in accordance with embodiments of the inventive concept.
도 1을 참조하면, 반도체 기판 상에 구조물을 형성할 수 있다. (S1) 상기 반도체 기판은 실리콘 기판일 수 있다. 상기 구조물은 수직한 측면을 갖는 구조물일 수 있다. 공정 챔버 내로 반도체 기판을 로딩할 수 있다. (S5) 상기 반도체 기판이 위치하는 상기 공정 챔버 내에 막-제어 물질 및 전구체 물질을 포함하는 공정 물질을 공급하는 것을 이용하여 반도체 기판 상에 증착 막을 형성할 수 있다. (S10) 상기 증착 막은 절연성 물질 막, 반도체 물질 막 또는 도전성 물질 막을 포함할 수 있다. 상기 증착 막을 형성 하는 것은 원하는 두께의 증착 막이 형성될 때까지 단위 층을 반복적으로 형성하는 것을 포함할 수 있다. Referring to FIG. 1, a structure may be formed on a semiconductor substrate. The semiconductor substrate may be a silicon substrate. The structure may be a structure having a vertical side. A semiconductor substrate may be loaded into the process chamber. (S5) A deposition film may be formed on the semiconductor substrate by supplying a process material including a film-control material and a precursor material into the process chamber in which the semiconductor substrate is located. The deposition film may include an insulating material film, a semiconductor material film, or a conductive material film. Forming the deposition film may include repeatedly forming a unit layer until a deposition film having a desired thickness is formed.
상기 증착 막이 형성된 반도체 기판을 상기 공정 챔버로부터 언로딩 할 수 있다. (S15) 상기 언로딩된 반도체 기판을 이용하여 반도체 칩을 형성할 수 있다. (S20) 상기 반도체 칩은 비메모리 반도체 칩 또는 메모리 반도체 칩일 수 있다. 상기 반도체 칩을 이용하여 반도체 부품을 제조할 수 있다. (S25) 상기 반도체 부품을 이용하여 전자 제품을 제조할 수 있다. (S30)The semiconductor substrate on which the deposition film is formed may be unloaded from the process chamber. A semiconductor chip may be formed using the unloaded semiconductor substrate. The semiconductor chip may be a non-memory semiconductor chip or a memory semiconductor chip. The semiconductor component may be manufactured using the semiconductor chip. (S25) An electronic product can be manufactured using the semiconductor component. (S30)
상기 공정 챔버 내에 상기 막-제어 물질 및 상기 전구체 물질을 포함하는 상기 공정 물질을 공급하는 것을 이용하여 반도체 기판 상에 증착 막을 형성하는 단계(S10)를 수행하기 위한 반도체 설비는 ALD(atomic layer deposition) 또는 CVD(chemical vapor deposition) 공정을 수행할 수 있는 설비일 수 있다. 상기 반도체 설비는 상기 공정 챔버를 포함할 수 있다. 상기 공정 챔버는 상기 구조물이 형성된 반도체 기판이 로딩되어 ALD(atomic layer deposition) 또는 CVD(chemical vapor deposition) 공정을 수행할 수 있는 챔버일 수 있다. 상기 공정 챔버 내에 상기 막-제어 물질 및 상기 전구체 물질을 공급하기 위한 공정 물질 공급 시스템이 제공될 수 있다. 이와 같은 공정 챔버 및 공정 물질 공급 시스템을 포함하는 반도체 설비에 대하여 도 2를 참조하여 설명하기로 한다. 도 2는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 제조하기 위한 설비를 개념적으로 나타낸 도면이다.The semiconductor apparatus for performing a step (S10) of forming a deposition film on a semiconductor substrate by supplying the process material including the film-control material and the precursor material into the process chamber includes an atomic layer deposition (ALD). Or it may be a facility that can perform a chemical vapor deposition (CVD) process. The semiconductor facility may include the process chamber. The process chamber may be a chamber in which a semiconductor substrate on which the structure is formed is loaded to perform an atomic layer deposition (ALD) or chemical vapor deposition (CVD) process. A process material supply system may be provided for supplying the film-controlled material and the precursor material into the process chamber. A semiconductor device including such a process chamber and a process material supply system will be described with reference to FIG. 2. 2 is a view conceptually illustrating a facility for manufacturing a semiconductor device according to an embodiment of the inventive concept.
도 2를 참조하면, 반도체 설비(1a)는 공정 챔버(10) 내에 막-제어 물질(14) 및 전구체 물질(16)를 독립적으로 공급할 수 있는 공정 물질 공급 시스템(20a)을 포함할 수 있다. 상기 공정 물질 공급 시스템(20a)은 상기 전구체 물질(16)과 상기 막-제어 물질(14)을 서로 독립적으로 그리고 서로 다른 시간대에 상기 공정 챔버(10) 내로 공급하거나, 또는 상기 전구체 물질(16)과 상기 막-제어 물질(14)을 동시에 상기 공정 챔버(10) 내로 공급할 수 있다. 상기 공정 챔버(10)는 구조물이 형성된 반도체 기판(100)이 로딩/언로딩될 수 있는 챔버일 수 있다.Referring to FIG. 2, the semiconductor facility 1a may include a process
일 예에서, 상기 막-제어 물질(14)은 는 "LH"로 나타낼 수 있는 리간드-수소 화합물일 수 있고, 상기 전구체 물질(16)은 "MLn"으로 나타낼 수 있다. 상기 "MLn"에서, "M"은 상기 전구체 물질(16)의 중심 원자일 수 있고, "L"은 상기 전구체 물질(16)의 상기 중심 원자 "M"에 결합된 리간드일 수 있고, "n"은 상기 중심 원자 "M"과 상기 리간드 "L"에 의해 결정되는 수 로써, 예를 들어 2 내지 6 사이의 어느 하나의 값일 수 있다. 상기 막-제어 물질(14)은 상기 전구체 물질(16)의 상기 리간드 "L"의 수소 화합물일 수 있다. 예를 들어, 상기 전구체 물질(16)이 화학식 "Zr[N(CH3)(CH2CH3)]4"으로 나타내는 지르코늄 전구체인 경우에, 상기 막-제어 물질(14)은 지르코늄 전구체의 리간드(N(CH3)(CH2CH3))의 수소화합물(HN(CH3)(CH2CH3))일 수 있다. 상기 전구체 물질(16)이 화학식 "Ru(EtCp)2"으로 나타내는 루테늄 전구체인 경우에, 상기 막-제어 물질(14)은 루테늄 전구체의 리간드(EtCp)의 수소화합물(HEtCp) 일 수 있다. 상기 전구체 물질(16)이 화학식 "Ti(NMe2)4"으로 나타내는 타이타늄 전구체인 경우에, 상기 막-제어 물질(14)은 타이타늄 전구체의 리간드(NMe2)의 수소화합물(HNMe2) 일 수 있다. 여기서, "Me"는 메틸기(CH3)일 수 있다.In one example, the membrane-controlling
다른 예에서, 상기 전구체 물질(16)은 M(La)n(Lb)m으로 나타낼 수 있고, 상기 막-제어 물질(14)은 LaH 또는 LbH 으로 나타낼 수 있다. 상기 M(La)n(Lb)m에서, "M" 은 상기 전구체 물질(16)의 중심 원자일 수 있고, "La"는 상기 중심 원자(M)과 결합하는 제1 리간드일 수 있고, "Lb"는 상기 중심 원자(M)과 결합하며 상기 제1 리간드와 다른 제2 리간드일 수 있다. "n"은 중심 원자(M)과 제1 리간드(La)에 의해 결정되는 수일 수 있고, "m"은 중심 원자(M)과 제2 리간드(Lb)에 의해 결정되는 수일 수 있다.In another example, the
상기 막-제어 물질(14)은 상기 전구체 물질(16)의 제1 리간드(La)의 수소 화합물 LaH이거나, 또는 상기 전구체 물질(16)의 제2 리간드(Lb)의 수소 화합물 LbH일 수 있다. 예를 들어, 상기 전구체 물질(16)은 CpZr(N(CH3)2)3 일 수 있고, 상기 막-제어 물질(14)은 CpZr(N(CH3)2)3의 리간드의 수소화물일 수 있다. 여기서, "Cp"는 시클로펜타디에닐기 일 수 있다. 상기 막-제어 물질(14)은 전구체 CpZr(N(CH3)2)3 의 중심 원자 Zr과 결합된 리간드 N(CH3)2의 수소 화물 dimethylamine 일 수 있다. 여기서, dimethylamine은 HN(CH3)2 일 수 있다.The film-
또 다른 예에서, 상기 전구체 물질(16)은 M(La)n(Lb)m일 수 있고, 상기 막-제어 물질(14)은 LcH일 수 있다. 이 경우에, 상기 막-제어 물질(14)의 LcH는 상기 전구체 물질(16)의 중심 원자 "M"과 결합하여 M(Lc)x(Ld)y를 형성 가능한 물질 일 수 있다. 여기서, M(Lc)x(Ld)y에서, 리간드 Ld는 상기 전구체 물질(16)의 제1 리간드 La 또는 제2 리간드 Lb 중 어느 하나일 수 있다. 그리고, M(Lc)x(Ld)y는 상기 전구체 물질(16)을 대체하여 상기 증착 막을 형성하기 위한 공정에 이용 가능한 물질일 수 있다. 여기서, "n"은 중심원자 "M"과 리간드 "La" 사이의 결합 상태, "m"은 중심 원자 "M"과 리간드 "Lb" 사이의 결합 상태, "x"는 중심 원자 "M"과 리간드 "Lc" 사이의 결합 상태, "y"는 중심 원자 "M"과 리간드 "Ld" 사이의 결합 상태에 의해 결정되는 수 일 수 있다. 예를 들어, 상기 전구체 물질(16)이 TEMAZ 전구체인 경우에, 상기 막-제어 물질(14)은 다이메틸 아민(dimethylamine) 일 수 있다. 상기 TEMAZ는 화학식 Zr[N(CH3)(CH2CH3)]4 일 수 있고, 상기 dimethylamine은 화학식 HN(CH3)2 일 수 있다. 상기 전구체 물질(16)이 CpZr(N(CH3)2)3 전구체인 경우에, 상기 막-제어 물질(14)은 "Ethylmethylamine" 일 수 있다. 여기서, 상기 Ethylmethylamine 는 화학식 HN(CH3)(CH2CH3) 일 수 있다.In another example, the
또 다른 예에서, 상기 전구체 물질(16)은 M(La)n(Lb)m일 수 있고, 상기 막-제어 물질(14)은 상기 전구체 물질(16)의 리간드의 alkyl 화합물일 수 있다. 예를 들어, 상기 막-제어 물질(14)은 LaR 또는 LbR일 수 있다. 여기서, La 및 Lb는 상기 전구체의 중심 원자 M과 결합된 리간드들일 수 있고, R은 CH3 또는 CH2CH3 등과 같은 alkyl 화합물 또는 alkyl 계 화합물일 수 있다. 예를 들어, 상기 전구체 물질(16)은 TEMAZ 또는 CpZr(N(CH3)2)3 일 수 있고, 상기 막-제어 물질(14)은 NMe3 또는 NEt3 등일 수 있다. "Me"는 메틸기를 지칭할 수 있고, "Et"는 에틸기를 지칭할 수 있고, N은 질소일 수 있다. In another example, the
또 다른 예에서, 상기 전구체 물질(16)은 M(La)n(Lb)m 일 수 있고, 상기 막-제어 물질(14)은 LcR일 수 있다. 상기 LcR은 상기 전구체 물질(16)의 중심 원자 M과 결합하여 상기 전구체 물질(16)과 다른 전구체(예, M(Lc)x(Ld)y)를 형성할 수 있는 물질일 수 있다. 상기 LcR에서, Lc는 M(Lc)x(Ld)y 등과 같이 상기 전구체 물질(16)과 다른 전구체를 형성할 수 있는 화합물일 수 있고, R은 CH3 또는 CH2CH3 등과 같은 alkyl 화합물 또는 alkyl 계 화합물일 수 있다. 여기서, 상기 전구체 물질(16)과 다른 전구체 M(Lc)x(Ld)y는 상기 전구체 물질(16)을 대체하여 상기 증착 막을 형성하는데 이용가능한 물질일 수 있다.In another example, the
본 발명의 기술적 사상은 예로 든 지르코늄 전구체, 타이타늄 전구체 또는 루테튬 전구체에 한정되지 않는다. 예를 들어, 상기 타이타늄 전구체로써 앞에서 예로 든 화학식 Ti(NMe2)4으로 나타낼 수 있는 전구체뿐만 아니라, TDMAT(tetrakis (dimethylamido) titanim) 등과 같은 물질도 사용될 수 있다. 다른 예를 들면, 상기 막-제어 물질(14)이 "LaH"의 화학식으로 나타내는 물질이고, 상기 전구체 물질(16)이 "MLb n"의 화학식으로 나타내는 전구체인 경우에, 상기 전구체 물질(16)의 화학식 "MLb n"에서, 중심 원자 "M"은 Be, B, Mg, Al, Ca, Sc, Ti, V, Cr, Mn, Fe, Co, Ni, Cu, Zn, Ga, Sr, Y, Zr, Nb, Mo, Tc, Ru, Rh, Pd, Ag, Cd, In, Sn, Ba, La, Hf, Ta, W, Re, Os, Ir, Pt, Au, Hg, Tl, Pb 또는 Bi 중 어느 하나이거나 둘 이상을 포함할 수 있다. 그리고, 상기 전구체 물질(16)의 상기 리간드 "Lb" 또는 상기 막-제어 물질(14)의 리간드 "La"은 독립적으로 H, F, Cl, Br, I, C1-10 alkyl, C1-C9 alkoxy, C5-C12 aryl, b-diketonate, cyclopentadienyl, C1-C8 alkylcyclopentadienyl, C1-C9 amino, C1-C9 thio 또는 amidinate 중 어느 하나이거나, 또는 H, F, Cl, Br, I, C1-10 alkyl, C1-C9 alkoxy, C5-C12 aryl, b-diketonate, cyclopentadienyl, C1-C8 alkylcyclopentadienyl, C1-C9 amino, C1-C9 thio 또는 amidinate 중 어느 하나에 할로겐이 첨가된 유도체일 수 있다. 또는, 상기 전구체 물질(16)의 상기 리간드 "Lb" 또는 상기 막-제어 물질(14)의 리간드 "La"은 독립적으로 C1-C10 ether, C1-C12 amine, C1-C10 sulfide, C1-C9 nitrile, pyridine, pyrrole 또는 furan 중 어느 하나이거나, C1-C10 ether, C1-C12 amine, C1-C10 sulfide, C1-C9 nitrile, pyridine, pyrrole 또는 furan 중 어느 하나에 할로겐이 첨가된 유도체일 수 있다.The technical spirit of the present invention is not limited to the zirconium precursor, the titanium precursor, or the ruthetium precursor. For example, as the titanium precursor, not only a precursor represented by the above-described formula Ti (NMe 2 ) 4 , but a material such as tetrakis (dimethylamido) titanim (TDMAT) may be used. In another example, when the film-controlling
상기 공정 물질 공급 시스템(20a)은 전구체 공급 장치(30a) 및 막-제어 물질 공급 장치(60a)를 포함할 수 있다. 상기 전구체 공급 장치(30a)는 상기 전구체 물질(16)을 상기 공정 챔버(10) 내로 공급하기 위한 장치일 수 있다.The process
상기 전구체 공급 장치(30a)는 전구체 저장 용기(40) 및 기화기(50)를 포함할 수 있다. 상기 전구체 저장 용기(40) 및 상기 기화기(50)는 배관(42)에 의해 연결될 수 있고, 상기 배관(42)에 유량 제어 장치(44)가 배치될 수 있다. 상기 기화기(50)와 상기 공정 챔버(10)는 배관(52)에 의해 연결될 수 있고, 상기 배관(52)에 유량 제어 장치(54)가 배치될 수 있다. The
상기 전구체 저장 용기(40) 내의 상기 전구체 물질(16)은 상기 기화기(50)로 이동되어 상기 기화기(50)에서 기화될 수 있다. 또한, 상기 기화기(50)에서 기화된 상기 전구체 물질은 상기 공정 챔버(10) 내로 공급될 수 있다.The
상기 막-제어 물질 공급 장치(60a)는 상기 막-제어 물질(14)을 상기 공정 챔버(10) 내에 공급하기 위한 장치일 수 있다. 상기 막-제어 물질 공급 장치(60a) 내에 상기 막-제어 물질(14)이 저장될 수 있고, 상기 막-제어 물질(14)은 상기 막-제어 물질 공급 장치(60a)로부터 상기 공정 챔버(10) 내로 배관(62)을 통하여 공급될 수 있다.The membrane-controlled
상기 막-제어 물질 공급 장치(60a)와 상기 공정 챔버(10)는 상기 배관(62)에 의해 연결될 수 있고, 상기 배관(62)에 상기 막-제어 물질(14)의 유량을 제어할 수 있는 유량 제어 장치(64)가 배치될 수 있다. 상기 배관들(42, 52, 62)은 유체가 흐를 수 있는 배관들일 수 있고, 상기 유량 제어 장치들(44, 54, 64)은 유체의 흐름을 제어할 수 있는 밸브 시스템을 포함할 수 있다. The membrane-controlled
상기 공정 물질 공급 시스템(20a)은 상기 전구체 물질(16)과 상기 막-제어 물질(14)을 독립적으로 상기 공정 챔버(10) 내에 공급할 수 있는 시스템일 수 있다. 상기 공정 물질 공급 시스템(20a0은 상기 전구체 물질(16)과 상기 막-제어 물질(14)을 서로 다른 시간대에 상기 공정 챔버(10) 내로 공급할 수 있다.
The process
본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 제조하기 위한 반도체 제조 설비는 도 2에서 설명한 설비에 한정되지 않는다. 도 3 내지 도 6을 각각 참조하여 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 제조하기 위한 설비의 다른 예들에 대하여 설명하기로 한다. 도 3 내지 도 6의 각각은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 제조하기 위한 설비의 다른 예들을 개념적으로 나타낸 도면들이다.Semiconductor manufacturing equipment for manufacturing a semiconductor device according to an embodiment of the present invention is not limited to the equipment described in FIG. Other examples of equipment for manufacturing a semiconductor device according to an embodiment of the inventive concept will be described with reference to FIGS. 3 to 6, respectively. 3 to 6 are diagrams conceptually showing other examples of equipment for manufacturing a semiconductor device according to an embodiment of the inventive concept.
도 3은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 제조하기 위한 설비의 다른 예를 개념적으로 나타낸 도면이다. 3 is a view conceptually illustrating another example of a facility for manufacturing a semiconductor device according to an embodiment of the inventive concept.
도 3을 참조하면, 전구체 물질(16) 및 막-제어 물질(14)을 공정 챔버(10) 내에 공급할 수 있는 공정 물질 공급 시스템(20b)을 포함하는 반도체 설비(1b)가 제공될 수 있다. 상기 공정 물질 공급 시스템(20b)은 상기 전구체 물질(16)을 상기 공정 챔버(10) 내로 공급하기 위한 전구체 공급 장치(30b) 및 상기 막-제어 물질(14)을 상기 공정 챔버(10) 내로 공급하기 위한 막-제어 물질 공급 장치(60b)를 포함할 수 있다. Referring to FIG. 3, a semiconductor facility 1b may be provided that includes a process
상기 전구체 공급 장치(30b)는 상기 전구체 물질(16)을 액체 상태로 저장할 수 있는 전구체 저장 용기(40) 및 상기 전구체 물질(16)을 기화시킬 수 있는 기화기(50)를 포함할 수 있다. 상기 전구체 저장 용기(40) 및 상기 기화기(50)는 배관(42)에 의해 연결될 수 있고, 상기 배관(42)에 유량 제어 장치(44)가 배치될 수 있다. 상기 기화기(50)와 상기 공정 챔버(10)는 배관(52)에 의해 연결될 수 있다.The
상기 기화기(50)와 상기 공정 챔버(10)를 연결하는 배관은 제1 배관(52)으로 정의할 수 있다. 상기 막-제어 물질 공급 장치(60b)는 상기 제1 배관(52)과 연결될 수 있다. 상기 막-제어 물질 공급 장치(60b)는 상기 제1 배관(52)과 상기 막-제어 물질 공급 장치(60b)를 연결하는 제2 배관(62)이 배치될 수 있다. The pipe connecting the
상기 제1 배관(52)과 상기 제2 배관(62)의 연결 부분(56)과 상기 기화기(50) 사이의 상기 제1 배관(52)에 유량 제어 장치(54)가 배치될 수 있다. 상기 제1 배관(52)과 상기 제2 배관(62)의 연결 부분(56)과 상기 공정 챔버(50) 사이의 상기 제1 배관(52)에 유량 제어 장치(58)가 배치될 수 있다. The flow
상기 막-제어 물질 공급 장치(60b) 내에 상기 막-제어 물질(14)이 저장될 수 있고, 상기 막-제어 물질(14)은 상기 막-제어 물질 공급 장치(60b)로부터 제2 배관(62) 및 상기 제1 배관(52)을 통하여 상기 공정 챔버(10) 내로 공급될 수 있다. The membrane-controlled
상기 공정 물질 공급 시스템(20b)은 상기 전구체 물질(16)과 상기 막-제어 물질(14)을 서로 다른 시간대에 상기 공정 챔버(10) 내로 공급할 수 있다. 또한, 상기 공정 물질 공급 시스템(20b)은 상기 전구체 물질(16)과 상기 막-제어 물질(14)을 동시에 공급할 수도 있다. 상기 전구체 물질(16)과 상기 막-제어 물질(14)을 상기 공정 챔버(10) 내에 동시에 공급하는 경우에, 상기 공정 물질 공급 시스템(20b)은 상기 막-제어 물질(14)을 상기 기화기(50)를 통하여 기화된 상태의 전구체 물질과 혼합하여 상기 공정 챔버(10) 내로 공급할 수 있다. The process
도 4는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 제조하기 위한 설비의 또 다른 예를 개념적으로 나타낸 도면이다. 4 is a view conceptually illustrating another example of a facility for manufacturing a semiconductor device according to an embodiment of the inventive concept.
도 4를 참조하면, 전구체 물질(16) 및 막-제어 물질(14)을 공정 챔버(10) 내에 공급할 수 있는 공정 물질 공급 시스템(20c)을 포함하는 반도체 설비(1c)가 제공될 수 있다.Referring to FIG. 4, a
상기 공정 물질 공급 시스템(20c)은 전구체 공급 장치(30c) 및 막-제어 물질 공급 장치(60c)를 포함할 수 있다. The process
상기 전구체 공급 장치(30c)는 상기 전구체 물질(16)을 액체 상태로 저장할 수 있는 전구체 저장 용기(40) 및 상기 전구체 물질(16)을 기화시킬 수 있는 기화기(50)를 포함할 수 있다. 상기 전구체 저장 용기(40) 및 상기 기화기(50)는 배관(42)에 의해 연결될 수 있다. 상기 기화기(50)와 상기 공정 챔버(10)는 배관(52)에 의해 연결될 수 있고, 상기 배관(52)에 유량 제어 장치(54)가 배치될 수 있다.The
상기 전구체 저장 용기(40)와 상기 기화기(50)를 연결하는 배관을 제1 배관(42)으로 정의할 수 있다. 상기 막-제어 물질(14)을 저장할 수 있는 상기 막-제어 물질 공급 장치(60c)는 제2 배관(62)을 통하여 상기 제1 배관(42)과 연결될 수 있다. 따라서, 상기 제2 배관(62)은 상기 제1 배관(42)과 상기 막-제어 물질 공급 장치(30c)를 연결할 수 있다. 상기 제2 배관(62)에 상기 막-제어 물질(14)의 유량을 제어할 수 있는 유량 제어 장치(64)가 배치될 수 있다.A pipe connecting the
상기 제1 배관(42)과 상기 제2 배관(62)의 연결 부분(46)과, 상기 전구체 저장 용기(40) 사이에 유량 제어 장치(44)가 제공될 수 있고, 상기 제1 배관(42)과 상기 제2 배관(62)의 연결 부분(46)과, 상기 제1 기화기(50) 사이에 유량 제어 장치(48)가 제공될 수 있다. 상기 막-제어 물질 공급 장치(60c) 내의 상기 막-제어 물질(14)은 상기 기화기(50)를 통하여 상기 공정 챔버(10) 내로 공급될 수 있다.A flow
상기 공정 물질 공급 시스템(20c)은 상기 전구체 물질(16)과 상기 막-제어 물질(14)을 서로 독립적으로 상기 공정 챔버(10) 내로 공급할 수 있다. 또한, 상기 공정 물질 공급 시스템(20c)은 상기 전구체 물질(16)과 상기 막-제어 물질(14)을 동시에 공급할 수도 있다. The process
상기 전구체 물질(16)과 상기 막-제어 물질(14)을 상기 공정 챔버(10) 내에 동시에 공급하는 경우에, 상기 전구체 물질(16)과 상기 막-제어 물질(14)은 상기 기화기(50) 내로 동시에 이동되고, 상기 기화기(50)에서 동시에 기화되어 상기 공정 챔버(10) 내로 공급될 수 있다.In the case where the
도 5는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 제조하기 위한 설비의 또 다른 예를 개념적으로 나타낸 도면이다. 5 is a view conceptually illustrating another example of a facility for manufacturing a semiconductor device according to an embodiment of the inventive concept.
도 5를 참조하면, 전구체 물질(16) 및 막-제어 물질(14)을 공정 챔버(10) 내에 공급할 수 있는 공정 물질 공급 시스템(20d)을 포함하는 반도체 설비(1d)가 제공될 수 있다. 상기 공정 물질 공급 시스템(20d)은 전구체 공급 장치(30d) 및 막-제어 물질 공급 장치(60d)를 포함할 수 있다. Referring to FIG. 5, a semiconductor installation 1d may be provided that includes a process
상기 전구체 공급 장치(30c)는 상기 전구체 물질(16)을 액체 상태로 저장할 수 있는 전구체 저장 용기(40) 및 상기 전구체 물질(16)을 기화시킬 수 있는 기화기(50)를 포함할 수 있다. 상기 전구체 저장 용기(40) 및 상기 기화기(50)는 배관(42)에 의해 연결될 수 있다. 상기 기화기(50)와 상기 공정 챔버(10)는 배관(52)에 의해 연결될 수 있고, 상기 배관(52)에 유량 제어 장치(54)가 배치될 수 있다.The
상기 막-제어 물질 공급 장치(60d)는 상기 막-제어 물질(14)을 저장할 수 있다. 상기 막-제어 물질 공급 장치(60d)는 상기 전구체 공급 장치(30d)에 배관(62)을 통하여 연결될 수 있다. 상기 배관(62)에 유량 제어 장치(64)가 배치될 수 있다.The membrane-controlled
상기 막-제어 물질 공급 장치(60d)는 상기 전구체 공급 장치(30d)의 상기 전구체 저장 용기(40)에 상기 배관(62)을 통하여 연결될 수 있다.The film-controlled
상기 막-제어 물질 공급 장치(60d) 내의 상기 막-제어 물질(14)은 상기 전구체 저장 용기(40) 내로 이동하여 상기 전구체 물질(16)과 같이 혼합된 후, 상기 전구체 저장 용기(40)로부터 상기 기화기(50)를 통하여 상기 전구체 물질(16)과 같이 상기 공정 챔버(10) 내로 공급될 수 있다.The film-controlled
도 6은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 제조하기 위한 설비의 또 다른 예를 개념적으로 나타낸 도면이다. 6 is a view conceptually illustrating another example of a facility for manufacturing a semiconductor device according to an embodiment of the inventive concept.
도 6을 참조하면, 전구체 물질(16) 및 막-제어 물질(14)을 공정 챔버(10) 내에 공급할 수 있는 공정 물질 공급 시스템(20e)을 포함하는 반도체 설비(1e)가 제공될 수 있다.Referring to FIG. 6, a semiconductor facility 1e may be provided that includes a process
상기 공정 물질 공급 시스템(20e)은 공정 물질 저장 용기(70) 및 기화기(50)를 포함할 수 있다. 상기 공정 물질 저장 용기(70)는 상기 전구체 물질 및 상기 막-제어 물질을 동시에 저장할 수 있다. 예를 들어, 상기 전구체 물질 및 상기 막-제어 물질은 혼합된 액체 상태의 물질(18)로 상기 공정 물질 저장 용기(70)에 저장될 수 있다. The process
상기 공정 물질 저장 용기(70)는 상기 기화기(50)와 배관(72)을 통하여 연결될 수 있다. 상기 배관(72)에 유체 제어 장치(74)가 배치될 수 있다. 상기 기화기(50)는 상기 공정 챔버(10)와 배관(52)을 통하여 연결될 수 있다. 상기 배관(52)에 유체 제어 장치(54)가 배치될 수 있다. The process
따라서, 상기 공정 물질 저장 용기(70) 내의 상기 전구체 물질 및 상기 막-제어 물질을 포함하는 공정 물질(18)은 상기 기화기(50)로 이동되어 상기 기화기(50)에서 기화될 수 있다. 상기 기화기(50)에서 기화된 상기 전구체 물질 및 상기 막-제어 물질은 상기 공정 챔버(10) 내로 동시에 공급될 수 있다.
Thus, the
도 1, 및 도 2-6에서 설명한 것과 같이, 본 발명의 기술적 사상의 실시예들에 따르면 상기 막-제어 물질(14) 및 상기 전구체 물질(16)을 상기 공정 챔버(10) 내에 공급하는 것을 이용하여 반도체 기판 상에 증착 막을 형성할 수 있다. 이와 같이, 상기 막-제어 물질(14) 및 상기 전구체 물질(16)을 상기 공정 챔버(10) 내에 공급하는 방법 또는 공급하는 순서에 대하여 도 7a 내지 도 7i를 각각 참조하여 설명하기로 한다. As described with reference to FIGS. 1 and 2-6, according to embodiments of the inventive concept, the supply of the film-
도 7a는 상기 공정 챔버(10) 내에 상기 막-제어 물질(14) 및 상기 전구체 물질(16)을 상기 공정 챔버(10) 내에 공급하는 방법의 일 예를 설명하기 위한 가스 펄싱 다이어그램이다. 도 2 내지 도 4 중 어느 하나의 반도체 설비와, 도 7a를 참조하면, 상기 공정 챔버(10) 내에 상기 막-제어 물질(14)을 상기 전구체 물질(16) 보다 먼저 공급한 후에, 상기 막-제어 물질(14)의 공급을 중단하고 상기 전구체 물질(16)을 공급할 수 있다. 7A is a gas pulsing diagram for explaining an example of a method of supplying the film-
도 7b는 상기 공정 챔버(10) 내에 상기 막-제어 물질(14) 및 상기 전구체 물질(16)을 상기 공정 챔버(10) 내에 공급하는 방법의 다른 예를 설명하기 위한 가스 펄싱 다이어그램이다. 도 2 내지 도 4 중 어느 하나의 반도체 설비와, 도 7b를 참조하면, 상기 공정 챔버(10) 내에 상기 막-제어 물질(14)을 상기 전구체 물질(16) 보다 먼저 공급을 시작하고, 상기 막-제어 물질(14)이 공급되는 동안에 상기 전구체 물질(16)의 공급을 시작하고, 상기 막-제어 물질(14)의 공급을 중단한 후에, 상기 전구체 물질(16)의 공급을 중단할 수 있다. 따라서, 상기 막-제어 물질(14)과 상기 전구체 물질(16)은 일정 시간동안 상기 공정 챔버(10) 내에 함께 공급될 수 있다.7B is a gas pulsing diagram for explaining another example of a method of supplying the film-
도 7c는 상기 공정 챔버(10) 내에 상기 막-제어 물질(14) 및 상기 전구체 물질(16)을 상기 공정 챔버(10) 내에 공급하는 방법의 또 다른 예를 설명하기 위한 가스 펄싱 다이어그램이다. 도 2 내지 도 4중 어느 하나의 반도체 설비와, 도 7c를 참조하면, 상기 공정 챔버(10) 내에 상기 전구체 물질(16)을 상기 막-제어 물질(14) 보다 먼저 공급한 후에, 상기 전구체 물질(16)의 공급을 중단하고 상기 막-제어 물질(14)를 공급할 수 있다. 7C is a gas pulsing diagram for explaining another example of a method of supplying the film-
도 7d는 상기 공정 챔버(10) 내에 상기 막-제어 물질(14) 및 상기 전구체 물질(16)을 상기 공정 챔버(10) 내에 공급하는 방법의 또 다른 예를 설명하기 위한 가스 펄싱 다이어그램이다. 도 2 내지 도 4 중 어느 하나의 설비와, 도 7d를 참조하면, 상기 공정 챔버(10) 내에 상기 전구체 물질(16)을 상기 막-제어 물질(14) 보다 먼저 공급을 시작하고, 상기 전구체 물질(16)이 공급되는 동안에 상기 막-제어 물질(14)의 공급을 시작하고, 상기 전구체 물질(16)의 공급을 중단한 후에, 상기 막-제어 물질(14)의 공급을 중단할 수 있다. 따라서, 상기 막-제어 물질(14)과 상기 전구체 물질(16)은 일정 시간 동안 상기 공정 챔버(10) 내에 함께 공급될 수 있다.FIG. 7D is a gas pulsing diagram for explaining another example of a method of supplying the film-
도 7e는 상기 공정 챔버(10) 내에 상기 막-제어 물질(14) 및 상기 전구체 물질(16)을 상기 공정 챔버(10) 내에 공급하는 방법의 또 다른 예를 설명하기 위한 가스 펄싱 다이어그램이다. 도 2 내지 도 6 중 어느 하나의 반도체 설비와, 도 7e를 참조하면, 상기 공정 챔버(10) 내에 상기 전구체 물질(16) 및 상기 막-제어 물질(14)을 동시에 공급을 시작하고, 동시에 공급을 중단할 수 있다.FIG. 7E is a gas pulsing diagram for explaining another example of a method of supplying the film-
도 7f는 상기 공정 챔버(10) 내에 상기 막-제어 물질(14) 및 상기 전구체 물질(16)을 상기 공정 챔버(10) 내에 공급하는 방법의 또 다른 예를 설명하기 위한 가스 펄싱 다이어그램이다. 도 2 내지 도 4중 어느 하나의 반도체 설비와, 도 7f를 참조하면, 상기 공정 챔버(10) 내에 상기 막-제어 물질(14)을 상기 전구체 물질(16) 보다 먼저 공급하고, 상기 막-제어 물질(14)이 공급되는 중간에 상기 전구체 물질(16)을 상기 막-제어 물질(14)과 함께 공급할 수 있다. 이어서, 상기 공정 챔버(10) 내에 상기 전구체 물질(16)과 상기 막-제어 물질(14)을 공급하는 것을 동시에 중단할 수 있다. FIG. 7F is a gas pulsing diagram for explaining another example of a method of supplying the film-
도 7g는 상기 공정 챔버(10) 내에 상기 막-제어 물질(14) 및 상기 전구체 물질(16)을 상기 공정 챔버(10) 내에 공급하는 방법의 또 다른 예를 설명하기 위한 가스 펄싱 다이어그램이다. 도 2 내지 도 4 중 어느 하나의 반도체 설비와, 도 7g를 참조하면, 상기 공정 챔버(10) 내에 상기 전구체 물질(16) 및 상기 막-제어 물질(14)을 공급하기 위하여, 상기 막-제어 물질(14)를 첫 번째로 펄싱한 후에, 상기 전구체 물질(16)을 펄싱하고, 이어서 상기 막-제어 물질(14)을 두 번째로 펄싱할 수 있다. 상기 공정 챔버(10) 내에 상기 막-제어 물질(14)을 상기 전구체 물질(16) 보다 먼저 공급하고, 상기 막-제어 물질(14)의 공급을 중단하면서 상기 전구체 물질(16)을 공급하고, 상기 전구체 물질(16)의 공급을 중단하면서 상기 막-제어 물질(14)을 공급할 수 있다.7G is a gas pulsing diagram for explaining another example of a method of supplying the film-
도 7h는 상기 공정 챔버(10) 내에 상기 막-제어 물질(14) 및 상기 전구체 물질(16)을 상기 공정 챔버(10) 내에 공급하는 방법의 또 다른 예를 설명하기 위한 가스 펄싱 다이어그램이다. 도 2 내지 도 4 중 어느 하나의 반도체 설비와, 도 7h를 참조하면, 상기 공정 챔버(10) 내에 상기 전구체 물질(16) 및 상기 막-제어 물질(14)을 공급하기 위하여, 상기 막-제어 물질(14)를 펄싱 하는 중간에 상기 전구체 물질(16)을 펄싱할 수 있다. 상기 공정 챔버(10) 내에 상기 막-제어 물질(14)을 공급하는 중간에 상기 전구체 물질(16)을 공급할 수 있다. 상기 공정 챔버(10) 내에 상기 막-제어 물질(14)을 상기 전구체 물질(16) 보다 먼저 공급하고, 일정 시간 후에 상기 전구체 물질(16)을 상기 막-제어 물질(14)과 같이 공급하고, 상기 전구체 물질(16)의 공급을 중단한 후에도 상기 막-제어 물질을 공급할 수 있다.7H is a gas pulsing diagram for explaining another example of a method of supplying the film-
도 7i는 상기 공정 챔버(10) 내에 상기 막-제어 물질(14) 및 상기 전구체 물질(16)을 상기 공정 챔버(10) 내에 공급하는 방법의 또 다른 예를 설명하기 위한 가스 펄싱 다이어그램이다. 도 2 내지 도 4 중 어느 하나의 반도체 설비와, 도 7i를 참조하면, 상기 공정 챔버(10) 내에 상기 막-제어 물질(14)과 상기 전구체 물질(16)을 동시에 공급하고, 상기 막-제어 물질(14)을 상기 전구체 물질(16) 보다 긴 시간 동안 공급할 수 있다. FIG. 7I is a gas pulsing diagram for explaining another example of a method of supplying the film-
도 8은 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자를 제조하기 위한 반도체 설비의 또 다른 예를 개념적으로 나타낸 도면이다.FIG. 8 is a diagram conceptually illustrating another example of a semiconductor facility for manufacturing a semiconductor device according to example embodiments of the inventive concepts; FIG.
도 8를 참조하면, 공정 챔버(10), 제1 공정 물질 공급 장치(20) 및 제2 공정 물질 공급 장치(80)를 포함하는 반도체 설비(1)가 제공될 수 있다. 상기 반도체 설비(1)는 ALD 또는 CVD 등과 같은 증착 설비일 수 있다. 상기 공정 챔버(10) 내에 구조물이 형성된 반도체 기판(100)이 로딩될 수 있다. Referring to FIG. 8, a
상기 제1 공정 물질 공급 장치(20)는 제1 공정 물질을 상기 공정 챔버(10) 내에 공급하기 위한 장치일 수 있다. 예를 들어, 상기 제1 공정 물질 공급 장치(20)는 제1 전구체 및 제1 막-제어 물질을 상기 공정 챔버(10) 내에 공급하기 위한 장치일 수 있다. 상기 제1 공정 물질 공급 장치(20)는 도 2 내지 도 6에서 설명한 상기 공정 물질 공급 시스템들(20a, 20b, 20c, 20d, 20e) 중 어느 하나일 수 있다. 예를 들어, 상기 제1 공정 물질 공급 장치(20)는 도 2 내지 도 6에서 설명한 것과 같은 상기 막-제어 물질(14) 및 상기 전구체 물질(16)을 상기 공정 챔버(10) 내로 공급할 수 있는 장치일 수 있다.The first process
상기 제2 공정 물질 공급 장치(80)는 제2 공정 물질을 상기 공정 챔버(10) 내에 공급하기 위한 장치일 수 있다. The second process
실시예들에서, 상기 제2 공정 물질 공급 장치(80)는 상기 제1 전구체 물질의 제1 중심 원자와 다른 제2 중심 원자를 갖는 제2 전구체 물질을 포함하는 제2 공정 물질을 상기 공정 챔버(10) 내에 공급하기 위한 장치일 수 있다. 상기 제2 공정 물질 공급 장치(80)는 상기 제2 전구체 물질과 함께 제2 막-제어 물질을 상기 공정 챔버(10) 내에 공급하기 위한 장치일 수 있다. 상기 제2 공정 물질 공급 장치(80)는 도 2 내지 도 6에서 설명한 상기 공정 물질 공급 시스템들(20a, 20b, 20c, 20d, 20e) 중 어느 하나일 수 있다.In embodiments, the second process
실시예들에서, 상기 제2 공정 물질 공급 장치(80)는 상기 제1 공정 물질 공급 장치(20)로부터 상기 공정 챔버(10) 내로 공급되어 상기 반도체 기판(100)의 표면에 흡착된 제1 전구체 물질의 중심 원자와 반응할 수 있는 반응물을 공급하기 위한 장치일 수 있다. 예를 들어, 상기 제1 공정 물질 공급 장치(10)로부터 상기 공정 챔버(10) 내로 공급되는 상기 제1 전구체 물질의 중심 원자는 금속일 수 있고, 상기 제2 공정 물질 공급 장치(80)에서 상기 공정 챔버(10) 내로 공급되는 반응물은 산화제 또는 질화제 등과 같은 물질일 수 있다. 상기 산화제는 오존(O3), 산소(O2), 수증기(H2O), 오존 플라즈마 또는 산소 플라즈마를 포함할 수 있다. 상기 질화제는 암모니아(NH3), 이산화질소(NO2) 또는 산화질소(N2O)를 포함할 수 있다. In example embodiments, the second process
따라서, 상기 제1 전구체 물질의 금속 원자와 상기 산화제가 반응하여 상기 공정 챔버(10) 내의 상기 반도체 기판(100) 상에 금속 산화물이 형성되거나, 또는 상기 제1 전구체의 금속 원자와 상기 질화제가 반응하여 상기 공정 챔버(10) 내의 상기 반도체 기판(100) 상에 금속 질화물이 형성될 수 있다.Accordingly, the metal atom of the first precursor material and the oxidant react to form a metal oxide on the
도 9는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 제조 방법에서 도 1에서 설명한 상기 증착 막을 형성하는 단계(S10)를 설명하기 위한 공정 흐름도이다. 도 1 및 도 8과 함께 도 9를 참조하여 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 제조방법에 대하여 설명하기로 한다. FIG. 9 is a flowchart illustrating a step S10 of forming the deposition film described with reference to FIG. 1 in a method of manufacturing a semiconductor device according to an embodiment of the inventive concept. A method of manufacturing a semiconductor device according to an embodiment of the inventive concept will be described with reference to FIG. 9 along with FIGS. 1 and 8.
도 1, 도 8 및 도 9를 참조하면, 상기 반도체 설비(1)의 상기 공정 챔버(10) 내에 막-제어 물질 및 전구체 물질을 포함하는 제1 공정 물질을 공급하여 상기 반도체 기판(100) 상에 예비 단위 층을 형성할 수 있다. (S110) 상기 제1 공정 물질은 상기 반도체 설비(1)의 상기 제1 공정 물질 공급 장치(20)로부터 배관(22)을 통하여 상기 공정 챔버(10) 내부로 공급될 수 있다. 상기 제1 공정 물질 공급 장치(20)는 도 2 내지 도 6에서 설명한 상기 공정 물질 공급 시스템들(20a, 20b, 20c, 20d, 20e) 중 어느 하나일 수 있다.1, 8, and 9, a first process material including a film-controlling material and a precursor material is supplied into the
상기 막-제어 물질 및 상기 전구체는 도 7a 내지 도 7i에서 설명한 상기 막-제어 물질(14) 및 상기 전구체 물질(16)을 상기 공정 챔버(10) 내에 공급하는 방법들 중 어느 하나의 방법으로 상기 공정 챔버(10) 내에 공급될 수 있다. 상기 예비 단위 층이 형성된 반도체 기판이 위치하는 상기 공정 챔버(10)를 퍼지할 수 있다. (S115) 상기 퍼지된 상기 공정 챔버(10) 내에 제2 공정 물질을 공급하여 상기 예비 단위 층을 단위 층으로 형성할 수 있다. (S120) 상기 제2 공정 물질은 상기 반도체 설비(1)의 상기 제2 공정 물질 공급 장치(80)로부터 배관(82)을 통하여 상기 공정 챔버(10) 내부로 공급될 수 있다. 상기 단위 층이 형성된 반도체 기판이 위치하는 상기 공정 챔버(10)를 퍼지할 수 있다. 원하는 증착 막 두께에 도달하지 않았을 때, 상기 단위 층을 형성하는 것을 1주기로 하는 공정을 반복적으로 진행할 수 있다. 원하는 증착 막 두께에 도달하였을 때, 증착 막이 형성된 반도체 기판을 상기 공정 챔버(10)로부터 언로딩할 수 있다. The film-controlled material and the precursor may be formed by any one of the methods of supplying the film-controlled
도 1 및 도 8과 함께, 도 10 내지 도 21을 참조하여 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 제조방법의 일 예들에 대하여 설명하기로 한다. 1 and 8, an example of a method of manufacturing a semiconductor device according to an embodiment of the inventive concept will be described with reference to FIGS. 10 to 21.
도 10은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 제조 방법의 일 예를 나타낸 가스 펄싱 다이어그램이고, 도 11은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 제조 방법의 일 예를 나타낸 공정 흐름도이고, 도 12 내지 도 21은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 제조 방법의 예들을 나타낸 도면들이다. 도 12 내지 도 21에서, 도 12, 도 13, 도 17, 도 19 및 도 21은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 제조 방법의 예들을 나타낸 단면도들이다. 도 14a 및 도 14b는 표면-제어 층을 형성하기 위한 방법의 일 예를 설명하기 위하여 도 13의 "A"로 표시된 부분을 확대한 도면들이고, 도 15는 표면-제어 층을 형성하기 위한 방법의 다른 예를 설명하기 위하여 도 13의 "A"로 표시된 부분을 확대한 도면이고, 도 16은 표면-제어 층을 형성하기 위한 방법의 또 다른 예를 설명하기 위한 도면이다. 도 18a 및 도 18b는 도 17의 "A"로 표시된 부분을 확대한 도면들이고, 도 20은 도 19의 "A"로 표시된 부분을 확대한 도면이다.FIG. 10 is a gas pulsing diagram illustrating an example of a method of manufacturing a semiconductor device according to an embodiment of the inventive concept, and FIG. 11 is a method of manufacturing a semiconductor device according to an embodiment of the inventive concept. 12 to 21 are diagrams showing examples of a method of manufacturing a semiconductor device according to an embodiment of the inventive concept. 12 to 21, FIGS. 12, 13, 17, 19, and 21 are cross-sectional views illustrating examples of a method of manufacturing a semiconductor device in accordance with some example embodiments of the inventive concepts. 14A and 14B are enlarged views of a portion indicated by “A” in FIG. 13 to illustrate an example of a method for forming a surface-control layer, and FIG. 15 is a diagram of a method for forming a surface-control layer. FIG. 13 is an enlarged view of portion “A” of FIG. 13 for explaining another example, and FIG. 16 is a diagram for describing another example of a method for forming a surface-control layer. 18A and 18B are enlarged views of a portion indicated by "A" in FIG. 17, and FIG. 20 is an enlarged view of a portion denoted by "A" in FIG. 19.
우선, 도 1 및 도 12를 참조하면, 반도체 기판(100)을 준비할 수 있다. 상기 반도체 기판(100)은 실리콘 기판 또는 실리콘 웨이퍼일 수 있다. 상기 반도체 기판(100) 상에 하지 막(105)을 형성할 수 있다. First, referring to FIGS. 1 and 12, the
상기 하지 막(105)을 갖는 반도체 기판(100) 상에 구조물(110)을 형성할 수 있다. (S1) 상기 구조물(110)은 수직한 부분을 갖는 측면(110s)을 가질 수 있다. 상기 구조물(110)의 상기 측면(110s)은 수직할 수 있다. 상기 구조물(110)의 상기 측면(110s)은 상부 측면 부분(110s1) 및 상기 상부 측면 부분(110s1) 아래에 위치하는 하부 측면 부분(110s2)을 포함할 수 있다. 상기 구조물(110)을 관통하는 개구부(110a)가 형성될 수 있다. 상기 개구부(110a)는 상기 구조물(110)의 측면(110s)에 의해 한정될 수 있다. 상기 개구부(110a)는 폭(W) 보다 깊이(D)가 클 수 있다.The
도 1, 도 8 및 도 12를 참조하면, 상기 구조물(110)을 갖는 반도체 기판(100)을 상기 반도체 설비(1)의 상기 공정 챔버(10) 내로 로딩할 수 있다. (S5)1, 8, and 12, the
도 1, 도 8, 도 10, 도 11 및 도 13을 참조하면, 상기 구조물(110)을 갖는 반도체 기판이 위치하는 상기 공정 챔버(10) 내에 막-제어 물질(115)을 공급하여 상기 구조물(110)을 갖는 반도체 기판 상에 표면-제어 층(120)을 형성할 수 있다. (S205) 1, 8, 10, 11, and 13, the film-
상기 막-제어 물질(115)은 상기 제1 공정 물질 공급 장치(20)로부터 상기 공정 챔버(10) 내로 공급될 수 있다. 상기 제1 공정 물질 공급 장치(20)는 도 2, 도 3 및 도 4에서 설명한 상기 공정 물질 공급 시스템들(20a, 20b, 20c) 중 어느 하나의 공정 물질 공급 시스템일 수 있다. 따라서, 상기 막-제어 물질(115)은 도 2, 도 3 및 도 4에서 설명한 상기 공정 물질 공급 시스템들(20a, 20b, 20c) 중 어느 하나로부터 공급되는 상기 막-제어 물질(14)과 동일한 물질일 수 있다. 이러한 막-제어 물질(14, 115)의 종류에 대하여 도 2의 설명 부분에서 설명하고 있으므로, 중복된 설명을 피하기 위하여 여기서 자세한 설명은 생략하기로 한다.The film-controlled
상기 막-제어 물질(115)은 아르곤 등과 같은 불활성 기체와 함께 상기 공정 챔범(10) 내로 공급될 수 있다. 이러한 불활성 기체는 상기 막-제어 물질(115)을 막-제어 물질 공급 장치로부터 상기 공정 챔버(10) 내로 이동시키기 위한 역할을 할 수 있다. The film-
상기 표면-제어 층(120)을 형성하는 방법의 일 예에 대하여 도 8과 함께 도 14a 및 도 14b를 참조하여 설명하기로 한다. 도 14a 및 도 14b는 도 13의 "A"로 표시된 부분을 확대한 도면들이다.An example of a method of forming the surface-
도 8, 도 13 및 도 14a를 참조하면, 상기 구조물(110)을 갖는 반도체 기판이 위치하는 상기 공정 챔버(10) 내에 상기 막-제어 물질(115)을 공급할 수 있다. 상기 막-제어 물질(115)은 도 2에서 설명한 상기 막-제어 물질(14)과 동일한 물질일 수 있다. 예를 들어, 상기 막-제어 물질(115)은 도 2에서 설명한 상기 막-제어 물질(14)의 예들 중 어느 하나, 예를 들어 "La-H"로 나타낼 수 있는 리간드-수소 화합물일 수 있다. 여기서, "La"는 증착 막을 형성하기 위한 전구체의 중심원자와 결합될 수 있는 리간드일 수 있고, "H"는 수소일 수 있다.8, 13, and 14A, the film-
도 8, 도 13 및 도 14b를 참조하면, 상기 공정 챔버(10) 내로 공급된 상기 막-제어 물질(115)은 상기 구조물(110)을 갖는 반도체 기판 상에 상기 리간드-수소 화합물의 La-H 분자 상태로 흡착되어 제1 표면-제어 층(120a)을 형성할 수 있다. 상기 제1 표면-제어 층(120a)은 상기 막-제어 물질(115)이 상기 구조물(110)을 갖는 반도체 기판의 표면 상에 La-H 분자 상태로 흡착되어 형성될 수 있다. 상기 제1 표면-제어 층(120a)을 갖는 반도체 기판이 위치하는 상기 공정 챔버(10)의 빈 공간 내에 상기 표면-제어 층(120a)을 형성하지 않은 막-제어 물질(115a)이 잔존할 수 있다.
8, 13, and 14B, the film-
상기 표면-제어 층(120)을 형성하는 방법의 다른 예에 대하여 도 15를 참조하기로 한다.Another example of a method of forming the surface-
도 15를 참조하면, 상기 막-제어 물질(115)은 "L1-H"로 나타낼 수 있는 리간드(L1)-수소(H) 화합물로 상기 공정 챔버(10) 내에 공급될 수 있다. 상기 구조물(110)을 갖는 반도체 기판의 표면에 상기 막-제어 물질(115)의 상기 리간드(L1)를 결합시키어 제2 표면-제어 층(120b)을 형성할 수 있다. 상기 막-제어 물질(115)의 수소(H)는 상기 막-제어 물질(115)의 리간드(L1)가 상기 구조물(110)의 표면에 결합되면서 상기 리간드(L1)로부터 떨어져 나갈 수 있다. 따라서, 제2 상기 표면-제어 층(120b)은 상기 막-제어 물질(115)의 리간드(L1)로 형성될 수 있다.
Referring to FIG. 15, the film-controlling
상기 표면-제어 층(120)을 형성하는 방법의 또 다른 예에 대하여 도 16을 참조하기로 한다. 도 16은 상기 구조물(110)의 일부 표면과 상기 표면-제어 층(120)을 나타낸 도면이다.Another example of a method of forming the surface-
도 16을 참조하면, 상기 막-제어 물질(115)은 "L2-H"로 나타낼 수 있는 리간드(L2)-수소(H) 화합물로 상기 공정 챔버(10) 내에 공급될 수 있다. 상기 구조물(110)을 갖는 반도체 기판의 표면에 상기 막-제어 물질(115)을 화학적으로 흡착시키어 제3 표면-제어 층(120)을 형성할 수 있다. 예를 들어, 상기 구조물(110)의 표면은 제1 원자(Ea)와 제2 원자(Eb)가 결합되어 형성될 수 있다. 그리고, 상기 막-제어 물질(115)의 리간드(L2)가 상기 구조물(110)의 상기 제1 원자(Ea)와 화학적으로 결합하고, 상기 막-제어 물질(115)의 수소(H)가 상기 구조물(110)의 상기 제2 원자(Eb)와 결합하여 상기 제3 표면-제어 층(120)을 형성할 수 있다. 예를 들어, 상기 막-제어 물질(115)의 리간드(L2)-수소(H) 화합물의 상기 리간드(L2)가 상기 구조물(110)의 상기 제1 원자(Ea)와 물리적으로 결합하면서 리간드(L2)-수소(H) 화합물의 리간드(L2)와 수소(H)의 결합이 끊어질 수 있다. 상기 리간드(L2)-수소(H) 화합물에서, 리간드(L2)와 분자 결합이 끊어진 상기 수소(H)는 상기 제2 원자(Eb)에 결합될 수 있다.Referring to FIG. 16, the film-controlling
상기 구조물(110)의 표면이 금속-산화물인 경우에, 상기 제1 원자(Ea)는 금속 원자일 수 있고, 상기 제2 원자(Eb)는 산소 원자일 수 있다. 상기 막-제어 물질(115)의 리간드(L2)-수소(H) 화합물에서, 상기 리간드(L2)는 상기 수소(H)와 결합이 끊어지면서 상기 제1 원자(Ea), 즉 금속 원자와 화학적으로 결합하고, 상기 리간드(L2)와 결합이 끊어진 상기 수소(H)는 상기 제2 원자(Eb), 즉 산소 원자와 결합할 수 있다.When the surface of the
상기 구조물(100)의 표면이 금속-질화물인 경우에, 상기 제1 원자(Ea)는 타이타늄 등과 같은 금속 원자일 수 있고, 상기 제2 원자(Eb)는 질소일 수 있다. 예를 들어, 상기 막-제어 물질(115)의 리간드(L2)-수소(H) 화합물에서, 상기 리간드(L2)는 상기 수소(H)와 결합이 끊어지면서 상기 제1 원자(Ea), 즉 금속 원자와 화학적으로 결합하고, 상기 리간드(L2)와 결합이 끊어진 상기 수소(H)는 상기 제2 원자(Eb), 즉 질소 원자와 결합할 수 있다.
When the surface of the
상기 제1 내지 제3 표면-제어 층들(120a, 120b, 120c)에서, "제1, 제2 및 제3"의 용어는 본 발명의 기술적 사상의 실시 예에 따른 반도체 소자의 제조 방법의 다양한 예들에 따라 형성될 수 있는 상기 표면-제어 층(120)을 설명하기 위한 것으로써, 본 발명을 한정하려는 것이 아니다. 예를 들어, 상기 표면-제어 층(120)은 도 14b, 도 15 및 도 16에서의 상기 제1 내지 제3 표면-제어 층들(120a, 120b, 120c) 중 어느 하나로 형성될 수 있다.
In the first to third surface-
도 1, 도 8, 도 10, 도 11 및 도 17를 참조하면, 상기 표면-제어 층(120)을 갖는 반도체 기판(100)이 위치하는 상기 공정 챔버(10) 내에 제1 전구체 물질(125)을 공급하여 상기 표면-제어 층(120)을 갖는 반도체 기판(100) 상에 전구체 흡착 층(130)을 형성할 수 있다. (S207) 1, 8, 10, 11, and 17, a
상기 제1 전구체 물질(125)은 아르곤 등과 같은 불활성 기체와 함께 상기 공정 챔범(10) 내로 공급될 수 있다. 이러한 불활성 기체는 상기 제1 전구체 물질(125)을 전구체 공급 장치로부터 상기 공정 챔버(10) 내로 이동시키기 위한 역할을 할 수 있다. The
상기 제1 전구체 물질(125)은 상기 제1 공정 물질 공급 장치(20)로부터 상기 공정 챔버(10) 내로 공급될 수 있다. 상기 제1 공정 물질 공급 장치(20)는 도 2, 도 3 및 도 4에서 설명한 상기 공정 물질 공급 시스템들(20a, 20b, 20c) 중 어느 하나의 공정 물질 공급 시스템일 수 있다. 따라서, 상기 제1 전구체 물질(125)은 도 2, 도 3 및 도 4에서 설명한 상기 공정 물질 공급 시스템들(20a, 20b, 20c) 중 어느 하나로부터 공급되는 상기 전구체 물질(16)과 동일한 물질일 수 있다. 이러한 전구체(16, 125)의 종류에 대하여 도 2의 설명 부분에서 설명하고 있으므로, 중복된 설명을 피하기 위하여 여기서 자세한 설명은 생략하기로 한다.The
상기 전구체 흡착 층(130)은 상기 제1 전구체 물질(125)이 상기 표면-제어 층(120)에 물리적으로 흡착됨으로써 형성될 수 있다. 상기 전구체 흡착 층(130)은 상기 표면-제어 층(120) 상에 물리적으로 흡착(또는 결합)될 수 있다. The
상기 표면-제어 층(120) 및 상기 전구체 흡착 층(130)은 예비 단위 층(135)을 구성할 수 있다. 따라서, 상기 공정 챔버(10) 내에 상기 막-제어 물질(115) 및 상기 제1 전구체 물질(125)을 포함하는 제1 공정 물질을 공급함으로써 상기 예비 단위 층(135)을 형성할 수 있다. (S210) 도 17에서 상기 예비 단위 층(135)이 있는 "B"로 표시된 부분을 확대하여 나타낸 "B'" 부분과 같이, 상기 예비 단위 층(135)은 상기 표면-제어 층(120) 및 상기 표면-제어 층(120) 상에 물리적으로 결합된 상기 전구체 흡착 층(130)을 포함할 수 있다. The surface-
상기 전구체 흡착 층(130)을 형성하는 방법의 일 예에 대하여 도 8과 함께, 도 18a 및 도 18b를 참조하여 설명하기로 한다. 도 18a 및 도 18b는 도 17의 "A"로 표시된 부분을 확대한 도면들이다.An example of a method of forming the
도 8, 도 17 및 도 18a를 참조하면, 상기 표면-제어 층(120)을 갖는 반도체 기판(100)이 위치하는 상기 공정 챔버(10) 내에 제1 전구체 물질(125)을 공급할 수 있다. 상기 제1 전구체 물질(125)은 상기 공정 챔버(10) 내로 상기 막-제어 물질(115)의 공급을 중단한 후에 공급할 수 있다.8, 17, and 18A, a
상기 제1 전구체 물질(125)은 도 2에서 설명한 상기 전구체 물질(16)과 동일한 물질일 수 있다. 예를 들어, 상기 제1 전구체 물질(125)은 도 2에서 설명한 상기 전구체 물질(16)의 예들 중 어느 하나, 예를 들어 "MLb n"으로 나타낼 수 있는 물질 일 수 있다. 여기서, "M"은 상기 제1 전구체 물질(125)의 중심 원자이고, "Lb"는 상기 중심 원자 "M"에 결합된 리간드일 수 있다. The
상기 막-제어 물질(115) 및 상기 제1 전구체 물질(125)은 도 2에서의 설명한 상기 막-제어 물질(14) 및 상기 전구체 물질(16)과 동일한 물질로 형성될 수 있으므로, 여기서 자세한 설명은 생략하기로 한다.The film-
도 8, 도 17 및 도 18b를 참조하면, 상기 공정 챔버(10) 내에 공급된 상기 제1 전구체 물질(125)은 상기 표면-제어 층(120)의 표면에 흡착되어 전구체 흡착 층(130)을 형성할 수 있다. 상기 표면-제어 층(120)은 상기 구조물(110)의 표면에 형성되어, 상기 제1 전구체 물질(125)이 상기 구조물(110)의 표면에 화학적으로 흡착되는 것을 방지할 수 있다. 상기 제1 전구체 물질(125)은 상기 표면-제어 층(120)에 물리적으로 흡착될 수 있다.8, 17, and 18B, the
몇몇 실시예들에서, 상기 표면-제어 층(120)은 도 14b, 도 15 및 도 16에서 설명한 상기 제1 내지 제3 표면-제어 층들(120a, 120b, 120c) 중 어느 하나일 수 있다.In some embodiments, the surface-
한편, 상기 공정 챔버(10) 내에 공급된 상기 제1 전구체 물질(125) 중 일부(125a)는 상기 표면-제어 층(120)에 흡착되지 않고 상기 공정 챔버 내의 빈 공간에 잔존할 수 있다. 또한, 상기 공정 챔버(10)의 빈 공간 내에 상기 막-제어 물질(115)의 일부(115a)도 상기 제1 전구체(125a)와 함께 잔존할 수 있다. 따라서, 상기 공정 챔버(10) 내에 상기 막-제어 물질(115) 및 상기 제1 전구체 물질(125)을 포함하는 제1 공정 물질을 공급하여 상기 표면-제어 층(120) 및 상기 전구체 흡착 층(130)을 포함하는 예비 단위 층(135)을 형성할 수 있다. (S210)Meanwhile, a
상기 공정 챔버(10) 내에 상기 제1 전구체 물질(125)이 공급되는 동안에, 상기 공정 챔버(10) 내에 잔존하는 상기 막-제어 물질(115a)은 과흡착된 제1 전구체 및/또는 분자간 결합된 제1 전구체와 결합하여 화합물(127)을 형성할 수 있다. 예를 들어, 상기 공정 챔버(10) 내에 공급되는 상기 제1 전구체 물질(125)의 분자들이 약한 배위 결합을 하면서 클러스터(cluster)를 형성하는 경우에, 상기 공정 챔버(10) 내에 잔존하는 상기 막-제어 물질(115a)은 약한 배위 결합한 제1 전구체 물질(125)의 분자들 사이의 결합을 끊고 상기 제1 전구체 물질(125)의 분자와 강한 배위 결합을 할 수 있다. 여기서, "약한 배위 결합" 및 "강한 배위 결합"에서, "약한" 및 "강한"은 상대적인 배위 결합 관계를 설명하기 위한 용어이다. 예를 들어, 상기 제1 전구체 물질(125)과 상기 막-제어 물질(115a) 사이의 배위 결합은 상기 제1 전구체 물질(125)의 분자들 사이의 배위 결합보다 강하다는 것을 의미할 수 있다.While the
상기 화합물(127)은 증착 막을 형성할 수 있는 제2 전구체 물질로 정의될 수 있다. 상기 화합물, 즉 상기 제2 전구체 물질(127)은 상기 개구부(110a)의 하부 영역 내로 이동하여 상기 개구부(110a)의 하부 영역 내에 위치하는 기판의 표면에 흡착될 수 있다. 따라서, 상기 개구부(110a)의 하부 영역 내에서는 상기 제1 전구체 물질(125), 상기 제2 전구체 물질(127) 및 일부 잔존하는 상기 막-제어 물질(115a)이 공존하는 공정 분위기에서 상기 예비 단위 층(135)이 형성될 수 있다.The
도 1, 도 8, 도 10, 도 11 및 도 19를 참조하면, 상기 예비 단위 층(135)을 갖는 반도체 기판(100)이 위치하는 상기 공정 챔버(10)를 퍼지할 수 있다. (S215) 이어서, 상기 공정 챔버(10) 내에 제2 공정 물질(140)을 공급하여 상기 예비 단위 층(135)을 갖는 반도체 기판(100) 상에 단위 층(145)을 형성할 수 있다. (S220) 1, 8, 10, 11, and 19, the
상기 예비 단위 층(135)을 상기 단위 층(145)으로 형성하면서 상기 예비 단위 층(135)을 구성하는 상기 전구체 흡착 층(130)의 상기 리간드 및 상기 표면-제어 층(120)의 상기 막-제어 물질은 상기 예비 단위 층(135)으로부터 분리되어 반응 부산물(147)로 형성될 수 있다. Forming the
상기 제2 공정 물질(140)은 산화제, 질화제 또는 환원제를 포함할 수 있다. 상기 산화제는 산소 전구체일 수 있고, 상기 질화제는 질소 전구체일 수 있다. 상기 제2 공정 물질(140)은 오존(O3), 산소(O2), 수증기(H2O), 오존 플라즈마 또는 산소 플라즈마를 포함하는 산화제일 수 있다. 이와는 달리, 상기 제2 공정 물질(140)은 암모니아(NH3), 이산화질소(NO2) 또는 산화질소(N2O)을 포함하는 질화제일 수 있다. 이와는 달리, 상기 제2 공정 물질(140)은 반도체 기판의 표면에 흡착된 텅스텐 전구체 또는 루테늄 전구체 등과 같은 금속 전구체에서 텅스텐 또는 루테늄 등과 같은 금속 원자만 반도체 기판의 표면에 잔존하여 텅스텐 층 또는 루테늄 층을 형성할 수 있도록 금속 원자와 결합된 리간드를 제거하는 역할을 하는 환원제 일 수 있다. The
상기 제2 공정 물질(140)이 오존 등과 같은 산화제인 경우에, 상기 단위 층(145)은 상기 제1 전구체 물질(125)의 중심 원자와 산소가 결합한 산화물일 수 있다. 예를 들어, 상기 제1 전구체 물질(125)의 중심 원자가 지르코늄, 타이타늄 또는 루테늄 등과 같은 금속인 경우에, 상기 단위 층(145)은 지르코늄 산화물, 타이타늄 산화물 또는 루테늄 산화물 등과 같은 금속 산화물로 형성될 수 있다.When the
상기 제2 공정 물질(140)이 질화제인 경우에, 상기 단위 층(145)은 상기 제1 전구체 물질(125)의 중심 원자와 질소가 결합한 질화물일 수 있다. 예를 들어, 상기 제1 전구체 물질(125)의 중심 원자가 텅스텐 또는 타이타늄 등과 같은 금속인 경우에, 상기 단위 층(145)은 텅스텐 질화물 또는 타이타늄 질화물 등과 같은 금속 질화물로 형성될 수 있다.When the
상기 제2 공정 물질(140)이 환원제인 경우에, 상기 단위 층(145)은 상기 제1 전구체 물질(125)의 중심 원자로 이루어진 금속 층일 수 있다. 예를 들어, 상기 제1 전구체 물질(125)의 중심 원자가 텅스텐, 루테늄 또는 타이타늄 등과 같은 금속인 경우에, 상기 단위 층(145)은 텅스텐 층, 루테늄 층 또는 타이타늄 층 등과 같은 금속 층으로 형성될 수 있다.When the
상기 예비 단위 층(135)은 상기 제2 공정 물질(140)과 반응하여 상기 단위 층(145)으로 형성될 수 있다. 상기 단위 층(145)은 산화물, 질화물 또는 금속 물질 중 어느 하나로 형성될 수 있다. 또한, 상기 단위 층(145)은 단일 금속막, 이성분계 금속 산화물 또는 이성분계 금속 질화물일 수 있다. 또한, 상기 단위 층(145)은 적어도 3가지 원소들을 포함하는 다성분계 물질 층일 수 있다. 예를 들어, 상기 제2 공정 물질(140)이 오존 등과 같은 산화제인 경우에, 도 20에서와 같이, 상기 단위 층(145)은 MOx으로 나타낼 수 있는 산화물일 수 있다. 여기서, "M"은 상기 제1 전구체 물질(125)의 중심 원자일 수 있고, 상기 "O"는 산소 원자일 수 있고, "x"는 상기 중심 원자의 종류에 따라 결정될 수 있는 양의 수 일 수 있다. 예를 들어, TiO2 등과 같은 금속 산화물의 경우, "x"는 2일 수 있다. The
도 21을 참조하면, 상기 단위 층(145)을 형성하면서 발생하는 반응 부산물(147)을 제거하기 위하여 상기 공정 챔버(10)를 퍼지할 수 있다. (S225) 상기 공정 챔버(10)를 퍼지하면서 상기 반응 부산물(147)이 제거될 수 있다. 상기 단위 층(145)을 반복적으로 형성하여 원하는 두께의 증착 막(150)을 형성할 수 있다.Referring to FIG. 21, the
상기 제1 전구체 물질(125) 및 상기 막-제어 물질(115)은 도 2에서 설명한 상기 전구체 물질(16) 및 상기 막-제어 물질(14)과 동일한 물질일 수 있다. 이러한 상기 제1 전구체 물질(125) 및 상기 막-제어 물질(115)의 종류와, 상기 제2 공정 물질(140)의 종류에 대하여 예를 들어 설명하기로 한다.The
<예 1><Example 1>
상기 제1 전구체 물질(125)은 MLn 로 나타낼 수 있는 물질일 수 있고, 상기 막-제어 물질(115)은 LH로 나타낼 수 있는 물질 일 수 있다. 여기서, 상기 MLn에서, M은 중심 원자일 수 있고, L은 중심 원자 M과 결합하는 리간드일 수 있고, n은 중심 원자 M과 리간드 L에 의해 결정되는 수 로써, 예를 들어 2 내지 6 사이의 어느 하나의 값일 수 있다. 상기 막-제어 물질(115)의 LH에서, L은 상기 제1 전구체 물질(125)의 상기 리간드 L과 동일한 물질일 수 있다. 따라서, 상기 막-제어 물질(125)은 상기 제1 전구체 물질(125)의 상기 리간드의 수소 화합물일 수 있다. The
일 예로써, 상기 제1 전구체 물질(125)은 TEMAZ 전구체일 수 있고, 막-제어 물질(115)은 TEMAZ를 구성하는 리간드의 수소화물일 수 있다. 여기서, TEMAZ의 화학식은 Zr[N(CH3)(CH2CH3)]4 일 수 있다. 전구체 Zr[N(CH3)(CH2CH3)]4 에서, 중심 원자는 Zr이고, 리간드는 N(CH3)(CH2CH3) 일 수 있다. 상기 막-제어 물질(115)은 리간드 N(CH3)(CH2CH3) 의 수소 화합물 "Ethylmethylamine" 일 수 있다. Ethylmethylamine 의 화학식은 HN(CH3)(CH2CH3) 일 수 있다. As an example, the
다른 예로써, 상기 제1 전구체 물질(125)은 Ru(EtCp)2이고, 상기 막-제어 물질(115)은 Ru(EtCp)2의 중심 원자 Ru와 결합된 리간드 EtCp의 수소 화합물, 즉 HEtCp일 수 있다.As another example, the
또 다른 예로써, 상기 제1 전구체 물질(125)은 Ti(NMe2)4 이고, 상기 막-제어 물질(115)은 Ti(NMe2)4의 중심 원자 Ti와 결합된 리간드 NMe2의 수소 화합물, 즉 HNMe2일 수 있다. As another example, the
<예 2><Example 2>
상기 제1 전구체 물질(125)은 M(La)n(Lb)m의 식으로 나타낼 수 있는 물질일 수 있고, 상기 막-제어 물질(115)은 LaH 또는 LbH의 식으로 나타낼 수 있는 물질 일 수 있다. 상기 제1 전구체 물질(125)의 M(La)n(Lb)m에서, M은 상기 전구체의 중심 원자일 수 있고, La는 상기 중심 원자 M과 결합하는 제1 리간드일 수 있고, 상기 Lb는 상기 중심 원자 M과 결합하며 상기 제1 리간드와 다른 제2 리간드일 수 있다. 상기 n은 중심 원자 M과 제1 리간드 La에 의해 결정되는 양의 수일 수 있고, 상기 m은 중심 원자 M과 제2 리간드 Lb에 의해 결정되는 양의 수일 수 있다.The
상기 막-제어 물질(115)은 상기 제1 전구체 물질(125)의 제1 리간드(La)의 수소 화합물 LaH이거나, 또는 상기 제1 전구체 물질(125)의 제2 리간드(Lb)의 수소 화합물 LbH일 수 있다. 예를 들어, 상기 제1 전구체 물질(125)은 CpZr(N(CH3)2)3 일 수 있고, 상기 막-제어 물질(115)은 CpZr(N(CH3)2)3의 리간드의 수소화물일 수 있다. 여기서, "Cp"는 시클로펜타디에닐기 를 지칭할 수 있다. 상기 막-제어 물질(115)은 전구체 CpZr(N(CH3)2)3 의 중심 원자 Zr과 결합된 리간드 N(CH3)2의 수소 화물 dimethylamine 일 수 있다. 여기서, dimethylamine은 HN(CH3)2 일 수 있다.The film-
<예 3><Example 3>
상기 제1 전구체 물질(125)은 M(La)n(Lb)m일 수 있고, 상기 막-제어 물질(115)은 LcH일 수 있다. 이 경우에, 상기 막-제어 물질(115)의 화학식 LcH는 M(Lc)x(Ld)y를 형성 가능한 물질 일 수 있다. 여기서, 화학식 M(Lc)x(Ld)y에서, Ld는 La 또는 Lb일 수 있다. 그리고, M(Lc)x(Ld)y는 상기 제1 전구체 물질(125)을 대체하여 상기 증착 막을 형성하기 위한 공정에 이용가능한 물질일 수 있다. 여기서, "n"은 중심원자 "M"과 리간드 "La" 사이의 결합 상태, "m"은 중심 원자 "M"과 리간드 "Lb" 사이의 결합 상태, "x"는 중심 원자 "M"과 리간드 "Lc" 사이의 결합 상태, "y"는 중심 원자 "M"과 리간드 "Ld" 사이의 결합 상태에 의해 결정되는 양의 수 일 수 있다.The
상기 제1 전구체 물질(125)은 M(La)n(Lb)m일 수 있고, 상기 막-제어 물질(115)은 LcH인 첫 번째 사례로써, 상기 제1 전구체 물질(125)은 TEMAZ일 수 있고, 상기 막-제어 물질(115)은 dimethylamine일 수 있다. 상기 TEMAZ는 Zr[N(CH3)(CH2CH3)]4 일 수 있고, 상기 dimethylamine은 HN(CH3)2 일 수 있다.The
상기 제1 전구체 물질(125)은 M(La)n(Lb)m일 수 있고, 상기 막-제어 물질(115)은 LcH인 두 번째 사례로써, 상기 제1 전구체 물질(125)은 CpZr(N(CH3)2)3일 수 있고, 상기 막-제어 물질(115)은 "ethylmethylamine" 일 수 있다.상기 Ethylmethylamine 는 HN(CH3)(CH2CH3) 일 수 있다. The
<예 4><Example 4>
상기 제1 전구체 물질(125)은 M(La)n(Lb)m일 수 있고, 상기 막-제어 물질(115)은 상기 제1 전구체 물질(125)의 리간드의 alkyl 화합물일 수 있다. 예를 들어, 상기 막-제어 물질(115)은 La-R 또는 Lb-R일 수 있다. 여기서, La 및 Lb는 상기 전구체의 중심 원자 M과 결합된 리간드들일 수 있고, R은 CH3 또는 CH2CH3 등과 같은 alkyl 화합물 또는 alkyl 계 화합물일 수 있다. The
예를 들어, 상기 제1 전구체 물질(125)은 TEMAZ 또는 CpZr(N(CH3)2)3 일 수 있고, 상기 막-제어 물질(115)은 NMe3 또는 NEt3 등일 수 있다. "Me"는 메틸기를 지칭할 수 있고, "Et"는 에틸기를 지칭할 수 있다.For example, the
<예 5><Example 5>
상기 제1 전구체 물질(125)은 M(La)n(Lb)m 일 수 있고, 상기 막-제어 물질(115)은 LcR일 수 있다. 상기 LcR은 상기 제1 전구체 물질(125)의 중심 원자 M과 결합하여 상기 제1 전구체 물질(125)과 다른 전구체(예, M(Lc)x(Ld)y)를 형성할 수 있는 물질일 수 있다. 상기 LcR에서, Lc는 M(Lc)x(Ld)y 등과 같이 상기 제1 전구체 물질(125)과 다른 전구체 물질을 형성할 수 있는 화합물일 수 있고, R은 CH3 또는 CH2CH3 등과 같은 alkyl 화합물 또는 alkyl 계 화합물일 수 있다. 여기서, 상기 제1 전구체 물질(125)과 다른 전구체 M(Lc)x(Ld)y는 상기 제1 전구체 물질(125)을 대체하여 이용가능한 물질일 수 있다.The
도 1 및 도 8과 함께, 도 22 내지 도 29를 참조하여 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 제조방법의 다른 예에 대하여 설명하기로 한다. 1 to 8, another example of a method of manufacturing a semiconductor device according to an embodiment of the inventive concept will be described with reference to FIGS. 22 to 29.
도 22는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 제조 방법의 다른 예를 나타낸 가스 펄싱 다이어그램이고, 도 23은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 제조 방법의 다른 예를 나타낸 공정 흐름도이고, 도 24 내지 도 29는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 제조 방법의 다른 예를 나타낸 도면들이다.FIG. 22 is a gas pulsing diagram illustrating another example of a method of manufacturing a semiconductor device, according to an embodiment of the inventive concept, and FIG. 23 is another example of a method of manufacturing a semiconductor device, according to an embodiment of the inventive concept. 24 to 29 are diagrams illustrating another example of a method of manufacturing a semiconductor device according to an embodiment of the inventive concept.
도 24 내지 도 29에서, 도 24, 도 26, 도 28 및 도 29는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 제조방법의 다른 예를 나타낸 단면도들이고, 도 25a 및 도 25b는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 제조방법의 다른 예를 설명하기 위하여 도 24의 "C"로 표시된 부분을 확대한 도면들이고, 도 27a 내지 도 27c는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 제조방법의 다른 예를 설명하기 위하여 도 26의 "C"로 표시된 부분을 확대한 도면들이다. 24 to 29, FIGS. 24, 26, 28, and 29 are cross-sectional views illustrating another example of a method of fabricating a semiconductor device in accordance with some example embodiments of the inventive concepts, and FIGS. 25A and 25B illustrate the present invention. To illustrate another example of a method of manufacturing a semiconductor device according to an embodiment of the inventive concept, FIGS. 24A and 27C are enlarged views, and FIGS. 27A to 27C illustrate one embodiment of the inventive concept. FIG. 26 is an enlarged view illustrating a portion “C” of FIG. 26 to describe another example of a method of manufacturing a semiconductor device.
우선, 도 1, 도 8, 도 22, 도 23 및 도 24를 참조하면, 도 12에서 설명한 것과 같이, 반도체 기판(200) 상에 하지 막(205)을 형성하고, 상기 하지 막(205) 상에 구조물(210)을 차례로 형성할 수 있다. (S1) First, referring to FIGS. 1, 8, 22, 23, and 24, as described with reference to FIG. 12, a
상기 구조물(210)은 상부 측면 부분(210s1) 및 상기 상부 측면 부분(210s1) 하부의 하부 측면 부분(210s2)을 포함하는 측면(210s)을 가질 수 있다. 상기 구조물(210)의 상기 상부 측면 부분(210s1) 및 상기 하부 측면 부분(210s2)은 수직할 수 있다. 상기 구조물(110)을 관통하는 개구부(210a)가 형성될 수 있다. 상기 개구부(210a)는 상기 구조물(210)의 측면(210s)에 의해 한정될 수 있다. 상기 개구부(210a)는 폭(W) 보다 깊이(D)가 클 수 있다.The
상기 구조물(210)을 갖는 반도체 기판을 상기 공정 챔버(10) 내로 로딩할 수 있다. (S5)A semiconductor substrate having the
상기 구조물을 갖는 반도체 기판(200)이 위치하는 상기 공정 챔버(10) 내에 제1 전구체 물질(215)을 공급하여 상기 구조물(210)을 갖는 반도체 기판(200) 상에 과흡착 부분(220b)을 갖는 제1 예비 단위 층(222)을 형성할 수 있다. (S305) 상기 제1 예비 단위 층(222)은 상기 제1 전구체 물질(215)이 상기 구조물(210)을 갖는 반도체 기판의 표면 상에 흡착되어 형성될 수 있다. The
상기 제1 예비 단위 층(222)은 불균일 예비 단위 층으로 이해될 수 있다. 예를 들어, 상기 제1 예비 단위 층(222)은 과흡착 부분(220b)을 포함하는 제1 부분(221a) 및 과흡착 부분을 포함하지 않는 제2 부분(221b)을 포함할 수 있다. 상기 제1 예비 단위 층(222)에서, 상기 제1 부분(221a)은 상기 제2 부분(221b) 보다 두꺼울 수 있다. 따라서, 상기 제1 예비 단위 층(222)은 불균일한 두께의 층으로 형성될 수 있다.The first
상기 제1 예비 단위 층(222)의 상기 제1 부분(221a)은 베이스 부분(220a) 및 과흡착 부분(220b)을 포함할 수 있다. 상기 베이스 부분(220a)은 상기 과흡착 부분(220b) 보다 상기 구조물(210)을 갖는 반도체 기판의 표면에 가까울 수 있다. 상기 과흡착 부분(220b)은 상기 베이스 부분(220a) 상에 결합된 물질일 수 있다. The
상기 제1 예비 단위 층(222)의 상기 제1 부분(221a)은 상기 구조물(210)의 상부 영역에 형성될 수 있고, 상기 제1 예비 단위 층(222)의 상기 제2 부분(221b)은 상기 구조물(210)의 하부 영역에 형성될 수 있다. 상기 제1 예비 단위 층(222)의 상기 제1 부분(221a)은 상기 구조물(210)의 상기 상부 측면 부분(210s1) 상에 형성될 수 있고, 상기 제1 예비 단위 층(222)의 상기 제2 부분(221b)은 상기 구조물(210)의 상기 하부 측면 부분(210s2) 상에 형성될 수 있다. The
상기 제1 전구체 물질(215)은 추가 결합을 하여 보다 더 안정화되는 물질일 수 있다. 예를 들어, 상기 제1 전구체 물질(215)은 약한 배위 결합을 하면서 클러스터(cluster)를 형성할 수 있는 물질일 수 있다. 상기 제1 전구체 물질(215)은 상기 제1 전구체 물질(215)을 운반하기 위한 캐리어 가스와 함께 상기 공정 챔버(10) 내부로 공급될 수 있다. 상기 캐리어 가스는 아르곤 등과 같은 불활성 가스일 수 있다. The
상기 제1 전구체 물질(215)은 상기 제1 공정 물질 공급 장치(20)로부터 상기 공정 챔버(10) 내로 공급될 수 있다. 상기 제1 공정 물질 공급 장치(20)는 도 2, 도 3 및 도 4에서 설명한 상기 공정 물질 공급 시스템들(20a, 20b, 20c) 중 어느 하나의 공정 물질 공급 시스템일 수 있다. 따라서, 상기 전구체 물질(215)은 도 2, 도 3 및 도 4에서 설명한 상기 공정 물질 공급 시스템들(20a, 20b, 20c) 중 어느 하나로부터 공급되는 상기 전구체 물질(16)과 동일한 물질일 수 있다. The
도 8 및 도 24와 함께 도 25a 및 도 25b를 참조하여, 상기 공정 챔버(10) 내로 공급되는 상기 제1 전구체 물질(215) 및 상기 제1 전구체 물질(215)에 의해 형성되는 상기 제1 예비 단위 층(222)에 대하여 설명하기로 한다. 도 25a 및 도 25b에 도시된 분자 구조는 본 발명의 기술적 사상을 쉽게 이해할 수 있도록 하기 위하여 하나의 예로 도시한 것으로써 본 발명의 기술적 사상을 한정하는 것이 아니다.25A and 25B in conjunction with FIGS. 8 and 24, the first preliminary formed by the
도 8, 도 24 및 도 25a를 참조하면, 상기 공정 챔버(10) 내로 공급되는 상기 제1 전구체 물질(215)은 중심 원자(215M) 및 상기 중심 원자(215M)에 결합된 제1 리간드(215La) 및 제2 리간드(215Lb)을 포함할 수 있다. 상기 제1 전구체 물질(215)은 M(La)x(Lb)y으로 나타낼 수 있는 물질일 수 있다. 상기 중심 원자(215M)은 M(La)x(Lb)y에서의 "M"일 수 있고, 상기 제1 리간드(215La)는 M(La)x(Lb)y에서의 제1 리간드"La"일 수 있고, 상기 제2 리간드(215Lb)는 M(La)x(Lb)y에서의 제2 리간드 "Lb"일 수 있다. 상기 "x" 및 "y"는 상기 중심 원자(215M)와 상기 제1 및 제2 리간드들(215La, 215Lb)의 종류에 의해 결정되는 수 일 수 있다. 상기 "x" 및 "y" 중 어느 하나는 0(zero) 또는 양의 수일 수 있고, 나머지 하나는 양의 수 일 수 있다.8, 24, and 25A, the
상기 제1 전구체 물질(215)은, 예를 들어 아래의 <화학구조식 1>과 같은 지르코늄(Zr) 전구체일 수 있다. 상기 제1 전구체 물질(215)로 이용될 수 있는 아래의 <화학구조식 1>과 같은 지르코늄 전구체에서, 중심원자 지르코늄은 4배위일 수 있다. The
<화학구조식 1><
도 8, 도 24 및 도 25b를 참조하면, 상기 제1 전구체 물질(215)은 상기 구조물(210)을 갖는 반도체 기판의 표면에 흡착되어 제1 예비 단위 층(222)을 형성할 수 있다. 상기 제1 예비 단위 층(222)은 상기 제1 부분(221a) 및 상기 제2 부분(221b)을 포함할 수 있다. 상기 제1 예비 단위 층(222)의 상기 제1 부분(221a)은 상기 베이스 부분(220a) 및 상기 베이스 부분(220a)과 결합된 상기 과흡착 부분(220b)을 포함할 수 있다. 8, 24, and 25B, the
상기 과흡착 부분(220b)은 상기 베이스 부분(220a)과 약한 배위 결합을 할 수 있다. 상기 구조물(210)의 상기 하부 측면 부분(210s2) 상에 상기 제1 예비 단위 층(222)이 형성되지 않는 빈 영역(221v)이 존재할 수 있다. The
상기 구조물(210)의 상기 상부 측면 부분(210s1) 상에 과흡착 부분(220b)이 형성될 수 있고, 상기 구조물(210)의 상기 하부 측면 부분(210s2) 상에 상기 제1 전구체 물질(215)이 흡착되지 않은 빈 영역(221v)이 형성될 수 있다. 도 22에서와 같이, 상기 과흡착 부분(220b)은 상기 구조물(210)의 상기 상부 측면 부분(210s1) 뿐만 아니라, 상기 구조물(210)의 상부면(210t) 상에 형성될 수 있다. 따라서, 상기 빈 영역(221v)에 의하여 상기 제1 예비 단위 층(222)은 불연속적인 층으로 형성될 수 있고, 상기 과흡착 부분(220b)에 의하여 상기 제1 예비 단위 층(222)은 위치에 따라 불균일한 두께를 갖는 층으로 형성될 수 있다.An over
한편, 상기 제1 예비 단위 층(222)이 형성된 반도체 기판(200)이 위치하는 상기 공정 챔버(10) 내에 상기 구조물(210)을 갖는 상기 반도체 기판(200)의 표면에 흡착되지 않은 제1 전구체(215a)가 잔존할 수 있다.Meanwhile, a first precursor that is not adsorbed onto the surface of the
도 1, 도 8, 도 22, 도 23 및 도 26을 참조하면, 상기 제1 예비 단위 층(222)을 갖는 반도체 기판이 위치하는 상기 공정 챔버(10) 내에 막-제어 물질(225)을 공급하여 상기 제1 예비 단위 층(222)을 제2 예비 단위 층(235)으로 형성할 수 있다. (S307) 상기 제2 예비 단위 층(235)은 상기 제1 예비 단위 층(222)에 비하여 균일한 막으로 형성될 수 있다. 상기 막-제어 물질(225)은 상기 공정 챔버(10) 내에 상기 제1 전구체 물질(215)의 공급을 중단하면서 공급을 시작할 수 있다.1, 8, 22, 23, and 26, a film-controlled
상기 과흡착 부분(220b)은 상기 막-제어 물질(225)과 결합하여 제1 화합물(227)을 형성할 수 있다. 상기 공정 챔버(10) 내에 잔존하는 상기 제1 전구체 물질(215a)은 상기 막-제어 물질(225)과 결합하여 제2 화합물을 형성할 수 있다.The
상기 막-제어 물질(225)은 상기 제1 공정 물질 공급 장치(20)로부터 상기 공정 챔버(10) 내로 공급될 수 있다. 상기 제1 공정 물질 공급 장치(20)는 도 2, 도 3 및 도 4에서 설명한 상기 공정 물질 공급 시스템들(20a, 20b, 20c) 중 어느 하나의 공정 물질 공급 시스템일 수 있다. 따라서, 상기 막-제어 물질(225)은 도 2, 도 3 및 도 4에서 설명한 상기 공정 물질 공급 시스템들(20a, 20b, 20c) 중 어느 하나로부터 공급되는 상기 막-제어 물질(14)과 동일한 물질일 수 있다. 이러한 막-제어 물질(14, 225)의 종류에 대하여 도 2의 설명 부분에서 설명하고 있으므로, 중복된 설명을 피하기 위하여 여기서 자세한 설명은 생략하기로 한다.The film-controlled
상기 제1 예비 단위 층(222)을 상기 제2 예비 단위 층(235)으로 형성하는 방법에 대하여 도 25a, 도 25b 및 도 25c를 참조하여 설명하기로 한다. 도 27a, 도 27b 및 도 27c는 본 발명의 기술적 사상을 쉽게 이해시키기 위한 개략적인 도면으로써 도 27a, 도 27b 및 도 27c에 도시된 분자 구조에 의해 본 발명의 기술적 사상이 한정되는 것이 아님을 유의하도록 한다. 도 27a, 도 27b 및 도 27c는 도 25a 및 도 25b에서 설명한 내용과 연관되어 이해될 수 있다.A method of forming the first
도 1, 도 8, 도 26 및 도 27a를 참조하면, 상기 제1 예비 단위 층(222)을 갖는 반도체 기판이 위치하는 공정 챔버(10) 내에 상기 제1 전구체 물질(215)의 공급을 중단하고 상기 막-제어 물질(225)을 공급할 수 있다. 상기 공정 챔버(10) 내에 상기 제1 전구체 물질(215)의 공급을 중단한 후에, 상기 공정 챔버(10)에 대한 별도의 퍼지 공정 없이 상기 공정 챔버(10) 내에 상기 막-제어 물질(225)을 공급할 수 있다. 상기 막-제어 물질(225)은 분자간 결합된 제1 전구체의 화합물(ex, 상기 과흡착 부분(220b) 및 분자간 결합된 제1 전구체)에서 분자간 결합을 끊을 수 있는 화합물일 수 있다. 1, 8, 26, and 27a, the supply of the
한편, 상기 공정 챔버(10) 내로 공급된 상기 제1 전구체 물질(215)이 상기 <화학구조식 1>과 같은 지르코늄 전구체인 경우에, 상기 <화학구조식 1>의 지르코늄 전구체에서, 안정한 상태가 되기 위하여 지르코늄 전구체의 분자들이 서로 결합할 수 있다. 이와 같이, 지르코늄 전구체(215)의 분자들이 서로 결합함으로써, 상기 제1 예비 단위 층(222)의 상기 제1 부분(221a)에 상기 과흡착 부분(220b)이 형성될 수 있다. 또한, 상기 지르코늄 전구체(215)의 분자들이 서로 결합하여 클러스터를 형성함으로써, 상기 지르코늄 전구체(215)가 상기 개구부(210a)의 하부 영역 내로 원활히 공급되는 것이 방해될 수 있다. On the other hand, when the
이와 같이 분자간 결합된 지르코늄 전구체는 아래의 <화학구조식 2>와 같을 수 있다. 아래의 <화학구조식 2>에서와 같이 지르코늄 전구체가 안정한 분자 상태로 되기 위하여 6배위를 형성할 수 있다. As such, the zirconium precursors bonded to the molecules may be as shown in <
<화학구조식 2><
아래의 <화학구조식 3>은 상기 분자간 결합된 지르코늄 전구체를 나타내는 <화학구조식 2>의 화합물에 막-제어 물질(225)이 제공되는 것을 나타낸 화학식이다. 상기 <화학구조식 3>은 상기 불균일 예비 단위 층(222)의 상기 과흡착 부분(220b)에 상기 막-제어 물질(225)이 제공되는 것을 나타낸 화학구조식이다. 여기서, 상기 막-제어 물질(225)은 상기 <화학구조식 1> 화합물의 리간드(NMe2)의 수소화물()일 수 있다. <Chemical Structural Formula 3> below is a chemical formula showing that the film-controlling
<화학구조식 3><Chemical Structural Formula 3>
도 1, 도 8, 도 26 및 도 27b를 참조하면, 상기 막-제어 물질(225)과 상기 과흡착 부분(220b)이 반응하여 상기 제1 화합물(227)을 형성할 수 있다. 또한, 상기 막-제어 물질(225)은 상기 공정 챔버(10)의 빈 공간에 잔존하는 상기 제1 전구체(215a) 또는 분자간 결합된 제1 전구체와 결합하여 제2 화합물(215b)을 형성할 수 있다. 1, 8, 26, and 27B, the membrane-controlling
상기 제1 화합물(227) 및 상기 제2 화합물(215b)은 상기 제1 전구체 물질(215)과 동일한 종류의 중심 원자를 갖는 화합물들일 수 있고, 단위 층을 형성하기 위한 전구체로 이용될 수 있다. 따라서, 상기 제1 및 제2 화합물들(227, 215b)은 제2 전구체 물질로 정의할 수도 있다.The
상기 과흡착 부분(220b)은 상기 막-제어 물질(225)과 반응하여 상기 제1 화합물(227)을 형성하면서 상기 베이스 부분(220a)으로부터 분리될 수 있다. The
상기 제1 화합물(227)은 중심 원자(227M) 및 상기 중심 원자(227M)와 결합된 하나 또는 복수의 리간드들(227La, 227Lb, 225L)을 포함할 수 있다. The
또한, 상기 제2 화합물(215b)은 상기 공정 챔버(10)의 빈 공간 내에 잔존하는 상기 제1 전구체(215a)와 상기 막-제어 물질(225)이 결합된 화합물일 수 있다. 또는 상기 제2 화합물(215b)은 상기 공정 챔버(10)의 빈 공간 내에서 상기 막-제어 물질(225)이 분자간 결합된 제1 전구체 물질의 분자간 결합을 끊으면서 제1 전구체 물질과 결합된 화합물일 수 있다. 예를 들어, 상기 제2 화합물(215b)은 중심 원자(215M) 및 상기 중심 원자(215M)와 결합된 리간드들(215La, 215Lb, 225L)을 포함할 수 있다. 상기 제1 전구체(215a)와 결합된 상기 막-제어 물질(225)은 상기 제2 화합물(215b)의 리간드들(215La, 215Lb, 225L) 중 어느 하나의 리간드(225L)일 수 있다. 한편, 상기 제1 전구체 물질(215)은 중심 원자(215M) 및 상기 제1 중심 원자(215M)와 결합된 제1 및 제2 리간드들(215La, 215Lb)을 포함할 수 있다. In addition, the
상기 제1 화합물(227)의 중심 원자(227M), 상기 제2 화합물(215b)의 중심 원자(215M) 및 상기 제1 전구체 물질(215)의 중심 원자(215M)는 동일한 원자일 수 있다. 여기서, "동일한 원자"라는 의미는 원자 주기율표에서 동일한 원자 라는 것을 의미할 수 있다. 예를 들어, 상기 제1 화합물(227)의 중심 원자(227M), 상기 제2 화합물(215b)의 중심 원자(215M) 및 상기 제1 전구체 물질(215)의 중심 원자(215M)는 Zr, Ti, W, Ru 또는 Al 중 어느 하나일 수 있다. 여기서, 본 발명의 기술적 사상은 여기서 예로 든 "Zr, Ti, W, Ru 또는 Al"에 한정되지 않고 상기 중심 원자는 다른 금속 원자일 수도 있다. The
상기 제1 화합물(227)의 상기 리간드들(227La, 227Lb, 225L) 중 어느 하나의 리간드(225L)는 상기 제1 전구체 물질(215)의 상기 리간드들(215La, 215Lb)과 다른 리간드일 수 있고, 나머지 리간드(227La, 227Lb)는 상기 제1 전구체 물질(215)의 상기 리간드들(215La, 215Lb)과 동일한 화합물로 형성될 수 있다. Wherein said ligand of the first compound (227) (227L a, 227L b, 225L) any one of the ligand (225L) is the first of the ligands of the precursor material (215) (215L a, 215L b) and the other of The ligand may be a ligand, and the remaining
상기 제1 화합물(227)은 중심 원자(227M), 제1 리간드(227La), 제2 리간드(227Lb), 및 제3 리간드(225L)로 구성될 수 있다. 상기 제1 리간드(227La), 상기 제2 리간드(227Lb) 및 상기 제3 리간드(225L)는 상기 중심 원자(227M)와 결합될 수 있다. The
상기 제1 화합물(227)의 상기 중심 원자(227M), 상기 제1 리간드(227La) 및 상기 제2 리간드(227Lb)는 상기 제1 전구체 물질(215)의 상기 중심 원자(225M), 상기 제1 리간드(225La) 및 상기 제2 리간드(225Lb)와 동일할 수 있다. 그리고, 상기 제1 화합물(227)의 상기 제3 리간드(225L)는 상기 막-제어 물질(225)이 상기 중심 원자(227M)와 결합되어 형성될 수 있다. The
상기 제1 화합물(227)은 상기 제1 전구체 물질(215)에 비하여 추가 배위 결합된 상기 제3 리간드(225L)를 더 포함 함으로써, 상기 제1 전구체 물질(215) 보다 안정성이 증가된 상태의 물질일 수 있다. The
아래의 <화학구조식 4>는 상기 막-제어 물질(225)이 상기 제1 전구체 분자들(220a, 220b)간의 결합을 끊고 배위 결합을 한 상태를 나타낸 화학구조식이다. 상기 <화학구조식 4>는 상기 막-제어 물질()을 이용하여 상기 과흡착 부분(220b)을 상기 베이스 부분(220a)으로부터 분리함으로써 형성되는 상기 제1 및 제2 화합물들(227, 215b)의 일 예를 나타낸 화학구조식일 수 있다. 이러한 상기 제1 및 제2 화합물들(227, 215b)의 중심 원자 지르코늄은 6배위일 수 있다.<Chemical Structural Formula 4> is a chemical structural formula showing a state in which the film-controlling
<화학구조식 4><Chemical Structural Formula 4>
상기 <화학구조식 1>은 상기 제1 전구체 물질(215)을 나타내고, 상기 <화학구조식 4>는 상기 제1 및 제2 화합물(227, 215b)을 나타낼 수 있다.The
상기 <화학구조식 1>의 상기 제1 전구체 물질(215)과 상기 <화학구조식 4>의 상기 제1 및 제2 화합물(227, 215b)은 서로 동일한 중심 원자 "Zr"을 포함할 수 있다. 그리고, 상기 <화학구조식 1>의 상기 제1 전구체 물질(215)과 상기 <화학구조식 4>의 상기 제1 및 제2 화합물(227, 215b)은 서로 같은 종류의 중심 원자 "Zr"을 가지면서 서로 다른 리간드들을 가질 수 있다. 예를 들어, 상기 <화학구조식 4>의 상기 제1 및 제2 화합물(227, 215b)은 상기 <화학구조식 1>의 상기 제1 전구체 물질(215)의 리간드()와 다른 리간드()를 포함할 수 있다. 상기 <화학구조식 4>의 상기 제1 및 제2 화합물(227, 215b)의 상기 리간드()는 상기 <화학구조식 1>의 상기 제1 전구체 물질(215)의 리간드()의 수소화물일 수 있다.The
상기 제1 및 제2 화합물(227, 215b), 즉 상기 제2 전구체는 잔존하는 상기 제1 전구체(215a)와 함께 상기 구조물(210)의 상기 하부 측면 부분(210s2)의 상기 빈 영역(221v) 상으로 이동할 수 있다.The
도 8, 도 26 및 도 27c를 참조하면, 상기 제1 및 제2 화합물들(227, 215b)은 상기 구조물(210)의 상기 하부 측면 부분(210s2)의 상기 빈 영역(221v) 상으로 이동하여 상기 하부 측면 부분(210s2)의 상기 빈 영역(221v) 상에 흡착될 수 있다. 상기 제1 화합물(227)이 상기 빈 영역(221v)에 의해 노출된 상기 구조물(210)의 표면에 흡착된 부분(228a) 및 상기 제2 화합물(215b)이 상기 빈 영역(221v)에 의해 노출된 상기 구조물(210)의 표면에 흡착된 부분(228b)이 형성될 수 있다.8, 26 and 27c, the first and
상기 제1 및 제2 화합물들(227, 215b)이 상기 빈 영역(221v)에 의해 노출된 상기 구조물(210)의 표면에 흡착된 부분들(228a, 228b)은 불연속적인 상기 제1 예비 단위 층(222)을 연속적인 상기 제2 예비 단위 층(235)으로 형성할 수 있다. The
또한, 상기 제1 화합물(227)이 형성되면서 상기 과흡착 부분(220b)이 분리되어 제거됨으로써, 상기 제1 예비 단위 층(222)을 일정한 두께를 갖는 제2 예비 단위 층(235)으로 형성할 수 있다. 따라서, 상기 제1 예비 단위 층(222)은 불균일한 두께를 갖도록 형성되지만, 상기 제2 예비 단위 층(235)는 상기 제1 예비 단위 층(222)에 비하여 균일한 두께를 갖도록 형성될 수 있다.In addition, the
상기 제1 예비 단위 층(222)은 상기 제1 전구체 물질(215)이 상기 구조물(210)을 갖는 기판 상에 흡착되어 형성될 수 있고, 상기 제2 예비 단위 층(235)은 상기 제1 전구체 물질(215)과 상기 막-제어 물질(225)이 추가 배위 결합하여 형성된 물질로 형성될 수 있다. 따라서, 상기 제2 예비 단위 층(235)은 상기 제1 예비 단위 층(222)에 비하여 상기 막-제어 물질(225)을 더 포함할 수 있다. 상기 제2 예비 단위 층(235)은 중심 원자(235M) 및 상기 중심 원자(235M)와 결합한 복수의 리간드들(235La, 235Lb, 225L)을 포함할 수 있다. 여기서, 복수의 리간드들(235La, 235Lb, 225L) 중 하나(225L)는 상기 막-제어 물질(225)이 상기 중심 원자(235M)에 결합되어 형성된 것일 수 있다.The first
도 1, 도 8, 도 22, 도 23 및 도 28을 참조하면, 상기 제2 예비 단위 층(235)을 갖는 반도체 기판(200)이 위치하는 공정 챔버(10)를 퍼지할 수 있다. (S315) 1, 8, 22, 23, and 28, the
상기 퍼지된 공정 챔버(10) 내에 제2 공정 물질(240)을 공급하여 상기 제2 예비 단위 층(235)을 단위 층(245)으로 형성할 수 있다. (S320) 상기 제2 예비 단위 층(235)을 상기 단위 층(245)으로 형성하면서 반응 부산물(247)이 발생할 수 있다. 상기 제2 공정 물질(240)이 상기 제2 예비 단위 층(235)의 중심 원자와 반응하여 상기 단위 층(245)이 형성될 수 있다. 따라서, 상기 제2 예비 단위 층(235)의 상기 중심 원자 이외의 물질, 예를 들어 상기 제2 예비 단위 층(235)을 구성하는 상기 전구체 물질(215)의 상기 리간드 및 상기 막-제어 물질(225)은 상기 제2 예비 단위 층(235)으로부터 분리되어 상기 반응 부산물(247)을 구성할 수 있다.The second
상기 제2 공정 물질(240)은 도 8에서 설명한 것과 같이 상기 제2 공정 물질 공급 장치(80)로부터 상기 공정 챔버(10) 내로 공급될 수 있다. 상기 단위 층(245)이 금속-산화물 인 경우에, 상기 제2 공정 물질(240)은 오존(O3), 산소(O2), 수증기(H2O), 오존 플라즈마 또는 산소 플라즈마를 포함하는 산화제일 수 있다. 예를 들어, 상기 단위 층(245)은 타이타늄-산화물, 지르코늄-산화물 또는 루테늄-산화물 등과 같은 금속 산화물일 수 있다. 상기 단위 층(245)이 타이타늄 질화물 등과 같은 금속-질화물 인 경우에, 상기 제2 공정 물질(240)은 암모니아(NH3), 이산화질소(NO2) 또는 산화질소(N2O) 등과 같은 반응 가스일 수 있다.As described above with reference to FIG. 8, the
도 1, 도 8, 도 22, 도 23 및 도 29를 참조하면, 상기 단위 층(245)이 형성된 반도체 기판(200)이 위치하는 상기 공정 챔버(10)를 퍼지할 수 있다. 상기 공정 챔버(10)를 퍼지하면서 상기 반응 부산물(247)이 상기 공정 챔버(10) 외부로 배출되어 제거될 수 있다. 상기 단위 층(245)을 반복적으로 형성하여 원하는 두께의 증착 막(250)을 형성할 수 있다.1, 8, 22, 23, and 29, the
도 30은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 제조 방법의 또 다른 예를 나타내는 가스 펄싱 다이어그램이다. 도 8 및 도 9와 함께 도 30을 참조하여, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 제조 방법의 또 다른 예를 설명하기로 한다. 30 is a gas pulsing diagram illustrating still another example of a method of manufacturing a semiconductor device in accordance with an embodiment of the inventive concept. Another example of a method of manufacturing a semiconductor device according to an embodiment of the inventive concept will be described with reference to FIG. 30 along with FIGS. 8 and 9.
도 8, 도 9 및 도 30을 참조하면, 상기 공정 챔버(10) 내에 막-제어 물질을 제1 전구체 보다 먼저 공급을 시작하고, 상기 막-제어 물질이 공급되는 동안에 상기 제1 전구체의 공급을 시작하고, 상기 막-제어 물질의 공급을 중단한 후에, 상기 제1 전구체의 공급을 중단할 수 있다. 따라서, 상기 막-제어 물질과 상기 제1 전구체는 일정 시간동안 상기 공정 챔버(10) 내에 함께 공급될 수 있다. 따라서, 상기 공정 챔버(10) 내에 상기 막-제어 물질 및 상기 제1 전구체 물질을 포함하는 제1 공정 물질을 공급하여 반도체 기판 상에 예비 단위 층을 형성할 수 있다. (S110) 상기 공정 챔버(10)를 퍼지할 수 있다. (S115) 상기 퍼지된 공정 챔버(10) 내에 제2 공정 물질을 공급하여 상기 예비 단위 층을 단위 층으로 형성할 수 있다. (S120) 상기 단위 층이 형성된 반도체 기판이 위치하는 공정 챔버(10)를 퍼지할 수 이다. (S125) 원하는 증착 막 두께에 도달하지 않았을 때, 상기 단위 층을 형성하는 것을 1주기로 하는 공정을 반복적으로 진행할 수 있다. 따라서, 원하는 증착 막 두께에 도달하였을 때, 증착 막이 형성된 반도체 기판을 상기 공정 챔버(10)로부터 언로딩할 수 있다.8, 9 and 30, the supply of the film-controlled material into the
도 31은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 제조 방법의 또 다른 예를 나타내는 가스 펄싱 다이어그램이다. 도 8 및 도 9와 함께 도 31을 참조하여, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 제조 방법의 또 다른 예를 설명하기로 한다. 31 is a gas pulsing diagram illustrating still another example of a method of manufacturing a semiconductor device in accordance with an embodiment of the inventive concept. Another example of a method of manufacturing a semiconductor device according to an embodiment of the inventive concept will be described with reference to FIG. 31 along with FIGS. 8 and 9.
도 8, 도 9 및 도 31을 참조하면, 상기 공정 챔버(10) 내에 제1 전구체 물질을 막-제어 물질 보다 먼저 공급을 시작하고, 상기 제1 전구체가 공급되는 동안에 상기 막-제어 물질의 공급을 시작하고, 상기 제1 전구체의 공급을 중단한 후에, 상기 막-제어 물질의 공급을 중단할 수 있다. 따라서, 상기 막-제어 물질과 상기 제1 전구체는 일정 시간동안 상기 공정 챔버(10) 내에 함께 공급될 수 있다. 따라서, 상기 공정 챔버(10) 내에 상기 막-제어 물질 및 상기 제1 전구체 물질을 포함하는 제1 공정 물질을 공급하여 반도체 기판 상에 예비 단위 층을 형성할 수 있다. (S110) 상기 공정 챔버(10)를 퍼지할 수 있다. (S115) 상기 퍼지된 공정 챔버(10) 내에 제2 공정 물질을 공급하여 상기 예비 단위 층을 단위 층으로 형성할 수 있다. (S120) 상기 단위 층이 형성된 반도체 기판이 위치하는 공정 챔버(10)를 퍼지할 수 이다. (S125) 원하는 증착 막 두께에 도달하지 않았을 때, 상기 단위 층을 형성하는 것을 1주기로 하는 공정을 반복적으로 진행할 수 있다. 따라서, 원하는 증착 막 두께에 도달하였을 때, 증착 막이 형성된 반도체 기판을 상기 공정 챔버(10)로부터 언로딩할 수 있다.8, 9 and 31, the supply of the first precursor material into the
도 32는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 제조 방법의 또 다른 예를 나타내는 가스 펄싱 다이어그램이다. 도 8 및 도 9와 함께 도 32를 참조하여, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 제조 방법의 또 다른 예를 설명하기로 한다. 32 is a gas pulsing diagram illustrating still another example of a method of manufacturing a semiconductor device in accordance with an embodiment of the inventive concept. Another example of a method of manufacturing a semiconductor device according to an embodiment of the inventive concept will be described with reference to FIG. 32 along with FIGS. 8 and 9.
도 8, 도 9 및 도 32를 참조하면, 상기 공정 챔버(10) 내에 제1 전구체와 막-제어 물질을 동시에 공급할 수 있다. 상기 제1 전구체와 상기 막-제어 물질은 상기 공정 챔버(10) 내에 동시에 공급이 시작되고 동시에 공급이 중단될 수 있다. 따라서, 상기 공정 챔버(10) 내에 상기 막-제어 물질 및 상기 제1 전구체 물질을 포함하는 제1 공정 물질을 공급하여 반도체 기판 상에 예비 단위 층을 형성할 수 있다. (S110) 상기 공정 챔버(10)를 퍼지할 수 있다. (S115) 상기 퍼지된 공정 챔버(10) 내에 제2 공정 물질을 공급하여 상기 예비 단위 층을 단위 층으로 형성할 수 있다. (S120) 상기 단위 층이 형성된 반도체 기판이 위치하는 공정 챔버(10)를 퍼지할 수 이다. (S125) 원하는 증착 막 두께에 도달하지 않았을 때, 상기 단위 층을 형성하는 것을 1주기로 하는 공정을 반복적으로 진행할 수 있다. 따라서, 원하는 증착 막 두께에 도달하였을 때, 증착 막이 형성된 반도체 기판을 상기 공정 챔버(10)로부터 언로딩할 수 있다.8, 9, and 32, a first precursor and a film-controlled material may be simultaneously supplied into the
도 33은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 제조 방법의 또 다른 예를 나타내는 가스 펄싱 다이어그램이다. 도 8 및 도 9와 함께 도 33을 참조하여, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 제조 방법의 또 다른 예를 설명하기로 한다. 33 is a gas pulsing diagram illustrating still another example of a method of manufacturing a semiconductor device in accordance with an embodiment of the inventive concept. Referring to FIG. 33 along with FIGS. 8 and 9, another example of a method of manufacturing a semiconductor device according to an embodiment of the inventive concept will be described.
도 8, 도 9 및 도 33을 참조하면, 상기 공정 챔버(10) 내에 막-제어 물질을 제1 전구체 보다 먼저 공급을 시작하고, 상기 막-제어 물질이 공급되는 동안에 상기 제1 전구체의 공급을 시작하고, 상기 막-제어 물질과 상기 제1 전구체의 공급을 동시에 중단할 수 있다. 따라서, 상기 공정 챔버(10) 내에 상기 막-제어 물질 및 상기 제1 전구체 물질을 포함하는 제1 공정 물질을 공급하여 반도체 기판 상에 예비 단위 층을 형성할 수 있다. (S110) 상기 공정 챔버(10)를 퍼지할 수 있다. (S115) 상기 퍼지된 공정 챔버(10) 내에 제2 공정 물질을 공급하여 상기 예비 단위 층을 단위 층으로 형성할 수 있다. (S120) 상기 단위 층이 형성된 반도체 기판이 위치하는 공정 챔버(10)를 퍼지할 수 이다. (S125) 원하는 증착 막 두께에 도달하지 않았을 때, 상기 단위 층을 형성하는 것을 1주기로 하는 공정을 반복적으로 진행할 수 있다. 따라서, 원하는 증착 막 두께에 도달하였을 때, 증착 막이 형성된 반도체 기판을 상기 공정 챔버(10)로부터 언로딩할 수 있다.8, 9 and 33, the supply of the film-controlled material into the
도 34는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 제조 방법의 또 다른 예를 나타내는 가스 펄싱 다이어그램이다. 도 8 및 도 9와 함께 도 34를 참조하여, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 제조 방법의 또 다른 예를 설명하기로 한다. 34 is a gas pulsing diagram illustrating still another example of a method of manufacturing a semiconductor device in accordance with an embodiment of the inventive concept. Another example of a method of manufacturing a semiconductor device according to an embodiment of the inventive concept will be described with reference to FIG. 34 along with FIGS. 8 and 9.
도 8, 도 9 및 도 34를 참조하면, 상기 공정 챔버(10) 내에 막-제어 물질을 제1 전구체 보다 먼저 공급하고, 상기 막-제어 물질의 공급을 중단하면서 상기 제1 전구체 물질을 공급하고, 상기 제1 전구체의 공급을 중단하면서 상기 막-제어 물질을 공급할 수 있다. 상기 공정 챔버(10) 내에 상기 막-제어 물질을 두 번에 걸쳐서 공급하면서 상기 막-제어 물질이 공급되지 않는 기간 동안에 상기 제1 전구체 물질을 공급할 수 있다. 따라서, 상기 공정 챔버(10) 내에 상기 막-제어 물질 및 상기 제1 전구체 물질을 포함하는 제1 공정 물질을 공급하여 반도체 기판 상에 예비 단위 층을 형성할 수 있다. (S110) 상기 공정 챔버(10)를 퍼지할 수 있다. (S115) 상기 퍼지된 공정 챔버(10) 내에 제2 공정 물질을 공급하여 상기 예비 단위 층을 단위 층으로 형성할 수 있다. (S120) 상기 단위 층이 형성된 반도체 기판이 위치하는 공정 챔버(10)를 퍼지할 수 이다. (S125) 원하는 증착 막 두께에 도달하지 않았을 때, 상기 단위 층을 형성하는 것을 1주기로 하는 공정을 반복적으로 진행할 수 있다. 따라서, 원하는 증착 막 두께에 도달하였을 때, 증착 막이 형성된 반도체 기판을 상기 공정 챔버(10)로부터 언로딩할 수 있다.8, 9, and 34, the film-controlled material is supplied to the
도 35는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 제조 방법의 또 다른 예를 나타내는 가스 펄싱 다이어그램이다. 도 8 및 도 9와 함께 도 35를 참조하여, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 제조 방법의 또 다른 예를 설명하기로 한다. 35 is a gas pulsing diagram illustrating still another example of a method of manufacturing a semiconductor device in accordance with an embodiment of the inventive concept. Another example of a method of manufacturing a semiconductor device according to an embodiment of the inventive concept will be described with reference to FIG. 35 along with FIGS. 8 and 9.
도 8, 도 9 및 도 35를 참조하면, 상기 공정 챔버(10) 내에 상기 막-제어 물질을 공급하는 중간에 제1 전구체 물질을 공급할 수 있다. 상기 공정 챔버(10) 내에 상기 막-제어 물질을 상기 전구체 보다 먼저 공급하고, 일정 시간 후에 상기 제1 전구체 물질을 상기 막-제어 물질과 같이 공급하고, 상기 제1 전구체의 공급을 중단한 후에도 상기 막-제어 물질을 공급할 수 있다. 따라서, 상기 공정 챔버(10) 내에 상기 막-제어 물질 및 상기 제1 전구체 물질을 포함하는 제1 공정 물질을 공급하여 반도체 기판 상에 예비 단위 층을 형성할 수 있다. (S110) 상기 공정 챔버(10)를 퍼지할 수 있다. (S115) 상기 퍼지된 공정 챔버(10) 내에 제2 공정 물질을 공급하여 상기 예비 단위 층을 단위 층으로 형성할 수 있다. (S120) 상기 단위 층이 형성된 반도체 기판이 위치하는 공정 챔버(10)를 퍼지할 수 이다. (S125) 원하는 증착 막 두께에 도달하지 않았을 때, 상기 단위 층을 형성하는 것을 1주기로 하는 공정을 반복적으로 진행할 수 있다. 따라서, 원하는 증착 막 두께에 도달하였을 때, 증착 막이 형성된 반도체 기판을 상기 공정 챔버(10)로부터 언로딩할 수 있다.8, 9, and 35, a first precursor material may be supplied in the middle of supplying the film-controlled material into the
도 36은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 제조 방법의 또 다른 예를 나타내는 가스 펄싱 다이어그램이다. 도 8 및 도 9와 함께 도 36을 참조하여, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 제조 방법의 또 다른 예를 설명하기로 한다. 36 is a gas pulsing diagram illustrating still another example of a method of manufacturing a semiconductor device in accordance with an embodiment of the inventive concept. Another example of a method of manufacturing a semiconductor device according to an embodiment of the inventive concept will be described with reference to FIG. 36 along with FIGS. 8 and 9.
도 8, 도 9 및 도 36을 참조하면, 상기 공정 챔버(10) 내에 막-제어 물질과 제1 전구체 물질을 동시에 공급을 시작하고, 상기 막-제어 물질을 상기 제1 전구체 보다 긴 시간 동안 공급할 수 있다. 따라서, 상기 공정 챔버(10) 내에 상기 막-제어 물질 및 상기 제1 전구체 물질을 포함하는 제1 공정 물질을 공급하여 반도체 기판 상에 예비 단위 층을 형성할 수 있다. (S110) 상기 공정 챔버(10)를 퍼지할 수 있다. (S115) 상기 퍼지된 공정 챔버(10) 내에 제2 공정 물질을 공급하여 상기 예비 단위 층을 단위 층으로 형성할 수 있다. (S120) 상기 단위 층이 형성된 반도체 기판이 위치하는 공정 챔버(10)를 퍼지할 수 이다. (S125) 원하는 증착 막 두께에 도달하지 않았을 때, 상기 단위 층을 형성하는 것을 1주기로 하는 공정을 반복적으로 진행할 수 있다. 따라서, 원하는 증착 막 두께에 도달하였을 때, 증착 막이 형성된 반도체 기판을 상기 공정 챔버(10)로부터 언로딩할 수 있다. 8, 9, and 36, the film-control material and the first precursor material may be simultaneously supplied into the
도 37은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 제조방법에 따라 형성된 반도체 소자의 일 예를 나타낸 단면도이다.37 is a cross-sectional view illustrating an example of a semiconductor device formed by a method of manufacturing a semiconductor device according to an embodiment of the inventive concept.
도 37을 참조하면, 반도체 기판(300) 상에 수직한 측면을 갖는 구조물(325)을 형성할 수 있다. 상기 구조물(325)을 형성하는 것은 몰드 절연 막(310)을 형성하고, 상기 몰드 절연 막(310)을 관통하는 개구부(310a)를 형성하고, 상기 개구부(310a)의 측면 및 바닥면을 덮은 제1 전극(320)을 형성하는 것을 포함할 수 있다. 상기 제1 전극(320)은 타이타늄 질화물(TiN) 등과 같은 도전성 물질로 형성할 수 있다. 상기 제1 전극(320)은 본 발명의 기술적 사상의 실시예들에 따른 증착 막 형성 방법을 이용하여 형성할 수 있다. Referring to FIG. 37, a
상기 구조물(325)은 상부 면(325t), 상부 측면 부분(325s1) 및 하부 측면 부분(325s2)을 가질 수 있다. 상기 상부 측면 부분(325s1)은 상기 구조물(325)의 상부 영역에 위치하는 측면 부분을 의미하고, 상기 하부 측면 부분(325s2)은 상기 구조물(325)의 하부 영역에 위치하는 측면 부분을 의미할 수 있다.The
상기 구조물(325)을 갖는 반도체 기판 상에 커패시터 유전 막(330)을 형성할 수 있다. 상기 커패시터 유전 막(330)은 본 발명의 기술적 사상의 실시예들에 따라 형성된 증착 막일 수 있다. 예를 들어, 상기 커패시터 유전 막(330)은 도 1 내지 도 34에서 설명한 본 발명의 기술적 사상의 실시예들 중 어느 하나의 실시예에 따라 형성된 증착 막일 수 있다. The
상기 커패시터 유전 막(330)을 갖는 기판 상에 제2 전극(340)을 형성할 수 있다. 상기 제2 전극(340)은 본 발명의 기술적 사상의 실시예들에 따른 증착 막 형성 방법을 이용하여 형성할 수 있다. 상기 제1 전극(320), 상기 증착 막(330) 및 상기 제2 전극(340)은 커패시터를 구성할 수 있다.The
도 38은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 제조방법에 따라 형성된 반도체 소자의 다른 예를 나타낸 단면도이다.38 is a cross-sectional view illustrating another example of a semiconductor device formed according to a method of manufacturing a semiconductor device according to an embodiment of the inventive concept.
도 38을 참조하면, 반도체 기판(400)을 준비할 수 있다. 상기 반도체 기판(400)은 모스 트랜지스터 등과 같은 집적 회로를 포함할 수 있다. Referring to FIG. 38, a
상기 반도체 기판(400) 상에 층간 절연 막(405)을 형성할 수 있다. 상기 층간 절연 막(405)을 관통하는 도전성 플러그들(410)을 형성할 수 있다.An interlayer insulating
상기 층간 절연 막(405) 상에 상기 도전성 플러그들(410)과 전기적으로 연결된 제1 전극들(420)을 형성할 수 있다.
상기 제1 전극들(420)을 형성하는 것은 상기 도전성 플러그들(410)을 갖는 기판 상에 희생 몰드 막을 형성하고, 상기 희생 몰딩 막을 관통하는 홀들을 형성하고, 상기 홀들을 갖는 기판 상에 제1 전극 막을 형성하고, 상기 희생 몰딩 막이 노출되도록 상기 제1 전극 막을 평탄화하여 상기 홀들 내에 잔존하는 상기 제1 전극들(420)을 형성하고, 상기 희생 몰딩 막을 제거하는 것을 포함할 수 있다. 여기서, 상기 제1 전극 막은 본 발명의 기술적 사상의 실시예들에 따른 증착 막 형성 방법을 이용하여 형성할 수 있다. 예를 들어, 상기 제1 전극 막은 타이타늄 전구체 및 상기 타이타늄 전구체의 리간드의 수소 화합물을 이용하는 증착 공정에 의해 형성될 수 있다. Forming the
상기 제1 전극들(420)을 갖는 기판 상에 커패시터 유전 막(430)을 형성할 수 있다. 상기 커패시터 유전 막(430)은 본 발명의 기술적 사상의 실시예들에 따른 증착 막 형성 방법을 이용하여 형성할 수 있다. 상기 커패시터 유전 막(430)을 갖는 기판 상에 제2 전극(440)을 형성할 수 있다. 상기 제2 전극(430)은 본 발명의 기술적 사상의 실시예들에 따른 증착 막 형성 방법을 이용하여 형성할 수 있다. The
도 39는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 제조방법에 따라 형성된 반도체 소자의 또 다른 예를 나타낸 단면도이다.39 is a cross-sectional view illustrating still another example of a semiconductor device formed according to a method of manufacturing a semiconductor device according to an embodiment of the inventive concept.
도 39를 참조하면, 반도체 기판(500) 상에 층간 절연 막(505)을 형성할 수 있다. 상기 층간 절연 막(505)을 관통하는 도전성 플러그들(510)을 형성할 수 있다.Referring to FIG. 39, an
상기 층간 절연 막(505) 상에 상기 도전성 플러그들(510)과 전기적으로 연결된 실린더 형상의 제1 전극들(520)을 형성할 수 있다. 상기 제1 전극들(520)은 본 발명의 기술적 사상의 실시예들에 따른 증착 막 형성 방법을 이용하여 형성할 수 있다. 상기 제1 전극들(520)을 갖는 기판 상에 커패시터 유전 막(530)을 형성할 수 있다. 상기 커패시터 유전 막(530)은 본 발명의 기술적 사상의 실시예들에 따른 증착 막 형성 방법을 이용하여 형성할 수 있다. 상기 커패시터 유전 막(530)을 갖는 기판 상에 제2 전극(540)을 형성할 수 있다. 상기 제2 전극(530)은 본 발명의 기술적 사상의 실시예들에 따른 증착 막 형성 방법을 이용하여 형성할 수 있다. Cylindrical
도 40은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 제조방법에 따라 형성된 반도체 소자의 또 다른 예를 나타낸 단면도이다.40 is a cross-sectional view illustrating still another example of a semiconductor device formed according to a method of manufacturing a semiconductor device according to an embodiment of the inventive concept.
도 40을 참조하면, 반도체 기판(600) 상에 수직적으로 적층된 층간 절연 막들(610)이 제공될 수 있다. 상기 층간 절연 막들(610) 사이에 개재된 도전성 패턴들(670)이 제공될 수 있다. Referring to FIG. 40,
상기 도전성 패턴들(670)과 상기 층간 절연 막들(610)을 관통하는 수직 구조체(640)가 제공될 수 있다. 상기 수직 구조체(640)는 코어 패턴(625), 패드 패턴(630), 상기 코어 패턴(625)의 측면을 둘러싸며 상기 패드 패턴(630)의 측면 상으로 연장된 외측 패턴(620)을 포함할 수 있다. A
상기 코어 패턴(625)은 실리콘 산화물 등과 같은 절연성 물질로 형성될 수 있다. 상기 코어 패턴(625)을 ALD 방법에 의한 유전체로 형성하는 경우에, 상기 코어 패턴(625)은 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자의 제조 방법을 이용하여 형성할 수 있다. The
상기 패드 패턴(630)은 상기 코어 패턴(625) 상에 위치하며 상기 도전성 패턴들(670) 중 최상위 도전성 패턴 보다 높은 레벨에 위치할 수 있다. 상기 패드 패턴(630)은 도우프트 폴리 실리콘 등과 같은 도전성 물질로 형성될 수 있다. The pad pattern 630 may be located on the
상기 외측 패턴(620)은 트랜지스터의 채널 역할을 할 수 있는 반도체 패턴을 포함할 수 있다. 예를 들어, 상기 외측 패턴(620)은 실리콘 등과 같은 반도체 물질을 포함할 수 있다. 상기 외측 패턴(620)에서 상기 도전성 패턴들(670)과 가까운 부분은 유전체를 포함할 수 있다. 상기 유전체는 트랜지스터의 터널 산화막 역할을 할 수 있는 물질, 예를 들어 실리콘 산화물을 포함할 수 있다. 상기 유전체는 플래쉬 메모리 소자의 정보를 저장할 수 있는 물질, 예를 들어 실리콘 질화물 또는 고유전체를 포함할 수 있다. 상기 유전체는 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자의 제조방법을 이용하여 형성할 수 있다. The
한편, 상기 도전성 패턴들(670)은 금속 질화막 및/또는 금속 막을 포함할 수 있다. 예를 들어, 상기 도전성 패턴들(670)의 각각은 금속 막 및 상기 금속 막과 상기 층간 절연 막들(610) 사이에 개재된 금속 질화 막으로 형성할 수 있다. 그리고, 상기 금속 질화 막은 상기 금속 막과 상기 수직 구조체(640) 사이로 연장될 수 있다. 상기 도전성 패턴들(670)은 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자의 제조방법을 이용하여 형성할 수 있다. Meanwhile, the
상기 층간 절연 막(610) 및 상기 수직 구조체(640)를 덮는 캐핑 절연 막(650)이 제공될 수 있다. A capping insulating
본 발명의 기술적 사상의 실시예들에 따르면, 막-제어 물질 및 전구체 물질을 포함하는 제1 공정 물질을 공정 챔버 내에 공급하는 것을 포함하는 공정을 이용하여 반도체 기판 상에 증착 막을 형성할 수 있다. 이와 같이 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자의 제조방법에 따라 제조된 반도체소자를 설명하기 위하여 샘플 1-5 및 샘플 6-10을 제작하였다. According to embodiments of the inventive concept, a deposition film may be formed on a semiconductor substrate using a process including supplying a first process material including a film-control material and a precursor material into a process chamber. As described above, Sample 1-5 and Sample 6-10 were manufactured to describe the semiconductor device manufactured according to the method of manufacturing the semiconductor device according to the embodiments of the inventive concept.
이하에서, 샘플 1-5를 제작한 <실험 예 1>과, 샘플 6-10을 제작한 <실험 예 2>를 설명하기로 한다.Hereinafter, <Experimental Example 1> which produced Samples 1-5 and <Experimental Example 2> which produced Samples 6-10 will be described.
<실험 예1><Experimental Example 1>
상기 막-제어 물질을 이용하지 않으면서 상기 전구체 물질을 이용하여 증착 막을 형성한 샘플 1과, 상기 막-제어 물질 및 상기 전구체 물질을 모두 이용하여 형성한 증착 막을 갖는 샘플 2-5를 제작하였다. Sample 2-5 having a deposition film formed by using both the film-controlling material and the precursor material and
샘플 1-5은 공정 챔버 내에 반도체 기판을 로딩하고, 상기 반도체 기판 상에 공정 조건을 변화시키면서 증착 막을 형성하고, 상기 증착 막이 형성된 반도체 기판을 공정 챔버로부터 언로딩하는 공정을 수행하여 형성하였다. 여기서, 증착 막을 형성하는 것은 반도체 기판이 위치하는 공정 챔버 내에 제1 공정 물질을 공급하고, 상기 공정 챔버를 첫 번째로 퍼지하고, 상기 공정 챔버 내에 제2 공정 물질로써 산화제인 오존을 공급하고, 상기 공정 챔버를 두 번째로 퍼지하는 것을 1주기로 하는 공정을 반복적으로 수행하는 것을 포함한다. 여기서, 상기 제2 공정 물질로써 산화제인 오존을 이용하였다. Samples 1-5 were formed by loading a semiconductor substrate into a process chamber, forming a deposition film while changing process conditions on the semiconductor substrate, and unloading the semiconductor substrate on which the deposition film was formed from the process chamber. The forming of the deposition film may include supplying a first process material into a process chamber in which a semiconductor substrate is located, purging the process chamber first, supplying ozone as an oxidant as a second process material into the process chamber, and Iteratively performing a process with a second cycle of purging the process chamber. Here, ozone as an oxidant was used as the second process material.
샘플 1-5는 공통적으로 지르코늄 전구체를 포함하는 제1 공정 물질을 이용하여 형성하였다. 샘플 1은 상기 막-제어 물질을 포함하지 않으면서 상기 지르코늄 전구체를 포함하는 제1 공정 물질을 이용하여 형성하였다. 샘플 2-5는 공통적으로 상기 막-제어 물질 및 상기 지르코늄 전구체를 포함하는 제1 공정 물질을 이용하여 형성하였다. Samples 1-5 were formed using a first process material that commonly includes a zirconium precursor.
샘플 1-5는 공통적으로 액체 상태의 지르코늄 전구체를 LDS(liquid delivery system) 방식으로 130도의 온도로 기화시켜 상기 공정 챔버 내부로 공급하는 것을 이용하여 형성하였다. 이때, 샘플 1-5에서, 상기 지르코늄 전구체를 이동시키기 위한 캐리어 가스로써 아르곤을 이용하였으며 지르코늄 전구체 캐리어 가스의 유량은 160sccm 이다.Samples 1-5 were formed by vaporizing a liquid zirconium precursor in a liquid delivery system (LDS) to a temperature of 130 degrees and supplying it into the process chamber. In this case, in Sample 1-5, argon was used as a carrier gas for moving the zirconium precursor, and the flow rate of the zirconium precursor carrier gas was 160 sccm.
샘플 1-5는 공통적으로 화학식 CpZr(N(CH3)2)3을 갖는 지르코늄 전구체를 이용하여 형성하였고, 샘플 2-5는 공통적으로 상기 지르코늄 전구체의 리간드의 수소 화합물 DMA(dimethylamine)을 사용하였다. 상기 DMA 는 HN(CH3)2의 화학식을 갖는다. Samples 1-5 were commonly formed using zirconium precursors having the formula CpZr (N (CH 3 ) 2 ) 3 , and samples 2-5 commonly used hydrogen compound DMA (dimethylamine) of the ligand of the zirconium precursor. . The DMA has the formula of HN (CH 3 ) 2 .
샘플 2-5는 공통적으로 상기 막-제어 물질로써 이용되는 상기 DMA(dimethylamine)를 수분 여과기를 거쳐 가스 상태로 상기 공정 챔버 내에 공급하였다. 샘플 2-4에서, 상기 막-제어 물질로 이용하는 상기 DMA는 수분 여과기를 거쳐 가스 상태로 1000 sccm을 공급하였다.Samples 2-5 were commonly fed into the process chamber in gaseous form through a water filter with the dimethylamine (DMA) used as the membrane-controlling material. In Samples 2-4, the DMA used as the membrane control material was fed 1000 sccm in gaseous state through a water filter.
샘플 2-5는 상기 DMA(dimethylamine)를 상기 공정 챔버 내에 공급하는 방법을 변화시키면서 제조하였다.Samples 2-5 were prepared with varying methods of feeding the DMA (dimethylamine) into the process chamber.
샘플 1은 막-제어 물질을 이용하지 않고 지르코늄 전구체를 이용하여 지르코늄 산화물을 형성한 샘플이다. 공정 챔버 내에 상기 지르코늄 전구체를 공급하고, 상기 공정 챔버를 제1 퍼지하고, 산화제로써 오존을 공급하고 상기 공정 챔버를 제2 퍼지하는 것을 1주기로 하는 공정을 136회 반복 수행하여 148Å 두께의 지르코늄 산화막을 갖는 샘플 1을 형성하였다. 샘플 1에서의 지르코늄 산화막의 증착 율(deposition rate)은 1.09 Å/cycle 이다.
상기 샘플 2는 도 32에서 설명한 것과 같은 본 발명의 기술적 사상의 실시예에 따라 제조된 샘플이다. 도 32에서 설명한 것과 같이, 공정 챔버 내에 지르코늄 전구체와 막-제어 물질을 동시에 공급하고, 이어서 공정 챔버를 첫 번째로 퍼지 한 후, 공정 챔버 내에 산화제 오존을 공급하고, 이어서 상기 공정 챔버를 두 번째로 퍼지하는 것을 1주기로 하는 공정을 157회 반복하여 154 Å 두께의 지르코늄 산화막이 형성된 상기 샘플 2를 형성하였다. 샘플 2에서의 지르코늄 산화막의 증착 율은 0.98 Å/cycle 이다. 샘플 2에서, 상기 지르코늄 전구체와 상기 막-제어 물질은 상기 공정 챔버 내에 동시에 공급이 시작되고 동시에 공급이 중단되었다.
샘플 3은 도 22에서 설명한 것과 같은 본 발명의 기술적 사상의 실시예에 따라 제조된 샘플이다. 도 22에서와 같이, 공정 챔버 내에 지르코늄 전구체를 공급하고, 지르코늄 전구체의 공급을 중단하면서 막-제어 물질을 공급하고, 이어서 공정 챔버를 첫 번째로 퍼지 한 후, 공정 챔버 내에 산화제 오존을 공급하고, 이어서 상기 공정 챔버를 두 번째로 퍼지하는 것을 1주기로 하는 공정을 147회 반복하여 152 Å 두께의 지르코늄 산화막이 형성된 샘플 3을 형성하였다. 샘플 3에서의 지르코늄 산화막의 증착 율은 1.03 Å/cycle 이다.Sample 3 is a sample manufactured according to an embodiment of the inventive concept as described with reference to FIG. 22. As shown in FIG. 22, the zirconium precursor is supplied into the process chamber, the film-controlled material is supplied while the supply of the zirconium precursor is stopped, and then the purge of the process chamber is first performed, and then the oxidant ozone is supplied into the process chamber, Subsequently, the process of purging the process chamber secondly for one cycle was repeated 147 times to form Sample 3 in which a 152 Å thick zirconium oxide film was formed. The deposition rate of the zirconium oxide film in Sample 3 is 1.03 Å / cycle.
샘플 4는 도 10에서 설명한 것과 같은 본 발명의 기술적 사상의 실시예에 따라 제조된 샘플이다. 도 10에서 설명한 것과 같이, 공정 챔버 내에 막-제어 물질을 공급하고, 상기 막-제어 물질의 공급을 중단하면서 상기 공정 챔버 내에 지르코늄 전구체를 공급하고, 이어서 공정 챔버를 첫 번째로 퍼지 한 후, 공정 챔버 내에 산화제 오존을 공급하고, 이어서 상기 공정 챔버를 두 번째로 퍼지하는 것을 1주기로 하는 공정을 155회 반복하여 146 Å 두께의 지르코늄 산화막이 형성된 상기 샘플 4를 형성하였다. 상기 샘플 4에서의 지르코늄 산화막의 증착 율은 0.64 Å/cycle 이다. Sample 4 is a sample manufactured according to an embodiment of the inventive concept as described in FIG. 10. As described in FIG. 10, a film-controlled material is supplied into the process chamber, a zirconium precursor is supplied into the process chamber while the supply of the film-controlled material is stopped, and then the process chamber is first purged. The sample 4 in which a zirconium oxide film having a thickness of 146 kPa was formed was repeated 155 times by supplying an oxidizing agent ozone into the chamber and then purging the process chamber a second time. The deposition rate of the zirconium oxide film in the sample 4 is 0.64 Å / cycle.
샘플 5는 도 36에서 설명한 것과 같은 본 발명의 기술적 사상의 실시예에 따라 제조된 샘플이다. 도 36에서 설명한 것과 같이, 공정 챔버 내에 막-제어 물질 및 지르코늄 전구체를 동시에 공급하고, 상기 막-제어 물질의 공급을 계속하면서 상기 지르코늄 전구체의 공급을 중단하고, 상기 지르코늄 전구체의 공급을 중단한 후에 상기 막-제어 물질의 공급을 중단하고, 이어서 공정 챔버를 첫 번째로 퍼지 한 후, 공정 챔버 내에 산화제 오존을 공급하고, 이어서 상기 공정 챔버를 두 번째로 퍼지하는 것을 1주기로 하는 공정을 163회 반복하여 147 Å 두께의 지르코늄 산화막이 형성된 상기 샘플 5를 형성하였다. 상기 샘플 5에서의 지르코늄 산화막의 증착 율은 0.90 Å/cycle 이다. Sample 5 is a sample manufactured according to an embodiment of the inventive concept as described with reference to FIG. 36. As described with reference to FIG. 36, after the film-controlled material and the zirconium precursor are simultaneously supplied into the process chamber, the supply of the zirconium precursor is stopped while the supply of the film-controlled material is continued, and the supply of the zirconium precursor is stopped. The process of stopping the supply of the membrane-controlled material, then purging the process chamber first, then supplying oxidant ozone into the process chamber, and then purging the process chamber a second time, is repeated 163 times. Thus, Sample 5 having a 147 Å thick zirconium oxide film was formed. The deposition rate of the zirconium oxide film in the sample 5 is 0.90 Å / cycle.
이와 같이 형성된 샘플 1-5에서의 증착 막, 즉 지르코늄 산화막의 두께를 측정한 결과를 아래의 [표 1]에 나타내었다.The result of measuring the thickness of the deposited film, that is, the zirconium oxide film in the sample 1-5 thus formed is shown in Table 1 below.
상기 막-제어 물질을 이용하여 형성한 상기 샘플 2-5는 상기 막-제어 물질을 이용하지 않은 상기 샘플 1에 비하여 1주기 당 증착 되는 단위 층의 두께가 작음을 알 수 있다. 1주기 공정을 수행하였을 때, 샘플 2-5의 단위 층 두께들은 샘플 1의 단위 층 두께 보다 작다는 것을 알 수 있다. 본 실험에서, 1주기 당 이용된 지르코늄 전구체의 양이 동일하고, 상기 막-제어 물질은 상기 단위 층이 형성되면서 모두 제거되는 것으로 볼 때, 이러한 실험 결과로부터, 샘플 1과 같이 막-제어 물질을 이용하지 않고 증착 공정을 진행한 경우보다, 샘플 2-5와 같이 막-제어 물질을 이용하여 증착 공정을 진행한 경우에 이상적인 단 원자층에 가까운 단위 층이 형성된다는 것을 알 수 있다. 이러한 것으로 볼 때, 샘플 1에 비하여 샘플 2-5에서와 같이 막-제어 물질을 이용하면, 본 발명의 실시예들에서 설명한 예비 단위 층을 형성할 때, 과흡착 부분이 적어지기 때문에, 이상적인 단 원자층에 가까운 단위 층이 형성됨을 알 수 있다.It can be seen that the sample 2-5 formed using the film control material has a smaller thickness of the unit layer deposited per cycle than the
<실험 예 2><Experimental Example 2>
앞에서 설명한 것과 같이, 본 발명의 기술적 사상의 실시예들에 따르면, 막-제어 물질 및 전구체 물질을 포함하는 제1 공정 물질을 공정 챔버 내에 공급하는 것을 포함하는 공정을 이용하여 반도체 기판 상에 증착 막을 형성할 수 있다.As described above, according to embodiments of the inventive concept, a deposition film is deposited on a semiconductor substrate using a process including supplying a first process material including a film-control material and a precursor material into a process chamber. Can be formed.
샘플 6-10을 제작하기 위하여, 반도체 기판 상에 도 37에서 설명한 것과 같은 상기 구조물(325)을 형성하고, 상기 구조물(325)을 갖는 반도체 기판을 공정 챔버 내에 로딩하고, 상기 공정 챔버 내의 상기 구조물(325)을 갖는 반도체 기판 상에 증착 막(330)을 형성하고, 상기 증착 막(330)을 갖는 반도체 기판을 상기 공정 챔버 로부터 언로딩하였다. 여기서, 상기 구조물(325)은, 도 37에서 설명한 것과 같이, 몰드 절연 막(310) 및 제1 전극(320)을 포함할 수 있다.To fabricate Samples 6-10, the
상기 구조물(325)을 갖는 반도체 기판이 위치하는 공정 챔버 내에 제1 공정 물질을 공급하여 예비 단위 층을 형성하고, 상기 공정 챔버를 제1 퍼지하고, 상기 공정 챔버 내에 제2 공정 물질을 공급하여 상기 예비 단위 층을 단위 층으로 형성하고, 상기 공정 챔버를 제2 퍼지하는 것을 1주기로 하는 공정을 반복적으로 수행하여 샘플 6-10의 증착 막(330)을 형성하였다. 여기서, 상기 제1 공정 물질을 공급하는 공정 조건을 변화시키면서 샘플 6-10을 형성하였다.Supplying a first process material into a process chamber in which the semiconductor substrate having the
샘플 6은 상기 막-제어 물질을 이용하지 않고 증착 막(330)을 형성한 샘플이고, 샘플 7-10은 막-제어 물질 및 전구체 물질을 모두 이용하되, 막-제어 물질을 공급하는 방법을 변화시키면서 증착 막(330)을 형성한 샘플들이다. 이때, 상기 전구체는 화학식 CpZr(N(CH3)2)3을 갖는 지르코늄 전구체이고, 상기 막-제어 물질은 상기 지르코늄 전구체의 리간드의 수소화합물이다. 상기 막-제어 물질은 HN(CH3)2의 화학식을 갖는 리간드-수소 화합물이다.Sample 6 is a sample in which the
샘플 6-10에서, 액체 상태의 지르코늄 전구체를 LDS(liquid delivery system) 방식으로 130도의 온도로 기화시켜 상기 공정 챔버 내에 공급하였다. 상기 샘플 6-10에서 상기 막-제어 물질은 수분 여과기를 거쳐 가스 상태로 1000 sccm을 공급하였다. 상기 샘플 6-10에서, 상기 지르코늄 전구체를 이동시키기 위한 캐리어 가스로써 아르곤을 이용하였으며 지르코늄 전구체 캐리어 가스의 유량은 160sccm 이다.In Samples 6-10, the liquid zirconium precursor was vaporized to a temperature of 130 degrees in a liquid delivery system (LDS) and fed into the process chamber. In Sample 6-10, the membrane-controlled material was fed 1000 sccm in gaseous state through a water filter. In Sample 6-10, argon was used as a carrier gas for moving the zirconium precursor, and the flow rate of the zirconium precursor carrier gas was 160 sccm.
샘플 6은 막-제어 물질을 이용하지 않고 지르코늄 전구체를 이용하여 지르코늄 산화물로 증착 막(330a)을 형성한 샘플이다. 공정 챔버 내에 상기 지르코늄 전구체를 공정 챔버에 공급하고, 상기 공정 챔버를 제1 퍼지하고, 산화제로써 오존을 공급하고 상기 공정 챔버를 제2 퍼지하는 것을 1주기로 하는 공정을 반복 수행하여 형성하였다. Sample 6 is a sample in which the
도 41a는 샘플 6에서 상기 구조물(325)의 상부면 가장자리 부분(325h) 상에 형성된 증착 막 부분(330a_1)을 갖는 반도체 소자를 나타낸 도면이다. 도 41a에서 도면 부호 700a로 나타낸 부분은 샘플 6에서 상기 구조물(325)의 상부면 가장자리 부분(325h) 상에 형성된 증착 막 부분(330a_1)을 포함하는 TEM 사진이고, 도 41a에서 "Ha'"로 표시된 부분은 상기 TEM 사진(700a)의 "Ha"로 표시된 부분을 확대한 부분이다. FIG. 41A illustrates a semiconductor device having a deposition film portion 330a_1 formed on the upper edge portion 325h of the
샘플 6에서, 상기 구조물(325)의 상부면 가장자리 부분(325h) 상에 형성된 상기 증착 막 부분(330a_1)의 두께는 136Å 이다. In sample 6, the thickness of the deposited film portion 330a_1 formed on the top edge portion 325h of the
도 41b는 샘플 6에서 상기 구조물(325)의 상부 측면 부분(325s_1) 상에 형성된 증착 막의 부분(330a_2)을 갖는 반도체 소자를 나타낸 도면이다. 도 41b에서 도면 부호 700b로 나타낸 부분은 샘플 6에서 상기 구조물(325)의 상부 측면 부분(325s_1) 상에 형성된 증착 막의 부분(330a_2)을 포함하는 TEM 사진이고, 도 41b에서 "Ua'"로 표시된 부분은 상기 TEM 사진(700b)에서 "Ua"로 표시된 부분을 확대한 부분이다.FIG. 41B illustrates a semiconductor device having a portion 330a_2 of the deposited film formed on the upper side portion 325s_1 of the
샘플 6에서, 상기 구조물(325)의 상부 측면 부분(325s_1) 상에 형성된 상기 증착 막 부분(330a_2)의 두께는 129Å 이다.In Sample 6, the thickness of the deposited film portion 330a_2 formed on the upper side portion 325s_1 of the
도 41c는 샘플 6에서 상기 구조물(325)의 하부 측면 부분(325s_2) 상에 형성된 증착 막의 부분(330a_3)을 갖는 반도체 소자를 나타낸 도면이다. 도 41c에서 도면부호 700c로 나타낸 부분은 샘플 6에서 상기 구조물(325)의 하부 측면 부분(325s_2) 상에 형성된 증착 막 부분(330a_3)을 포함하는 TEM 사진이고, 도 41c에서 "La'"로 표시된 부분은 상기 TEM 사진(700c)의 "La"로 표시된 부분을 확대한 부분이다. 샘플 6에서, 상기 구조물(325)의 하부 측면 부분(325s_2) 상에 형성된 상기 증착 막 부분(330a_3)의 두께는 129Å이다. FIG. 41C illustrates a semiconductor device having a portion 330a_3 of a deposited film formed on the lower side portion 325s_2 of the
따라서, 샘플 6에서, 상기 구조물(325)의 상부면 가장 자리 부분(325h) 상에 형성되는 증착 막 부분(330a_1)은 136Å 의 제1 두께로 형성되었고, 상기 구조물(325)의 상부 측면 부분(325s_1) 상에 형성되는 증착 막 부분(330a_2)은 129 Å의 제2 두께로 형성되었고, 상기 구조물(325)의 하부 측면 부분(325s_2) 상에 형성되는 증착 막 부분(330a_3)은 97Å의 제3 두께로 형성되었다. 샘플 6에서 상기 증착 막(330a)의 스텝 커버리지는 71%이다.Thus, in Sample 6, the deposited film portion 330a_1 formed on the upper surface edge portion 325h of the
샘플 6-10에서, 증착 막의 스텝 커버리지는 아래와 같은 <수학식 1>로부터 계산되었다.In Sample 6-10, the step coverage of the deposited film was calculated from
여기서, 두께 1은 상기 구조물(325)의 상부 가장자리 부분(325h) 상에 형성되는 증착 막 부분의 두께를 의미하고, 두께 3은 상기 구조물(325)의 하부 측면 부분(325s_2) 상에 형성되는 증착 막 부분의 두께를 의미한다.Here,
샘플 7은 도 32에서 설명한 것과 같은 본 발명의 기술적 사상의 실시예에 따라 제조된 샘플이다. 샘플 7의 증착 막(330b)은 도 32에서 설명한 것과 같이, 공정 챔버 내에 지르코늄 전구체와 막-제어 물질을 동시에 공급하고, 이어서 공정 챔버를 첫 번째로 퍼지 한 후, 공정 챔버 내에 산화제 오존을 공급하고, 이어서 상기 공정 챔버를 두 번째로 퍼지하는 것을 1주기로 하는 공정을 반복적으로 수행하여 형성하였다. 샘플 7에서, 상기 지르코늄 전구체와 상기 막-제어 물질은 동일한 시간 동안 공급되었다.Sample 7 is a sample manufactured according to an embodiment of the inventive concept as described with reference to FIG. 32. The
도 42a는 샘플 7에서 상기 구조물(325)의 상부면 가장자리 부분(325h) 상에 형성된 증착 막 부분(330b_1)을 갖는 반도체 소자를 나타낸 도면이다. 도 42a에서 도면 부호 710a로 나타낸 부분은 샘플 7에서 상기 구조물(325)의 상부면 가장자리 부분(325h) 상에 형성된 증착 막 부분(330b_1)을 포함하는 TEM 사진이고, 도 42a에서 "Hb'"로 표시된 부분은 상기 TEM 사진(710a)의 "Hb"로 표시된 부분을 확대한 부분이다. 샘플 7에서, 상기 구조물(325)의 상부면의 가장자리 부분(325h) 상에 형성된 상기 증착 막 부분(330b_1)의 두께는 138Å 이다.FIG. 42A illustrates a semiconductor device having a deposition film portion 330b_1 formed on the upper edge portion 325h of the
도 42b는 샘플 7에서 상기 구조물(325)의 상부 측면 부분(325s_1) 상에 형성된 증착 막의 부분(330b_2)을 갖는 반도체 소자를 나타낸 도면이다. 도 42b에서 도면 부호 710b로 나타낸 부분은 샘플 7에서 상기 구조물(325)의 상부 측면 부분(325s_1) 상에 형성된 증착 막 부분(330b_2)을 포함하는 TEM 사진이고, 도 42b에서 "Ua'"로 표시된 부분은 상기 TEM 사진(710b)에서 "Ua"로 표시된 부분을 확대한 부분이다.FIG. 42B illustrates a semiconductor device having a portion 330b_2 of the deposited film formed on the upper side portion 325s_1 of the
샘플 7에서, 상기 구조물(325)의 상부 측면 부분(325s_1) 상에 형성된 상기 증착 막 부분(330b_2)의 두께는 142Å 이다.In Sample 7, the thickness of the deposited film portion 330b_2 formed on the upper side portion 325s_1 of the
도 42c는 샘플 7에서 상기 구조물(325)의 하부 측면 부분(325s_2) 상에 형성된 증착 막의 부분(330b_3)을 갖는 반도체 소자를 나타낸 도면이다. 도 42c에서 도면부호 710c로 나타낸 부분은 샘플 7에서 상기 구조물(325)의 하부 측면 부분(325s_2) 상에 형성된 증착 막 부분(330b_3)을 포함하는 TEM 사진이고, 도 42c에서 "La'"로 표시된 부분은 상기 TEM 사진(710c)의 "La"로 표시된 부분을 확대한 부분이다. 샘플 7에서, 상기 구조물(325)의 하부 측면 부분(325s_2) 상에 형성된 상기 증착 막 부분(330b_3)의 두께는 99Å이다. FIG. 42C illustrates a semiconductor device having a portion 330b_3 of a deposition film formed on the lower side portion 325s_2 of the
따라서, 샘플 7에서, 상기 구조물(325)의 상부면 가장 자리 부분(325h) 상에 형성되는 증착 막 부분(330b_1)은 138Å 의 제1 두께로 형성되었고, 상기 구조물(325)의 상부 측면 부분(325s_1) 상에 형성되는 증착 막 부분(330b_2)은 142 Å의 제2 두께로 형성되었고, 상기 구조물(325)의 하부 측면 부분(325s_2) 상에 형성되는 증착 막 부분(330b_3)은 99Å의 제3 두께로 형성되었다. 샘플 7에서 상기 증착 막(330b)의 스텝 커버리지는 72%이다.Accordingly, in sample 7, the deposition film portion 330b_1 formed on the upper surface edge portion 325h of the
샘플 8은 도 22에서 설명한 것과 같은 본 발명의 기술적 사상의 실시예에 따라 제조된 샘플이다. 샘플 8의 증착 막(330c)은 도 22에서 설명한 것과 같이 공정 챔버 내에 지르코늄 전구체를 공급하고, 지르코늄 전구체의 공급을 중단하면서 막-제어 물질을 공급하고, 이어서 공정 챔버를 첫 번째로 퍼지 한 후, 공정 챔버 내에 산화제 오존을 공급하고, 이어서 상기 공정 챔버를 두 번째로 퍼지하는 것을 1주기로 하는 공정을 반복적으로 수행하여 형성하였다. Sample 8 is a sample manufactured according to an embodiment of the inventive concept as described with reference to FIG. 22. The
도 43a는 샘플 8에서 상기 구조물(325)의 상부면 가장자리 부분(325h) 상에 형성된 증착 막 부분(330c_1)을 갖는 반도체 소자를 나타낸 도면이다. 도 43a에서 도면 부호 720a로 나타낸 부분은 샘플 8에서 상기 구조물(325)의 상부면 가장자리 부분(325h) 상에 형성된 증착 막 부분(330c_1)을 포함하는 TEM 사진이고, 도 43a에서 "Hc'"로 표시된 부분은 상기 TEM 사진(720a)의 "Hc"로 표시된 부분을 확대한 부분이다. 샘플 8에서, 상기 구조물(325)의 상부면의 가장자리 부분(325h) 상에 형성된 상기 증착 막 부분(330c_1)의 두께는 134Å 이다.FIG. 43A illustrates a semiconductor device having a deposition film portion 330c_1 formed on the upper edge portion 325h of the
도 43b는 샘플 8에서 상기 구조물(325)의 상부 측면 부분(325s_1) 상에 형성된 증착 막의 부분(330c_2)을 갖는 반도체 소자를 나타낸 도면이다. 도 43b에서 도면 부호 720b로 나타낸 부분은 샘플 8에서 상기 구조물(325)의 상부 측면 부분(325s_1) 상에 형성된 증착 막 부분(330c_2)을 포함하는 TEM 사진이고, 도 43b에서 "Ua'"로 표시된 부분은 상기 TEM 사진(720b)에서 "Ua"로 표시된 부분을 확대한 부분이다. 샘플 8에서, 상기 구조물(325)의 상부 측면 부분(325s_1) 상에 형성된 상기 증착 막 부분(330c_2)의 두께는 123Å 이다.FIG. 43B illustrates a semiconductor device having a portion 330c_2 of the deposited film formed on the upper side portion 325s_1 of the
도 43c는 샘플 8에서 상기 구조물(325)의 하부 측면 부분(325s_2) 상에 형성된 증착 막의 부분(330c_3)을 갖는 반도체 소자를 나타낸 도면이다. 도 43c에서 도면부호 720c로 나타낸 부분은 샘플 8에서 상기 구조물(325)의 하부 측면 부분(325s_2) 상에 형성된 증착 막 부분(330c_3)을 포함하는 TEM 사진이고, 도 43c에서 "La'"로 표시된 부분은 상기 TEM 사진(720c)의 "La"로 표시된 부분을 확대한 부분이다. 샘플 8에서, 상기 구조물(325)의 하부 측면 부분(325s_2) 상에 형성된 상기 증착 막 부분(330c_3)의 두께는 102Å이다. FIG. 43C illustrates a semiconductor device having a portion 330c_3 of the deposited film formed on the lower side portion 325s_2 of the
따라서, 샘플 8에서, 상기 구조물(325)의 상부면 가장 자리 부분(325h) 상에 형성되는 증착 막 부분(330c_1)은 134Å 의 제1 두께로 형성되었고, 상기 구조물(325)의 상부 측면 부분(325s_1) 상에 형성되는 증착 막 부분(330c_2)은 123 Å의 제2 두께로 형성되었고, 상기 구조물(325)의 하부 측면 부분(325s_2) 상에 형성되는 증착 막 부분(330c_3)은 102Å의 제3 두께로 형성되었다. 샘플 8에서 상기 증착 막(330c)의 스텝 커버리지는 76%이다.
Thus, in sample 8, the deposition film portion 330c_1 formed on the upper surface edge portion 325h of the
상기 샘플 9는 도 10에서 설명한 것과 같은 본 발명의 기술적 사상의 실시예에 따라 제조된 샘플이다. 상기 샘플 9의 증착 막(330d)은 도 10에서 설명한 것과 같이 공정 챔버 내에 막-제어 물질을 공급하고, 상기 막-제어 물질의 공급을 중단하면서 상기 공정 챔버 내에 지르코늄 전구체를 공급하고, 이어서 공정 챔버를 첫 번째로 퍼지 한 후, 공정 챔버 내에 산화제 오존을 공급하고, 이어서 상기 공정 챔버를 두 번째로 퍼지하는 것을 1주기로 하는 공정을 반복적으로 수행하여 형성하였다. Sample 9 is a sample prepared according to an embodiment of the inventive concept as described with reference to FIG. 10. The
도 44a는 샘플 9에서 상기 구조물(325)의 상부면 가장자리 부분(325h) 상에 형성된 증착 막 부분(330d_1)을 갖는 반도체 소자를 나타낸 도면이다. 도 44a에서 도면 부호 730a로 나타낸 부분은 샘플 9에서 상기 구조물(325)의 상부면 가장자리 부분(325h) 상에 형성된 증착 막 부분(330d_1)을 포함하는 TEM 사진이고, 도 44a에서 "Hc'"로 표시된 부분은 상기 TEM 사진(730a)의 "Hc"로 표시된 부분을 확대한 부분이다. 샘플 9에서, 상기 구조물(325)의 상부면의 가장자리 부분(325h) 상에 형성된 상기 증착 막 부분(330d_1)의 두께는 122Å 이다.FIG. 44A illustrates a semiconductor device having a deposition film portion 330d_1 formed on the top edge portion 325h of the
도 44b는 샘플 9에서 상기 구조물(325)의 상부 측면 부분(325s_1) 상에 형성된 증착 막의 부분(330d_2)을 갖는 반도체 소자를 나타낸 도면이다. 도 44b에서 도면 부호 730b로 나타낸 부분은 샘플 9에서 상기 구조물(325)의 상부 측면 부분(325s_1) 상에 형성된 증착 막 부분(330d_2)을 포함하는 TEM 사진이고, 도 44b에서 "Ua'"로 표시된 부분은 상기 TEM 사진(730b)에서 "Ua"로 표시된 부분을 확대한 부분이다. 샘플 9에서, 상기 구조물(325)의 상부 측면 부분(325s_1) 상에 형성된 상기 증착 막 부분(330d_2)의 두께는 117Å 이다.FIG. 44B illustrates a semiconductor device having a portion 330d_2 of the deposited film formed on the upper side portion 325s_1 of the
도 44c는 샘플 9에서 상기 구조물(325)의 하부 측면 부분(325s_2) 상에 형성된 증착 막의 부분(330d_3)을 갖는 반도체 소자를 나타낸 도면이다. 도 44c에서 도면부호 730c로 나타낸 부분은 샘플 9에서 상기 구조물(325)의 하부 측면 부분(325s_2) 상에 형성된 증착 막 부분(330d_3)을 포함하는 TEM 사진이고, 도 44c에서 "La'"로 표시된 부분은 상기 TEM 사진(730c)의 "La"로 표시된 부분을 확대한 부분이다. 샘플 9에서, 상기 구조물(325)의 하부 측면 부분(325s_2) 상에 형성된 상기 증착 막 부분(330d_3)의 두께는 102Å이다. FIG. 44C illustrates a semiconductor device having a portion 330d_3 of a deposition film formed on the lower side portion 325s_2 of the
따라서, 샘플 9에서, 상기 구조물(325)의 상부면 가장 자리 부분(325h) 상에 형성되는 증착 막 부분(330d_1)은 122Å 의 제1 두께로 형성되었고, 상기 구조물(325)의 상부 측면 부분(325s_1) 상에 형성되는 증착 막 부분(330d_2)은 117 Å의 제2 두께로 형성되었고, 상기 구조물(325)의 하부 측면 부분(325s_2) 상에 형성되는 증착 막 부분(330d_3)은 102Å의 제3 두께로 형성되었다. 샘플 9에서 상기 증착 막(330d)의 스텝 커버리지는 84%이다.Thus, in Sample 9, the deposition film portion 330d_1 formed on the upper surface edge portion 325h of the
상기 샘플 10는 도 36에서 설명한 것과 같은 본 발명의 기술적 사상의 실시예에 따라 제조된 샘플이다. 상기 샘플 10의 증착 막(330e)는 도 36에서 설명한 것과 같이 공정 챔버 내에 막-제어 물질 및 지르코늄 전구체를 동시에 공급하고, 상기 막-제어 물질의 공급을 계속하면서 상기 지르코늄 전구체의 공급을 중단하고, 상기 지르코늄 전구체의 공급을 중단한 후에 상기 막-제어 물질의 공급을 중단하고, 이어서 공정 챔버를 첫 번째로 퍼지 한 후, 공정 챔버 내에 산화제 오존을 공급하고, 이어서 상기 공정 챔버를 두 번째로 퍼지하는 것을 1주기로 하는 공정을 반복 수행하여 형성하였다. The
도 45a는 샘플 10에서 상기 구조물(325)의 상부면 가장자리 부분(325h) 상에 형성된 증착 막 부분(330e_1)을 갖는 반도체 소자를 나타낸 도면이다. 도 45a에서 도면 부호 740a로 나타낸 부분은 샘플 10에서 상기 구조물(325)의 상부면 가장자리 부분(325h) 상에 형성된 증착 막 부분(330e_1)을 포함하는 TEM 사진이고, 도 45a에서 "Hc'"로 표시된 부분은 상기 TEM 사진(740a)의 "Hc"로 표시된 부분을 확대한 부분이다. 샘플 10에서, 상기 구조물(325)의 상부면의 가장자리 부분(325h) 상에 형성된 상기 증착 막 부분(330e_1)의 두께는 135Å 이다.45A illustrates a semiconductor device having a deposition film portion 330e_1 formed on the top edge portion 325h of the
도 45b는 샘플 10에서 상기 구조물(325)의 상부 측면 부분(325s_1) 상에 형성된 증착 막의 부분(330e_2)을 갖는 반도체 소자를 나타낸 도면이다. 도 45b에서 도면 부호 740b로 나타낸 부분은 샘플 10에서 상기 구조물(325)의 상부 측면 부분(325s_1) 상에 형성된 증착 막 부분(330e_2)을 포함하는 TEM 사진이고, 도 45b에서 "Ua'"로 표시된 부분은 상기 TEM 사진(740b)에서 "Ua"로 표시된 부분을 확대한 부분이다. 샘플 10에서, 상기 구조물(325)의 상부 측면 부분(325s_1) 상에 형성된 상기 증착 막 부분(330e_2)의 두께는 129Å 이다.45B illustrates a semiconductor device having a portion 330e_2 of a deposited film formed on the upper side portion 325s_1 of the
도 45c는 샘플 10에서 상기 구조물(325)의 하부 측면 부분(325s_2) 상에 형성된 증착 막의 부분(330e_3)을 갖는 반도체 소자를 나타낸 도면이다. 도 45c에서 도면부호 740c로 나타낸 부분은 샘플 10에서 상기 구조물(325)의 하부 측면 부분(325s_2) 상에 형성된 증착 막 부분(330e_3)을 포함하는 TEM 사진이고, 도 45c에서 "La'"로 표시된 부분은 상기 TEM 사진(740c)의 "La"로 표시된 부분을 확대한 부분이다. 샘플 10에서, 상기 구조물(325)의 하부 측면 부분(325s_2) 상에 형성된 상기 증착 막 부분(330e_3)의 두께는 104Å이다. FIG. 45C illustrates a semiconductor device having a portion 330e_3 of a deposited film formed on the lower side portion 325s_2 of the
상기 샘플 10에서, 상기 구조물(325)의 상부면 가장자리 부분(325h) 상에서의 상기 증착 막 부분(330e_1)의 제1 두께는 135Å 이고, 상기 구조물(325)의 상부 측면 부분(325s_1) 상에서의 상기 증착 막 부분(330e_2)의 제2 두께는 129Å이고, 상기 구조물(325)의 하부 측면 부분(325s_2) 상에서의 상기 증착 막 부분(330e_3)의 제3 두께는 104 Å이다. 상기 샘플 10에서 상기 증착 막(330e)의 스텝 커버리지는 77%이다.In
아래의 [표 2]는 샘플 6-10에 대한 TEM 분석 결과를 정리해서 나타낸 표이다. [표 2]에서, 제1 두께(HT)는 상기 구조물(325)의 상부면 가장자리 부분(325h) 상에 형성된 샘플 6-10의 증착 막(330)의 두께이고, 제2 두께(UT)는 상기 구조물(325)의 상부 측면 부분(325s_1) 상에 형성된 샘플 6-10의 증착 막(330)의 두께이고, 제3 두께(LT)는 상기 구조물(325)의 하부 측면 부분(325s_2) 상에 형성된 샘플 6-10의 증착 막(330)의 두께이다.Table 2 below shows the results of TEM analysis on Samples 6-10. In Table 2, the first thickness HT is a thickness of the
샘플 6-10으로부터, 막-제어 물질을 이용하지 않으면서 증착 공정을 진행한 샘플 6의 증착 막(330a) 보다 막-제어 물질을 이용하여 증착 공정을 진행한 샘플 7-10에서의 증착 막들(330b, 330c, 330d, 330e)의 스텝 커버리지가 우수하다는 것을 알 수 있다. From Samples 6-10, the deposition films in Sample 7-10, which were deposited using the film-controlled material rather than the
상기 구조물(325)의 상기 상부 측면 부분(325s_1) 상에 형성되는 증착 막의 상기 제2 두께(UT)와 상기 구조물(325)의 상기 하부 측면 부분(325s_2) 상에 형성되는 증착 막의 상기 제3 두께(LT)의 비율을 아래의 <수학식 2>를 이용하여 계산하였다. The second thickness UT of the deposition film formed on the upper side portion 325s_1 of the
샘플 6에서, <수학식 2>를 이용하여 상기 제3 두께(LT)와 상기 제2 두께(UT)의 비율을 계산하면 75%이다. 샘플 8에서, <수학식 2>를 이용하여 상기 제3 두께(LT)와 상기 제2 두께(UT)의 비율을 계산하면 83%이고, 샘플 9에서, <수학식 2>를 이용하여 상기 제3 두께(LT)와 상기 제2 두께(UT)의 비율을 계산하면 87%이고, 샘플 10에서, <수학식 2>를 이용하여 상기 제3 두께(LT)와 상기 제2 두께(UT)의 비율을 계산하면 81%이다. 따라서, 본 발명의 기술적 사상의 실시예들에 따라 제조된 샘플 8-10의 증착 막들(330c, 330d, 330e)은 샘플 6에 비하여 스텝 커버리지 특성이 우수할 뿐만 아니라, 샘플 6에 비하여 전체적으로 증착 막의 균일성이 우수하다는 것을 알 수 있다.In Sample 6, when the ratio of the third thickness LT and the second thickness UT is calculated using
도 46은 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자의 제조방법에 의해 형성된 반도체 소자를 갖는 메모리 카드를 개략적으로 나타낸 도면이다. FIG. 46 is a view schematically illustrating a memory card having a semiconductor device formed by a method of manufacturing a semiconductor device according to embodiments of the inventive concept.
도 46을 참조하면, 메모리 카드(800)는 카드 기판(810), 상기 카드 기판(810) 상에 배치된 하나 또는 복수 개의 반도체 소자(830), 상기 카드 기판(810)의 한 모서리(edge)에 나란히 형성되고 상기 반도체 소자들(830)과 전기적으로 각각 연결되는 접촉 단자들(820)을 포함할 수 있다. 여기서, 상기 반도체 소자(830)는 본 발명의 기술적 사상의 실시예들에 따라 형성된 증착 막을 포함할 수 있다. 상기 반도체 소자(830)는 메모리 칩 또는 반도체 패키지 형태의 부품일 수 있다. Referring to FIG. 46, the
상기 메모리 카드(800)는 전자 장치, 예를 들어 디지털 카메라, 테블릿 PC, 컴퓨터, 휴대용 저장 장치 등과 같은 장치에 사용되기 위한 메모리 카드일 수 있다.The
상기 카드 기판(810)은 인쇄 회로 기판(PCB, printed circuit board)일 수 있다. 상기 카드 기판(810)의 양면이 모두 사용될 수 있다. 예를 들어, 상기 카드 기판(810)의 앞면 및 뒷면에 모두 반도체 소자들(830)이 배치될 수 있다. 상기 카드 기판(810)의 앞면 및/또는 뒷면에 상기 반도체 소자(830)가 상기 카드 기판(810)에 전기적 및 기계적으로 연결될 수 있다.The
상기 접촉 단자들(820)은 금속으로 형성될 수 있고, 내산화성을 가질 수 있다. 상기 접촉 단자들(820)은 상기 메모리 카드(800)의 종류 및 표준 규격에 따라 다양하게 설정될 수 있다. 그러므로, 도시된 접촉 단자들(820)의 개수는 특별한 의미를 갖지 않는다.The
도 47은 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자의 제조방법에 의해 형성된 반도체 소자를 갖는 전자 시스템을 나타낸 블록도이다. 47 is a block diagram illustrating an electronic system having a semiconductor device formed by a method of manufacturing a semiconductor device according to example embodiments of the inventive concepts.
도 47을 참조하면, 전자장치(900)가 제공될 수 있다. 상기 전자 장치(900)는 프로세서(910), 메모리(920) 및 입출력 장치(I/O, 930)를 포함할 수 있다. 상기 프로세서(910), 메모리(920) 및 입출력 장치(930)는 버스(946)를 통하여 연결될 수 있다. Referring to FIG. 47, an
상기 메모리(920)는 상기 프로세서(910)로부터, RAS*, WE*, CAS* 등의 제어 신호를 받을 수 있다. 상기 메모리(920)는 프로세서(910)의 동작을 위한 코드 및 데이트를 저장할 수 있다. 상기 메모리(920)는 버스(946)를 통하여 억세스 되는 데이터를 저장하도록 사용될 수 있다. The
상기 메모리(920)는 본 발명의 기술적 사상의 실시예들에 따라 형성된 증착 막을 포함할 수 있다. 상기 프로세서(910)는 본 발명의 기술적 사상의 실시예들에 따라 형성된 증착 막을 포함할 수 있다. The
상기 전자 장치(900)는 상기 메모리(920)을 필요로 하는 다양한 전자 제어 장치를 구성할 수 있다. 예를 들어, 상기 전자 장치(900)는 컴퓨터 시스템, 무선통신 장치 예를 들어, PDA, 랩톱(laptop) 컴퓨터, 휴대용 컴퓨터, 웹 태블릿(web tablet), 무선 전화기, 휴대폰, 디지털 음악 재생기(digital music player), MP3 플레이어, 네비게이션, 솔리드 스테이트 디스크(solid state disk: SSD), 가전제품(household appliance), 또는 정보를 무선환경에서 송수신할 수 있는 모든 소자에 사용될 수 있다. The
상기 전자 장치(900)의 보다 구체적인 실현 및 변형된 예에 대하여 도 46을 참조하여 설명하기로 한다.A more specific implementation and modified example of the
도 48은 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자의 제조방법에 의해 형성된 반도체 소자를 갖는 데이터 저장 장치를 나타낸 블록도이다. 48 is a block diagram illustrating a data storage device having a semiconductor device formed by a method of manufacturing a semiconductor device according to example embodiments of the inventive concepts.
도 48을 참조하면, 전자 장치는 솔리드 스테이트 디스크(Solid State Disk; SSD; 1011)와 같은 데이터 저장장치일 수 있다. 상기 솔리드 스테이트 디스크(SSD; 1011)는 인터페이스(1013), 제어기(controller; 1015), 비-휘발성 메모리(non-volatile memory; 1018), 및 버퍼 메모리(buffer memory; 1019)를 포함할 수 있다. Referring to FIG. 48, the electronic device may be a data storage device such as a solid state disk (SSD) 1011. The solid state disk (SSD) 1011 may include an
상기 솔리드 스테이트 디스크(1011)는 반도체 소자를 이용하여 정보를 저장하는 장치일 수 있다. 상기 솔리드 스테이트 디스크(1011)는 하드 디스크 드라이브(Hard Disk Drive; HDD)에 비하여 속도가 빠르고 기계적 지연이나 실패율, 발열 및 소음도 적으며, 소형화/경량화할 수 있다. 상기 솔리드 스테이트 디스크(1011)는 노트북PC, 넷북, 데스크톱PC, MP3 플레이어, 또는 휴대용 저장장치에 사용될 수 있다.The
상기 제어기(1015)는 상기 인터페이스(1013)에 인접하게 형성되고 전기적으로 접속될 수 있다. 상기 제어기(1015)는 메모리 제어기 및 버퍼 제어기를 포함하는 마이크로프로세서(microprocessor)일 수 있다. 상기 제어기(1015)는 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자의 제조방법에 의해 형성된 증착 막을 포함할 수 있다.The
상기 비-휘발성 메모리(1018)는 상기 제어기(1015)에 인접하게 형성되고 접속 터미널(T)을 경유하여 상기 제어기(1015)에 전기적으로 접속될 수 있다. 상기 솔리드 스테이트 디스크(1011)의 데이터 저장용량은 상기 비-휘발성 메모리(1018)에 대응할 수 있다. 상기 버퍼 메모리(1019)는 상기 제어기(1015)에 인접하게 형성되고 전기적으로 접속될 수 있다.The
상기 인터페이스(1013)는 호스트(Host; 1002)에 접속될 수 있으며 데이터와 같은 전기신호들을 송수신하는 역할을 할 수 있다. 예를 들면, 상기 인터페이스(1013)는 SATA, IDE, SCSI, 및/또는 이들의 조합과 같은 규격을 사용하는 장치일 수 있다. 상기 비-휘발성 메모리(1018)는 상기 제어기(1015)를 경유하여 상기 인터페이스(1013)에 접속될 수 있다. The
상기 비-휘발성 메모리(1018)는 상기 인터페이스(1013)를 통하여 수신된 데이터를 저장하는 역할을 할 수 있다. 상기 비-휘발성 메모리(non-volatile memory; 1018)는 본 발명의 기술적 사상의 실시예들에 따라 형성된 증착 막을 포함할 수 있다. 상기 솔리드 스테이트 디스크(1011)에 전원공급이 차단된다 할지라도, 상기 비-휘발성 메모리(1018)에 저장된 데이터는 보존되는 특성이 있다.The
상기 버퍼 메모리(1019)는 휘발성 메모리(volatile memory)를 포함할 수 있다. 상기 휘발성 메모리는 디램(Dynamic Random Access Memory; DRAM), 및/또는 에스램(Static Random Access Memory; SRAM)일 수 있다. 상기 버퍼 메모리(1019)는 상기 비-휘발성 메모리(1018)에 비하여 상대적으로 빠른 동작속도를 보인다. 상기 버퍼 메모리(1019)는 본 발명의 기술적 사상의 실시예들에 따라 형성된 증착 막을 포함할 수 있다. The
상기 인터페이스(1013)의 데이터 처리속도는 상기 비-휘발성 메모리(1018)의 동작속도에 비하여 상대적으로 빠를 수 있다. 여기서, 상기 버퍼 메모리(1019)는 데이터를 임시 저장하는 역할을 할 수 있다. 상기 인터페이스(1013)를 통하여 수신된 데이터는, 상기 제어기(1015)를 경유하여 상기 버퍼 메모리(1019)에 임시 저장된 후, 상기 비-휘발성 메모리(1018)의 데이터 기록(write) 속도에 맞추어 상기 비-휘발성 메모리(1018)에 영구 저장될 수 있다. 또한, 상기 비-휘발성 메모리(1018)에 저장된 데이터들 중 자주 사용되는 데이터들은 사전에 읽기(read) 하여 상기 버퍼 메모리(1019)에 임시 저장할 수 있다. 즉, 상기 버퍼 메모리(1019)는 상기 솔리드 스테이트 디스크(1011)의 유효 동작속도를 증가시키고 에러(error) 발생률을 감소하는 역할을 할 수 있다.The data processing speed of the
도 49는 본 발명의 기술적 사상의 실시예에 의한 전자 시스템을 나타낸 도면이다. 49 is a diagram illustrating an electronic system according to an embodiment of the inventive concept.
도 49를 참조하면, 전자 장치(1100)는 저장 장치(1110), 제어 장치(1120) 및 입/출력 장치(1130)를 포함할 수 있다. 상기 입/출력 장치(1130)는 입력장치(1133), 디스플레이 장치(1136) 및 무선 통신 장치(1139)를 포함할 수 있다. Referring to FIG. 49, an
상기 저장 장치(1110)는 하드 디스크 드라이브 저장 장치, 비휘발성 메모리(예를 들면, 플래시 메모리 또는 기타 EEPROM), 휘발성 메모리(예를 들면, 배터리 기반 SDRAM 또는 DRAM) 등과 같은 하나 이상의 상이한 유형의 저장 장치를 포함할 수 있다. 상기 저장 장치(1110)는 본 발명의 기술적 사상의 실시예들에 의해 형성된 증착 막을 포함할 수 있다. The
상기 제어 장치(1120)는 상기 전자 장치(1100)의 동작을 제어하는데 이용될 수 있다. 예를 들어, 상기 제어 장치(1120)는 마이크로 프로세서 등을 포함할 수 있다. 상기 제어 장치(1120)는 본 발명의 기술적 사상의 실시예들에 의해 형성된 증착 막을 포함할 수 있다. The
상기 입/출력 장치(1130)는 입력 장치(1133), 디스플레이 장치(1136) 및 무선 통신 장치(1139)를 포함할 수 있다.The input /
상기 입/출력 장치(1130)는 상기 전자 장치(1100)에 데이터가 공급되게 하고 전자 장치(1100)로부터 외부 장치들로 데이터가 제공되게 하기 위해 이용될 수 있다. 예를 들어, 디스플레이 스크린, 버튼, 및 포트, 터치 스크린, 조이스틱, 클릭 휠, 스크롤링 휠, 터치 패드, 키 패드, 키보드, 마이크, 카메라 등을 포함할 수 있다.The input /
상기 무선 통신 장치(1139)는 하나 이상의 집적 회로, 전력 증폭기 회로, 수동 RF 컴포넌트, 하나 이상의 안테나, 및 RF 무선 신호를 처리하기 위한 기타 회로로 형성되는 라디오-주파수(RF) 송수신기 회로와 같은 통신 회로를 포함할 수 있다. 무선 신호들은 또한 광을 이용하여(예를 들면, 적외선 통신을 이용하여) 송신될 수 있다. 상기 무선 통신 장치(1139)는 본 발명의 기술적 사상의 실시예들에 의해 형성된 증착 막을 포함할 수 있다. The
도 50은 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자의 제조방법에 의해 제조된 반도체 소자를 포함하는 모바일 무선 폰(1200)을 개략적으로 도시한 도면이다. 모바일 무선 폰(1200)은 태블릿 PC로 이해될 수도 있다. 더 나아가, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자는 태블릿 PC 외에도, 노트북 같은 휴대용 컴퓨터, mpeg-1 오디오 레이어 3 (MP3) 플레이어, MP4 플레이어, 네비게이션 기기, 솔리드 스테이트 디스크(SSD), 테이블 컴퓨터, 자동차 및 가정용 가전 제품에 사용될 수 있다.50 is a diagram schematically illustrating a
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 개략적으로 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.While the present invention has been described in connection with what is presently considered to be practical exemplary embodiments, it is to be understood that the invention is not limited to the disclosed embodiments, but, on the contrary, You can understand that you can. It is therefore to be understood that the above-described embodiments are illustrative in all aspects and not restrictive.
Claims (20)
상기 공정 챔버 내의 상기 반도체 기판 상에 증착 막을 형성하되, 상기 증착 막을 형성하는 것은 상기 반도체 기판 상에 단위 층을 반복적으로 형성하는 것을 포함하고,
상기 증착 막이 형성된 반도체 기판을 상기 공정 챔버로부터 언로딩하는 것을 포함하되,
상기 단위 층을 형성하는 것은
상기 공정 챔버 내에 전구체 물질 및 막-제어 물질을 포함하는 공정 물질을 공급하여 상기 반도체 기판 상에 예비 단위 층을 형성하되, 상기 전구체 물질은 중심 원자 및 상기 중심 원자와 결합된 리간드를 포함하고, 상기 막-제어 물질은 상기 전구체 물질의 상기 리간드의 수소 화합물이고,
상기 예비 단위 층을 갖는 반도체 기판이 위치하는 상기 공정 챔버를 제1 퍼지하고,
상기 제1 퍼지된 공정 챔버 내의 상기 예비 단위 층을 단위 층으로 형성하고,
상기 단위 층을 갖는 반도체 기판이 위치하는 상기 공정 챔버를 제2 퍼지하는 것을 포함하는 반도체 소자의 제조 방법.Loading the semiconductor substrate into the process chamber,
Forming a deposition film on the semiconductor substrate in the process chamber, wherein forming the deposition film includes repeatedly forming a unit layer on the semiconductor substrate,
Unloading the semiconductor substrate on which the deposition film is formed from the process chamber,
Forming the unit layer is
Supplying a process material comprising a precursor material and a film-control material into the process chamber to form a preliminary unit layer on the semiconductor substrate, wherein the precursor material comprises a central atom and a ligand bonded to the central atom, The membrane-controlling material is a hydrogen compound of the ligand of the precursor material,
First purging the process chamber in which the semiconductor substrate having the preliminary unit layer is located,
Forming the preliminary unit layer in the first purged process chamber as a unit layer,
And second purging the process chamber in which the semiconductor substrate having the unit layer is located.
상기 전구체 물질은 상기 반도체 기판 상에 흡착되어 전구체 흡착 층을 형성하는 반도체 소자의 제조방법.The method of claim 1,
The precursor material is adsorbed on the semiconductor substrate to form a precursor adsorption layer.
상기 막-제어 물질은 상기 전구체 흡착 층의 중심 원자와 배위 결합하여 상기 전구체 흡착 층을 상기 전구체 흡착 층 보다 화학적으로 안정된 물질로 형성하는 반도체 소자의 제조방법.3. The method of claim 2,
And the film-controlling material is coordinated with a central atom of the precursor adsorption layer to form the precursor adsorption layer as a chemically more stable material than the precursor adsorption layer.
상기 예비 단위 층을 형성하는 것은
상기 공정 챔버 내에 상기 전구체 물질을 공급하여 상기 반도체 기판 상에 전구체 흡착 층을 형성하되, 상기 전구체 흡착 층은 베이스 부분 및 상기 베이스 부분과 결합된 과흡착 부분을 포함하고,
상기 공정 챔버 내에 상기 막-제어 물질을 공급하여 상기 과흡착 부분을 상기 베이스 부분으로부터 분리시키는 것을 포함하는 반도체 소자의 제조방법.The method of claim 1,
Forming the preliminary unit layer
Supplying the precursor material into the process chamber to form a precursor adsorption layer on the semiconductor substrate, wherein the precursor adsorption layer comprises a base portion and a supersorption portion coupled to the base portion,
Supplying said film-controlled material into said process chamber to separate said hyperadsorbed portion from said base portion.
상기 막-제어 물질은 상기 과흡착 부분의 중심 원자와 결합하면서 상기 과흡착 부분과 상기 베이스 부분 사이의 결합을 끊는 반도체 소자의 제조 방법.5. The method of claim 4,
And the film-controlling material bonds with the central atom of the superadsorption portion while breaking the bond between the superadsorption portion and the base portion.
상기 예비 단위 층은 상기 전구체 물질 및 상기 막-제어 물질을 모두 포함하는 반도체 소자의 제조방법.The method of claim 1,
The preliminary unit layer includes both the precursor material and the film control material.
상기 예비 단위 층을 구성하는 상기 전구체 물질의 상기 리간드 및 상기 막-제어 물질은 상기 예비 단위 층을 상기 단위 층으로 형성하면서 상기 예비 단위 층으로부터 분리되어 반응 부산물로 형성되고,
상기 반응 부산물은 상기 공정 챔버를 상기 제2 퍼지하면서 제거되는 반도체 소자의 제조방법.The method according to claim 6,
The ligand of the precursor material and the membrane-controlling material constituting the preliminary unit layer are separated from the preliminary unit layer while forming the preliminary unit layer as the unit layer, and are formed as reaction byproducts,
The reaction by-products are removed while the second purge the process chamber.
상기 리간드는 상기 중심 원자와 결합된 제1 리간드 및 제2 리간드를 포함하되, 상기 제1 리간드와 상기 제2 리간드는 서로 다른 화학식을 갖고,
상기 막-제어 물질은 상기 제1 리간드의 수소 화합물인 반도체 소자의 제조방법.The method of claim 1,
The ligand includes a first ligand and a second ligand bonded to the central atom, wherein the first ligand and the second ligand have different formulas,
And the film-controlling material is a hydrogen compound of the first ligand.
상기 공정 챔버 내의 상기 반도체 기판 상에 증착 막을 형성하되, 상기 증착 막을 형성하는 것은 상기 반도체 기판 상에 단위 층을 반복적으로 형성하는 것을 포함하고,
상기 증착 막을 갖는 반도체 기판을 상기 공정 챔버 로부터 언로딩하는 것을 포함하되,
상기 단위 층을 형성하는 것은
상기 공정 챔버 내에 제1 막-제어 물질을 공급하여 상기 반도체 기판 상에 표면-제어 층을 형성하고,
상기 공정 챔버 내에 전구체 물질을 공급하여 상기 표면-제어 층에 흡착된 전구체 흡착 층을 형성하여 상기 표면-제어 층 및 상기 전구체 흡착 층을 포함하는 예비 단위 층을 형성하되, 상기 전구체 물질은 중심 원자 및 상기 중심 원자와 결합된 리간드를 포함하는 화합물이고,
상기 예비 단위 층을 갖는 반도체 기판이 위치하는 공정 챔버를 제1 퍼지하고,
상기 예비 단위 층을 단위 층으로 형성하면서 상기 표면-제어 층 및 상기 전구체 흡착 층 내의 상기 리간드를 분리하여 반응 부산물을 형성하고,
상기 단위 층을 갖는 반도체 기판이 위치하는 공정 챔버를 제2 퍼지하면서 상기 반응 부산물을 제거하는 것을 포함하는 반도체 소자의 제조 방법.Loading the semiconductor substrate into the process chamber,
Forming a deposition film on the semiconductor substrate in the process chamber, wherein forming the deposition film includes repeatedly forming a unit layer on the semiconductor substrate,
Unloading the semiconductor substrate with the deposition film from the process chamber,
Forming the unit layer is
Supplying a first film-control material into the process chamber to form a surface-control layer on the semiconductor substrate,
Supplying a precursor material into the process chamber to form a precursor adsorption layer adsorbed to the surface-control layer to form a preliminary unit layer comprising the surface-control layer and the precursor adsorption layer, wherein the precursor material comprises a central atom and Is a compound containing a ligand bonded to the central atom,
First purging the process chamber in which the semiconductor substrate having the preliminary unit layer is located,
Forming the preliminary unit layer as a unit layer while separating the ligands in the surface-control layer and the precursor adsorption layer to form reaction byproducts,
Removing the reaction by-products while purging the process chamber in which the semiconductor substrate having the unit layer is located.
상기 공정 챔버 내에 상기 제1 막-제어 물질이 존재하는 상태에서 상기 제1 전구체의 공급을 시작하는 반도체 소자의 제조방법.The method of claim 9,
And supplying the first precursor in a state where the first film-control material is present in the process chamber.
상기 공정 챔버 내에 상기 전구체 물질의 공급을 중단하고 상기 공정 챔버를 상기 제1 퍼지 하기 전에, 상기 공정 챔버 내에 제2 막-제어 물질을 공급하는 것을 더 포함하되,
상기 제2 막-제어 물질은 상기 전구체 물질의 상기 중심 원자와 배위 결합하는 물질인 반도체 소자의 제조방법.The method of claim 9,
Supplying a second film-controlled material into the process chamber prior to stopping the supply of the precursor material into the process chamber and prior to the first purging of the process chamber,
And the second film-control material is a material that coordinates with the central atom of the precursor material.
상기 구조물을 갖는 반도체 기판을 공정 챔버 내로 로딩하고,
상기 공정 챔버 내의 상기 구조물을 갖는 반도체 기판 상에 증착 막을 형성하되, 상기 증착 막을 형성하는 것은 상기 구조물을 갖는 반도체 기판 상에 단위 층을 반복적으로 형성하는 것을 포함하고,
상기 증착 막을 갖는 반도체 기판을 상기 공정 챔버 로부터 언로딩하는 것을 포함하되,
상기 단위 층을 형성하는 것은
상기 공정 챔버 내에 제1 전구체 물질을 공급하여 상기 구조물을 갖는 반도체 기판 상에 상기 제1 전구체 물질이 흡착된 제1 예비 단위 층을 형성하되, 상기 제1 예비 단위 층은 베이스 부분 및 상기 베이스 부분과 물리적으로 결합된 과흡착 부분을 포함하고,
상기 공정 챔버 내에 막-제어 물질을 공급하여 상기 제1 예비 단위 층을 제2 예비 단위 층으로 형성하되, 상기 막-제어 물질의 일부는 상기 제1 예비 단위 층과 반응하여 상기 과흡착 부분을 상기 베이스 부분으로부터 분리시키면서 제2 전구체 물질을 형성하고,
상기 제2 예비 단위층을 갖는 반도체 기판이 위치하는 공정 챔버를 퍼지하고,
상기 제2 예비 단위 층을 단위 층으로 형성하고,
상기 단위 층을 갖는 반도체 기판이 위치하는 공정 챔버를 퍼지하는 것을 포함하는 반도체 소자의 제조방법.Forming a semiconductor substrate having a structure, the structure having vertical side portions,
Loading a semiconductor substrate having the structure into a process chamber,
Forming a deposition film on the semiconductor substrate having the structure in the process chamber, wherein forming the deposition film includes repeatedly forming a unit layer on the semiconductor substrate having the structure,
Unloading the semiconductor substrate with the deposition film from the process chamber,
Forming the unit layer is
Supplying a first precursor material to the process chamber to form a first preliminary unit layer to which the first precursor material is adsorbed on a semiconductor substrate having the structure, wherein the first preliminary unit layer comprises a base portion and the base portion; A physically coupled superabsorbent portion,
Supplying a membrane-controlled material into the process chamber to form the first preliminary unit layer as a second preliminary unit layer, wherein a portion of the membrane-controlled material reacts with the first preliminary unit layer to form the superadsorbed portion. Forming a second precursor material while separating from the base portion,
Purging the process chamber in which the semiconductor substrate having the second preliminary unit layer is located,
Forming the second preliminary unit layer as a unit layer,
And purging a process chamber in which the semiconductor substrate having the unit layer is located.
상기 제1 전구체 물질은 중심 원자 및 상기 중심 원자와 결합한 리간드를 포함하는 제1 화합물이고,
상기 막-제어 물질의 일부는 상기 과흡착 부분의 중심 원자와 결합하여 상기 과흡착 부분을 상기 베이스 부분으로부터 분리시키면서 상기 제2 전구체 물질을 형성하는 반도체 소자의 제조 방법.13. The method of claim 12,
The first precursor material is a first compound comprising a central atom and a ligand bound to the central atom,
Wherein a portion of the film-controlled material is combined with a central atom of the superadsorbed portion to form the second precursor material while separating the superadsorbed portion from the base portion.
상기 막-제어 물질의 일부는 상기 베이스 부분의 중심 원자와 결합하여 상기 베이스 부분의 중심 원자의 배위 수를 증가시키는 반도체 소자의 제조 방법.The method of claim 13,
A portion of the film-controlling material is bonded to a central atom of the base portion to increase the coordination number of the central atoms of the base portion.
상기 제1 예비 단위 층을 갖는 반도체 기판은 상기 전구체 물질이 흡착되지 않은 빈 영역을 포함하는 반도체 소자의 제조방법.The method of claim 13,
The semiconductor substrate having the first preliminary unit layer includes a blank region in which the precursor material is not adsorbed.
상기 제2 예비 단위 층을 형성하는 것은 상기 제2 전구체 물질을 상기 빈 영역의 반도체 기판 상에 흡착시키는 것을 포함하는 반도체 소자의 제조방법.The method of claim 15,
Forming the second preliminary unit layer includes adsorbing the second precursor material onto the semiconductor substrate in the empty region.
상기 과흡착 부분은 상기 구조물의 상부 영역에 형성되고, 상기 빈 영역은 상기 과흡착 부분 보다 낮은 레벨에 위치하는 상기 구조물의 하부 영역에 형성되는 반도체 소자의 제조방법.The method of claim 15,
And the over-adsorption portion is formed in an upper region of the structure, and the empty region is formed in a lower region of the structure located at a lower level than the over-adsorption portion.
상기 공정 챔버 내의 상기 반도체 기판 상에 증착 막을 형성하되, 상기 증착 막은 상기 반도체 기판 상에 단위 층을 반복적으로 형성하는 것을 포함하고,
상기 증착 막이 형성된 반도체 기판을 상기 공정 챔버 로부터 언로딩하는 것을 포함하되,
상기 단위 층을 형성하는 것은
상기 공정 챔버 내에 막-제어 물질 및 전구체 물질을 포함하는 제1 공정 물질을 공급하여 예비 단위 층을 형성하는 것을 포함하되, 상기 전구체 물질은 중심 원자 및 상기 중심 원자와 결합된 리간드를 포함하는 제1 화합물이고, 상기 예비 단위 층은 상기 전구체 물질과 상기 막-제어 물질이 결합 하여 형성된 제2 화합물을 포함하고,
상기 예비 단위 층을 갖는 반도체 기판이 위치하는 공정 챔버를 제1 퍼지하고,
상기 제1 퍼지된 공정 챔버 내의 상기 예비 단위 층을 단위 층으로 형성하되, 상기 예비 단위 층을 상기 단위 층으로 형성하면서 상기 예비 단위 층으로부터 상기 제2 화합물 내의 상기 리간드 및 상기 막-제어 물질이 분리되어 반응 부산물이 형성되고,
상기 단위 층을 갖는 반도체 기판이 위치하는 공정 챔버를 제2 퍼지하면서 상기 반응 부산물을 제거하는 것을 포함하는 반도체 소자의 제조방법.Loading the semiconductor substrate into the process chamber,
Forming a deposition film on the semiconductor substrate in the process chamber, the deposition film comprising repeatedly forming a unit layer on the semiconductor substrate,
Unloading the semiconductor substrate on which the deposition film is formed from the process chamber,
Forming the unit layer is
Supplying a first process material comprising a film-controlling material and a precursor material into the process chamber to form a preliminary unit layer, wherein the precursor material comprises a first atom comprising a central atom and a ligand bound to the central atom; Compound, wherein the preliminary unit layer includes a second compound formed by combining the precursor material and the film control material,
First purging the process chamber in which the semiconductor substrate having the preliminary unit layer is located,
Forming the preliminary unit layer in the first purged process chamber as a unit layer, wherein the ligand and the membrane-controlled material in the second compound are separated from the preliminary unit layer while forming the preliminary unit layer as the unit layer. To form reaction byproducts,
And removing the reaction by-products while purging the process chamber in which the semiconductor substrate having the unit layer is located.
상기 예비 단위 층을 형성하는 동안에,
상기 공정 챔버 내에서 상기 전구체 물질의 전구체 분자들이 서로 결합하여 전구체 클러스터를 형성하고,
상기 막-제어 물질은 상기 전구체 클러스터의 분자들 사이의 결합을 끊으면서 상기 전구체 클러스터의 분자와 결합하여 상기 제2 화합물을 형성하는 반도체 소자의 제조방법.The method of claim 18,
While forming the preliminary unit layer,
Precursor molecules of the precursor material combine with each other in the process chamber to form a precursor cluster,
And the film-controlling material bonds with molecules of the precursor cluster while forming bonds between molecules of the precursor cluster to form the second compound.
상기 예비 단위 층을 형성하는 것은 상기 제1 화합물, 상기 막-제어 물질 및 상기 제2 화합물이 공존하는 공정 분위기에서 진행하는 것을 포함하는 반도체 소자의 제조방법.The method of claim 18,
Forming the preliminary unit layer includes proceeding in a process atmosphere in which the first compound, the film-controlling material, and the second compound coexist.
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