KR20130103206A - 프린지 필드형 액정표시장치 및 그 제조방법 - Google Patents

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Abstract

본 발명의 프린지 필드형(Fringe Field Switching; FFS) 액정표시장치 및 그 제조방법은 한번의 마스크공정으로 게이트 배선과 화소전극(또는 공통전극)을 동시에 패터닝하고, 다른 한번의 마스크공정으로 액티브층과 데이터 배선을 동시에 패터닝함으로써 마스크수를 감소시켜 제조공정을 단순화하는 동시에 제조비용을 절감할 수 있게 된다.
특히, 본 발명의 프린지 필드형 액정표시장치 및 그 제조방법은 상기의 4마스크공정에 있어, 게이트절연막의 증착 전에 에치 스타퍼(etch stopper)를 증착한 다음, 데이터 배선의 패터닝 시 화소전극 상부의 게이트절연막을 제거함으로써 화소전극과 공통전극 사이의 간격을 줄여 소비전력을 절감할 수 있게 된다.

Description

프린지 필드형 액정표시장치 및 그 제조방법{FRINGE FIELD SWITCHING LIQUID CRYSTAL DISPLAY DEVICE AND METHOD OF FABRICATING THE SAME}
본 발명은 프린지 필드형 액정표시장치 및 그 제조방법에 관한 것으로, 보다 상세하게는 고해상도와 고투과율을 동시에 구현할 수 있는 프린지 필드형 액정표시장치 및 그 제조방법에 관한 것이다.
최근 정보 디스플레이에 관한 관심이 고조되고 휴대가 가능한 정보매체를 이용하려는 요구가 높아지면서 기존의 표시장치인 브라운관(Cathode Ray Tube; CRT)을 대체하는 경량 박막형 평판표시장치(Flat Panel Display; FPD)에 대한 연구 및 상업화가 중점적으로 이루어지고 있다. 특히, 이러한 평판표시장치 중 액정표시장치(Liquid Crystal Display; LCD)는 액정의 광학적 이방성을 이용하여 이미지를 표현하는 장치로서, 해상도와 컬러표시 및 화질 등에서 우수하여 노트북이나 데스크탑 모니터 등에 활발하게 적용되고 있다.
상기 액정표시장치는 크게 컬러필터(color filter) 기판과 어레이(array) 기판 및 상기 컬러필터 기판과 어레이 기판 사이에 형성된 액정층(liquid crystal layer)으로 구성된다.
이하, 도면을 참조하여 일반적인 액정표시장치에 대해서 상세히 설명한다.
도 1은 일반적인 액정표시장치의 구조를 개략적으로 나타내는 분해사시도이다.
도면에 도시된 바와 같이, 일반적인 액정표시장치는 크게 컬러필터 기판(5)과 어레이 기판(10) 및 상기 컬러필터 기판(5)과 어레이 기판(10) 사이에 형성된 액정층(liquid crystal layer)(30)으로 구성된다.
상기 컬러필터 기판(5)은 적(Red; R), 녹(Green; G) 및 청(Blue; B)의 색상을 구현하는 다수의 서브-컬러필터(7)로 구성된 컬러필터(C)와 상기 서브-컬러필터(7) 사이를 구분하고 액정층(30)을 투과하는 광을 차단하는 블랙매트릭스(Black Matrix; BM)(6), 그리고 상기 액정층(30)에 전압을 인가하는 투명한 공통전극(8)으로 이루어져 있다.
또한, 상기 어레이 기판(10)은 종횡으로 배열되어 다수의 화소영역(P)을 정의하는 다수의 게이트라인(16)과 데이터라인(17), 상기 게이트라인(16)과 데이터라인(17)의 교차영역에 형성된 스위칭소자인 박막 트랜지스터(T) 및 상기 화소영역(P) 위에 형성된 화소전극(18)으로 이루어져 있다.
이와 같이 구성된 상기 컬러필터 기판(5)과 어레이 기판(10)은 화상표시 영역의 외곽에 형성된 실런트(sealant)(미도시)에 의해 대향하도록 합착되어 액정패널을 구성하며, 상기 컬러필터 기판(5)과 어레이 기판(10)의 합착은 상기 컬러필터 기판(5) 또는 어레이 기판(10)에 형성된 합착키(미도시)를 통해 이루어진다.
이때, 상기 액정표시장치에 일반적으로 사용되는 구동방식으로 네마틱상의 액정분자를 기판에 대해 수직 방향으로 구동시키는 트위스티드 네마틱(Twisted Nematic; TN)방식이 있으나, 상기 트위스티드 네마틱방식의 액정표시장치는 시야각이 90도 정도로 좁다는 단점을 가지고 있다. 이것은 액정분자의 굴절률 이방성(refractive anisotropy)에 기인하는 것으로 기판과 수평하게 배향된 액정분자가 액정패널에 전압이 인가될 때 기판과 거의 수직방향으로 배향되기 때문이다.
이에 액정분자를 기판에 대해 수평한 방향으로 구동시켜 시야각을 170도 이상으로 향상시킨 횡전계(In Plane Switching; IPS)방식 액정표시장치가 있으며, 이를 상세히 설명하면 다음과 같다.
도 2는 횡전계방식 액정표시장치의 어레이 기판 일부를 개략적으로 나타내는 단면도로써, 화소전극과 공통전극 사이에 형성되는 프린지 필드가 슬릿을 관통하여 화소영역 및 공통전극 상에 위치하는 액정분자를 구동시킴으로써 화상을 구현하는 프린지 필드형(Fringe Field Switching; FFS) 액정표시장치의 어레이 기판 일부를 나타내고 있다.
도면에 도시된 바와 같이, 일반적인 프린지 필드형 액정표시장치의 어레이 기판(10)에는 상기 투명한 어레이 기판(10) 위에 종횡으로 배열되어 화소영역을 정의하는 게이트라인(미도시)과 데이터라인(17)이 형성되어 있으며, 상기 게이트라인과 데이터라인(17)의 교차영역에는 스위칭소자인 박막 트랜지스터가 형성되어 있다.
상기 박막 트랜지스터는 상기 게이트라인에 연결된 게이트전극(21), 상기 데이터라인에 연결된 소오스전극(22) 및 화소전극(18)에 연결된 드레인전극(23)으로 구성된다. 또한, 상기 박막 트랜지스터는 상기 게이트전극(21)과 소오스/드레인전극(22, 23) 사이의 절연을 위한 게이트절연막(15a) 및 상기 게이트전극(21)에 공급되는 게이트전압에 의해 상기 소오스전극(22)과 드레인전극(23) 사이에 전도채널(conductive channel)을 형성하는 액티브층(24)을 포함한다.
이때, 상기 액티브층(24)의 소오스/드레인영역은 오믹-콘택층(ohmic contact layer)(25n)을 통해 상기 소오스/드레인전극(22, 23)과 오믹-콘택을 형성하게 된다.
상기 화소영역 내에는 공통전극(8)과 화소전극(18)이 형성되어 있으며, 이때 상기 공통전극(8)은 사각형 형태의 상기 화소전극(18)과 함께 프린지 필드를 발생시키기 위해 상기 공통전극(8) 내에 다수의 슬릿(8s)을 포함하고 있다.
참고로, 도면부호 15b는 보호막을 나타낸다.
이와 같이 구성된 상기의 프린지 필드형 액정표시장치는 기존의 트위스티드 네마틱방식에 비해 시야각과 투과율이 향상된 장점을 가지고 있으나, 박막 트랜지스터를 포함하는 어레이 기판의 제작에 5 ~ 7개 정도의 다수의 마스크공정(즉, 포토리소그래피(photolithography)공정)을 필요로 하므로 생산성 면에서 상기 마스크수를 줄이는 방법이 요구되고 있다.
본 발명은 상기한 문제를 해결하기 위한 것으로, 4번의 마스크공정으로 어레이 기판을 제작하도록 한 프린지 필드형 액정표시장치 및 그 제조방법을 제공하는데 있다.
본 발명의 다른 목적은 상기의 4마스크공정에 있어 화소전극과 공통전극 사이의 간격을 줄여 소비전력을 절감할 수 있는 프린지 필드형 액정표시장치 및 그 제조방법을 제공하는데 있다.
기타, 본 발명의 다른 목적 및 특징들은 후술되는 발명의 구성 및 특허청구범위에서 설명될 것이다.
상기한 목적을 달성하기 위하여, 본 발명의 프린지 필드형 액정표시장치의 제조방법은 화소부와 패드부로 구분되는 제 1 기판을 제공하는 단계; 제 1 마스크공정을 통해 상기 제 1 기판의 화소부에 제 1 도전막으로 이루어진 제 1 전극을 형성하는 동시에 제 2 도전막으로 이루어진 게이트전극과 게이트라인 및 공통라인을 형성하는 단계; 상기 제 1 전극, 게이트전극, 게이트라인 및 공통라인이 형성된 제 1 기판 전면에 건식각에 대해 서로 식각 선택비를 가진 에치 스타퍼와 절연막을 순차적으로 형성하는 단계; 제 2 마스크공정을 통해 상기 제 1 기판의 화소부에 액티브층을 형성하는 동시에 제 3 도전막으로 이루어진 소오스전극과 드레인전극 및 상기 게이트라인과 교차하여 화소영역을 정의하는 데이터라인을 형성하는 단계; 상기 제 2 마스크공정을 통해 상기 제 1 전극 상부의 절연막을 제거하여 상기 화소영역의 에치 스타퍼를 노출시키는 단계; 상기 액티브층, 소오스전극, 드레인전극 및 데이터라인이 형성된 제 1 기판 전면에 보호막을 형성하는 단계; 제 3 마스크공정을 통해 상기 보호막을 선택적으로 제거하여 상기 드레인전극을 노출시키는 제 1 콘택홀을 형성하는 단계; 제 4 마스크공정을 통해 상기 절연막이 제거된 화소영역에 제 4 도전막으로 이루어지며, 다수의 슬릿을 가진 제 2 전극을 형성하는 단계; 및 상기 제 1 기판과 제 2 기판을 합착하는 단계를 포함한다.
이때, 상기 제 1 마스크공정을 통해 상기 제 1 기판의 패드부에 상기 제 1 도전막으로 이루어진 게이트패드라인을 형성하는 것을 특징으로 한다.
상기 제 2 마스크공정을 통해 상기 제 1 기판의 패드부에 상기 제 3 도전막으로 이루어진 데이터패드라인을 형성하는 것을 특징으로 한다.
상기 에치 스타퍼는 100Å ~ 500Å 두께의 실리콘 산화막(SiO2)으로 형성하는 것을 특징으로 한다.
상기 절연막은 실리콘 질화막(SiNx)으로 형성하는 것을 특징으로 한다.
상기 게이트전극과 액티브층 사이에 상기 절연막으로 이루어지며, 상기 액티브층과 실질적으로 동일한 형태로 패터닝된 제 1 게이트절연막이 형성되는 것을 특징으로 한다.
이때, 상기 데이터라인 하부에 상기 질화막, 비정질 실리콘 박막 및 n+ 비정질 실리콘 박막으로 이루어지며, 상기 데이터라인과 실질적으로 동일한 형태로 패터닝된 제 2 게이트절연막, 제 1 비정질 실리콘 박막패턴 및 제 2 n+ 비정질 실리콘 박막패턴이 형성되는 것을 특징으로 한다.
이때, 상기 데이터패드라인의 하부에 상기 질화막, 비정질 실리콘 박막 및 n+ 비정질 실리콘 박막으로 이루어지며, 상기 데이터패드라인과 실질적으로 동일한 형태로 패터닝된 제 3 게이트절연막, 제 2 비정질 실리콘 박막패턴 및 제 3 n+ 비정질 실리콘 박막패턴이 형성되는 것을 특징으로 한다.
상기 제 1 전극은 사각형 형태의 화소전극을 형성하며, 상기 제 2 전극은 사각형 형태의 공통전극을 형성하는 것을 특징으로 한다.
이때, 상기 제 3 마스크공정을 이용하여 상기 에치 스타퍼와 보호막을 선택적으로 제거하여 상기 화소전극을 노출시키는 제 2 콘택홀을 형성하는 것을 특징으로 한다.
이때, 상기 제 4 마스크공정을 이용하여 상기 제 1 콘택홀을 통해 상기 드레인전극과 전기적으로 접속하는 동시에 상기 제 2 콘택홀을 통해 상기 화소전극과 전기적으로 접속하는 연결전극을 형성하는 것을 특징으로 한다.
상기 제 1 전극은 사각형 형태의 공통전극을 형성하며, 상기 제 2 전극은 사각형 형태의 화소전극을 형성하는 것을 특징으로 한다.
이때, 상기 화소전극은 상기 제 1 콘택홀을 통해 상기 드레인전극과 전기적으로 접속하는 것을 특징으로 한다.
본 발명의 프린지 필드형 액정표시장치는 제 1 기판에 형성되며, 제 1 도전막으로 이루어진 제 1 전극 및 제 2 도전막으로 이루어진 게이트전극과 게이트라인 및 공통라인; 상기 제 1 전극, 게이트전극, 게이트라인 및 공통라인이 형성된 제 1 기판 전면에 형성된 에치 스타퍼; 상기 게이트전극 상부에 상기 에치 스타퍼에 대해 식각 선택비를 가진 절연막으로 이루어진 제 1 게이트절연막을 개재하여 형성된 액티브층; 상기 액티브층 상부에 형성되며, 제 3 도전막으로 이루어진 소오스전극과 드레인전극 및 상기 게이트라인과 교차하여 화소영역을 정의하는 데이터라인; 상기 소오스전극과 드레인전극 및 데이터라인이 형성된 제 1 기판 전면에 형성된 보호막; 상기 보호막이 형성된 제 1 기판의 화소영역에 제 4 도전막으로 이루어지며, 다수의 슬릿을 가진 제 2 전극; 및 상기 제 1 기판과 대향하여 합착하는 제 2 기판을 포함하며, 상기 제 1 게이트절연막은 상기 액티브층과 실질적으로 동일한 형태로 패터닝되는 한편, 상기 제 1 전극과 제 2 전극 사이에는 상기 절연막이 제거되어 있는 것을 특징으로 한다.
이때, 상기 에치 스타퍼는 100Å ~ 500Å 두께의 실리콘 산화막으로 이루어진 것을 특징으로 한다.
상기 절연막은 실리콘 질화막으로 이루어진 것을 특징으로 한다.
상기 데이터라인 하부에 상기 질화막, 비정질 실리콘 박막 및 n+ 비정질 실리콘 박막으로 이루어지며, 상기 데이터라인과 실질적으로 동일한 형태로 패터닝된 제 2 게이트절연막, 제 1 비정질 실리콘 박막패턴 및 제 2 n+ 비정질 실리콘 박막패턴이 형성되는 것을 특징으로 한다.
상기 제 1 전극은 사각형 형태의 화소전극을 구성하며, 상기 제 2 전극은 사각형 형태의 공통전극을 구성하는 것을 특징으로 한다.
이때, 상기 에치 스타퍼와 보호막을 선택적으로 제거하여 상기 드레인전극을 노출시키는 제 1 콘택홀 및 상기 화소전극을 노출시키는 제 2 콘택홀을 추가로 포함하는 것을 특징으로 한다.
이때, 상기 제 1 콘택홀을 통해 상기 드레인전극과 전기적으로 접속하는 동시에 상기 제 2 콘택홀을 통해 상기 화소전극과 전기적으로 접속하는 연결전극을 추가로 포함하는 것을 특징으로 한다.
상술한 바와 같이, 본 발명에 따른 프린지 필드형 액정표시장치 및 그 제조방법은 한번의 마스크공정으로 게이트 배선과 화소전극(또는 공통전극)을 동시에 패터닝하고, 다른 한번의 마스크공정으로 액티브층과 데이터 배선을 동시에 패터닝함으로써 마스크수를 감소시켜 제조공정을 단순화하는 동시에 제조비용을 절감시키는 효과를 제공한다.
본 발명에 따른 프린지 필드형 액정표시장치의 제조방법은 상기의 4마스크공정에 있어, 게이트절연막의 증착 전에 에치 스타퍼(etch stopper)를 증착한 다음, 데이터 배선의 패터닝 시 화소전극 상부의 게이트절연막을 제거함으로써 화소전극과 공통전극 사이의 간격이 감소되어 저소비전력이 가능한 효과를 제공한다.
도 1은 일반적인 액정표시장치의 구조를 개략적으로 나타내는 분해사시도.
도 2는 횡전계방식 액정표시장치의 어레이 기판 일부를 개략적으로 나타내는 단면도.
도 3은 본 발명의 제 1 실시예에 따른 프린지 필드형 액정표시장치의 어레이 기판 일부를 개략적으로 나타내는 단면도.
도 4는 본 발명의 제 2 실시예에 따른 프린지 필드형 액정표시장치의 어레이 기판 일부를 개략적으로 나타내는 평면도.
도 5는 본 발명의 제 2 실시예에 따른 프린지 필드형 액정표시장치의 어레이 기판 일부를 개략적으로 나타내는 단면도.
도 6a 내지 도 6d는 상기 도 4에 도시된 어레이 기판의 제조공정을 순차적으로 나타내는 평면도.
도 7a 내지 도 7d는 상기 도 5에 도시된 어레이 기판의 제조공정을 순차적으로 나타내는 단면도.
도 8a 내지 도 8f는 상기 도 7a에 도시된 본 발명의 제 2 실시예에 따른 제 1 마스크공정을 구체적으로 나타내는 단면도.
도 9a 내지 도 9f는 상기 도 7b에 도시된 본 발명의 제 2 실시예에 따른 제 2 마스크공정을 구체적으로 나타내는 단면도.
도 10은 본 발명의 제 3 실시예에 따른 프린지 필드형 액정표시장치의 어레이 기판 일부를 개략적으로 나타내는 평면도.
도 11은 본 발명의 제 3 실시예에 따른 프린지 필드형 액정표시장치의 어레이 기판 일부를 개략적으로 나타내는 단면도.
도 12a 내지 도 12d는 상기 도 10에 도시된 어레이 기판의 제조공정을 순차적으로 나타내는 평면도.
도 13a 내지 도 13d는 상기 도 11에 도시된 어레이 기판의 제조공정을 순차적으로 나타내는 단면도.
이하, 첨부한 도면을 참조하여 본 발명에 따른 프린지 필드형 액정표시장치 및 그 제조방법의 바람직한 실시예를 상세히 설명한다.
도 3은 본 발명의 제 1 실시예에 따른 프린지 필드형 액정표시장치의 어레이 기판 일부를 개략적으로 나타내는 단면도로써, 화소전극과 공통전극 사이에 형성되는 프린지 필드가 슬릿을 관통하여 화소영역 및 화소전극 상에 위치하는 액정분자를 구동시킴으로써 화상을 구현하는 프린지 필드형 액정표시장치의 어레이 기판 일부를 나타내고 있다.
상기 프린지 필드형 액정표시장치는 액정분자가 수평으로 배향되어 있는 상태에서 하부에 화소전극이 형성되는 한편 상부에 슬릿을 가진 공통전극이 형성됨에 따라 전계가 수평 및 수직 방향으로 발생하여 액정분자가 트위스트(twist)와 틸트(tilt)되어 구동되어 진다.
도 3에 도시된 바와 같이, 본 발명의 제 1 실시예에 따른 어레이 기판(110)에는 상기 어레이 기판(110) 위에 종횡으로 배열되어 화소영역을 정의하는 게이트라인(미도시)과 데이터라인(117)이 형성되어 있다. 또한, 상기 게이트라인과 데이터라인(117)의 교차영역에는 스위칭소자인 박막 트랜지스터가 형성되어 있으며, 상기 화소영역 내에는 프린지 필드를 발생시켜 액정분자를 구동시키는 화소전극(118)과 다수의 슬릿(108s)을 가진 공통전극(108)이 형성되어 있다.
상기 박막 트랜지스터는 상기 게이트라인에 연결된 게이트전극(121), 상기 데이터라인(117)에 연결된 소오스전극(122) 및 상기 화소전극(118)에 전기적으로 접속된 드레인전극(123)으로 구성되어 있다. 또한, 상기 박막 트랜지스터는 상기 게이트전극(121)과 소오스/드레인전극(122, 123) 사이의 절연을 위한 게이트절연막(115a) 및 상기 게이트전극(121)에 공급되는 게이트 전압에 의해 상기 소오스전극(122)과 드레인전극(123) 간에 전도채널을 형성하는 액티브층(124)을 포함한다.
이때, 상기 액티브층(124)의 소오스/드레인영역은 오믹-콘택층(125n)을 통해 상기 소오스/드레인전극(122, 123)과 오믹-콘택을 형성하게 된다.
이때, 상기 게이트전극(121) 및 게이트라인 하부에는 상기 화소전극(118)을 구성하는 도전물질로 이루어지며, 각각 상기 게이트전극(121) 및 게이트라인과 실질적으로 동일한 형태로 패터닝된 게이트전극패턴(121') 및 게이트라인패턴(미도시)이 형성되어 있다.
또한, 상기 데이터라인(117) 하부에는 비정질 실리콘 박막 및 n+ 비정질 실리콘 박막으로 이루어지며, 상기 데이터라인(117)과 실질적으로 동일한 형태로 패터닝된 비정질 실리콘 박막패턴(120') 및 n+ 비정질 실리콘 박막패턴(125')이 형성되어 있다.
그리고, 상기 소오스전극(122)의 일부는 일 방향으로 연장되어 상기 데이터라인(117)에 연결되며, 상기 드레인전극(123)의 일부는 화소영역 쪽으로 연장되어 상기 게이트절연막(115a)과 보호막(115b)에 형성된 콘택홀과 연결전극(190)을 통해 상기 화소전극(118)에 전기적으로 접속하게 된다.
전술한 바와 같이 상기 화소영역 내에는 프린지 필드를 발생시키기 위해 공통전극(108)과 화소전극(118)이 형성되어 있는데, 이때 상기 화소전극(118)은 화소영역 내에 사각형 형태로 형성될 수 있으며, 상기 공통전극(108)은 상기 화소영역 내에서 다수의 슬릿(108s)을 가지도록 형성될 수 있다. 다만, 본 발명이 상기 공통전극(108)과 화소전극(118)의 구조에 한정되는 것은 아니며, 본 발명은 하부에 공통전극이 형성되고 상부에 다수의 슬릿을 가진 화소전극이 형성되는 경우에도 적용 가능하다.
이와 같이 구성된 상기 본 발명의 제 1 실시예에 따른 프린지 필드형 액정표시장치는 하프-톤(half tone) 마스크 또는 회절 마스크(이하, 하프-톤 마스크를 지칭하는 경우에는 회절 마스크를 포함하는 것으로 한다)를 이용하여 게이트 배선(즉, 상기 게이트전극(121)과 게이트라인)과 화소전극(118)을 동시에 패터닝하고, 하프-톤 마스크를 이용하여 액티브층(124)과 데이터 배선(즉, 상기 소오스전극(122)과 드레인전극(123) 및 데이터라인(117))을 동시에 패터닝함으로써 4번의 마스크공정을 통해 어레이 기판(110)을 제작할 수 있게 된다. 이때, 전술한 바와 같이 상기 드레인전극(123)과 화소전극(118)은 상기 게이트절연막(115a)과 보호막(115b)에 형성된 콘택홀과 연결전극(190)을 통해 서로 연결되게 되며, 상기 연결전극(190)은 상기 공통전극(108)을 형성할 때 동시에 패터닝 되어 형성될 수 있다.
상기 본 발명의 제 1 실시예에 따른 프린지 필드형 액정표시장치는 어레이 기판(110)을 제조하는데 필요한 마스크수는 감소하게 되나, 마스크수를 줄이기 위해 화소전극(118)이 게이트 배선과 동일층에 형성됨에 따라 기존에 비해 상기 화소전극(118)과 공통전극(108) 사이의 간격이 증가하게 되기 때문에 구동전압이 상승하게 된다. 이때, 상기 화소전극(118)과 공통전극(108) 사이의 간격을 줄이기 위해 보호막(115b)의 두께를 줄이게 되면, 데이터라인(117)과 공통전극(108) 사이의 커패시턴스(capacitance)가 증가하여 데이터라인(117)의 로드(load)가 커지기 때문에 회로부의 소비전력이 증가하는 부작용(side effect)이 발생하게 된다.
이에 본 발명의 제 2 실시예에서는 상기의 4마스크공정에 있어, 게이트절연막의 증착 전에 에치 스타퍼(etch stopper)를 증착한 다음, 데이터 배선의 패터닝 시 화소전극 상부의 게이트절연막을 제거함으로써 화소전극과 공통전극 사이의 간격을 줄여 소비전력을 절감할 수 있게 되는데, 이를 도면을 참조하여 상세히 설명한다.
도 4는 본 발명의 제 2 실시예에 따른 프린지 필드형 액정표시장치의 어레이 기판 일부를 개략적으로 나타내는 평면도이다.
또한, 도 5는 본 발명의 제 2 실시예에 따른 프린지 필드형 액정표시장치의 어레이 기판 일부를 개략적으로 나타내는 단면도로써, 상기 도 4에 도시된 어레이 기판의 A-A'선, B-B선 및 C-C선에 따라 절단한 단면을 개략적으로 나타내고 있다.
이때, 도면에는 설명의 편의를 위해 화소부와 데이터패드부 및 게이트패드부를 포함하는 하나의 화소를 나타내고 있으며, 실제의 액정표시장치에서는 N개의 게이트라인과 M개의 데이터라인이 교차하여 MxN개의 화소가 존재하지만 설명을 간단하게 하기 위해 도면에는 하나의 화소를 나타내고 있다.
상기 도면들에 도시된 바와 같이, 본 발명의 제 2 실시예에 따른 어레이 기판(210)에는 상기 어레이 기판(210) 위에 종횡으로 배열되어 화소영역을 정의하는 게이트라인(216)과 데이터라인(217)이 형성되어 있다. 또한, 상기 게이트라인(216)과 데이터라인(217)의 교차영역에는 스위칭소자인 박막 트랜지스터가 형성되어 있으며, 상기 화소영역 내에는 프린지 필드를 발생시켜 액정분자를 구동시키는 화소전극(218)과 다수의 슬릿(208s)을 가진 공통전극(208)이 형성되어 있다.
상기 박막 트랜지스터는 상기 게이트라인(216)에 연결된 게이트전극(221), 상기 데이터라인(217)에 연결된 소오스전극(222) 및 상기 화소전극(218)에 전기적으로 접속된 드레인전극(223)으로 구성되어 있다. 또한, 상기 박막 트랜지스터는 상기 게이트전극(221)과 소오스/드레인전극(222, 223) 사이의 절연을 위한 제 1 게이트절연막(215a') 및 상기 게이트전극(221)에 공급되는 게이트 전압에 의해 상기 소오스전극(222)과 드레인전극(223) 간에 전도채널을 형성하는 액티브층(224)을 포함한다.
이때, 상기 액티브층(224)의 소오스/드레인영역은 오믹-콘택층(225n)을 통해 상기 소오스/드레인전극(222, 223)과 오믹-콘택을 형성하게 된다. 그리고, 상기 제 1 게이트절연막(215a')은 약 4000Å 두께의 실리콘 질화막(SiNx)으로 이루어지며, 그 상부의 액티브층(224)과 실질적으로 동일한 형태로 패터닝 되어 있다.
이와 같이 상기 제 1 게이트절연막(215a')은 상기 게이트전극(221)과 액티브층(224) 사이에 아일랜드 형태로 형성되며, 특히 본 발명의 제 2 실시예는 상기 게이트전극(221)과 제 1 게이트절연막(215a') 사이에 약 100Å ~ 500Å 두께의 실리콘 산화막(SiO2)으로 이루어진 에치 스타퍼(etch stopper)(215)가 어레이 기판(210) 전면에 형성되어 있는 것을 특징으로 한다.
상기 게이트전극(221) 및 게이트라인(216)의 하부에는 상기 화소전극(218)을 구성하는 도전물질로 이루어지며, 각각 상기 게이트전극(221) 및 게이트라인(216)과 실질적으로 동일한 형태로 패터닝된 게이트전극패턴(221') 및 게이트라인패턴(미도시)이 형성되어 있다.
또한, 상기 데이터라인(217) 하부에는 상기 실리콘 질화막, 비정질 실리콘 박막 및 n+ 비정질 실리콘 박막으로 이루어지며, 상기 데이터라인(217)과 실질적으로 동일한 형태로 패터닝된 제 2 게이트절연막(215a"), 제 1 비정질 실리콘 박막패턴(220') 및 제 2 n+ 비정질 실리콘 박막패턴(225")이 형성되어 있다.
그리고, 상기 소오스전극(222)의 일부는 일 방향으로 연장되어 상기 데이터라인(217)에 연결되며, 상기 드레인전극(223)의 일부는 화소영역 쪽으로 연장되어 상기 에치 스타퍼(215)와 보호막(215b)에 형성된 제 1 콘택홀(240a)과 제 2 콘택홀(240b) 및 연결전극(290)을 통해 상기 화소전극(218)에 전기적으로 접속하게 된다.
전술한 바와 같이 상기 화소영역 내에는 프린지 필드를 발생시키기 위해 공통전극(208)과 화소전극(218)이 형성되어 있는데, 이때 상기 화소전극(218)은 화소영역 내에 사각형 형태로 형성될 수 있으며, 상기 공통전극(208)은 화소영역 내에서 다수의 슬릿(208s)을 가지도록 형성될 수 있다. 다만, 본 발명이 상기 공통전극(208)과 화소전극(218)의 구조에 한정되는 것은 아니며, 본 발명은 하부에 공통전극이 형성되고 상부에 다수의 슬릿을 가진 화소전극이 형성되는 경우에도 적용 가능하다.
상기 게이트라인(216)과 실질적으로 평행한 방향으로 공통라인(208l)이 배치될 수 있으며, 이때 상기 공통전극(208)은 상기 에치 스타퍼(215)와 보호막(215b)에 형성된 제 3 콘택홀(240c)을 통해 상기 공통라인(208l)에 전기적으로 접속하게 된다.
한편, 상기 어레이 기판(210)의 가장자리 영역에는 상기 게이트라인(216)과 데이터라인(217)에 각각 전기적으로 접속하는 게이트패드전극(226p)과 데이터패드전극(227p)이 형성되어 있으며, 외부의 구동회로부(미도시)로부터 인가 받은 주사신호와 데이터신호를 각각 상기 게이트라인(216)과 데이터라인(217)에 전달하게 된다.
즉, 상기 데이터라인(217)과 게이트라인(216)은 구동회로부 쪽으로 연장되어 각각 해당하는 데이터패드라인(217p)과 게이트패드라인(216p)에 연결되며, 상기 데이터패드라인(217p)과 게이트패드라인(216p)은 상기 데이터패드라인(217p)과 게이트패드라인(216p)에 각각 전기적으로 접속된 데이터패드전극(227p)과 게이트패드전극(226p)을 통해 구동회로부로부터 각각 데이터신호와 주사신호를 인가 받게 된다.
이때, 상기 데이터패드라인(217p)은 제 4 콘택홀(240d)을 통해 상기 데이터패드전극(227p)과 전기적으로 접속하게 되며, 상기 게이트패드라인(216p)은 제 5 콘택홀(240e)을 통해 상기 게이트패드전극(226p)과 전기적으로 접속하게 된다.
상기 데이터패드라인(217p)의 하부에는 상기 실리콘 질화막, 비정질 실리콘 박막 및 n+ 비정질 실리콘 박막으로 이루어지며, 상기 데이터패드라인(217p)과 실질적으로 동일한 형태로 패터닝된 제 3 게이트절연막(215a'"), 제 2 비정질 실리콘 박막패턴(220") 및 제 3 n+ 비정질 실리콘 박막패턴(225'")이 형성되어 있다. 또한, 상기 게이트패드라인(216p)의 하부에는 상기 화소전극(218)을 구성하는 도전물질로 이루어지며, 상기 게이트패드라인(216p)과 실질적으로 동일한 형태로 패터닝된 게이트패드라인패턴(216p')이 형성되어 있다.
이와 같이 구성된 상기 본 발명의 제 2 실시예에 따른 프린지 필드형 액정표시장치는 전술한 본 발명의 제 1 실시예와 동일하게 하프-톤 마스크를 이용하여 게이트 배선(즉, 상기 게이트전극(221)과 게이트라인(216) 및 게이트패드라인(216p))과 화소전극(218)을 동시에 패터닝하고, 하프-톤 마스크를 이용하여 액티브패턴(224)과 데이터 배선(즉, 상기 소오스전극(222), 드레인전극(223), 데이터라인(217) 및 데이터패드라인(217p))을 동시에 패터닝함으로써 4번의 마스크공정을 통해 어레이 기판(210)을 제작할 수 있게 된다. 이때, 전술한 바와 같이 상기 드레인전극(223)과 화소전극(218)은 상기 에치 스타퍼(215)와 보호막(215b)에 형성된 제 1 콘택홀(240a)과 제 2 콘택홀(240b) 및 연결전극(290)을 통해 서로 연결되게 되며, 상기 연결전극(290)은 상기 공통전극(208)과 데이터패드전극(226p) 및 게이트패드전극(227p)을 형성할 때 동시에 패터닝 되어 형성될 수 있다.
즉, 상기 본 발명의 제 2 실시예에 따른 프린지 필드형 액정표시장치는 고해상도와 고투과율의 장점은 그대로 유지하는 한편, 어레이 기판을 제조하는데 필요한 마스크수는 감소하게 되어 제조공정이 단순화되는 동시에 제조비용이 절감되게 된다. 특히, 상기 본 발명의 제 2 실시예의 경우에는 게이트절연막의 증착 전에 실리콘 산화막으로 에치 스타퍼를 증착 함으로써 후속 공정인 데이터 배선의 패터닝 시 화소전극 상부의 게이트절연막을 안정되게 전부 제거할 수 있어 화소전극과 공통전극 사이의 간격을 최소화하여 구동전압의 상승을 방지할 수 있게 된다.
이하, 상기의 본 발명의 제 2 실시예에 따른 프린지 필드형 액정표시장치의 제조방법을 도면을 참조하여 상세히 설명한다.
도 6a 내지 도 6d는 상기 도 4에 도시된 어레이 기판의 제조공정을 순차적으로 나타내는 평면도이다.
또한, 도 7a 내지 도 7d는 상기 도 5에 도시된 어레이 기판의 제조공정을 순차적으로 나타내는 단면도로써, 좌측에는 화소부의 어레이 기판을 제조하는 공정을 나타내며 우측에는 차례대로 데이터패드부와 게이트패드부의 어레이 기판을 제조하는 공정을 나타내고 있다.
도 6a 및 도 7a에 도시된 바와 같이, 유리와 같은 투명한 절연물질로 이루어진 어레이 기판(210)의 화소부에 게이트전극(221), 게이트라인(216), 공통라인(208l) 및 화소전극(218)을 형성하며, 상기 어레이 기판(210)의 게이트패드부에 게이트패드라인(216p)을 형성한다.
상기 게이트전극(221), 게이트라인(216), 공통라인(208l), 화소전극(218) 및 게이트패드라인(216p)은 제 1 도전막과 제 2 도전막을 상기 어레이 기판(210) 전면에 증착한 후 포토리소그래피공정(제 1 마스크공정)을 통해 선택적으로 패터닝하여 형성하게 된다.
이때, 상기 화소전극(218)은 상기 제 1 도전막으로 이루어지며, 상기 게이트전극(221), 게이트라인(216), 공통라인(208l) 및 게이트패드라인(216p)은 상기 제 2 도전막으로 이루어진다.
그리고, 상기 게이트전극(221), 게이트라인(216), 공통라인(208l) 및 게이트패드라인(216p) 하부에는 상기 제 1 도전막으로 이루어지며, 각각 상기 게이트전극(221), 게이트라인(216), 공통라인(208l) 및 게이트패드라인(216p)과 실질적으로 동일한 형태로 패터닝된 게이트전극패턴(221'), 게이트라인패턴(미도시), 공통라인패턴(미도시) 및 게이트패드라인패턴(216p')이 형성되게 된다.
이와 같이 게이트 배선(즉, 상기 게이트전극(221)과 게이트라인(216) 및 게이트패드라인(216p)) 및 화소전극(218)은 대면적의 하프-톤 마스크를 이용함으로써 한번의 마스크공정을 통해 동시에 패터닝할 수 있게 되는데, 이하 상기의 제 1 마스크공정을 도면을 참조하여 구체적으로 설명한다.
도 8a 내지 도 8f는 상기 도 7a에 도시된 본 발명의 제 2 실시예에 따른 제 1 마스크공정을 구체적으로 나타내는 단면도이다.
도 8a에 도시된 바와 같이, 유리와 같은 투명한 절연물질로 이루어진 어레이 기판(210) 전면에 차례대로 제 1 도전막(230) 및 제 2 도전막(240)을 증착한다.
이때, 상기 제 1 도전막(230)은 화소전극을 형성하기 위해 인듐-틴-옥사이드(Indium Tin Oxide; ITO) 또는 인듐-징크-옥사이드(Indium Zinc Oxide; IZO)와 같은 투과율이 뛰어난 투명한 도전물질로 형성할 수 있다.
상기 제 2 도전막(240)은 게이트 배선 및 공통라인을 형성하기 위해 알루미늄(aluminium; Al), 알루미늄 합금(Al alloy), 텅스텐(tungsten; W), 구리(copper; Cu), 크롬(chromium; Cr), 몰리브덴(molybdenum; Mo) 및 몰리브덴 합금 등과 같은 저저항 불투명 도전물질로 형성할 수 있다. 또한, 상기 제 2 도전막(240)은 상기 저저항 도전물질이 2가지 이상 적층된 다층구조로 형성할 수 있다.
이후, 도 8b에 도시된 바와 같이, 상기 제 2 도전막(240)이 형성된 어레이 기판(210) 위에 포토레지스트와 같은 감광성물질로 이루어진 감광막(260)을 형성한 후 본 발명의 제 2 실시예에 따른 하프-톤 마스크(270)를 통해 상기 감광막(260)에 선택적으로 광을 조사한다.
이때, 상기 하프-톤 마스크(270)에는 조사된 광을 모두 투과시키는 제 1 투과영역(I)과 광의 일부만 투과시키고 일부는 차단하는 제 2 투과영역(II) 및 조사된 모든 광을 차단하는 차단영역(III)이 마련되어 있으며, 상기 하프-톤 마스크(270)를 투과한 광만이 상기 감광막(260)에 조사되게 된다.
이어서, 상기 하프-톤 마스크(270)를 통해 노광된 상기 감광막(260)을 현상하고 나면, 도 8c에 도시된 바와 같이, 상기 차단영역(III)과 제 2 투과영역(II)을 통해 광이 모두 차단되거나 일부만 차단된 영역에는 소정 두께의 제 1 감광막패턴(260a) 내지 제 3 감광막패턴(260c)이 남아있게 되고, 모든 광이 투과된 제 1 투과영역(I)에는 상기 감광막이 완전히 제거되어 상기 제 2 도전막(240) 표면이 노출되게 된다.
이때, 상기 차단영역(III)에 형성된 제 1 감광막패턴(260a) 및 제 2 감광막패턴(260b)은 제 2 투과영역(II)을 통해 형성된 제 3 감광막패턴(260c)보다 두껍게 형성된다. 또한, 상기 제 1 투과영역(I)을 통해 광이 모두 투과된 영역에는 감광막이 완전히 제거되는데, 이것은 포지티브 타입의 포토레지스트를 사용했기 때문이며, 본 발명이 이에 한정되는 것은 아니며 네거티브 타입의 포토레지스트를 사용하여도 무방하다.
다음으로, 도 8d에 도시된 바와 같이, 상기와 같이 형성된 제 1 감광막패턴(260a) 내지 제 3 감광막패턴(260c)을 마스크로 하여, 식각을 통해 그 하부에 형성된 제 1 도전막과 제 2 도전막의 일부영역을 선택적으로 제거하게 되면, 상기 어레이 기판(210)의 화소부에 상기 제 1 도전막으로 이루어진 화소전극(218)이 형성되게 된다. 이때, 상기 화소전극(218)은 화소영역 내에 사각형 형태로 형성될 수 있다.
또한, 상기 어레이 기판(210)의 화소부에는 상기 제 2 도전막으로 이루어진 게이트전극(221), 게이트라인(미도시) 및 공통라인(미도시)이 형성되며, 상기 어레이 기판(210)의 게이트패드부에는 상기 제 2 도전막으로 이루어진 게이트패드라인(216p)이 형성되게 된다.
이때, 상기 화소전극(218) 상부에는 상기 제 2 도전막으로 이루어지며, 상기 화소전극(218)과 실질적으로 동일한 형태로 패터닝된 제 2 도전막패턴(240')이 형성되어 있다.
그리고, 상기 게이트전극(221), 게이트라인, 공통라인 및 게이트패드라인(216p) 하부에는 상기 제 1 도전막으로 이루어지며, 각각 상기 게이트전극(221), 게이트라인, 공통라인 및 게이트패드라인(216p)과 실질적으로 동일한 형태로 패터닝된 게이트전극패턴(221'), 게이트라인패턴(미도시), 공통라인패턴(미도시) 및 게이트패드라인패턴(216p')이 형성되어 있다.
이후, 상기 제 1 감광막패턴(260a) 내지 제 3 감광막패턴(260c)의 두께 일부를 제거하는 애싱공정을 진행하게 되면, 도 8e에 도시된 바와 같이, 상기 제 2 투과영역(II)의 제 3 감광막패턴이 완전히 제거되게 된다.
이때, 상기 제 1 감광막패턴 및 제 2 감광막패턴은 상기 제 3 감광막패턴의 두께만큼이 제거된 제 4 감광막패턴(260a') 및 제 5 감광막패턴(260b')으로 상기 차단영역(III)에 대응하는 영역에만 남아있게 된다.
이후, 도 8f에 도시된 바와 같이, 상기 제 4 감광막패턴(260a') 및 제 5 감광막패턴(260b')을 마스크로 하여, 식각을 통해 상기 화소전극(218) 상부에 형성된 제 2 도전막패턴을 제거한다.
다음으로, 도 6b 및 도 7b에 도시된 바와 같이, 상기 게이트전극(221), 게이트라인(216), 공통라인(208l), 화소전극(218) 및 게이트패드라인(216p)이 형성된 어레이 기판(210) 전면에 에치 스타퍼(215), 절연막, 비정질 실리콘 박막, n+ 비정질 실리콘 박막 및 제 3 도전막을 형성한다.
이후, 포토리소그래피 공정(제 2 마스크공정)을 통해 상기 절연막, 비정질 실리콘 박막, n+ 비정질 실리콘 박막 및 제 3 도전막을 선택적으로 제거함으로써 상기 게이트전극(221) 위에 제 1 게이트절연막(215a')이 개재된 상태에서 상기 비정질 실리콘 박막으로 이루어진 액티브층(224)을 형성하는 한편, 상기 액티브층(224) 상부에 상기 제 3 도전막으로 이루어진 소오스전극(222)과 드레인전극(223)을 형성하게 된다.
이때, 상기 제 2 마스크공정을 통해 상기 어레이 기판(210)의 데이터라인 영역에 상기 제 3 도전막으로 이루어진 데이터라인(217)을 형성하는 동시에 상기 어레이 기판(210)의 데이터패드부에 상기 제 3 도전막으로 이루어진 데이터패드라인(217p)을 형성하게 된다.
이때, 상기 액티브층(224) 상부에는 상기 n+ 비정질 실리콘 박막으로 이루어지며, 상기 액티브층(224)의 소오스/드레인영역과 상기 소오스/드레인전극(222, 223) 사이를 오믹-콘택시키는 오믹-콘택층(225)이 형성되게 된다.
또한, 상기 데이터라인(217) 하부에는 각각 상기 절연막과 비정질 실리콘 박막 및 n+ 비정질 실리콘 박막으로 이루어지며, 상기 데이터라인(217)과 실질적으로 동일한 형태로 패터닝된 제 2 게이트절연막(215a")과 제 1 비정질 실리콘 박막패턴(220') 및 제 2 n+ 비정질 실리콘 박막패턴(225")이 형성되게 된다.
또한, 상기 데이터패드라인(217p) 하부에는 각각 상기 절연막과 비정질 실리콘 박막 및 n+ 비정질 실리콘 박막으로 이루어지며, 상기 데이터패드라인(217p)과 실질적으로 동일한 형태로 패터닝된 제 3 게이트절연막(215a'")과 제 2 비정질 실리콘 박막패턴(220") 및 제 3 n+ 비정질 실리콘 박막패턴(225'")이 형성되게 된다.
이때, 상기 본 발명의 제 2 실시예에 따른 제 2 마스크공정은 하프-톤 마스크를 이용할 수 있는데, 이를 다음의 도면을 참조하여 상세히 설명한다.
도 9a 내지 도 9f는 상기 도 7b에 도시된 본 발명의 제 2 실시예에 따른 제 2 마스크공정을 구체적으로 나타내는 단면도이다.
도 9a에 도시된 바와 같이, 상기 게이트전극(221), 게이트라인(216), 공통라인(208l), 화소전극(218) 및 게이트패드라인(216p)이 형성된 어레이 기판(210) 전면에 차례대로 에치 스타퍼(215), 절연막(215a), 비정질 실리콘 박막(220), n+ 비정질 실리콘 박막(225) 및 제 3 도전막(250)을 증착한다.
이때, 상기 에치 스타퍼(215)는 약 100Å ~ 500Å 두께의 실리콘 산화막으로 이루어질 수 있으며, 상기 절연막(215a)은 약 4000Å 두께의 실리콘 질화막으로 이루어질 수 있다.
그리고, 상기 제 3 도전막(250)은 소오스전극과 드레인전극 및 데이터라인을 구성하기 위해 알루미늄, 알루미늄 합금, 텅스텐, 구리, 크롬, 몰리브덴 및 몰리브덴 합금 등과 같은 저저항 불투명 도전물질로 이루어질 수 있다. 또한, 상기 제 3 도전막(250)은 상기 저저항 도전물질이 2가지 이상 적층된 다층구조로 형성할 수 있다.
이후, 도 9b에 도시된 바와 같이, 상기 제 3 도전막(250)이 형성된 어레이 기판(210) 전면에 포토레지스트와 같은 감광성물질로 이루어진 감광막(260)을 형성한 후, 본 발명의 제 2 실시예에 따른 하프-톤 마스크(270)를 통해 상기 감광막(260)에 선택적으로 광을 조사한다.
이때, 상기 하프-톤 마스크(270)에는 조사된 광을 모두 투과시키는 제 1 투과영역(I)과 광의 일부만 투과시키고 일부는 차단하는 제 2 투과영역(II) 및 조사된 모든 광을 차단하는 차단영역(III)이 마련되어 있으며, 상기 하프-톤 마스크(270)를 투과한 광만이 상기 감광막(260)에 조사되게 된다.
이어서, 상기 하프-톤 마스크(270)를 통해 노광된 상기 감광막(260)을 현상하고 나면, 도 9c에 도시된 바와 같이, 상기 차단영역(III)과 제 2 투과영역(II)을 통해 광이 모두 차단되거나 일부만 차단된 영역에는 소정 두께의 제 1 감광막패턴(260a) 내지 제 5 감광막패턴(260e)이 남아있게 되고, 모든 광이 투과된 제 1 투과영역(I)에는 상기 감광막이 완전히 제거되어 상기 제 3 도전막(250) 표면이 노출되게 된다.
이때, 상기 차단영역(III)에 형성된 제 1 감광막패턴(260a) 내지 제 4 감광막패턴(260d)은 제 2 투과영역(II)을 통해 형성된 제 5 감광막패턴(260e)보다 두껍게 형성된다. 또한, 상기 제 1 투과영역(I)을 통해 광이 모두 투과된 영역에는 감광막이 완전히 제거되는데, 이것은 포지티브 타입의 포토레지스트를 사용했기 때문이며, 본 발명이 이에 한정되는 것은 아니며 네거티브 타입의 포토레지스트를 사용하여도 무방하다.
다음으로, 도 9d에 도시된 바와 같이, 상기와 같이 형성된 제 1 감광막패턴(260a) 내지 제 5 감광막패턴(260e)을 마스크로 하여, 그 하부에 형성된 상기 절연막, 비정질 실리콘 박막, n+ 비정질 실리콘 박막 및 제 3 도전막의 일부영역을 선택적으로 제거하게 되면, 상기 게이트전극(221) 상부에 제 1 게이트절연막(215a')이 개재된 상태에서 상기 비정질 실리콘 박막으로 이루어진 액티브층(224)이 형성되게 된다. 이때, 상기 제 1 게이트절연막(215a')은 상기 게이트전극(221)과 액티브층(224) 사이에 상기 액티브층(224)과 실질적으로 동일한 아일랜드(island) 형태로 형성될 수 있다.
또한, 상기 어레이 기판(210)의 데이터라인 영역에 상기 제 3 도전막으로 이루어진 데이터라인(217)이 형성되는 동시에 상기 어레이 기판(210)의 게이트패드부에 상기 제 3 도전막으로 이루어진 데이터패드라인(217p)이 형성되게 된다.
이때, 상기 액티브층(224) 상부에는 각각 상기 n+ 비정질 실리콘 박막 및 제 3 도전막으로 이루어지며, 상기 액티브층(224)과 실질적으로 동일한 형태로 패터닝된 제 1 n+ 비정질 실리콘 박막패턴(225')과 제 3 도전막패턴(250')이 형성되게 된다.
또한, 상기 데이터라인(217) 하부에는 상기 절연막과 비정질 실리콘 박막 및 n+ 비정질 실리콘 박막으로 이루어지며, 상기 데이터라인(217)과 실질적으로 동일한 형태로 패터닝된 제 2 게이트절연막(215a")과 제 1 비정질 실리콘 박막패턴(220') 및 제 2 n+ 비정질 실리콘 박막패턴(225")이 형성되게 된다.
또한, 상기 데이터패드라인(217p) 하부에는 상기 절연막과 비정질 실리콘 박막 및 n+ 비정질 실리콘 박막으로 이루어지며, 상기 데이터패드라인(217p)과 실질적으로 동일한 형태로 패터닝된 제 3 게이트절연막(215a'")과 제 2 비정질 실리콘 박막패턴(220") 및 제 3 n+ 비정질 실리콘 박막패턴(225'")이 형성되게 된다.
이때, 상기 에치 스타퍼(215)는 상기 화소전극(218) 상부의 절연막을 제거할 때 안정되게 전부 제거되도록 하는 역할을 하게 되며, 이에 따라 상기 절연막의 건식각(dry etching) 시 식각이 균일하게 이루어지지 않더라도 절연막 하부의 상기 화소전극(218)과 어레이 기판(210)의 손상(damage)이 방지되게 된다.
이후, 상기 제 1 감광막패턴(260a) 내지 제 5 감광막패턴(260e)의 두께 일부를 제거하는 애싱공정을 진행하게 되면, 도 9e에 도시된 바와 같이, 상기 제 2 투과영역(II)의 제 5 감광막패턴이 완전히 제거되게 된다.
이때, 상기 제 1 감광막패턴 내지 제 4 감광막패턴은 상기 제 5 감광막패턴의 두께만큼이 제거된 제 6 감광막패턴(260a') 내지 제 9 감광막패턴(260d')으로 상기 차단영역(III)에 대응하는 영역에만 남아있게 된다.
이후, 도 9f에 도시된 바와 같이, 상기 제 6 감광막패턴(260a') 내지 제 9 감광막패턴(260d')을 마스크로 하여, 그 하부에 형성된 n+ 비정질 실리콘 박막 및 제 3 도전막의 일부영역을 선택적으로 제거하게 되면, 상기 액티브층(224) 상부에 상기 제 3 도전막으로 이루어진 소오스전극(222)과 드레인전극(223)이 형성되게 된다.
이때, 상기 액티브층(224)과 상기 소오스/드레인전극(222, 223) 사이에는 상기 n+ 비정질 실리콘 박막으로 이루어지며, 상기 소오스/드레인전극(222, 223)과 실질적으로 동일한 형태로 패터닝 되어 상기 액티브층(224)의 소오스/드레인영역과 상기 소오스/드레인전극(222, 223) 사이를 오믹-콘택시키는 오믹-콘택층(225n)이 형성되게 된다.
이와 같이 본 발명의 제 2 실시예는 하프-톤 마스크를 이용함으로써 상기 액티브층(224)과 소오스/드레인전극(222, 223) 및 데이터라인(217)을 한번의 마스크공정을 통해 형성할 수 있게 된다.
다음으로, 도 6c 및 도 7c에 도시된 바와 같이, 상기 액티브층(224), 소오스/드레인전극(222, 223), 데이터라인(217) 및 데이터패드라인(217p)이 형성된 어레이 기판(210) 전면에 보호막(215b)을 형성한다.
이때, 상기 보호막(215b)은 약 6000Å 두께의 실리콘 질화막 또는 실리콘 산화막과 같은 무기절연막으로 이루어질 수 있다.
이후, 포토리소그래피공정(제 3 마스크공정)을 통해 상기 에치 스타퍼(215)와 보호막(215b)을 선택적으로 제거하여 상기 드레인전극(223)의 일부를 노출시키는 제 1 콘택홀(240a)과 상기 화소전극(218)의 일부를 노출시키는 제 2 콘택홀(240b)을 형성하는 한편, 상기 공통라인(208l)의 일부를 노출시키는 제 3 콘택홀(240c)을 형성한다.
또한, 상기 제 3 마스크공정을 통해 상기 에치 스타퍼(215)와 보호막(215b)을 선택적으로 제거하여 상기 데이터패드라인(217p) 및 게이트패드라인(216p)의 일부를 각각 노출시키는 제 4 콘택홀(240d) 및 제 5 콘택홀(240e)을 형성하게 된다.
다음으로, 도 6d 및 도 7d에 도시된 바와 같이, 상기 어레이 기판(210) 전면에 제 4 도전막을 형성한 후, 포토리소그래피공정(제 4 마스크공정)을 이용하여 선택적으로 패터닝함으로써 상기 제 4 도전막으로 이루어지며, 상기 제 3 콘택홀(240c)을 통해 상기 공통라인(208l)과 전기적으로 접속하는 공통전극(208)을 형성한다. 이때, 상기 공통전극(208)은 화소영역 내에서 다수의 슬릿(208s)을 가지도록 형성될 수 있다.
또한, 상기 제 4 마스크공정을 이용하여 상기 제 4 도전막을 선택적으로 패터닝함으로써 상기 제 1 콘택홀(240a)을 통해 상기 드레인전극(223)과 전기적으로 접속하는 동시에 상기 제 2 콘택홀(240b)을 통해 상기 화소전극(218)과 전기적으로 접속하는 연결전극(290)을 형성한다.
또한, 상기 제 4 마스크공정을 이용하여 상기 제 4 도전막을 선택적으로 패터닝함으로써 상기 제 4 콘택홀(240d) 및 제 5 콘택홀(240e)을 통해 각각 상기 데이터패드라인(217p) 및 게이트패드라인(216p)과 전기적으로 접속하는 데이터패드전극(227p) 및 게이트패드전극(226p)을 형성하게 된다.
이때, 상기 제 4 도전막은 인듐-틴-옥사이드(Indium Tin Oxide; ITO) 또는 인듐-징크-옥사이드(Indium Zinc Oxide; IZO)와 같은 투과율이 뛰어난 투명한 도전물질로 이루어질 수 있다.
한편, 전술한 바와 같이 본 발명은 하부에 공통전극이 형성되고 상부에 다수의 슬릿을 가진 화소전극이 형성되는 경우에도 적용 가능하며, 이를 다음의 본 발명의 제 3 실시예를 통해 상세히 설명한다.
도 10은 본 발명의 제 3 실시예에 따른 프린지 필드형 액정표시장치의 어레이 기판 일부를 개략적으로 나타내는 평면도이다.
또한, 도 11은 본 발명의 제 3 실시예에 따른 프린지 필드형 액정표시장치의 어레이 기판 일부를 개략적으로 나타내는 단면도로써, 상기 도 10에 도시된 어레이 기판의 A-A'선, B-B선 및 C-C선에 따라 절단한 단면을 개략적으로 나타내고 있다.
이때, 도면에는 설명의 편의를 위해 화소부와 데이터패드부 및 게이트패드부를 포함하는 하나의 화소를 나타내고 있으며, 실제의 액정표시장치에서는 N개의 게이트라인과 M개의 데이터라인이 교차하여 MxN개의 화소가 존재하지만 설명을 간단하게 하기 위해 도면에는 하나의 화소를 나타내고 있다.
상기 도면들에 도시된 바와 같이, 본 발명의 제 3 실시예에 따른 어레이 기판(310)에는 상기 어레이 기판(310) 위에 종횡으로 배열되어 화소영역을 정의하는 게이트라인(316)과 데이터라인(317)이 형성되어 있다. 또한, 상기 게이트라인(316)과 데이터라인(317)의 교차영역에는 스위칭소자인 박막 트랜지스터가 형성되어 있으며, 상기 화소영역 내에는 프린지 필드를 발생시켜 액정분자를 구동시키는 공통전극(308)과 다수의 슬릿(318s)을 가진 화소전극(318)이 형성되어 있다.
상기 박막 트랜지스터는 상기 게이트라인(316)에 연결된 게이트전극(321), 상기 데이터라인(317)에 연결된 소오스전극(322) 및 상기 화소전극(318)에 전기적으로 접속된 드레인전극(323)으로 구성되어 있다. 또한, 상기 박막 트랜지스터는 상기 게이트전극(321)과 소오스/드레인전극(322, 323) 사이의 절연을 위한 제 1 게이트절연막(315a') 및 상기 게이트전극(321)에 공급되는 게이트 전압에 의해 상기 소오스전극(322)과 드레인전극(323) 간에 전도채널을 형성하는 액티브층(324)을 포함한다.
이때, 상기 액티브층(324)의 소오스/드레인영역은 오믹-콘택층(325n)을 통해 상기 소오스/드레인전극(322, 323)과 오믹-콘택을 형성하게 된다. 그리고, 상기 제 1 게이트절연막(315a')은 약 4000Å 두께의 실리콘 질화막으로 이루어지며, 그 상부의 액티브층(324)과 실질적으로 동일한 형태로 패터닝 되어 있다.
이와 같이 상기 제 1 게이트절연막(315a')은 상기 게이트전극(321)과 액티브층(324) 사이에 아일랜드 형태로 형성되며, 특히 본 발명의 제 3 실시예는 상기 본 발명의 제 2 실시예와 동일하게 상기 게이트전극(321)과 제 1 게이트절연막(315a') 사이에 약 100Å ~ 500Å 두께의 실리콘 산화막으로 이루어진 에치 스타퍼(315)가 어레이 기판(310) 전면에 형성되어 있는 것을 특징으로 한다.
상기 게이트전극(321) 및 게이트라인(316)의 하부에는 상기 공통전극(308)을 구성하는 도전물질로 이루어지며, 각각 상기 게이트전극(321) 및 게이트라인(316)과 실질적으로 동일한 형태로 패터닝된 게이트전극패턴(321') 및 게이트라인패턴(미도시)이 형성되어 있다.
또한, 상기 데이터라인(317) 하부에는 상기 실리콘 질화막, 비정질 실리콘 박막 및 n+ 비정질 실리콘 박막으로 이루어지며, 상기 데이터라인(317)과 실질적으로 동일한 형태로 패터닝된 제 2 게이트절연막(315a"), 제 1 비정질 실리콘 박막패턴(320') 및 제 2 n+ 비정질 실리콘 박막패턴(325")이 형성되어 있다.
그리고, 상기 소오스전극(322)의 일부는 일 방향으로 연장되어 상기 데이터라인(317)에 연결되며, 상기 드레인전극(323)의 일부는 화소영역 쪽으로 연장되어 상기 보호막(315b)에 형성된 제 1 콘택홀(340a)을 통해 상기 화소전극(318)에 전기적으로 접속하게 된다.
전술한 바와 같이 상기 화소영역 내에는 프린지 필드를 발생시키기 위해 공통전극(308)과 화소전극(318)이 형성되어 있는데, 이때 상기 공통전극(308)은 화소영역 내에 사각형 형태로 형성될 수 있으며, 상기 화소전극(318)은 화소영역 내에서 다수의 슬릿(318s)을 가지도록 형성될 수 있다.
상기 게이트라인(316)과 실질적으로 평행한 방향으로 공통라인(308l)이 배치될 수 있으며, 이때 상기 공통전극(308)은 상기 공통라인(308l)의 하부로 연장되어 공통라인(308l)에 전기적으로 접속하게 된다.
한편, 상기 어레이 기판(310)의 가장자리 영역에는 상기 게이트라인(316)과 데이터라인(317)에 각각 전기적으로 접속하는 게이트패드전극(326p)과 데이터패드전극(327p)이 형성되어 있으며, 외부의 구동회로부(미도시)로부터 인가 받은 주사신호와 데이터신호를 각각 상기 게이트라인(316)과 데이터라인(317)에 전달하게 된다.
즉, 상기 데이터라인(317)과 게이트라인(316)은 구동회로부 쪽으로 연장되어 각각 해당하는 데이터패드라인(317p)과 게이트패드라인(316p)에 연결되며, 상기 데이터패드라인(317p)과 게이트패드라인(316p)은 상기 데이터패드라인(317p)과 게이트패드라인(316p)에 각각 전기적으로 접속된 데이터패드전극(327p)과 게이트패드전극(326p)을 통해 구동회로부로부터 각각 데이터신호와 주사신호를 인가 받게 된다.
이때, 상기 데이터패드라인(317p)은 제 2 콘택홀(340b)을 통해 상기 데이터패드전극(327p)과 전기적으로 접속하게 되며, 상기 게이트패드라인(316p)은 제 3 콘택홀(340c)을 통해 상기 게이트패드전극(326p)과 전기적으로 접속하게 된다.
상기 데이터패드라인(317p)의 하부에는 상기 실리콘 질화막, 비정질 실리콘 박막 및 n+ 비정질 실리콘 박막으로 이루어지며, 상기 데이터패드라인(317p)과 실질적으로 동일한 형태로 패터닝된 제 3 게이트절연막(315a'"), 제 2 비정질 실리콘 박막패턴(320") 및 제 3 n+ 비정질 실리콘 박막패턴(325'")이 형성되어 있다. 또한, 상기 게이트패드라인(316p)의 하부에는 상기 공통전극(308)을 구성하는 도전물질로 이루어지며, 상기 게이트패드라인(316p)과 실질적으로 동일한 형태로 패터닝된 게이트패드라인패턴(316p')이 형성되어 있다.
이와 같이 구성된 상기 본 발명의 제 3 실시예에 따른 프린지 필드형 액정표시장치는 하프-톤 마스크를 이용하여 게이트 배선(즉, 상기 게이트전극(321)과 게이트라인(316) 및 게이트패드라인(216p))과 공통전극(308)을 동시에 패터닝하고, 하프-톤 마스크를 이용하여 액티브패턴(324)과 데이터 배선(즉, 상기 소오스전극(322), 드레인전극(323), 데이터라인(317) 및 데이터패드라인(317p))을 동시에 패터닝함으로써 4번의 마스크공정을 통해 어레이 기판(310)을 제작할 수 있게 된다.
즉, 상기 본 발명의 제 3 실시예에 따른 프린지 필드형 액정표시장치는 전술한 본 발명의 제 2 실시예와 동일하게 고해상도와 고투과율의 장점은 그대로 유지하는 한편, 어레이 기판을 제조하는데 필요한 마스크수는 감소하게 되어 제조공정이 단순화되는 동시에 제조비용이 절감되게 된다. 또한, 상기 본 발명의 제 3 실시예의 경우에는 게이트절연막의 증착 전에 실리콘 산화막으로 에치 스타퍼를 증착 함으로써 후속 공정인 데이터 배선의 패터닝 시 공통전극 상부의 게이트절연막을 안정되게 전부 제거할 수 있어 화소전극과 공통전극 사이의 간격을 최소화하여 구동전압의 상승을 방지할 수 있게 된다.
이하, 상기의 본 발명의 제 3 실시예에 따른 프린지 필드형 액정표시장치의 제조방법을 도면을 참조하여 상세히 설명한다.
도 12a 내지 도 12d는 상기 도 10에 도시된 어레이 기판의 제조공정을 순차적으로 나타내는 평면도이다.
또한, 도 13a 내지 도 13d는 상기 도 11에 도시된 어레이 기판의 제조공정을 순차적으로 나타내는 단면도로써, 좌측에는 화소부의 어레이 기판을 제조하는 공정을 나타내며 우측에는 차례대로 데이터패드부와 게이트패드부의 어레이 기판을 제조하는 공정을 나타내고 있다.
도 12a 및 도 13a에 도시된 바와 같이, 유리와 같은 투명한 절연물질로 이루어진 어레이 기판(310)의 화소부에 게이트전극(321), 게이트라인(316), 공통라인(308l) 및 공통전극(308)을 형성하며, 상기 어레이 기판(310)의 게이트패드부에 게이트패드라인(316p)을 형성한다.
상기 게이트전극(321), 게이트라인(316), 공통라인(308l), 공통전극(308) 및 게이트패드라인(316p)은 제 1 도전막과 제 2 도전막을 상기 어레이 기판(310) 전면에 증착한 후 포토리소그래피공정(제 1 마스크공정)을 통해 선택적으로 패터닝하여 형성하게 된다.
이때, 상기 제 1 도전막은 공통전극을 형성하기 위해 인듐-틴-옥사이드 또는 인듐-징크-옥사이드와 같은 투과율이 뛰어난 투명한 도전물질로 형성할 수 있다.
상기 제 2 도전막은 게이트 배선 및 공통라인을 형성하기 위해 알루미늄, 알루미늄 합금, 텅스텐, 구리, 크롬, 몰리브덴 및 몰리브덴 합금 등과 같은 저저항 불투명 도전물질로 형성할 수 있다. 또한, 상기 제 2 도전막은 상기 저저항 도전물질이 2가지 이상 적층된 다층구조로 형성할 수 있다.
이와 같이 상기 공통전극(308)은 상기 제 1 도전막으로 이루어지며, 상기 게이트전극(321), 게이트라인(316), 공통라인(308l) 및 게이트패드라인(316p)은 상기 제 2 도전막으로 이루어진다. 이때, 상기 공통전극(308)은 화소영역 내에 사각형 형태로 형성될 수 있으며, 상기 공통라인(308l)의 하부로 연장되어 공통라인(308l)에 전기적으로 접속하게 된다.
그리고, 상기 게이트전극(321), 게이트라인(316), 공통라인(308l) 및 게이트패드라인(316p) 하부에는 상기 제 1 도전막으로 이루어지며, 각각 상기 게이트전극(321), 게이트라인(316), 공통라인(308l) 및 게이트패드라인(316p)과 실질적으로 동일한 형태로 패터닝된 게이트전극패턴(321'), 게이트라인패턴(미도시), 공통라인패턴(미도시) 및 게이트패드라인패턴(316p')이 형성되게 된다.
이와 같이 게이트 배선(즉, 상기 게이트전극(321)과 게이트라인(316) 및 게이트패드라인(316p)) 및 공통전극(308)은 대면적의 하프-톤 마스크를 이용함으로써 한번의 마스크공정을 통해 동시에 패터닝할 수 있게 된다.
다음으로, 도 12b 및 도 13b에 도시된 바와 같이, 상기 게이트전극(321), 게이트라인(316), 공통라인(308l), 공통전극(308) 및 게이트패드라인(316p)이 형성된 어레이 기판(310) 전면에 에치 스타퍼(315), 절연막, 비정질 실리콘 박막, n+ 비정질 실리콘 박막 및 제 3 도전막을 형성한다.
이때, 상기 에치 스타퍼(315)는 약 100Å ~ 500Å 두께의 실리콘 산화막으로 이루어질 수 있으며, 상기 절연막은 약 4000Å 두께의 실리콘 질화막으로 이루어질 수 있다.
그리고, 상기 제 3 도전막은 소오스전극과 드레인전극 및 데이터라인을 구성하기 위해 알루미늄, 알루미늄 합금, 텅스텐, 구리, 크롬, 몰리브덴 및 몰리브덴 합금 등과 같은 저저항 불투명 도전물질로 이루어질 수 있다. 또한, 상기 제 3 도전막은 상기 저저항 도전물질이 2가지 이상 적층된 다층구조로 형성할 수 있다.
이후, 포토리소그래피 공정(제 2 마스크공정)을 통해 상기 절연막, 비정질 실리콘 박막, n+ 비정질 실리콘 박막 및 제 3 도전막을 선택적으로 제거함으로써 상기 게이트전극(321) 위에 제 1 게이트절연막(315a')이 개재된 상태에서 상기 비정질 실리콘 박막으로 이루어진 액티브층(324)을 형성하는 한편, 상기 액티브층(324) 상부에 상기 제 3 도전막으로 이루어진 소오스전극(322)과 드레인전극(323)을 형성하게 된다.
이와 같이 상기 제 1 게이트절연막(315a')은 상기 게이트전극(321)과 액티브층(324) 사이에 상기 액티브층(324)과 실질적으로 동일한 아일랜드 형태로 형성될 수 있다. 이때, 상기 에치 스타퍼(315)는 상기 공통전극(308) 상부의 절연막을 제거할 때 안정되게 전부 제거되도록 하는 역할을 하게 되며, 이에 따라 상기 절연막의 건식각 시 식각이 균일하게 이루어지지 않더라도 절연막 하부의 상기 공통전극(308)과 어레이 기판(310)의 손상이 방지되게 된다.
이때, 상기 제 2 마스크공정을 통해 상기 어레이 기판(310)의 데이터라인 영역에 상기 제 3 도전막으로 이루어진 데이터라인(317)을 형성하는 동시에 상기 어레이 기판(310)의 데이터패드부에 상기 제 3 도전막으로 이루어진 데이터패드라인(317p)을 형성하게 된다.
이때, 상기 액티브층(324) 상부에는 상기 n+ 비정질 실리콘 박막으로 이루어지며, 상기 액티브층(324)의 소오스/드레인영역과 상기 소오스/드레인전극(322, 323) 사이를 오믹-콘택시키는 오믹-콘택층(325)이 형성되게 된다.
또한, 상기 데이터라인(317) 하부에는 각각 상기 절연막과 비정질 실리콘 박막 및 n+ 비정질 실리콘 박막으로 이루어지며, 상기 데이터라인(317)과 실질적으로 동일한 형태로 패터닝된 제 2 게이트절연막(315a")과 제 1 비정질 실리콘 박막패턴(320') 및 제 2 n+ 비정질 실리콘 박막패턴(325")이 형성되게 된다.
또한, 상기 데이터패드라인(317p) 하부에는 각각 상기 절연막과 비정질 실리콘 박막 및 n+ 비정질 실리콘 박막으로 이루어지며, 상기 데이터패드라인(317p)과 실질적으로 동일한 형태로 패터닝된 제 3 게이트절연막(315a'")과 제 2 비정질 실리콘 박막패턴(320") 및 제 3 n+ 비정질 실리콘 박막패턴(325'")이 형성되게 된다.
이때, 상기 본 발명의 제 3 실시예에 따른 제 2 마스크공정은 전술한 본 발명의 제 2 실시예와 동일하게 하프-톤 마스크를 이용할 수 있다.
다음으로, 도 12c 및 도 13c에 도시된 바와 같이, 상기 액티브층(324), 소오스/드레인전극(322, 323), 데이터라인(317) 및 데이터패드라인(317p)이 형성된 어레이 기판(310) 전면에 보호막(315b)을 형성한다.
이때, 상기 보호막(315b)은 약 6000Å 두께의 실리콘 질화막 또는 실리콘 산화막과 같은 무기절연막으로 이루어질 수 있다.
이후, 포토리소그래피공정(제 3 마스크공정)을 통해 상기 보호막(315b)을 선택적으로 제거하여 상기 드레인전극(323)의 일부를 노출시키는 제 1 콘택홀(340a)을 형성한다.
또한, 상기 제 3 마스크공정을 통해 상기 에치 스타퍼(315)와 보호막(315b)을 선택적으로 제거하여 상기 데이터패드라인(317p) 및 게이트패드라인(316p)의 일부를 각각 노출시키는 제 2 콘택홀(340b) 및 제 3 콘택홀(340c)을 형성하게 된다.
다음으로, 도 12d 및 도 13d에 도시된 바와 같이, 상기 어레이 기판(310) 전면에 제 4 도전막을 형성한 후, 포토리소그래피공정(제 4 마스크공정)을 이용하여 선택적으로 패터닝함으로써 상기 제 4 도전막으로 이루어지며, 상기 제 1 콘택홀(340a)을 통해 상기 드레인전극(323)과 전기적으로 접속하는 화소전극(318)을 형성한다. 이때, 상기 화소전극(318)은 화소영역 내에서 다수의 슬릿(318s)을 가지도록 형성될 수 있다.
또한, 상기 제 4 마스크공정을 이용하여 상기 제 4 도전막을 선택적으로 패터닝함으로써 상기 제 2 콘택홀(340b) 및 제 3 콘택홀(340c)을 통해 각각 상기 데이터패드라인(317p) 및 게이트패드라인(316p)과 전기적으로 접속하는 데이터패드전극(327p) 및 게이트패드전극(326p)을 형성하게 된다.
이때, 상기 제 4 도전막은 인듐-틴-옥사이드 또는 인듐-징크-옥사이드와 같은 투과율이 뛰어난 투명한 도전물질로 이루어질 수 있다.
이와 같이 본 발명의 제 1 실시예 내지 제 3 실시예의 경우에는 4번의 마스크공정으로 박막 트랜지스터를 포함하는 어레이 기판을 제작할 수 있게 되어 제조공정 및 비용을 절감시키게 된다.
또한, 본 발명의 제 2 실시예 및 제 2 실시예에 따른 4마스크공정은 게이트절연막의 증착 전에 에치 스타퍼를 증착한 다음, 데이터 배선의 패터닝 시 화소전극 상부의 게이트절연막을 제거함으로써 화소전극과 공통전극 사이의 간격이 감소되어 저소비전력이 가능하게 된다.
이와 같이 구성된 상기 본 발명의 제 1 실시예 내지 제 3 실시예의 어레이 기판은 화상표시 영역의 외곽에 형성된 실런트에 의해 컬러필터 기판과 대향하여 합착되게 되는데, 이때 상기 컬러필터 기판에는 적, 녹 및 청색의 컬러를 구현하기 위한 컬러필터가 형성되어 있다.
이때, 상기 컬러필터 기판과 어레이 기판의 합착은 상기 컬러필터 기판 또는 어레이 기판에 형성된 합착키(align key)를 통해 이루어진다.
상기 본 발명의 제 1 실시예 내지 제 3 실시예의 프린지 필드형 액정표시장치는 액티브층으로 비정질 실리콘 박막을 이용한 비정질 실리콘 박막 트랜지스터를 예를 들어 설명하고 있으나, 본 발명이 이에 한정되는 것은 아니며 본 발명은 상기 액티브층으로 다결정 실리콘 박막을 이용한 다결정 실리콘 박막 트랜지스터 및 산화물을 이용한 산화물 박막 트랜지스터에도 적용된다.
또한, 본 발명은 액정표시장치뿐만 아니라 박막 트랜지스터를 이용하여 제작하는 다른 표시장치, 일 예로 구동 트랜지스터에 유기전계발광소자(Organic Light Emitting Diodes; OLED)가 연결된 유기전계발광 디스플레이장치에도 이용될 수 있다.
상기한 설명에 많은 사항이 구체적으로 기재되어 있으나 이것은 발명의 범위를 한정하는 것이라기보다 바람직한 실시예의 예시로서 해석되어야 한다. 따라서 발명은 설명된 실시예에 의하여 정할 것이 아니고 특허청구범위와 특허청구범위에 균등한 것에 의하여 정하여져야 한다.
108,208,308 : 공통전극 108s,208s,318s : 슬릿
115a,215a',215a",215a'",315a',315a",315a'" : 게이트절연막
115b,215b,315b : 보호막 118,218,318 : 화소전극
121,221,321 : 게이트전극 122,222,322 : 소오스전극
123,223,323 : 드레인전극 124,224,324 : 액티브층
125n,225n,325n : 오믹-콘택층 215,315 : 에치 스타퍼

Claims (20)

  1. 화소부와 패드부로 구분되는 제 1 기판을 제공하는 단계;
    제 1 마스크공정을 통해 상기 제 1 기판의 화소부에 제 1 도전막으로 이루어진 제 1 전극을 형성하는 동시에 제 2 도전막으로 이루어진 게이트전극과 게이트라인 및 공통라인을 형성하는 단계;
    상기 제 1 전극, 게이트전극, 게이트라인 및 공통라인이 형성된 제 1 기판 전면에 건식각에 대해 서로 식각 선택비를 가진 에치 스타퍼와 절연막을 순차적으로 형성하는 단계;
    제 2 마스크공정을 통해 상기 제 1 기판의 화소부에 액티브층을 형성하는 동시에 제 3 도전막으로 이루어진 소오스전극과 드레인전극 및 상기 게이트라인과 교차하여 화소영역을 정의하는 데이터라인을 형성하는 단계;
    상기 제 2 마스크공정을 통해 상기 제 1 전극 상부의 절연막을 제거하여 상기 화소영역의 에치 스타퍼를 노출시키는 단계;
    상기 액티브층, 소오스전극, 드레인전극 및 데이터라인이 형성된 제 1 기판 전면에 보호막을 형성하는 단계;
    제 3 마스크공정을 통해 상기 보호막을 선택적으로 제거하여 상기 드레인전극을 노출시키는 제 1 콘택홀을 형성하는 단계;
    제 4 마스크공정을 통해 상기 절연막이 제거된 화소영역에 제 4 도전막으로 이루어지며, 다수의 슬릿을 가진 제 2 전극을 형성하는 단계; 및
    상기 제 1 기판과 제 2 기판을 합착하는 단계를 포함하는 프린지 필드형 액정표시장치의 제조방법.
  2. 제 1 항에 있어서, 상기 제 1 마스크공정을 통해 상기 제 1 기판의 패드부에 상기 제 1 도전막으로 이루어진 게이트패드라인을 형성하는 것을 특징으로 하는 프린지 필드형 액정표시장치의 제조방법.
  3. 제 1 항에 있어서, 상기 제 2 마스크공정을 통해 상기 제 1 기판의 패드부에 상기 제 3 도전막으로 이루어진 데이터패드라인을 형성하는 것을 특징으로 하는 프린지 필드형 액정표시장치의 제조방법.
  4. 제 1 항에 있어서, 상기 에치 스타퍼는 100Å ~ 500Å 두께의 실리콘 산화막(SiO2)으로 형성하는 것을 특징으로 하는 프린지 필드형 액정표시장치의 제조방법.
  5. 제 1 항에 있어서, 상기 절연막은 실리콘 질화막(SiNx)으로 형성하는 것을 특징으로 하는 프린지 필드형 액정표시장치의 제조방법.
  6. 제 3 항에 있어서, 상기 게이트전극과 액티브층 사이에 상기 절연막으로 이루어지며, 상기 액티브층과 실질적으로 동일한 형태로 패터닝된 제 1 게이트절연막이 형성되는 것을 특징으로 하는 프린지 필드형 액정표시장치의 제조방법.
  7. 제 6 항에 있어서, 상기 데이터라인 하부에 상기 질화막, 비정질 실리콘 박막 및 n+ 비정질 실리콘 박막으로 이루어지며, 상기 데이터라인과 실질적으로 동일한 형태로 패터닝된 제 2 게이트절연막, 제 1 비정질 실리콘 박막패턴 및 제 2 n+ 비정질 실리콘 박막패턴이 형성되는 것을 특징으로 하는 프린지 필드형 액정표시장치의 제조방법.
  8. 제 7 항에 있어서, 상기 데이터패드라인의 하부에 상기 질화막, 비정질 실리콘 박막 및 n+ 비정질 실리콘 박막으로 이루어지며, 상기 데이터패드라인과 실질적으로 동일한 형태로 패터닝된 제 3 게이트절연막, 제 2 비정질 실리콘 박막패턴 및 제 3 n+ 비정질 실리콘 박막패턴이 형성되는 것을 특징으로 하는 프린지 필드형 액정표시장치의 제조방법.
  9. 제 1 항에 있어서, 상기 제 1 전극은 사각형 형태의 화소전극을 형성하며, 상기 제 2 전극은 사각형 형태의 공통전극을 형성하는 것을 특징으로 하는 프린지 필드형 액정표시장치의 제조방법.
  10. 제 9 항에 있어서, 상기 제 3 마스크공정을 이용하여 상기 에치 스타퍼와 보호막을 선택적으로 제거하여 상기 화소전극을 노출시키는 제 2 콘택홀을 형성하는 것을 특징으로 하는 프린지 필드형 액정표시장치의 제조방법.
  11. 제 10 항에 있어서, 상기 제 4 마스크공정을 이용하여 상기 제 1 콘택홀을 통해 상기 드레인전극과 전기적으로 접속하는 동시에 상기 제 2 콘택홀을 통해 상기 화소전극과 전기적으로 접속하는 연결전극을 형성하는 것을 특징으로 하는 프린지 필드형 액정표시장치의 제조방법.
  12. 제 1 항에 있어서, 상기 제 1 전극은 사각형 형태의 공통전극을 형성하며, 상기 제 2 전극은 사각형 형태의 화소전극을 형성하는 것을 특징으로 하는 프린지 필드형 액정표시장치의 제조방법.
  13. 제 12 항에 있어서, 상기 화소전극은 상기 제 1 콘택홀을 통해 상기 드레인전극과 전기적으로 접속하는 것을 특징으로 하는 프린지 필드형 액정표시장치의 제조방법.
  14. 제 1 기판에 형성되며, 제 1 도전막으로 이루어진 제 1 전극 및 제 2 도전막으로 이루어진 게이트전극과 게이트라인 및 공통라인;
    상기 제 1 전극, 게이트전극, 게이트라인 및 공통라인이 형성된 제 1 기판 전면에 형성된 에치 스타퍼;
    상기 게이트전극 상부에 상기 에치 스타퍼에 대해 식각 선택비를 가진 절연막으로 이루어진 제 1 게이트절연막을 개재하여 형성된 액티브층;
    상기 액티브층 상부에 형성되며, 제 3 도전막으로 이루어진 소오스전극과 드레인전극 및 상기 게이트라인과 교차하여 화소영역을 정의하는 데이터라인;
    상기 소오스전극과 드레인전극 및 데이터라인이 형성된 제 1 기판 전면에 형성된 보호막;
    상기 보호막이 형성된 제 1 기판의 화소영역에 제 4 도전막으로 이루어지며, 다수의 슬릿을 가진 제 2 전극; 및
    상기 제 1 기판과 대향하여 합착하는 제 2 기판을 포함하며, 상기 제 1 게이트절연막은 상기 액티브층과 실질적으로 동일한 형태로 패터닝되는 한편, 상기 제 1 전극과 제 2 전극 사이에는 상기 절연막이 제거되어 있는 것을 특징으로 하는 프린지 필드형 액정표시장치.
  15. 제 14 항에 있어서, 상기 에치 스타퍼는 100Å ~ 500Å 두께의 실리콘 산화막으로 이루어진 것을 특징으로 하는 프린지 필드형 액정표시장치.
  16. 제 14 항에 있어서, 상기 절연막은 실리콘 질화막으로 이루어진 것을 특징으로 하는 프린지 필드형 액정표시장치.
  17. 제 14 항에 있어서, 상기 데이터라인 하부에 상기 질화막, 비정질 실리콘 박막 및 n+ 비정질 실리콘 박막으로 이루어지며, 상기 데이터라인과 실질적으로 동일한 형태로 패터닝된 제 2 게이트절연막, 제 1 비정질 실리콘 박막패턴 및 제 2 n+ 비정질 실리콘 박막패턴이 형성되는 것을 특징으로 하는 프린지 필드형 액정표시장치.
  18. 제 14 항에 있어서, 상기 제 1 전극은 사각형 형태의 화소전극을 구성하며, 상기 제 2 전극은 사각형 형태의 공통전극을 구성하는 것을 특징으로 하는 프린지 필드형 액정표시장치.
  19. 제 18 항에 있어서, 상기 에치 스타퍼와 보호막을 선택적으로 제거하여 상기 드레인전극을 노출시키는 제 1 콘택홀 및 상기 화소전극을 노출시키는 제 2 콘택홀을 추가로 포함하는 것을 특징으로 하는 프린지 필드형 액정표시장치.
  20. 제 19 항에 있어서, 상기 제 1 콘택홀을 통해 상기 드레인전극과 전기적으로 접속하는 동시에 상기 제 2 콘택홀을 통해 상기 화소전극과 전기적으로 접속하는 연결전극을 추가로 포함하는 것을 특징으로 하는 프린지 필드형 액정표시장치.
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