KR20130090677A - Semiconductor device and method for manufacturing the same - Google Patents

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Abstract

PURPOSE: A semiconductor device and a manufacturing method thereof are provided to improve the properties of the semiconductor device by forming a junction profile on the upper side and the sidewall of a pillar pattern. CONSTITUTION: A semiconductor substrate is etched. A pillar (110) is formed by etching the semiconductor substrate. An insulation layer (120) is formed on the upper side of the semiconductor substrate. A gate pattern (130) is formed on the sidewall of the pillar. The thickness of the upper side of the pillar is different from the thickness of the sidewall of the pillar.

Description

반도체 소자 및 그 제조 방법{Semiconductor device and method for manufacturing the same}TECHNICAL FIELD The present invention relates to a semiconductor device and a manufacturing method thereof,

본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히, 수직형 게이트를 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다. The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly, to a semiconductor device including a vertical gate and a method for manufacturing the same.

최근에, 반도체 메모리 셀 중에 정보의 입력과 출력이 자유롭고, 대용량으로 구현될 수 있는 디램(DRAM: Dynamic Random Access Memory)이 널리 이용되고 있다.Recently, dynamic random access memory (DRAM), which can freely input and output information and can be implemented in a large capacity, has been widely used in semiconductor memory cells.

일반적으로 디램은 모스(MOS) 트랜지스터와 축적 캐패시터로 구성되고, 상기 모스 트랜지스터는 데이터의 쓰기 및 읽기 동작 시 축적 캐패시터에서의 데이터 전하의 이동을 가능하게 한다. 또한, 디램은 누설전류 등에 의한 데이터의 손실을 방지하기 위하여 주기적으로 축적 캐패시터에 전하를 제공하는 리플레쉬(Refresh) 동작이 수행된다.In general, a DRAM includes a MOS transistor and a storage capacitor, and the MOS transistor enables the movement of data charges in the storage capacitor during data write and read operations. In addition, in order to prevent loss of data due to leakage current or the like, the DRAM periodically performs a refresh operation of providing charge to the accumulation capacitor.

여기서, 디램의 고집적화를 위해서는 축적 캐패시턴스의 크기가 감소되더라도 축적용량을 충분히 확보할 수 있는 캐패시터가 요구되고, 단위 메모리 셀을 차지하는 면적을 최대한 줄일 필요성이 있다. 특히 디램의 가격 경쟁력 확보를 위해서는 집적도를 높이는 것이 최우선 과제이며, 이를 위하여 디램 셀(Cell) 크기를 축소하여 집적도를 개선하고 있다. 그러나, 반도체 소자가 점점 축소됨에 따라 숏 채널 효과(short channel effect)에 의한 반도체 소자의 특성이 열화된다.Here, for high integration of the DRAM, a capacitor capable of sufficiently securing the storage capacity is required even if the size of the storage capacitance is reduced, and it is necessary to minimize the area occupying the unit memory cell. In particular, in order to secure DRAM's price competitiveness, increasing the degree of integration is a top priority, and for this purpose, the density of DRAM cells is reduced to improve the degree of integration. However, as the semiconductor device is gradually reduced, the characteristics of the semiconductor device due to the short channel effect are deteriorated.

통상적으로 디램 소자의 제조는 사진공정에 의한 최소의 리소그래피 피처(Feature) 크기(F)에 의해 제한되는데, 종래의 기술은 단위 메모리 셀 당 8F2의 면적을 필요로 하고 있다. 종래의 트랜지스터는 채널 영역이 평면적 구조를 가지며, 구조적 문제점으로 인하여 트랜지스터는 집적도 및 전류 측면에 제한성이 있다.Typically, fabrication of DRAM devices is limited by the minimum lithographic feature size (F) by a photolithography process, which requires an area of 8F 2 per unit memory cell. Conventional transistors have a planar channel structure, and due to structural problems, transistors are limited in terms of integration and current.

이러한 제한성을 극복하기 위하여 종래의 채널 영역이 평면적 구조를 가지는 트랜지스터에서 리세스 게이트(recess gate), 핀 게이트(fin gate) 및 매립 게이트(buried gate) 등의 채널 영역이 3차원의 구조를 가지는 트랜지스터로 변화되었다. 그러나, 이러한 채널 영역이 3차원의 구조를 가지는 트랜지스터 또한 반도체 소자의 스케일링 다운됨에 따라 한계가 나타나기 시작했다. In order to overcome this limitation, a transistor having a three-dimensional structure such as a recess gate, a fin gate, and a buried gate in a transistor having a planar structure in a conventional channel region Was changed. However, a transistor having a three-dimensional structure with such a channel region also began to show limitations as the semiconductor device is scaled down.

이러한 한계를 극복하기 위하여 수직형(Vertical) 트랜지스터가 제안된 바 있다. 통상의 트랜지스터는 고농도의 소스/드레인 영역을 기판의 좌우에 형성함에 의하여 채널 영역이 수평 방향으로 형성된다. 그러나, 수직형 트랜지스터는 고농도의 소스/드레인 영역이 수직 방향으로 형성되어 채널 영역이 반도체 기판의 상하로 형성된다.In order to overcome this limitation, a vertical transistor has been proposed. In a typical transistor, channel regions are formed in a horizontal direction by forming high concentration source / drain regions on the left and right sides of the substrate. However, in the vertical transistor, a high concentration source / drain region is formed in the vertical direction so that channel regions are formed above and below the semiconductor substrate.

반면에, 도핑되지 않은 실리콘을 채널 영역으로 구현하는 종래의 수직형 트랜지스터는 바디(Body) 부분의 전압을 제어(Control)하기 어려웠다. 그러므로, 펀치-쓰루(Punch-through) 또는 플로팅 바디 이팩트(Floating body effect)와 같은 현상을 효과적으로 제어하기 어려운 문제가 있다. 즉, 수직형 트랜지스터가 동작하지 않는 동안에는 GIDL(Gate Induced Drain Leakage)이 발생하거나 바디(Body)에 홀(hole)이 쌓여 트랜지스터의 문턱 전압을 낮추는 결과를 초래하며, 이는 트랜지스터의 전류 손실을 증가시켜 캐패시터(Capacitor)에 저장된 전하를 빠져나가게 하여 원래의 데이터의 손실을 유발시키는 문제점이 있다.
On the other hand, the conventional vertical transistor that implements undoped silicon in the channel region has been difficult to control the voltage of the body portion. Therefore, there is a problem that it is difficult to effectively control phenomena such as punch-through or floating body effect. That is, while the vertical transistor is not operating, GIDL (Gate Induced Drain Leakage) occurs or holes are accumulated in the body, which lowers the threshold voltage of the transistor, which increases the current loss of the transistor. There is a problem that causes the loss of the original data by escaping the charge stored in the capacitor (Capacitor).

본 발명은 수직형 게이트를 포함하는 반도체 소자에서 GIDL(Gate Induced Drain Leakage)로 인해 반도체 소자의 특성을 저하시키는 문제를 해결하기 위하여 수직형 게이트의 필라 패턴을 경사지게 하거나, 경사 이온 주입 공정으로 노출된 필라 패턴의 상부 및 측벽에 정션 프로파일(junction profile)을 다르게 형성하는 반도체 소자 및 그 제조 방법을 제공한다.The present invention is to incline the pillar pattern of the vertical gate or exposed by a gradient ion implantation process in order to solve the problem of deteriorating the characteristics of the semiconductor device due to the gate induced drain leakage (GIDL) in a semiconductor device including a vertical gate Provided are a semiconductor device and a method of manufacturing the same, which differently form a junction profile on the top and sidewalls of a pillar pattern.

본 발명은 반도체 기판을 식각하여 필라를 형성하는 단계, 상기 필라 사이의 반도체 기판 상부에 절연막을 형성하는 단계, 상기 필라의 측벽에 게이트 패턴을 형성하는 단계, 상기 게이트 패턴을 에치백하여 상기 필라의 상부의 상면 및 측면을 노출시키는 단계 및 상기 필라에 이온주입하여 노출된 상기 필라에 정션을 형성하되, 상기 정션 프로파일이 상기 필라의 상부의 상면과 측면이 서로 다른 두께로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법을 제공한다.The present invention provides a method of forming a pillar by etching a semiconductor substrate, forming an insulating layer on the semiconductor substrate between the pillars, forming a gate pattern on sidewalls of the pillars, and etching back the gate pattern. Exposing an upper surface and a side of an upper portion and forming a junction in the pillar exposed by ion implantation into the pillar, wherein the junction profile is formed at a different thickness from an upper surface and a side of the upper portion of the pillar; Provided is a method of manufacturing a device.

바람직하게는, 상기 게이트 패턴을 에치백 하되, 상기 게이트 패턴은 상기 필라를 기준으로 좌, 우 서로 비대칭으로 식각되는 것을 특징으로 한다.Preferably, the gate pattern is etched back, wherein the gate pattern is asymmetrically etched left and right with respect to the pillar.

바람직하게는, 상기 이온주입은 경사 이온주입을 이용하되, 한 방향 또는 한 방향 및 반대 방향을 모두 실시하는 것을 특징으로 한다.Preferably, the ion implantation is characterized in that the inclined ion implantation, but performs one direction or one direction and the opposite direction.

바람직하게는, 상기 반도체 기판을 경사지게 하고, 상기 필라에 수직 이온주입을 실시하여 상기 필라에 정션을 형성하는 단계를 포함하는 것을 특징으로 한다.Preferably, the semiconductor substrate is inclined, and vertical ion implantation is performed on the pillars to form junctions on the pillars.

바람직하게는, 상기 절연막은 산화막(Oxide)을 포함하는 것을 특징으로 한다.Preferably, the insulating film is characterized in that it comprises an oxide (Oxide).

아울러, 본 발명은 반도체 기판에 구비된 필라, 상기 필라 사이의 반도체 기판 상부 표면에 구비된 절연막, 상기 필라의 측벽에 구비되되, 상기 필라를 기준으로 좌, 우 서로 비대칭으로 형성된 게이트 패턴 및 상기 필라에 이온주입하여 정션을 구비하되, 상기 필라의 상부의 상면과 측면이 서로 다른 두께로 상기 정션이 형성된 것을 특징으로 하는 반도체 소자를 제공한다.In addition, the present invention is a pillar provided on the semiconductor substrate, an insulating film provided on the upper surface of the semiconductor substrate between the pillar, provided on the sidewall of the pillar, the gate pattern and the pillar formed asymmetrically from each other based on the pillar Provided with a junction by ion implantation in the semiconductor device, characterized in that the junction is formed with a different thickness of the upper surface and the side of the upper portion of the pillar.

바람직하게는, 상기 절연막은 산화막(Oxide)을 포함하는 것을 특징으로 한다.Preferably, the insulating film is characterized in that it comprises an oxide (Oxide).

바람직하게는, 상기 이온주입은 경사 이온주입인 것을 특징으로 한다.Preferably, the ion implantation is characterized in that the gradient ion implantation.

바람직하게는, 상기 필라의 상부의 상면의 상기 정션 두께가 측면의 두께보다 더 두껍게 형성된 것을 특징으로 한다.Preferably, the junction thickness of the upper surface of the upper portion of the pillar is characterized in that formed thicker than the thickness of the side.

본 발명은 수직형 게이트를 포함하는 반도체 소자에서 GIDL(Gate Induced Drain Leakage)로 인해 반도체 소자의 특성을 저하시키는 문제를 해결하기 위하여 수직형 게이트의 필라 패턴을 경사지게 하거나, 경사 이온 주입 공정으로 노출된 필라 패턴의 상부 및 측벽에 정션 프로파일(junction profile)을 다르게 형성하는 장점이 있다.The present invention is to incline the pillar pattern of the vertical gate or exposed by a gradient ion implantation process in order to solve the problem of deteriorating the characteristics of the semiconductor device due to the gate induced drain leakage (GIDL) in a semiconductor device including a vertical gate There is an advantage of differently forming junction profiles on the top and sidewalls of the pillar pattern.

도 1a 및 도 1b는 본 발명의 일실시예에 따른 반도체 소자 및 그 제조 방법을 도시한 단면도들.
도 2는 본 발명에 따른 반도체 소자 및 그 제조 방법을 도시한 평면도.
도 3 내지 도 4는 본 발명의 다른 실시예에 따른 반도체 소자 및 그 제조 방법을 도시한 단면도들.1A and 1B are cross-sectional views illustrating a semiconductor device and a method of manufacturing the same according to an embodiment of the present invention.
2 is a plan view showing a semiconductor device and a manufacturing method according to the present invention.
3 to 4 are cross-sectional views illustrating a semiconductor device and a manufacturing method thereof according to another embodiment of the present invention.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다. DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings in order to facilitate a person skilled in the art to easily carry out the technical idea of the present invention. .

도 1a 및 도 1b는 본 발명의 일실시예에 따른 반도체 소자 및 그 제조 방법을 도시한 단면도들이다.1A and 1B are cross-sectional views illustrating a semiconductor device and a method of manufacturing the same according to an embodiment of the present invention.

도 1a 및 도 1b를 참조하면, 반도체 기판(100) 상부에 수직 게이트(Vertical gate) 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한 후, 감광막 패턴을 식각 마스크로 반도체 기판(100)을 식각하여 수직 필라(110, Vertical Pillar)를 형성한다.1A and 1B, after a photoresist pattern (not shown) is formed on an upper surface of the semiconductor substrate 100 by an exposure and development process using a vertical gate mask, the photoresist pattern is formed as an etching mask. 100 is etched to form a vertical pillar 110.

다음에는, 수직 필라(110)의 사이에 절연막(120)을 매립한 후, 에치백(etchback)하여 수직 필라(110) 사이의 반도체 기판(100)의 상부에 절연막(120)을 남긴다.Next, after the insulating film 120 is filled between the vertical pillars 110, the insulating film 120 is etched back to leave the insulating film 120 on the semiconductor substrate 100 between the vertical pillars 110.

다음으로, 수직 필라(110) 및 절연막(120)의 상부의 표면을 따라 게이트 전극층을 형성한 다음에 게이트 전극층을 에치백하여 수직 필라(110)의 측벽에 게이트 전극 패턴(130)을 형성한다. 여기서, 절연막(120)의 표면에 게이트 전극층을 모두 제거되어 수직 필라(110)의 측벽에 게이트 전극 패턴(130)은 서로 분리된 구조이다. 아울러, 에치백되는 게이트 금속층은 도시된 X와 같이 수직형 필라(110)의 상부로부터 1Å ~ 500Å 두께만큼 식각되는 것이 바람직하다. Next, the gate electrode layer is formed along the surfaces of the vertical pillars 110 and the insulating layer 120, and then the gate electrode layers are etched back to form the gate electrode patterns 130 on the sidewalls of the vertical pillars 110. Here, all of the gate electrode layers are removed from the surface of the insulating layer 120, so that the gate electrode patterns 130 are separated from each other on the sidewalls of the vertical pillars 110. In addition, the gate metal layer to be etched back is preferably etched by a thickness of 1 ~ 500 Å from the top of the vertical pillar 110, as shown in X.

다음에는, 노출된 수직 필라(110)에 한 방향의 경사이온주입(Tilt Implantation)을 실시한 후, 다른 한 방향의 경사이온주입을 실시하여 수직 필라(110)의 정션(140, junction) 프로파일(profile)을 다르게 형성한다. 즉, 노출된 수직 필라(110)의 상부(A 영역)와 측벽(B 영역)의 프로파일이 다르며, 이온주입된 양이 수직 필라(110)의 측벽(B 영역)보다 상부(A 영역)에 많아 더 두꺼운 프로파일을 갖는 것이 바람직하다(도 1b 참조)Next, after performing the tilt implantation in one direction to the exposed vertical pillars 110, the gradient profile of the junction 140 of the vertical pillars 110 by performing the tilt ion implantation in the other direction. ) To form differently. That is, the profile of the upper side (area A) and the sidewall (region B) of the exposed vertical pillars 110 is different, and the amount of ion implantation is higher in the upper portion (area A) than the sidewall (region B) of the vertical pillars 110. It is desirable to have a thicker profile (see FIG. 1B).

도 2는 본 발명에 따른 반도체 소자 및 그 제조 방법을 도시한 평면도이다.2 is a plan view illustrating a semiconductor device and a method of manufacturing the same according to the present invention.

도 2를 참조하면, 반도체 기판(100), 수직 필라(110), 절연막(120) 및 게이트 전극 패턴(130)을 도시한 것이다. 단, 수직 필라(110)에 구비된 정션(140)이 구비된 형상은 도시하지 않은 것이다.Referring to FIG. 2, the semiconductor substrate 100, the vertical pillars 110, the insulating layer 120, and the gate electrode pattern 130 are illustrated. However, the shape provided with the junction 140 provided in the vertical pillar 110 is not shown.

도 3 내지 도 4는 본 발명의 다른 실시예에 따른 반도체 소자 및 그 제조 방법을 도시한 단면도들로써, 도 2의 Y-Y' 절단면을 도시한 것이다.3 to 4 are cross-sectional views illustrating a semiconductor device and a method of manufacturing the same according to another exemplary embodiment of the present invention, and illustrate the Y-Y ′ cut surface of FIG. 2.

도 3을 참조하면, 반도체 기판(100) 상부에 수직 게이트(Vertical gate) 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한 후, 감광막 패턴을 식각 마스크로 반도체 기판(100)을 식각하여 수직 필라(110, Vertical Pillar)를 형성한다.Referring to FIG. 3, after the photoresist pattern (not shown) is formed by an exposure and development process using a vertical gate mask on the semiconductor substrate 100, the semiconductor substrate 100 is formed by using the photoresist pattern as an etching mask. By etching to form a vertical pillar (110, Vertical Pillar).

다음에는, 수직 필라(110)의 사이에 절연막(120)을 매립한 후, 에치백(etchback)하여 수직 필라(110) 사이의 반도체 기판(100)의 상부에 절연막(120)을 남긴다.Next, after the insulating film 120 is filled between the vertical pillars 110, the insulating film 120 is etched back to leave the insulating film 120 on the semiconductor substrate 100 between the vertical pillars 110.

다음으로, 수직 필라(110) 및 절연막(120)의 상부의 표면을 따라 게이트 전극층을 형성한 다음에 게이트 전극층을 에치백하여 수직 필라(110)의 측벽에 게이트 전극 패턴(130)을 형성한다. 이때, 수직 필라(110)의 측벽에 게이트 전극 패턴(130)은 서로 단차를 갖도록 형성한다. 즉, 게이트 전극 패턴(130)이 하나의 수직 필라(110)의 양측에 구비되되, 서로 다른 높이(H)를 갖도록 형성하는 것이 바람직하다. 이러한 게이트 전극 패턴(130)의 단차는 반도체 기판(100)을 경사지게 하여 게이트 전극층을 에치백함으로써 형성 가능하며, 게이트 전극 패턴(130)의 단차를 조절함으로써 후속 공정의 이온주입으로 구비된 정션(junction)과 게이트 전극 패턴(130)의 오버랩되는 영역을 제어할 수 있고, Iop 특성 열화 없이 GIDL(Gate Induced Drain Leakage)을 개선할 수 있다.Next, the gate electrode layer is formed along the surfaces of the vertical pillars 110 and the insulating layer 120, and then the gate electrode layers are etched back to form the gate electrode patterns 130 on the sidewalls of the vertical pillars 110. In this case, the gate electrode patterns 130 are formed on the sidewalls of the vertical pillars 110 to have a step difference from each other. That is, the gate electrode pattern 130 is provided on both sides of one vertical pillar 110, it is preferably formed to have a different height (H). The step of the gate electrode pattern 130 may be formed by inclining the semiconductor substrate 100 to etch back the gate electrode layer, and the junction provided by ion implantation in a subsequent process by adjusting the step of the gate electrode pattern 130. ) And the overlapping area of the gate electrode pattern 130 can be controlled, and GIDL (Gate Induced Drain Leakage) can be improved without deteriorating Iop characteristics.

아울러, 절연막(120)의 표면을 따라 형성된 게이트 전극층이 모두 제거되어 수직 필라(110)의 측벽에만 구비된 게이트 전극 패턴(130)은 수직 필라(110)를 기준으로 서로 분리된 구조이다. 아울러, 에치백되는 게이트 금속층은 수직형 필라(110)의 상부로부터 1Å ~ 500Å 두께만큼 식각되는 것이 바람직하다.In addition, all of the gate electrode layers formed along the surface of the insulating layer 120 are removed, so that the gate electrode patterns 130 provided only on the sidewalls of the vertical pillars 110 are separated from each other based on the vertical pillars 110. In addition, the gate metal layer to be etched back is preferably etched by 1 ~ 500 Å thickness from the top of the vertical pillar (110).

다음에는, 노출된 수직 필라(110)에 한 방향의 경사이온주입(Tilt Implantation)을 실시하여 정션(140, junction) 프로파일(profile)을 다르게 형성한다. 이러한 정션(140) 프로파일을 다르게 형성하는 방법은 반도체 기판(100)을 경사지게 한 후, 수직이온주입(vertical Implantation)을 실시하여 다르게 할 수 있다(도 4 참조) 즉, 노출된 수직 필라(110)의 상부(A 영역)와 측벽(B 영역)의 프로파일이 다르며, 이온주입된 양이 수직 필라(110)의 측벽(B 영역)보다 상부(A 영역)에 많아 더 두꺼워지도록 이온주입되는 양이 서로 다르다. 이러한 수직 필라(110)의 하부 방향으로 정션(140)이 깊게 형성된 영역은 높은 Iop를 확보할 수 있으며, 정션(140)이 얇게 형성된 영역은 Pause 특성 열화를 개선할 수 있는 장점이 있다.Next, the junction vertical profile is formed differently by performing tilt implantation in one direction on the exposed vertical pillars 110. The method of forming the junction 140 profile differently may be performed by tilting the semiconductor substrate 100 and then performing vertical implantation (see FIG. 4), that is, the exposed vertical pillar 110. The upper (A region) and the sidewall (region B) of the profile are different, and the amount of ion implantation is increased so that the amount of ion implantation is thicker in the upper portion (region A) than the sidewall (region B) of the vertical pillar 110. different. The region where the junction 140 is deeply formed in the lower direction of the vertical pillar 110 may secure a high Iop, and the region where the junction 140 is thin may have an advantage of improving the deterioration of the pause characteristics.

도 5는 본 발명에 따른 셀 어레이의 구성을 설명하기 위한 블록도이다.5 is a block diagram illustrating a configuration of a cell array according to the present invention.

도 5를 참조하면, 셀 어레이(Cell Array)는 다수의 메모리 셀을 포함하며, 각각의 메모리 셀은 하나의 트랜지스터(Transistor)와 하나의 캐패시터(Capacitor)로 이루어져 있다. 이러한 메모리 셀들은 비트라인(BL1, ., BLn)과 워드라인(WL1, ., WLm)의 교차점에 위치한다. 메모리 셀들은 컬럼 디코더 및 로우 디코더에 의해서 선택된 비트라인(BL1, ., BLn) 및 워드라인(WL1, ., WLm)에 인가된 전압에 기초하여 데이터를 저장하거나 출력한다. Referring to FIG. 5, a cell array includes a plurality of memory cells, and each memory cell includes one transistor and one capacitor. These memory cells are located at the intersection of the bit lines BL1,... BLn and the word lines WL1..., WLm. The memory cells store or output data based on voltages applied to the bit lines BL1,... BLn and the word lines WL1, .. WLm selected by the column decoder and the row decoder.

도시된 바와 같이, 셀 어레이에서 비트라인 (BL1, ., BLn)은 제 1 방향(즉, 비트라인 방향)을 길이 방향으로 형성되고 워드라인 (WL1, ., WLm)은 제 2 방향(즉, 워드라인 방향)을 길이 방향으로 형성되어 서로 교차하는 형태로 배열된다. 트랜지스터의 제 1 단자(예를 들어, 드레인 단자)는 비트라인(BL1, ..., BLn)에 연결되고, 제 2 단자(예를 들어, 소스 단자)는 커패시터에 연결되며, 제 3 단자(예를 들어, 게이트 단자)는 워드라인(WL1, ..., WLm)에 연결된다. 이러한 비트라인들(BL1, ..., BLn), 워드라인들(WL1, ..., WLm)을 포함하는 다수의 메모리 셀들이 반도체 셀 어레이의 내에 위치한다. As shown, in the cell array, the bit lines BL1,... BLn are formed in the first direction (ie, the bit line direction) in the longitudinal direction, and the word lines WL1... The word line direction) is formed in the longitudinal direction and arranged in a cross shape with each other. The first terminal (eg, drain terminal) of the transistor is connected to the bit lines BL1,..., BLn, the second terminal (eg, source terminal) is connected to the capacitor, and the third terminal ( For example, the gate terminal is connected to the word lines WL1, ..., WLm. A plurality of memory cells including these bit lines BL1 to BLn and word lines WL1 to WLm are positioned in the semiconductor cell array.

도 6은 본 발명에 따른 반도체 소자의 구성을 설명하기 위한 블록도이다.6 is a block diagram illustrating a configuration of a semiconductor device according to the present invention.

도 6을 참조하면, 반도체 소자는 셀 어레이(Cell Array), 로우 디코더(Row Decorder), 컬럼 디코더(Column Decorder) 및 센스 앰프(Sense Amplifier, SA)를 포함할 수 있다. 로우 디코더는 반도체 셀 어레이의 워드라인들 중에서 독출 동작 또는 기입 동작을 수행할 메모리 셀에 상응하는 워드라인을 선택하여 반도체 셀 어레이에 워드라인 선택 신호(RS)를 출력한다. 그리고, 컬럼 디코더는 반도체 셀 어레이의 비트라인들 중에서 독출 동작 또는 기입 동작을 수행할 메모리 셀에 상응하는 비트라인을 선택하여 반도체 셀 어레이에 비트라인 선택 신호(CS)를 출력한다. 또한, 센스 앰프들은 로우 디코더 및 컬럼 디코더에 의해 선택된 메모리 셀에 저장된 데이터(BDS)를 센싱한다. Referring to FIG. 6, a semiconductor device may include a cell array, a row decoder, a column decoder, and a sense amplifier (SA). The row decoder selects a word line corresponding to a memory cell to perform a read operation or a write operation among word lines of the semiconductor cell array, and outputs a word line selection signal RS to the semiconductor cell array. The column decoder selects a bit line corresponding to a memory cell to perform a read operation or a write operation among the bit lines of the semiconductor cell array, and outputs a bit line selection signal CS to the semiconductor cell array. In addition, the sense amplifiers sense data BDS stored in memory cells selected by the row decoder and the column decoder.

이 외에 반도체 소자는 마이크로 프로세서(Micro-Processor)와 연결되거나 메모리 콘트롤러(Memory Controller)와 연결될 수 있으며, 반도체 소자는 마이크로 프로세서로부터 WE*, RAS* 및 CAS*와 같은 제어 신호를 받고, 입출력 회로를 통하여 데이터를 받아서 저장한다. 이러한 반도체 소자는 디램(Dynamic Random Access Memory), 피램(Random Access Memory), 엠램(Random Access Memory), 낸드 플래쉬, CIS(CMOS Image Sensor) 등에 적용할 수 있다. 특히, 디램을 이용하여 데스크탑, 노트북, 서버에 사용되거나, 그래픽 메모리 및 모바일 메모리에도 이용할 수 있으며, 낸드 플래쉬는 메모리 스틱, MMC, SD, CF, xD Picture Card, USB Flash Drive 등과 같은 휴대용 저장 장치, MP3, PMP, 디지털 카메라, 캠코더, 메모리카드, USB, 게임기, 네비게이션, 노트북 및 데스트탑 컴퓨터 및 핸드폰 등 다양한 디지털 어플리케이션에 적용할 수 있으며, CIS는 디지털 기기에서 일종의 전자 필름 역할을 하는 촬상 소자로써, 카메라 폰, 웹 카메라, 의학용 소형 촬영장비에 적용가능하다.In addition, the semiconductor device may be connected to a microprocessor or a memory controller, and the semiconductor device receives control signals such as WE *, RAS *, and CAS * from the microprocessor, and receives input / output circuits. Receive and store data. The semiconductor device may be applied to DRAM (Random Access Memory), Piram (Random Access Memory), MRAM (Random Access Memory), NAND flash, CMOS Image Sensor (CIS), and the like. In particular, DRAM can be used for desktops, laptops, servers, graphics memory and mobile memory, and NAND flash can be used for portable storage devices such as memory sticks, MMC, SD, CF, xD Picture Card, USB Flash Drive, It can be applied to various digital applications such as MP3, PMP, digital cameras, camcorders, memory cards, USB, game consoles, navigation, laptops, desktop computers and mobile phones.CIS is an imaging device that acts as a kind of electronic film in digital devices. Applicable to camera phones, web cameras, medical medical imaging equipment.

도 7은 본 발명에 따른 반도체 모듈의 구성을 설명하기 위한 블록도이다.7 is a block diagram illustrating a configuration of a semiconductor module according to the present invention.

도 7을 참조하면, 반도체 모듈은 모듈 기판상에 탑재된 복수 개의 반도체 소자들, 반도체 소자가 외부의 제어기(미도시)로부터 제어신호(어드레스 신호(ADDR), 커맨드 신호(CMD), 클럭 신호(CLK))를 제공받을 수 있도록 해주는 커맨드 링크(Command Link) 및 반도체 소자와 연결되어 데이터를 전송하는 데이터 링크(Data Link)를 포함한다.Referring to FIG. 7, a semiconductor module includes a plurality of semiconductor devices mounted on a module substrate, and a semiconductor device includes control signals (address signal ADDR, command signal CMD, and clock signal) from an external controller (not shown). CLK)) includes a command link for receiving the data and a data link connected with the semiconductor device to transmit data.

이때, 반도체 소자는 예컨대 도 6에 대한 설명에서 예시된 반도체 소자들이 사용될 수 있다. 그리고, 커맨드 링크 및 데이터 링크는 통상의 반도체 모듈에서 사용되는 것들과 동일 또는 유사하게 형성될 수 있다.In this case, for example, the semiconductor devices illustrated in the description of FIG. 6 may be used. In addition, the command link and the data link may be formed in the same or similar to those used in a conventional semiconductor module.

도 7에서는 모듈 기판의 전면에 8개의 반도체 소자(chip)들이 탑재되어 있는 모습을 도시하고 있으나 모듈 기판의 후면에도 동일하게 반도체 소자들이 탑재될 수 있다. 즉, 모듈 기판의 일측 또는 양측에 반도체 소자들이 탑재될 수 있으며, 탑재되는 반도체 소자의 수는 도 6에 한정되지 않는다. 또한, 모듈 기판의 재료 및 구조도 특별히 제한되지 않는다.In FIG. 7, eight semiconductor devices are mounted on the front surface of the module substrate, but semiconductor devices may be mounted on the rear surface of the module substrate. That is, semiconductor devices may be mounted on one side or both sides of the module substrate, and the number of semiconductor devices mounted is not limited to FIG. 6. In addition, the material and structure of the module substrate are not particularly limited.

도 8은 본 발명에 따른 반도체 시스템의 구성을 설명하기 위한 블록도이다.8 is a block diagram illustrating a configuration of a semiconductor system according to the present invention.

도 8을 참조하면, 반도체 시스템은 복수 개의 반도체 소자들이 탑재된 적어도 하나의 반도체 모듈 및 반도체 모듈과 외부의 시스템(미도시) 사이에서 양방향 인터페이스를 제공하여 반도체 모듈의 동작을 제어하는 제어기(Controller)를 포함한다. 이러한 제어기는 통상의 데이터 프로세싱 시스템에서 복수의 반도체 모듈들의 동작을 제어하기 위한 제어기와 그 기능이 동일 또는 유사하게 형성될 수 있다. 따라서, 본 실시 예에서는 이에 대한 상세한 설명은 생략한다. 이때, 반도체 모듈은 예컨대 도 7에 예시된 반도체 모듈이 사용될 수 있다.Referring to FIG. 8, a semiconductor system may include a controller configured to control an operation of a semiconductor module by providing a bidirectional interface between at least one semiconductor module having a plurality of semiconductor devices and a semiconductor module and an external system (not shown). It includes. Such a controller may be formed identically or similarly to a controller for controlling the operation of a plurality of semiconductor modules in a conventional data processing system. Therefore, detailed description thereof will be omitted in the present embodiment. In this case, the semiconductor module illustrated in FIG. 7 may be used as the semiconductor module.

도 9는 본 발명에 따른 전자 유닛 및 전자 시스템의 구성을 설명하기 위한 블록도이다.9 is a block diagram illustrating the configuration of an electronic unit and an electronic system according to the present invention.

도 9의 왼쪽 도면을 참조하면, 본 발명에 따른 전자 유닛(Electronic Unit)은 반도체 시스템(Semiconductor System)과 전기적으로 연결되는 프로세서(Processor)를 포함한다. 이때, 반도체 시스템은 도 8의 반도체 시스템과 동일하다. 여기서, 프로세서는 CPU(Central Processing Unit), MPU(Micro Processor Unit), MCU(Micro Controller Unit), GPU(Graphics Processing Unit) 및 DSP(Digital Signal Processor)를 포함한다. Referring to the left figure of FIG. 9, an electronic unit according to the present invention includes a processor electrically connected to a semiconductor system. In this case, the semiconductor system is the same as the semiconductor system of FIG. 8. Here, the processor includes a central processing unit (CPU), a micro processor unit (MPU), a micro controller unit (MCU), a graphics processing unit (GPU), and a digital signal processor (DSP).

여기서, CPU 또는 MPU는 산술, 논리 연산 유닛인 ALU(Arithmetic Logic Unit)과 명령어를 읽어오고 해석해서 각 유닛을 제어하는 컨트롤 유닛(CU, control unit)을 묶은 형태이다. 프로세서가 CPU 또는 MPU일 경우 전자 유닛은 컴퓨터 기기 또는 모바일 기기를 포함하는 것이 바람직하다. 또한, GPU는 그래픽을 위한 CPU로서 소수점을 가진 숫자들을 계산하는데 사용되는 것으로 그래픽들을 실시간 화면으로 그려주기 위한 프로세스이다. 프로세서가 GPU인 경우 전자 유닛은 그래픽 기기를 포함하는 것이 바람직하다. 그리고, DSP는 아날로그 신호(예를 들면 음성)를 디지털로 고속 변환 후 계산하여 그 결과를 이용하거나 다시 아날로그로 변환하여 사용하는 프로세스를 일컫는다. DSP는 주로 디지털 값을 계산한다. 프로세서가 DSP인 경우 전자 유닛은 음향 및 영상 기기를 포함하는 것이 바람직하다. Here, the CPU or MPU is a combination of an Arithmetic Logic Unit (ALU), which is an arithmetic and logical operation unit, and a control unit (CU) that controls each unit by reading and interpreting an instruction. When the processor is a CPU or MPU, the electronic unit preferably includes a computer device or a mobile device. Also, the GPU is a CPU for graphics, which is used to calculate numbers with decimal points, and is a process for drawing graphics on a real-time screen. If the processor is a GPU, the electronic unit preferably includes a graphics device. In addition, DSP refers to a process of converting an analog signal (for example, voice) into a digital signal after high-speed conversion, using the result, or converting it back to analog. DSP mainly calculates digital values. When the processor is a DSP, the electronic unit preferably includes audio and video equipment.

이 외에도 프로세서는 APU(Accelerate Procesor Unit)를 포함하는데 이는 CPU를 GPU에 통합하는 형태로써 그래픽 카드의 역할을 포함하는 형태의 프로세서이다. In addition, the processor includes an accelerator processor unit (APU), which integrates the CPU into the GPU and includes the role of a graphics card.

도 9의 오른쪽 도면을 참조하면, 전자 시스템(Electronic System)은 전자 유닛과 전기적으로 연결되는 하나 또는 다수의 인터페이스(Interface)를 포함한다. 여기서, 인터페이스는 모니터, 키보드, 프린터, 포인팅 디바이스(마우스), USB, 스위치, 카드 리더기, 키패드, 디스펜서, 전화기, 디스플레이 또는 스피커를 포함한다. 하지만 이에 한정되지 않고 변경 가능하다. 9, an electronic system includes one or more interfaces electrically connected to an electronic unit. Here, the interface includes a monitor, keyboard, printer, pointing device (mouse), USB, switch, card reader, keypad, dispenser, telephone, display or speaker. However, the present invention is not limited thereto and may be changed.

전술한 바와 같이, 본 발명은 수직형 게이트를 포함하는 반도체 소자에서 GIDL(Gate Induced Drain Leakage)로 인해 반도체 소자의 특성을 저하시키는 문제를 해결하기 위하여 수직형 게이트의 필라 패턴을 경사지게 하거나, 경사 이온 주입 공정으로 노출된 필라 패턴의 상부 및 측벽에 정션 프로파일(junction profile)을 다르게 형성하는 장점이 있다.As described above, the present invention is to tilt the pillar pattern of the vertical gate or inclined ions in order to solve the problem of deteriorating the characteristics of the semiconductor device due to the gate induced drain leakage (GIDL) in the semiconductor device including a vertical gate There is an advantage of differently forming junction profiles on the top and sidewalls of the pillar pattern exposed by the implantation process.

본 발명은 기재된 실시예에 한정하는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않는 한 다양하게 수정 및 변형을 할 수 있음은 당업자에게 자명하다고 할 수 있는 바, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속하는 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit and scope of the invention as defined by the appended claims. Of the present invention.

Claims (9)

반도체 기판을 식각하여 필라를 형성하는 단계;
상기 필라 사이의 반도체 기판 상부에 절연막을 형성하는 단계;
상기 필라의 측벽에 게이트 패턴을 형성하는 단계;
상기 게이트 패턴을 에치백하여 상기 필라의 상부의 상면 및 측면을 노출시키는 단계; 및
상기 필라에 이온주입하여 노출된 상기 필라에 정션을 형성하되, 상기 정션의 프로파일에서 상기 필라의 상부의 상면과 측면이 서로 다른 두께로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.Etching the semiconductor substrate to form pillars;
Forming an insulating film on the semiconductor substrate between the pillars;
Forming a gate pattern on sidewalls of the pillar;
Etching back the gate pattern to expose the top and side surfaces of the pillar; And
Forming a junction in the pillar exposed by ion implantation into the pillar, wherein the upper surface and the side surface of the upper portion of the pillar in the profile of the junction is formed with a different thickness. 청구항 1에 있어서,
상기 게이트 패턴을 에치백 하되, 상기 게이트 패턴은 상기 필라를 기준으로 좌, 우 서로 비대칭으로 식각되는 것을 특징으로 하는 반도체 소자의 제조 방법. The method according to claim 1,
Etching the gate pattern, wherein the gate pattern is asymmetrically etched left and right with respect to the pillar, characterized in that the manufacturing method of the semiconductor device. 청구항 1에 있어서,
상기 이온주입은 경사 이온주입을 이용하되, 한 방향 또는 한 방향 및 반대 방향을 모두 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.The method according to claim 1,
The ion implantation is a method for manufacturing a semiconductor device, characterized in that by using the inclined ion implantation, one direction or one direction and the opposite direction. 청구항 1에 있어서,
상기 반도체 기판을 경사지게 하고, 상기 필라에 수직 이온주입을 실시하여 상기 필라에 정션을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.The method according to claim 1,
Tilting the semiconductor substrate and performing vertical ion implantation on the pillars to form junctions on the pillars. 청구항 1에 있어서,
상기 절연막은 산화막(Oxide)을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.The method according to claim 1,
The insulating film includes an oxide film (Oxide), the manufacturing method of a semiconductor device. 반도체 기판에 구비된 필라;
상기 필라 사이의 반도체 기판 상부 표면에 구비된 절연막;
상기 필라의 측벽에 구비되되, 상기 필라를 기준으로 좌, 우 서로 비대칭으로 형성된 게이트 패턴; 및
상기 필라에 이온주입하여 정션을 구비하되, 상기 필라의 상부의 상면과 측면이 서로 다른 두께로 상기 정션이 형성된 것을 특징으로 하는 반도체 소자.A pillar provided in the semiconductor substrate;
An insulating film provided on an upper surface of the semiconductor substrate between the pillars;
A gate pattern provided on the sidewalls of the pillars, the gate patterns being asymmetrical with respect to the pillars; And
And a junction formed by ion implantation into the pillar, wherein the junction is formed in a thickness different from an upper surface and a side surface of the upper portion of the pillar. 청구항 6에 있어서,
상기 절연막은 산화막(Oxide)을 포함하는 것을 특징으로 하는 반도체 소자.The method of claim 6,
The insulating film includes an oxide film (Oxide). 청구항 6에 있어서,
상기 이온주입은 경사 이온주입인 것을 특징으로 하는 반도체 소자.The method of claim 6,
The ion implantation is a semiconductor device, characterized in that the inclined ion implantation. 청구항 6에 있어서,
상기 필라의 상부의 상면의 상기 정션 두께가 측면의 두께보다 더 두껍게 형성된 것을 특징으로 하는 반도체 소자.The method of claim 6,
And the junction thickness of the upper surface of the upper portion of the pillar is thicker than the thickness of the side surface.
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