KR20130075429A - 액티브 매트릭스 유기 발광 다이오드 표시 장치의 전압 보상 화소 회로 - Google Patents

액티브 매트릭스 유기 발광 다이오드 표시 장치의 전압 보상 화소 회로 Download PDF

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Abstract

본 발명은 스위칭 신호의 지연 편차에 의해 화소의 위치에 따라 구동 TFT의 게이트 전압이 가변하는 것을 방지함으로써 휘도 불균일을 최소화할 수 있는 AMOLED 표시 장치의 전압 보상 화소 회로에 관한 것으로, 본 발명의 전압 보상 화소 회로는 고전위 전원 라인과 저전위 전원 라인 사이에 발광 소자와 직렬 접속된 구동 TFT와, 리셋 신호에 응답하여 상기 구동 TFT의 게이트 전극과 접속된 제1 노드에 기준 전압 라인으로부터의 기준 전압을 공급하는 센싱 TFT와, 스캔 신호에 응답하여 데이터 전압을 제2 노드에 공급하는 스캔 TFT와, 상기 리셋 신호에 응답하여 상기 구동 TFT와 상기 발광 소자 사이의 제3 노드에 초기화 전압을 공급하는 리셋 TFT와; 머지 신호에 응답하여 상기 제1 및 제2 노드를 접속시키는 머지 TFT와; 상기 제1 및 제3 노드 사이에 접속되어 상기 구동 TFT가 상기 기준 전압에 의해 구동되는 동안 상기 구동 TFT의 임계 전압을 검출하여 저장하는 제1 스토리지 커패시터와; 상기 제2 및 제3 노드 사이에 접속되어 상기 제2 노드에 공급되는 데이터 전압을 충전하는 제2 스토리지 커패시터와; 상기 기준 전압 라인과 상기 제1 노드 사이에 접속되어 상기 센싱 TFT의 턴-오프시 상기 제1 노드의 전압 변동을 방지하는 커플링 커패시터를 구비한다.

Description

액티브 매트릭스 유기 발광 다이오드 표시 장치의 전압 보상 화소 회로{PIXEL CIRCUIT OF VOLTAGE COMPENSATION TYPE OF ACTIVE MATRIX ORGANIC LIGHT EMITTING DIODE DISPLAY DEVICE}
본 발명은 액티브 매트릭스 유기 발광 다이오드(Active Matrix Organic Light Emitting Diode; 이하 AMOLED) 표시 장치에 관한 것으로, 특히 스위칭 신호의 지연 편차에 의해 화소의 위치에 따라 구동 트랜지스터의 게이트 전압이 가변하는 것을 방지할 수 있는 AMOLED 표시 장치의 전압 보상 화소 회로에 관한 것이다.
AMOLED 표시 장치는 전자와 정공의 재결합으로 유기 발광층을 발광시키는 자발광 소자로 휘도가 높고 구동 전압이 낮으며 초박막화가 가능하여 차세대 표시 장치로 기대되고 있다.
AMOLED 표시 장치를 구성하는 다수의 화소들 각각은 애노드 및 캐소드 사이의 유기 발광층으로 구성된 유기 발광 다이오드(Organic Light Emitting Diode; 이하 OLED)와, OLED를 독립적으로 구동하는 화소 회로를 구비한다. 화소 회로는 전압형과 전류형으로 분류할 수 있다. 전압형 화소 회로는 전류형 화소 회로 보다 외부 구동 회로가 간단하고 고속 동작에 적합하여 AMOLED TV용 화소 회로 적용 가능성이 높다.
전압형 화소 회로는 주로 스위칭 박막 트랜지스터(Thin Film Transistor; 이하 TFT) 및 커패시터와 구동 TFT를 포함한다. 스위칭 TFT는 스캔 펄스에 응답하여 데이터 신호에 대응하는 전압을 커패시터에 충전하고, 구동 TFT는 커패시터에 충전된 전압의 크기에 따라 OLED로 공급되는 전류의 크기를 제어하여 OLED의 광도를 조절한다. OLED의 광도는 구동 TFT로부터 공급되는 전류에 비례한다.
그러나, 종래의 전압형 화소 회로는 공정 편차 등의 이유로 화소별로 구동 TFT의 Vth이 불균일하여 휘도가 불균일해지거나, 시간에 따라 임계 전압이 가변하여 휘도 감소로 수명이 저하되는 문제점이 있다. 이를 해결하기 위하여, 전압형 화소 회로는 구동 TFT의 임계 전압(이하, Vth)을 검출하여 보상하는 방법을 이용하고 있다.
예를 들면, 종래의 전압 보상 화소 회로는 Vth 검출 기간에서 센싱 TFT를 이용하여 구동 TFT의 게이트 전극에 기준 전압을 공급하여 구동 TFT를 구동시킨다. 기준 전압에 의한 구동 TFT의 구동으로 소스 전위가 상승하여 소스-게이트간 전압이 임계 전압(이하, Vth)이 되면 그 Vth를 검출하여 스토리지 커패시터에 저장한다. 그 다음, 프로그램 기간에서 스토리지 커패시터에 데이터 전압을 상기 Vth에 부가하여 저장함으로써 Vth가 보상된 데이터 전압으로 구동 TFT를 구동한다.
그러나, 종래의 전압 보상 화소 회로에서는 기준 전압을 공급하는 센싱 TFT를 턴-오프시키기 위한 스위칭 신호가 라인 로드(라인 저항 및 기생 커패시턴스)에 따라 지연되어 화소 위치에 따라 스위칭 신호의 지연 편차가 발생한다. 스위칭 신호의 지연 편차에 의해 스위칭 신호의 하강 시간이 화소의 위치에 따라 다르고, 스위칭 신호의 하강 시간에 발생하는 기준 TFT의 누설 전류가 화소의 위치에 따라 다름으로 인하여, 구동 TFT가 턴-오프될 때 게이트 전압이 화소의 위치에 따라 다르게 변동하게 된다. 따라서, 구동 TFT의 게이트 전압의 차이로 인하여 구동 TFT의 전류가 화소의 위치에 따라 다르므로 휘도 불균일이 발생하는 문제점이 있다.
본 발명은 전술한 종래의 문제점을 해결하기 위하여 안출된 것으로, 본 발명이 해결하려는 과제는 스위칭 신호의 지연 편차에 의해 화소의 위치에 따라 구동 TFT의 게이트 전압이 가변하는 것을 방지함으로써 휘도 불균일을 최소화할 수 있는 AMOLED 표시 장치의 전압 보상 화소 회로를 제공하는 것이다.
상기 과제를 해결하기 위하여, 본 발명의 실시예에 따른 전압 보상 화소 회로는 고전위 전원 라인과 저전위 전원 라인 사이에 발광 소자와 직렬 접속된 구동 TFT와, 리셋 신호에 응답하여 상기 구동 TFT의 게이트 전극과 접속된 제1 노드에 기준 전압 라인으로부터의 기준 전압을 공급하는 센싱 TFT와, 스캔 신호에 응답하여 데이터 전압을 제2 노드에 공급하는 스캔 TFT와, 상기 리셋 신호에 응답하여 상기 구동 TFT와 상기 발광 소자 사이의 제3 노드에 초기화 전압을 공급하는 리셋 TFT와; 머지 신호에 응답하여 상기 제1 및 제2 노드를 접속시키는 머지 TFT와; 상기 제1 및 제3 노드 사이에 접속되어 상기 구동 TFT가 상기 기준 전압에 의해 구동되는 동안 상기 구동 TFT의 임계 전압을 검출하여 저장하는 제1 스토리지 커패시터와; 상기 제2 및 제3 노드 사이에 접속되어 상기 제2 노드에 공급되는 데이터 전압을 충전하는 제2 스토리지 커패시터와; 상기 기준 전압 라인과 상기 제1 노드 사이에 접속되어 상기 센싱 TFT의 턴-오프시 상기 제1 노드의 전압 변동을 방지하는 커플링 커패시터를 구비한다.
초기화 기간에서, 상기 리셋 신호에 응답하여 상기 리셋 TFT 및 상기 센싱 TFT가 턴-온되고, 상기 머지 신호에 응답하여 상기 머지 TFT가 턴-온되어, 상기 제1 및 제2 노드는 상기 기준 전압으로 초기화되고, 제3 노드는 초기화 전압으로 초기화된다.
상기 초기화 기간에서 상기 머지 TFT는 상기 리셋 TFT 및 센싱 TFT가 턴-온되기 이전에 턴-온되고, 상기 리셋 TFT 및 센싱 TFT 및 상기 머지 TFT가 턴-오프된 이후에 턴-오프된다.
상기 초기화 기간 이후의 임계 전압 검출 기간에서, 상기 구동 TFT를 제외한 나머지 TFT가 모두 턴-오프되어 상기 제1 내지 제3 노드는 모두 플로팅되고, 상기 기준 전압에 의한 상기 구동 TFT의 구동으로 상기 제1 및 제3 노드 사이에 임계 전압이 검출되어 상기 제1 스토리지 커패시터에 저장된다.
상기 임계 전압 검출 기간 이후의 프로그램 기간에서, 상기 스캔 신호에 응답하여 상기 스캔 TFT가 턴-온되어 상기 제2 스토리지 커패시터에 상기 데이터 전압을 저장한다.
상기 프로그램 기간 이후의 발광 기간에서, 상기 머지 신호에 응답하여 상기 머지 TFT가 턴-온되어 상기 제2 스토리지 커패시터로부터의 상기 데이터 전압이 상기 제1 스토리지 커패시터로부터의 상기 임계 전압이 보상되어 상기 구동 TFT를 구동한다.
본 발명의 다른 실시예에 따른 전압 보상 회로 회로는 고전위 전원 라인과 저전위 전원 라인 사이에 발광 소자와 직렬 접속된 구동 TFT와, 머지 신호에 응답하여 상기 구동 TFT의 게이트 전극과 접속된 제1 노드와, 제2 노드를 전기적으로 연결하는 머지 TFT와; 센싱 신호에 응답하여 상기 제2 노드에 기준 전압 라인으로부터의 기준 전압에 상응하는 전압을 공급하는 센싱 TFT와; 스캔 신호에 응답하여 상기 제2 노드에 데이터 전압을 공급하는 스캔 TFT와; 리셋 신호에 응답하여 상기 제1 및 제2 노드와, 상기 구동 TFT와 상기 발광 소자 사이의 제3 노드를 초기화시키는 제1 내지 제3 리셋 트랜지스터와; 상기 제1 및 제3 노드 사이에 접속되어 상기 구동 TFT의 임계 전압이 보상된 상기 데이터 전압을 저장하는 스토리지 커패시터와; 상기 기준 전압 라인과 상기 센싱 TFT 사이에 접속되어 상기 센싱 TFT의 턴-오프시 상기 제2 노드의 전압 변동을 방지하는 커플링 커패시터를 구비한다.
초기화 기간에서, 상기 리셋 신호에 응답하여 상기 제1 리셋 TFT는 상기 제1 노드를 초기화 전압으로 초기화시키고, 상기 제2 리셋 TFT는 상기 제2 노드를 상기 기준 전압으로 초기화시키며, 상기 제3 리셋 TFT는 상기 제1 및 제3 노드를 접속시켜서 상기 제3 노드를 상기 제1 노드에 공급된 초기화 전압으로 초기화시킨 다음, 상기 센싱 신호에 응답하여 상기 센싱 TFT가 턴-온된다.
상기 센싱 신호로는 상기 리셋 신호 보다 적어도 2 수평기간 지연되는 다른 수평 라인의 리셋 신호를 이용한다.
상기 초기화 기간 이후의 임계 전압 검출 기간에서, 상기 머지 신호에 응답하여 상기 머지 TFT가 턴-온되어 상기 제1 및 제2 노드가 연결되고, 상기 센싱 신호에 응답하여 상기 센싱 TFT가 턴-온되어 상기 커플링 커패시터를 통해 상기 기준 전압에 상응하는 전압이 상기 제2 노드를 통해 상기 제1 노드에 공급되고, 상기 제1 노드에 공급된 전압을 이용한 상기 구동 TFT의 구동으로 상기 제1 및 제3 노드 사이에 임계 전압이 검출되어 상기 스토리지 커패시터에 저장된다.
상기 임계 전압 검출 기간 이후의 프로그램 기간에서, 상기 스캔 신호에 응답하여 상기 스캔 TFT가 턴-온되어 상기 스토리지 커패시터에 상기 데이터 전압을 저장한다.
상기 프로그램 기간 이후의 발광 기간에서, 상기 머지 신호에 응답하여 상기 머지 TFT가 턴-온되어 상기 스토리지 커패시터로부터의 상기 임계 전압이 보상된 데이터 전압에 의해 상기 구동 TFT를 구동한다.
한편, 상기 초기화 기간에서, 상기 리셋 신호에 응답하여 상기 제1 리셋 TFT는 상기 제3 노드를 초기화 전압으로 직접 초기화시키고, 상기 제2 리셋 TFT는 상기 제2 노드를 상기 기준 전압으로 초기화시키며, 상기 제3 리셋 TFT는 상기 제1 노드를 상기 기준 전압과 다른 제2 기준 전압으로 초기화시킨 다음, 상기 센싱 신호에 응답하여 상기 센싱 TFT가 턴-온될 수 있다.
본 발명에 따른 AMOLED 표시 장치의 전압 보상 화소 회로에서는 센싱 TFT가 턴-오프될 때 제1 노드와 기준 전압 라인 사이에 접속된 커플링 커패시터(Cc)의 커플링 작용으로 구동 TFT의 게이트(제1 노드) 전위가 기준 전압 라인의 기준 전압을 따라 상승하여 유지된다. 이에 따라, 라인 로드 편차에 따라 구동 TFT의 게이트 전위가 가변하는 것을 방지함으로써 휘도 불균일성을 최소화할 수 있다.
도 1은 본 발명의 제1 실시예에 따른 전압 보상 화소 회로를 나타내는 등가 회로도이다.
도 2는 도 1에 도시된 화소 회로의 구동 파형도이다.
도 3a 및 도 3b는 도 1에 도시된 화소 회로에서 커플링 커패시터가 적용되지 않은 경우 신호 지연 편차의 영향을 화소의 위치에 따라 비교하여 나타낸 전압 파형도이다.
도 4a 및 도 4b는 도 1과 같이 화소 회로에서 커플링 커패시터가 적용된 경우 신호 지연 편차의 영향을 화소의 위치에 따라 비교하여 나타낸 전압 파형도이다.
도 5는 본 발명의 제2 실시예에 따른 전압 보상 화소 회로를 나타내는 등가 회로도이다.
도 6은 도 5에 도시된 화소 회로의 구동 파형도이다.
도 7은 본 발명의 제3 실시예에 따른 전압 보상 화소 회로 를 나타내는 등가 회로도이다.
도 8a 및 도 8b는 본 발명의 화소 회로를 적용한 패널의 에지부와 센터부의 시뮬레이션 결과를 나타낸 파형도이다.
도 9a 및 도 9b는 본 발명의 화소 회로를 적용하기 이전의 패널과, 적용 이후 패널의 화소 전류 균일성을 비교하여 나타낸 등고선도이다.
도 1은 본 발명의 제1 실시예에 따른 AMOLED 표시 장치의 전압 보상 화소 회로를 나타낸 등가 회로도이고, 도 2는 도 1에 도시된 화소 회로에 대한 한 프레임 동안의 구동 파형도이다.
도 1에 나타낸 화소 회로는 고전위 전원 라인(40)과 저전위 전원 라인(42) 사이에 OLED와 직렬 접속된 구동 TFT(Td)와, 구동 TFT(Td)의 게이트 전극과 접속된 제1 노드(N1)에 기준 전압(Vref)을 공급하는 센싱 TFT(Tsen)와, 데이터 전압(Vdata)을 제2 노드(N2)에 공급하는 스캔 TFT(Ts)와, 초기화 전압(Vinit)을 구동 TFT(Td)의 제2 전극이 접속된 제3 노드에 공급하는 리셋 TFT(Tres)와, 제1 및 제2 노드(N1, N2)를 접속시키는 머지(Merge) TFT(Tm)와, 제1 및 제3 노드(N1, N2) 사이에 접속되어 구동 TFT(Td)의 Vth을 저장하는 제1 스토리지 커패시터(Cst1)와, 제2 및 제3 노드(N2, N3) 사이에 접속되어 데이터 전압(Vdata)을 충전하는 제2 스토리지 커패시터(Cst2)와, 기준 전압 라인(44)과 제1 노드(N1) 사이에 접속되어 센싱 TFT(Tsen)의 턴-오프시 제1 노드(N1)의 전압 변동을 방지하는 커플링 커패시터(Cc)를 구비한다. 도 1에 도시된 화소 회로는 모두 n형 TFT로 예를 들어 도시하였으나 p형 TFT도 적용될 수 있다.
또한, 도 1에 나타낸 화소 회로는 화소 회로는 n번째(여기서, n은 양의 정수) 스캔 신호(SSn)를 공급하는 n번째 스캔 라인(30n), n번째 머지 신호(MSn)를 공급하는 n번째 머지 라인(34n), n번째 리셋 신호(RSn)를 공급하는 n번째 리셋 라인(36n)을 포함하는 4개의 제어 라인과, m번째(여기서, m은 양의 정수) 데이터 전압(Vdata)를 공급하는 m번째 데이터 라인(32m)을 구비한다. 또한, 화소 회로는 고전위 전원(Vdd)을 공급하는 고전위 전원 라인(40), 고전위 전원(Vdd) 보다 낮은 저전위 전원(Vss)을 공급하는 저전위 전원 라인(42), 고전위 전원(Vdd) 보다 낮고 저전위 전원(Vss) 보다 높거나 같은 기준 전압(Vref)을 공급하는 기준 전압 라인(44), 저전위 전원(Vss) 보다 낮은 초기화 전압(Vinit)을 공급하는 초기화 전압 라인(38)을 포함하는 4개의 고정 전위 라인을 구비한다. 한편, 초기화 전압(Vinit)이 고정 전위일 필요는 없으므로, 초기화 전압 라인(38)은 이전단 머지 라인(34n-1)으로 대체될 수 있고, 이때 초기화 전압(Vinit)으로는 n-1번째 머지 신호(MSn-1)의 게이트 오프 전압, 즉 게이트 로우 전압이 이용될 수 있다.
OLED는 구동 TFT(Td)와 접속된 애노드와, 저전위 전원(Vss) 라인과 접속된 캐소드와, 애노드 및 캐소드 사이의 발광층을 구비한다. 발광층은 캐소드와 애노드 사이에 순차 적층된 전자 주입층, 전자 수송층, 유기 발광층, 정공 수송층, 정공 주입층을 구비한다. OLED는 애노드와 캐소드 사이에 포지티브 바이어스가 인가되면 캐소드로부터의 전자가 전자 주입층 및 전자 수송층을 경유하여 유기 발광층으로 공급되고, 애노드로부터의 정공이 정공 주입층 및 정공 수송층을 경유하여 유기 발광층으로 공급된다. 이에 따라, 유기 발광층에서는 공급된 전자 및 정공의 재결합으로 형광 또는 인광 물질을 발광시킴으로써 전류에 비례하는 광을 발생한다. OLED는 발광 기간에서만 포지티브 바이어스가 인가되어 발광하고, 나머지 기간에서는 네거티브 바이어스가 인가되어 전하를 축적하는 커패시터(Coled) 역할을 한다.
리셋 TFT(Tres)는 n번째 리셋 라인(36n)에 게이트 전극이 접속되고, 초기화 전압 라인(38)에 제1 전극이 접속되며, OLED의 애노드 및 구동 TFT(Td)의 제1 전극과 접속된 제3 노드(N3)에 제2 전극이 접속된다. 제1 전극과 제2 전극은 전류 방향에 따라서 소스 전극과 드레인 전극이 된다. 리셋 TFT(Tres)는 n번째 리셋 라인(36n)의 리셋 신호(RSn)에 응답하여 각 프레임의 초기화 기간에서 제3 노드(N3)를 초기화 전압(Vinit)으로 초기화시킨다.
센싱 TFT(Tsen)는 n번째 리셋 라인(36n)에 게이트 전극이 접속되고, 기준 전압 라인(44)에 제1 전극이 접속되며, 구동 트랜지스터(Td)의 게이트 전극과 접속된 제1 노드(N1)에 제2 전극이 접속된다. 제1 및 제2 전극은 전류 방향에 따라서 소스와 드레인이 된다. 센싱 TFT(Tsen)는 n번째 리셋 라인(36n)으로부터의 리셋 신호(RSn)에 응답하여 초기화 기간에서 제1 노드(N1)에 기준 전압(Vref)을 공급한다.
스캔 TFT(Ts)는 n번째 스캔 라인(30n)에 게이트 전극이 접속되고, m번째 데이터 라인(32m)에 제1 전극이 접속되며, 제2 스토리지 커패시터(Cst2)와 접속된 제2 노드(N2)에 제2 전극이 접속된다. 제1 및 제2 전극은 전류 방향에 따라서 소스와 드레인이 된다. 스캔 TFT(Ts)는 n번째 스캔 라인(30n)으로부터의 스캔 신호(SSn)에 응답하여 프로그램 기간에서 제2 노드(N2)에 데이터 전압(Vdata)을 공급한다.
머지 TFT(Tm)는 n번째 머지 라인(34n)에 게이트 전극이 접속되고, 제1 노드(N1)에 제1 전극이 접속되며, 제2 노드(N2)에 제2 전극이 접속된다. 제1 및 제2 전극은 전류 방향에 따라서 소스와 드레인이 된다. 머지 TFT(Tm)는 n번째 머지 라인(34n)으로부터의 머지 신호(MSn)에 응답하여 초기화 기간 및 발광 기간에서 제1 노드(N1)와 제2 노드(N2)를 접속시킨다.
구동 TFT(Td)는 제1 노드(N1)에 게이트 전극이 접속되고, 고전위 전원 라인(40)에 제1 전극이 접속되며, 발광 소자(OLED)의 애노드와 접속된 제3 노드(N3)에 제2 전극이 접속된다. 제1 및 제2 전극은 전류 방향에 따라서 소스와 드레인이 된다. 구동 TFT(Td)는 제1 노드(N1)에 공급되는 게이트 전압에 따라 고전위 전원 라인(40)으로부터 발광 소자(OLED)로 공급되는 전류를 제어하여 발광 소자(OLED)를 구동한다.
도 1에 도시된 화소 회로는 도 2에 도시된 바와 같이 초기화 기간, Vth 검출 기간, 프로그램 기간, 발광 기간으로 순차 구동된다. 초기화 기간은 리셋 TFT(Tres) 및 센싱 TFT(Tsen)와 머지 TFT(Tm)의 액티브 구동으로 제1 및 제2 노드(N1, N2)는 기준 전압(Vref)으로 초기화되고, 제3 노드(N3)는 초기화 전압(Vinit)으로 초기화되는 기간이다. Vth 검출 기간은 구동 TFT(Td)의 게이트-소스간의 임계 전압을 검출하여 제1 스토리지 커패시터(Cst1)에 저장하는 기간이다. 프로그램 기간은 스캔 TFT(Ts)의 액티브 구동으로 제2 스토리지 커패시터(Cst2)에 데이터 전압(Vdata)을 저장하는 기간이다. 발광 기간은 머지 TFT(Tm)의 액티브 구동으로 Vth가 보상된 데이터 전압(Vdata)에 따라 구동 TFT(Td)가 발광 소자(OLED)를 발광시키는 기간이다. 도 1에 나타낸 화소 회로가 n형 TFT로 구성되므로, 각 TFT는 도 2에 나타낸 하이 상태의 게이트 하이 전압(게이트 온 전압에 의해 턴-온되어 액티브되고, 로우 상태의 게이트 로우 전압(게이트 오프 전압)에 의해 턴-오프된다.
도 2에 도시된 초기화 기간의 이전의 A 기간에서, n번째 머지 라인(34n)의 머지 신호(MSn)의 게이트 온 전압에 응답하여 머지 TFT(Tm)가 턴-온되어 제1 및 제2 노드(N1, N2)를 연결한다.
초기화 기간에서, 머지 신호(MSn)에 응답하여 머지 TFT(Tm)는 턴-온 상태를 유지하고, n번째 리셋 라인(36n)의 리셋 신호(RSn)의 게이트 온 전압에 응답하여 센싱 TFT(Tsen) 및 리셋 TFT(Tres)가 턴-온된다. 이에 따라, 센싱 TFT(Tsen)에 의해 제1 및 제2 노드(N1, N2)가 기준 전압(Vref)으로 초기화되고, 리셋 TFT(Tres)에 의해 제3 노드(N3)는 초기화 전압(Vinit)으로 초기화된다.
초기화 기간 이후의 B 기간에서, n번째 머지 신호(MSn)의 게이트 오프 전압에 응답하여 머지 TFT(Tm)가 턴-오프됨으로써 제2 노드(N2)가 먼저 플로팅 된다.
B 기간 이후의 Vth 검출 기간에서, n번째 리셋 신호(RSn)의 게이트 오프 전압에 응답하여 리셋 TFT(Tres) 및 센싱 TFT(Tsen)가 턴-오프됨으로써 제1 및 제3 노드(N1, N3)도 플로팅 된다. 구동 TFT(Td)는 제1 노드(N1)에 공급된 기준 전압(Vref)에 의해 구동되고, 구동 TFT(Td)의 구동으로 제3 노드(N3)의 전위가 상승하면서 Vth 검출이 시작된다. 제3 노드(N3)의 전위 상승에 따라 제1 노드(N1)의 전위도 상승하여 제1 및 제3 노드(N1, N3)의 전위차가 Vth가 되면 구동 TFT(Td)는 턴-오프되고, 제1 스토리지 커패시터(Cst1)는 제1 및 제3 노드(N1, N3) 사이의 전위차인 구동 TFT(Td)의 Vth를 검출하여 저장한다. 이때, 제3 노드(N3)의 낮은 전위에 의해 발광 소자(OLED)에 네거티브 바이어스가 인가되어 발광 소자(OLED)는 커패시터(Coled) 역할을 하여 구동 TFT(Td)로부터의 전하를 축적한다. 이와 같이, 구동 TFT(Td)의 게이트-드레인이 접속된 다이오드 구조를 이용하지 않고 발광 소자(OLED)의 커패시터(Coled)를 이용함과 아울러, 제1 노드(N1)의 플로팅 상태에서 제1 스토리지 커패시터(Cst1)를 이용하여 Vth를 검출하므로 포지티브 Vth 뿐만 아니라 네거티브 Vth도 검출할 수 있다.
또한, 센싱 TFT(Tsen)가 턴-오프될 때 리셋 신호(RSn)의 신호 지연에 따른 누설 전류에 의해 제1 노드(N1)의 전압이 하강하더라도, 제1 노드(N1)와 기준 전압 라인(44) 사이에 접속된 커플링 커패시터(Cc)의 커플링 효과에 의해 플로팅된 제1 노드(N1)의 전위가 기준 전압 라인(44)의 기준 전압(Vref)을 따라 상승하여 유지되므로 화소 위치에 따른 제1 노드(N1)의 전압 차이를 방지할 수 있다.
Vth 검출 기간 이후의 프로그램 기간에서, n번째 스캔 라인(30n)으로부터의 스캔 신호(SSn)의 게이트 온 전압에 응답하여 스캔 TFT(Ts)가 턴-온되어 m번째 데이터 라인(32m)으로부터의 데이터 전압(Vdata)를 제2 노드(N2)로 공급함으로써, 제2 스토리지 커패시터(Cst2)는 데이터 전압(Vdata)을 저장한다.
프로그램 기간 이후의 발광 기간에서, n번째 머지 라인(34n)으로부터의 머지 신호(MSn)의 게이트 온 전압에 응답하여 머지 TFT(Tm)가 턴-온되어 제1 및 제2 노드(N1, N2)가 연결된다. 이에 따라, 제1 노드(N1)에는 제1 스토리지 커패시터(Cst1)에 저장된 Vth와 함께 제2 스토리지 커패시터(Cst2)에 저장된 데이터 전압(Vdata)이 인가됨으로써, 구동 TFT(Td)는 Vth가 보상된 데이터 전압(Vdata)에 응답하여 고전위 전원(VDD) 라인(40)으로부터 발광 소자(OLED)로 공급되는 전류를 제어하여 발광 소자(OLED)를 발광시키고, 발광 소자(OLED)는 구동 TFT(Td)의 출력 전류의 밀도에 비례하는 휘도를 발생한다. 이때 구동 TFT(Td)는 항상 포화 영역에서 동작하므로 바이어스 스트레스로 인한 TFT 열화가 작은 장점이 있다.
도 3a 및 도 3b는 도 1에 도시된 본 발명의 화소 회로에서 커플링 커패시터(Cc)가 없는 경우 센터 화소와 에지 화소에서 리셋 신호(RSn)의 지연에 따른 제1 노드(N1)의 전압 파형을 각각 나타낸 그래프이고, 도 4a 및 도 4b는 커플링 커패시터(Cc)가 있는 경우 센터 화소와 에지 화소에서 리셋 신호(RSn)의 지연에 따른 제1 노드(N1)의 전압 파형을 각각 나타낸 그래프이다.
도 3a를 참조하면, 도 1에 도시된 본 발명의 화소 회로에서 커플링 커패시터(Cc)가 없는 경우 리셋 신호(RSn)의 지연이 상대적으로 큰 영역인 센터 화소에서는, 리셋 신호(RSn)의 하강에 따라 센싱 TFT(Tsen)의 기생 커패시턴스 및 라인 로드의 영향으로 기준 전압 라인(44) 상의 기준 전압(Vref)이 상대적으로 크게 흔들리고, 리셋 신호(RSn)의 턴-오프 시점(Toff1)의 지연 시간이 상대적으로 크므로 센싱 TFT(Tsen)의 누설 전류가 커서 제1 노드(N1)의 전압이 기준 전압(Vref)으로부터 상대적으로 크게 하강하여 유지됨을 알 수 있다. 도 3b를 참조하면, 리셋 신호(RSn)의 지연이 상대적으로 작은 영역인 에지 화소에서는, 리셋 신호(RSn)의 하강에 따라 센싱 TFT(Tsen)의 기생 커패시턴스 및 라인 로드의 영향으로 기준 전압 라인(44) 상의 기준 전압(Vref)이 작게 흔들리고 리셋 신호(RSn)의 턴-오프 시점(Toff2)의 지연 시간의 작으므로 센싱 TFT(Tsen)의 누설 전류가 작아서 제1 노드(N1)의 전압이 기준 전압(Vref)에서 조금 하강하여 유지됨을 알 수 있다. 화소 위치에 따른 제1 노드(N1) 전압 차이는 휘도 불균일을 유발한다.
반면에, 도 1에 도시된 본 발명의 화소 회로에서 커플링 커패시터(Cc)가 적용된 경우, 도 4a와 같이 신호 지연이 큰 영역인 센터 화소에서 리셋 신호(RSn)의 지연량에 따라 센싱 TFT(Tsen)의 누설 전류가 커서 제1 노드(N1)의 전압이 기준 전압(Vref)으로부터 상대적으로 크게 하강하더라도, 커플링 커패시터(Cc)의 커플링 작용으로 제1 노드(N1)의 전압이 기준 전압 라인(44)의 기준 전압(Vref)을 따라 상승하여 유지됨을 알 수 있다. 또한, 도 4b와 같이 신호 지연이 작은 영역인 에지 화소에서도 커플링 커패시터(Cc)의 커플링 작용으로 제1 노드(N1)의 전압이 기준 전압(Vref)을 따라 상승하여 유지됨을 알 수 있다. 따라서, 기준 전압 라인(44)과 제1 노드(N1) 사이에 커플링 커패시터(Cc)를 적용함으로써 화소 위치에 따라 신호 지연 편차가 발생하더라도 제1 노드(N1)의 전압 변동을 방지하여 휘도 불균일을 최소화할 수 있음을 알 수 있다.
도 5는 본 발명의 제2 실시예에 따른 전압 보상 화소 회로를 나타낸 등가 회로도이고, 도 6은 도 5에 도시된 화소 회로에 대한 한 프레임의 구동 파형도이다.
도 5에 도시된 제2 실시예의 화소 회로는 도 1에 도시된 제1 실시예의 화소 회로와 대비하여, 제1 내지 제3 노드를 각각 초기화하기 위한 제1 내지 제3 리셋 TFT(Tres1, Tres2, Tres3)를 구비하고, 커플링 커패시터(Cc)가 기준 전압 라인(44)과 제2 노드(N2) 사이에 센싱 TFT(Tsen)와 직렬 접속되며, 센싱 TFT(Tsen)를 제어하기 위한 센싱 라인(46n)이 추가되고, 스토리지 커패시터(Cst)가 제2 및 제3 노드(N2, N3) 사이에 1개만 구비된 점에 차이가 있다.
도 6에 도시된 초기화 기간에서, n번째 리셋 라인(36n)에 공급되는 리셋 신호(RSn)의 게이트 온 전압에 응답하여 제1 내지 제3 리셋 TFT(Tres1, Tres2, Tres3)가 턴-온된다. 이에 따라, 제1 및 제2 리셋 TFT(Tres1, Tres2)를 통해 제1 및 제2 노드(N1, N2)가 각각 초기화 전압(Vinit) 및 기준 전압(Vref)으로 초기화 됨과 아울러 제3 리셋 TFT(Tres3)을 통해 제3 노드(N3)가 제1 노드(N1)과 접속되어 제1 노드(N1)의 초기화 전압(Vinit)으로 초기화된다. 그 다음, n번째 센싱 라인(46n)에 공급되는 센싱 신호(SESn) 게이트 온 전압에 응답하여 센싱 TFT(Tsen)가 턴-온되어 커플링 커패시터(Cc)를 통해 기준 전압(Vref)에 상응하는 전압을 제2 노드(N2)로 공급한다. 이때, n번째 센싱 신호(SESn)는 n번째 리셋 신호(RSn) 보다 2H 기간 지연되는 n+2번째 리셋 신호(RSn+2)를 이용할 수 있다.
초기화 기간 이후의 Vth 검출 기간에서, n번째 머지 라인(34n)에 공급되는 머지 신호(MSn)의 게이트 온 전압에 응답하여 머지 TFT(Tm)가 턴-온되고, 센싱 TFT(Tsen)는 센싱 신호(SESn)의 게이트 온 전압에 응답하여 턴-온 상태를 유지하며, 제1 내지 제3 리셋 TFT(Tres1, Tres2, Tres3)는 턴-오프된다. 이에 따라, 머지 TFT(Tm)를 통해 제2 노드(N2) 상의 기준 전압(Vref)에 상응하는 전압이 제1 노드(N1)로 공급되어 구동 TFT(Td)가 구동됨으로써 제3 노드(N3)의 전위가 상승하면서 구동 TFT(Td)의 Vth 검출이 시작된다. 구동 TFT(Td)의 구동에 따라 제3 노드(N3)의 전위가 상승하여 제1 및 제3 노드(N1, N3)의 전위차가 Vth가 되면 구동 TFT(Td)는 턴-오프되고, 스토리지 커패시터(Cst)는 구동 TFT(Td)의 Vth를 검출하여 저장한다. 이때, 커플링 커패시터(Cc)에 의해 제1 및 제2 노드(N1, N2)의 전위가 기준 전압(Vref)에 상응하는 전압으로 유지됨에 따라 제3 노드(N3)의 상승이 상대적으로 빨라지게 되므로 Vth 검출 시간을 단축할 수 있다. 제3 노드(N3)의 낮은 전위에 의해 발광 소자(OLED)에 네거티브 바이어스가 인가되어 발광 소자(OLED)는 커패시터(Coled) 역할을 하여 구동 TFT(Td)로부터의 전하를 축적한다.
Vth 검출 기간 이후 머지 신호(MSn) 및 센싱 신호(SESn)의 게이트 오프 전압에 의해 머지 TFT(Tm) 및 센싱 TFT(Tsen)가 턴-오프된다. 센싱 TFT(Tsen)가 턴-오프될 때 센싱 신호(SESn)의 신호 지연에 따른 누설 전류가 발생하더라도, 커플링 커패시터(Cc)의 커플링 효과에 의해 제1 노드(N1)의 전위가 기준 전압 라인(44)의 기준 전압(Vref)을 따라 유지되므로 화소 위치에 따른 제1 노드(N1)의 전압 차이를 방지할 수 있다.
그 다음, 프로그램 기간에서, n번째 스캔 라인(30n)으로부터의 스캔 신호(SSn)의 게이트 온 전압에 응답하여 스캔 TFT(Ts)가 턴-온되어 m번째 데이터 라인(32m)으로부터의 데이터 전압(Vdata)를 제2 노드(N2)로 공급함으로써, 스토리지 커패시터(Cst2)는 상기 Vth에 데이터 전압(Vdata)을 부가하여 저장한다.
프로그램 기간 이후의 발광 기간에서, n번째 머지 라인(34n)으로부터의 머지 신호(MSn)의 게이트 온 전압에 응답하여 머지 TFT(Tm)가 턴-온되어 제1 및 제2 노드(N1, N2)가 연결된다. 이에 따라, 제1 노드(N1)에는 스토리지 커패시터(Cst)에 저장된 전압이 인가됨으로써, 구동 TFT(Td)는 Vth가 보상된 데이터 전압(Vdata)에 응답하여 고전위 전원(VDD) 라인(40)으로부터 발광 소자(OLED)로 공급되는 전류를 제어하여 발광 소자(OLED)를 발광시키고, 발광 소자(OLED)는 구동 TFT(Td)의 출력 전류의 밀도에 비례하는 휘도를 발생한다.
도 7은 본 발명의 제3 실시예에 따른 전압 보상 화소 회로의 등가 회로도이다.
도 7에 도시된 제3 실시예의 화소 회로는, 도 5에 도시된 제2 실시예의 화소 회로와 대비하여, 제1 리셋 TFT(Tres1')가 제3 노드(N3)를 직접 초기화 전압(Vinit)으로 초기화하고, 제3 리셋 TFT(Tres3')가 제1 노드(N1)를 제2 기준 전압 라인(48)로부터의 제2 기준 전압(Vref2)으로 초기화하는 것을 제외하고 나머지 구성 요소들은 동일하며, 도 6에 도시된 동일한 구동 파형에 의해 구동된다. 제1 리셋 TFT(Tres1')에 의해 제3 노드(N3)가 초기화 전압(Vinit)으로 직접 초기화되어 제2 실시예 보다 초기화 전압이 낮아짐으로써 구동 TFT의 마이너스 Vth 영역을 더 정확하게 검출할 수 있다.
도 8a 및 도 8b는 도 1에 도시된 본 발명의 제1 실시예에 따른 전압 보상 화소 회로를 적용한 패널의 에지부와 센터부의 시뮬레이션 결과를 나타낸 파형도이다.
도 8a 및 도 8b를 참조하면, 센터 화소와 에지 화소에서 라인 로드 차이에 따른 리셋 신호(RSn)의 신호 지연 편차 및 기준 전압 라인(44)에서의 기준 전압(Vref)의 변동폭에 상관없이, 센싱 TFT(Tsen)의 턴-오프되면 커플링 커패시터(Cc)의 커플링 작용으로 제1 노드(N1)의 전압이 기준 전압 라인(44)의 기준 전압(Vref)을 따라 상승하여 유지됨을 알 수 있다.
도 9a 및 도 9b는 커플링 커패시터(Cc)를 이용하지 않은 종래의 화소 회로가 적용된 패널과, 커플링 커패시터(Cc)를 이용한 본원 발명의 화소 회로가 적용된 패널에 대한 화소 전류 균일성을 비교하여 나타낸 등고선도이다.
도 9a를 참조하면, 커플링 커패시터(Cc)를 이용하지 않은 종래의 화소 회로가 적용된 패널에서는 수평 방향으로 센터부에서 에지부로 갈수록 화소 전류의 균일성 기준인 70% 이하로 저하됨으로써 화소 전류가 불균일함을 알 수 있다. 반면에, 도 9b를 참조하면, 커플링 커패시터(Cc)를 이용한 본원 발명의 화소 회로가 적용된 패널에서는 화소 전류가 85% 이상을 유지함으로써 화소 전류의 불균일성이 최소화됨을 알 수 있다.
30n: 스캔 라인 32m: 데이터 라인
34n: 머지 라인 36n: 리셋 라인
38: 초기화 전압 라인 40: 고전위 전원 라인
42: 저전위 전원 라인 44, 48: 기준 전압 라인
Tsen: 센싱 TFT Tscan: 스캔 TFT
Tm: 머지 TFT Td: 구동 TFT
Tres, Tres1, Tres2, Tres3: 리셋 TFT OLED: 발광 소자
46n: 센싱 라인 Cc: 커플링 커패시터
Cst, Cst1, Cst2: 스토리지 커패시터

Claims (13)

  1. 고전위 전원 라인과 저전위 전원 라인 사이에 발광 소자와 직렬 접속된 구동 박막 트랜지스터(이하 TFT)와,
    리셋 신호에 응답하여 상기 구동 TFT의 게이트 전극과 접속된 제1 노드에 기준 전압 라인으로부터의 기준 전압을 공급하는 센싱 TFT와,
    스캔 신호에 응답하여 데이터 전압을 제2 노드에 공급하는 스캔 TFT와,
    상기 리셋 신호에 응답하여 상기 구동 TFT와 상기 발광 소자 사이의 제3 노드에 초기화 전압을 공급하는 리셋 TFT와;
    머지 신호에 응답하여 상기 제1 및 제2 노드를 접속시키는 머지 TFT와;
    상기 제1 및 제3 노드 사이에 접속되어 상기 구동 TFT가 상기 기준 전압에 의해 구동되는 동안 상기 구동 TFT의 임계 전압을 검출하여 저장하는 제1 스토리지 커패시터와,
    상기 제2 및 제3 노드 사이에 접속되어 상기 제2 노드에 공급되는 데이터 전압을 충전하는 제2 스토리지 커패시터와,
    상기 기준 전압 라인과 상기 제1 노드 사이에 접속되어 상기 센싱 TFT의 턴-오프시 상기 제1 노드의 전압 변동을 방지하는 커플링 커패시터를 구비하는 것을 특징으로 하는 전압 보상 화소 회로.
  2. 청구항 1에 있어서,
    초기화 기간에서, 상기 리셋 신호에 응답하여 상기 리셋 TFT 및 상기 센싱 TFT가 턴-온되고, 상기 머지 신호에 응답하여 상기 머지 TFT가 턴-온되어, 상기 제1 및 제2 노드는 상기 기준 전압으로 초기화되고, 제3 노드는 초기화 전압으로 초기화되는 것을 특징으로 하는 전압 보상 화소 회로.
  3. 청구항 2에 있어서,
    상기 초기화 기간에서 상기 머지 TFT는 상기 리셋 TFT 및 센싱 TFT가 턴-온되기 이전에 턴-온되고, 상기 리셋 TFT 및 센싱 TFT 및 상기 머지 TFT가 턴-오프된 이후에 턴-오프되는 것을 특징으로 하는 전압 보상 화소 회로.
  4. 청구항 2에 있어서,
    상기 초기화 기간 이후의 임계 전압 검출 기간에서, 상기 구동 TFT를 제외한 나머지 TFT가 모두 턴-오프되어 상기 제1 내지 제3 노드는 모두 플로팅되고, 상기 기준 전압에 의한 상기 구동 TFT의 구동으로 상기 제1 및 제3 노드 사이에 임계 전압이 검출되어 상기 제1 스토리지 커패시터에 저장되는 것을 특징으로 하는 전압 보상 화소 회로.
  5. 청구항 4에 있어서,
    상기 임계 전압 검출 기간 이후의 프로그램 기간에서, 상기 스캔 신호에 응답하여 상기 스캔 TFT가 턴-온되어 상기 제2 스토리지 커패시터에 상기 데이터 전압을 저장하는 것을 특징으로 하는 전압 보상 화소 회로.
  6. 청구항 5에 있어서,
    상기 프로그램 기간 이후의 발광 기간에서, 상기 머지 신호에 응답하여 상기 머지 TFT가 턴-온되어 상기 제2 스토리지 커패시터로부터의 상기 데이터 전압이 상기 제1 스토리지 커패시터로부터의 상기 임계 전압이 보상되어 상기 구동 TFT를 구동하는 것을 특징으로 하는 전압 보상 화소 회로.
  7. 고전위 전원 라인과 저전위 전원 라인 사이에 발광 소자와 직렬 접속된 구동 TFT와,
    머지 신호에 응답하여 상기 구동 TFT의 게이트 전극과 접속된 제1 노드와, 제2 노드를 전기적으로 연결하는 머지 TFT와;
    센싱 신호에 응답하여 상기 제2 노드에 기준 전압 라인으로부터의 기준 전압에 상응하는 전압을 공급하는 센싱 TFT와;
    스캔 신호에 응답하여 상기 제2 노드에 데이터 전압을 공급하는 스캔 TFT와;
    리셋 신호에 응답하여 상기 제1 및 제2 노드와, 상기 구동 TFT와 상기 발광 소자 사이의 제3 노드를 초기화시키는 제1 내지 제3 리셋 트랜지스터와;
    상기 제2 및 제3 노드 사이에 접속되어 상기 구동 TFT의 임계 전압이 보상된 상기 데이터 전압을 저장하는 스토리지 커패시터와;
    상기 기준 전압 라인과 상기 센싱 TFT 사이에 접속되어 상기 센싱 TFT의 턴-오프시 상기 제2 노드의 전압 변동을 방지하는 커플링 커패시터를 구비하는 것을 특징으로 하는 전압 보상 화소 회로.
  8. 청구항 7에 있어서,
    초기화 기간에서, 상기 리셋 신호에 응답하여 상기 제1 리셋 TFT는 상기 제1 노드를 초기화 전압으로 초기화시키고, 상기 제2 리셋 TFT는 상기 제2 노드를 상기 기준 전압으로 초기화시키며, 상기 제3 리셋 TFT는 상기 제1 및 제3 노드를 접속시켜서 상기 제3 노드를 상기 제1 노드에 공급된 초기화 전압으로 초기화시킨 다음, 상기 센싱 신호에 응답하여 상기 센싱 TFT가 턴-온되는 것을 특징으로 하는 전압 보상 화소 회로.
  9. 청구항 8에 있어서,
    상기 센싱 신호로는 상기 리셋 신호 보다 적어도 2 수평기간 지연되는 다른 수평 라인의 리셋 신호를 이용하는 것을 특징으로 하는 전압 보상 화소 회로.
  10. 청구항 8에 있어서,
    상기 초기화 기간 이후의 임계 전압 검출 기간에서, 상기 머지 신호에 응답하여 상기 머지 TFT가 턴-온되어 상기 제1 및 제2 노드가 연결되고, 상기 센싱 신호에 응답하여 상기 센싱 TFT가 턴-온되어 상기 커플링 커패시터를 통해 상기 기준 전압에 상응하는 전압이 상기 제2 노드를 통해 상기 제1 노드에 공급되고, 상기 제1 노드에 공급된 전압을 이용한 상기 구동 TFT의 구동으로 상기 제1 및 제3 노드 사이에 임계 전압이 검출되어 상기 스토리지 커패시터에 저장되는 것을 특징으로 하는 전압 보상 화소 회로.
  11. 청구항 10에 있어서,
    상기 임계 전압 검출 기간 이후의 프로그램 기간에서, 상기 스캔 신호에 응답하여 상기 스캔 TFT가 턴-온되어 상기 스토리지 커패시터에 상기 데이터 전압을 저장하는 것을 특징으로 하는 전압 보상 화소 회로.
  12. 청구항 11에 있어서,
    상기 프로그램 기간 이후의 발광 기간에서, 상기 머지 신호에 응답하여 상기 머지 TFT가 턴-온되어 상기 스토리지 커패시터로부터의 상기 임계 전압이 보상된 데이터 전압에 의해 상기 구동 TFT를 구동하는 것을 특징으로 하는 전압 보상 화소 회로.
  13. 청구항 7에 있어서,
    상기 초기화 기간에서, 상기 리셋 신호에 응답하여 상기 제1 리셋 TFT는 상기 제3 노드를 초기화 전압으로 직접 초기화시키고, 상기 제2 리셋 TFT는 상기 제2 노드를 상기 기준 전압으로 초기화시키며, 상기 제3 리셋 TFT는 상기 제1 노드를 상기 기준 전압과 다른 제2 기준 전압으로 초기화시킨 다음, 상기 센싱 신호에 응답하여 상기 센싱 TFT가 턴-온되는 것을 특징으로 하는 전압 보상 화소 회로.
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