KR20130073776A - Ldmos transistor device and preparing method of the same - Google Patents

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Abstract

PURPOSE: A lateral diffusion MOS transistor and a manufacturing method thereof are provided to increase breakdown voltage by forming a field insulation layer in the upper surface of an N well. CONSTITUTION: A P-type body region is formed in an N well. A source region and a body contact region are formed in the P-type body region. A drain region (230) is formed in the N well. A field insulation layer (300) is formed on the P-type body region and the N well. A gate electrode (400) is formed on the N well and the field insulation layer.

Description

횡형 디모스 트랜지스터 및 이의 제조방법{LDMOS TRANSISTOR DEVICE AND PREPARING METHOD OF THE SAME}Horizontal type MOS transistor and manufacturing method thereof {LDMOS TRANSISTOR DEVICE AND PREPARING METHOD OF THE SAME}

실시예는 횡형 디모스(LDMOS:Lateral Double Diffused Metal Oxide Semiconductor) 트랜지스터 및 이의 제조방법에 관한 것이다.Embodiments relate to a lateral MOS (Lateral Double Diffused Metal Oxide Semiconductor) transistor and a method of manufacturing the same.

전력용 반도체 소자로는 반도체의 이론적 항복전압에 가까운 고전압에서의 동작이 가능한 소자가 바람직하다. 이에 따라, 고전압을 사용하는 외부 시스템이 집적 회로에 의해 제어되는 경우, 집적 회로는 내부에 고전압 제어를 위한 소자가 필요하게 되고, 이러한 소자는 높은 브레이크다운 전압(Breakdown Voltage)을 갖는 구조를 필요로 한다.As the power semiconductor device, a device capable of operating at a high voltage close to the theoretical breakdown voltage of the semiconductor is preferable. Accordingly, when an external system using high voltage is controlled by an integrated circuit, the integrated circuit needs an element for high voltage control therein, and such an element needs a structure having a high breakdown voltage. do.

즉, 고전압이 집적 인가되는 트랜지스터의 드레인 또는 소오스에 있어서는 드레인 및 소오스와 반도체 기판 사이의 펀치스루(punch through) 전압과 드레인 및 소오스와 웰(well) 또는 기판 사이의 브레이크다운 전압이 고전압보다 커야 한다.That is, in a drain or source of a transistor to which a high voltage is applied, the punch-through voltage between the drain and the source and the semiconductor substrate and the breakdown voltage between the drain and the source and the well or the substrate should be greater than the high voltage. .

고전압 반도체 소자 중 고전압용 MOS인 LDMOS(lateral diffused MOS)는 채널영역과 드레인 전극이 드리프트 영역(Drift Region) 또는 웰 영역을 두고 분리되어 게이트 전극에 의하여 제어되어 고전압에 적합한 구조를 갖는다.The lateral diffused MOS (LDMOS), which is a high voltage MOS, is separated from a channel region and a drain electrode in a drift region or a well region, and is controlled by a gate electrode to have a structure suitable for high voltage.

도 1은 종래의 LDMOS 트랜지스터의 구조의 일 예를 나타내는 단면도이다. 도 1에 도시된 바와 같이, LDMOS 트랜지스터는 게이트 에지(gate edge)에 집중되는 전계(electric field)를 완화하여 드레인-소오스 브레이크다운 전압(BV)을 향상하기 위해 필드 절연막(10)을 형성한다.1 is a cross-sectional view showing an example of the structure of a conventional LDMOS transistor. As shown in FIG. 1, the LDMOS transistor forms a field insulating film 10 to mitigate an electric field concentrated at the gate edge to improve the drain-source breakdown voltage BV.

필드 절연막(10)은 전계를 충분히 완화시켜 브레이크다운 전압(BV) 향상 측면에서는 효과적인 반면, 전류 흐름 경로(current path)가 필드 절연막(10) 하단으로 우회하게 되므로 필드 절연막이 없는 LDMOS와 대비하여 전류 경로가 길어지고, 결국 저항(Rsp)이 높아지는 문제가 있다. 즉, 브레이크다운 전압(BV)과 저항(Rsp)은 상충관계(trade-off)에 있어, 브레이크다운 전압(BV) 수준을 유지하면서 저항 만을 개선하기에는 제약이 존재한다.The field insulating film 10 is effective in terms of improving the breakdown voltage (BV) by sufficiently relaxing the electric field, while the current flow path is bypassed to the bottom of the field insulating film 10 so that the current is in contrast to LDMOS without the field insulating film 10. There is a problem that the path is long and the resistance Rsp is high. That is, the breakdown voltage BV and the resistor Rsp are in a trade-off, and there is a restriction to improve only the resistance while maintaining the breakdown voltage BV level.

이와 같은 문제를 해결하기 위하여, 실시예는 브레이크다운 전압(BV)은 높이고, 저항(Rsp)은 낮출 수 있는 LDMOS 트랜지스터 및 이의 제조방법을 제공하고자 한다. In order to solve such a problem, an embodiment is to provide an LDMOS transistor and a method of manufacturing the same that can increase the breakdown voltage BV and lower the resistance Rsp.

그러나, 본원이 해결하고자 하는 과제는 이상에서 기술한 과제로 제한되지 않으며, 기술되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.However, the problems to be solved by the present invention are not limited to the problems described above, and other problems not described can be clearly understood by those skilled in the art from the following description.

실시예에 따른 LDMOS 트랜지스터는 N웰 내에 형성된 P형 바디 영역; 상기 P형 바디 영역 내에 형성된 소오스 영역 및 바디 컨택 영역; 상기 N웰 내에 형성되고, 상기 P형 바디 영역과 소정 거리만큼 이격된 드레인 영역; 상기 P형 바디 영역과 상기 드레인 영역 사이의 상기 N웰 상에 형성된 필드 절연막; 및 상기 N웰 및 상기 필드 절연막 상에 형성되는 게이트 전극을 포함한다.An LDMOS transistor according to the embodiment includes a P-type body region formed in the N well; A source region and a body contact region formed in the P-type body region; A drain region formed in the N well and spaced apart from the P-type body region by a predetermined distance; A field insulating film formed on the N well between the P-type body region and the drain region; And a gate electrode formed on the N well and the field insulating film.

실시예에 따른 LDMOS 트랜지스터의 제조방법은 N웰 내에 P형 바디 영역을 형성하는 단계; 상기 N웰 상에 필드 절연막을 형성하는 단계; 상기 필드 절연막 상에 게이트 전극을 형성하는 단계; 상기 P형 바디 영역 내에 소오스 영역 및 바디 컨택 영역을 형성하는 단계; 및 상기 P형 바디 영역과 소정 거리만큼 이격된 N웰 내에 드레인 영역을 형성하는 단계를 포함한다.A method of manufacturing an LDMOS transistor according to an embodiment includes forming a P-type body region in an N well; Forming a field insulating film on the N well; Forming a gate electrode on the field insulating film; Forming a source region and a body contact region in the P-type body region; And forming a drain region in the N well spaced apart from the P-type body region by a predetermined distance.

실시예에 따른 LDMOS 트랜지스터의 제조방법은 필드 절연막을 N웰(N-Well) 상면에 형성함으로써, 전류 경로(current path)에 영향을 주지 않으면서, 브레이크다운 전압을 향상시킬 수 있다. 이에 따라, 실시예에 따른 LDMOS 트랜지스터는 낮은 저항(Rsp) 특성과 동시에 브레이크다운 전압 특성이 향상될 수 있다.In the method of manufacturing the LDMOS transistor according to the embodiment, the breakdown voltage can be improved without affecting the current path by forming a field insulating film on the N-well top surface. Accordingly, the LDMOS transistor according to the embodiment may improve the breakdown voltage characteristics at the same time as the low resistance (Rsp) characteristics.

도 1은 종래 LDMOS 트랜지스터의 단면도이다.
도 2는 실시예에 따른 LDMOS 트랜지스터의 단면도이다.
도 3 내지 도 8은 실시예에 따른 LDMOS 트랜지스터의 제조방법을 설명하는 단면도들이다. 1 is a cross-sectional view of a conventional LDMOS transistor.
2 is a cross-sectional view of an LDMOS transistor according to an embodiment.
3 to 8 are cross-sectional views illustrating a method of manufacturing an LDMOS transistor according to an embodiment.

실시예의 설명에 있어서, 각 기판, 층, 막 또는 전극 등이 각 기판, 층, 막, 또는 전극 등의 "상(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상(on)"과 "아래(under)"는 "직접(directly)" 또는 "다른 구성요소를 개재하여(indirectly)" 형성되는 것을 모두 포함한다. 또한 각 구성요소의 상 또는 아래에 대한 기준은 도면을 기준으로 설명한다. 도면에서의 각 구성요소들의 크기는 설명을 위하여 과장될 수 있으며, 실제로 적용되는 크기를 의미하는 것은 아니다.
In the description of the embodiments, where each substrate, layer, film, or electrode is described as being formed "on" or "under" of each substrate, layer, film, or electrode, etc. , “On” and “under” include both “directly” or “indirectly” other components. In addition, the upper or lower reference of each component is described with reference to the drawings. The size of each component in the drawings may be exaggerated for the sake of explanation and does not mean the size actually applied.

도 2는 실시예에 따른 LDMOS 트랜지스터의 단면도이다. 2 is a cross-sectional view of an LDMOS transistor according to an embodiment.

도 2를 참조하면, 실시예에 따른 LDMOS(Lateral Diffused MOS) 트랜지스터는 N웰(Dilute Nwell)(100) 내에 형성된 P형 바디 영역(200); 상기 P형 바디 영역(200) 내에 형성된 소오스 영역(220) 및 바디 컨택 영역(210); 상기 N웰(100) 내에 형성되고, 상기 P형 바디 영역(200)과 소정 거리만큼 이격된 드레인 영역(230); 상기 P형 바디 영역(200)과 상기 드레인 영역(230) 사이의 상기 N웰(100) 상에 형성된 필드 절연막(300); 및 상기 N웰(100) 및 상기 필드 절연막(300) 상에 형성되는 게이트 전극(400)을 포함한다.Referring to FIG. 2, an LDMOS transistor according to an embodiment may include a P-type body region 200 formed in a dilute Nwell 100; A source region 220 and a body contact region 210 formed in the P-type body region 200; A drain region 230 formed in the N well 100 and spaced apart from the P-type body region 200 by a predetermined distance; A field insulating film 300 formed on the N well 100 between the P-type body region 200 and the drain region 230; And a gate electrode 400 formed on the N well 100 and the field insulating layer 300.

이 밖에, 실시예에 따른 LDMOS 트랜지스터는 상기 게이트 전극(400)의 측면 및 상기 필드 절연막(300)의 측면에 형성되는 스페이서(410)를 추가로 포함할 수 있으나, 이에 제한되는 것은 아니다.In addition, the LDMOS transistor according to the embodiment may further include a spacer 410 formed on the side of the gate electrode 400 and the side of the field insulating film 300, but is not limited thereto.

도 1 및 도 2를 참조하면, 종래 필드 절연막(10)이 N웰 내부에 형성되어 있는 것과 달리, 실시예에 따른 필드 절연막(300)은 상기 N웰(100) 상에 형성된다. 더 자세하게, 상기 필드 절연막(300)은 상기 필드 절연막(300)의 하면과 상기 N웰(100)의 상면이 맞닿도록 형성될 수 있으나, 이에 제한되는 것은 아니다.1 and 2, unlike the conventional field insulating film 10 formed inside the N well, the field insulating film 300 according to the embodiment is formed on the N well 100. In more detail, the field insulating film 300 may be formed to be in contact with the bottom surface of the field insulating film 300 and the top surface of the N well 100, but is not limited thereto.

즉, 실시예에 따른 필드 절연막(300)은 상기 P형 바디 영역(200)으로부터 상기 드레인 영역(230)까지 연장되는 수평 방향의 영역에 형성되지 않는다. 따라서, 소오스 영역(220)과 드레인(230) 영역 사이에 형성되는 전류 경로(current path)가 더 길어지지 않고 최단 경로로 형성될 수 있다. 이에 따라, 실시예에 따른 LDMOS 트랜지스터는 낮은 저항(Rsp) 특성을 유지함과 동시에 브레이크다운 전압(BV) 특성이 향상될 수 있다.That is, the field insulating film 300 according to the embodiment is not formed in the horizontal direction extending from the P-type body region 200 to the drain region 230. Therefore, the current path formed between the source region 220 and the drain 230 region may be formed as the shortest path without becoming longer. Accordingly, the LDMOS transistor according to the embodiment may maintain the low resistance (Rsp) characteristics and improve the breakdown voltage (BV) characteristics.

도 3 내지 도 8은 LDMOS 트랜지스터의 제조방법을 도시하는 단면도들이다. 본 제조방법에 관한 설명은 앞서 설명한 LDMOS 트랜지스터에 대한 설명을 참고한다. 3 to 8 are cross-sectional views illustrating a method of manufacturing an LDMOS transistor. For a description of the present manufacturing method, refer to the description of the above-described LDMOS transistor.

도 3 및 도 4를 참조하면, N웰(100) 상에 버퍼층(500)을 형성하고, 상기 N웰(100) 내에 P형 바디 영역(200)을 형성한다. 상기 P형 바디 영역(200)은 예를 들어, 소정의 이온주입 마스크(미도시)를 이용하여 선택적으로 P형 불순물 이온, 예를 들어 보론(B) 이온을 일정한 도즈량으로 이온주입하여 형성할 수 있다. 상기 P형 바디 영역(200)의 일부는 LDMOS 트랜지스터의 채널 영역으로서 역할을 하게 된다. 한편, 상기 버퍼층(500)은 생략될 수 있으나, 이에 제한되는 것은 아니다. 3 and 4, the buffer layer 500 is formed on the N well 100, and the P-type body region 200 is formed in the N well 100. For example, the P-type body region 200 may be formed by selectively implanting P-type impurity ions, for example boron (B) ions, at a predetermined dose using a predetermined ion implantation mask (not shown). Can be. A portion of the P-type body region 200 serves as a channel region of the LDMOS transistor. The buffer layer 500 may be omitted, but is not limited thereto.

도 5 및 도 6을 참조하면, 상기 N웰(100) 상에 필드 절연막(300)을 형성한다. 상기 필드 절연막(300)은 드레인 영역(230)에 집중되는 전계를 완화하여, 브레이크다운 전압(BV)을 향상시킬 수 있다. 5 and 6, the field insulating layer 300 is formed on the N well 100. The field insulating layer 300 may reduce the electric field concentrated in the drain region 230 to improve the breakdown voltage BV.

상기 필드 절연막(300)을 형성하기 위하여, 먼저 고온의 확산공정에 의하여 상기 N웰(100)의 상면 상에 실리콘 산화막(310)을 형성하고, 상기 실리콘 산화막(310) 상에 포토레지스트(미도시)를 도포하고, 마스크(미도시)를 이용하여 상기 포토레지스트를 노광 현상함으로써 패턴을 형성한다. 이어서, 상기 패턴을 이용하여 상기 실리콘 산화막(310)을 선택적으로 에칭함으로써 필드 절연막(300)을 형성한다. 이후, 상기 포토레지스트는 애셔(asher) 및 스트립(strip) 공정으로 제거한다. In order to form the field insulating film 300, first, a silicon oxide film 310 is formed on an upper surface of the N well 100 by a high temperature diffusion process, and a photoresist (not shown) is formed on the silicon oxide film 310. ) And a pattern is formed by exposing and developing the photoresist using a mask (not shown). Subsequently, the silicon oxide film 310 is selectively etched using the pattern to form the field insulating film 300. The photoresist is then removed by an asher and strip process.

상기 필드 절연막(300)은 상기 P형 바디 영역(200)과 이후 형성될 드레인 영역(230) 사이에 배치되도록 조절하는 것이 바람직하다. 이와 같이, 실시예에 따른 필드 절연막(300)은 상기 N웰(100)의 상면 상에 형성되어, 상기 소오스 영역(210)과 상기 드레인 영역(230) 사이에 형성되는 전류 경로에 영향을 주지 않는다. The field insulating layer 300 is preferably adjusted to be disposed between the P-type body region 200 and the drain region 230 to be formed later. As such, the field insulating layer 300 according to the embodiment is formed on the top surface of the N well 100, and does not affect the current path formed between the source region 210 and the drain region 230. .

이 밖에, 상기 필드 절연막(300)을 형성하는 공정은 당업계에서 통상적으로 사용되는 LOCOS 공정에 대한 내용을 모두 포함할 수 있으나, 이에 제한되지 않는다. In addition, the process of forming the field insulating film 300 may include all the details of the LOCOS process commonly used in the art, but is not limited thereto.

도 7을 참조하면, 상기 필드 절연막(300) 상에 게이트 전극(400)을 형성한다. 상기 게이트 전극(400)은 상기 N웰(100) 상에 및 상기 필드 절연막(300) 상에 동시에 형성될 수 있다. 예를 들어, 상기 필드 절연막(300)과 부분적으로 오버랩(overlap)되도록 N웰(100)의 상부에 포토 레지스트 패턴(미도시)을 마스크로 이용하여 게이트 전극(400)을 형성할 수 있으나, 이에 제한되는 것은 아니다. 이후, 상기 포토레지스트는 애셔(asher) 및 스트립(strip) 공정으로 제거한다. Referring to FIG. 7, a gate electrode 400 is formed on the field insulating layer 300. The gate electrode 400 may be simultaneously formed on the N well 100 and on the field insulating layer 300. For example, the gate electrode 400 may be formed using a photoresist pattern (not shown) as a mask on the N well 100 so as to partially overlap the field insulating layer 300. It is not limited. The photoresist is then removed by an asher and strip process.

도 8을 참조하면, 상기 P형 바디 영역(200) 내에 각각 P형 불순물로 고농도 도핑된 바디 컨택 영역(210) 및 N형의 불순물이 고농도 도핑된 소오스 영역(220)을 형성한다. 또한, 상기 P형 바디 영역(200)과 소정 거리만큼 이격된 영역에 드레인 영역(230)을 형성한다. 상기 드레인 영역(230)은 상기 P형 바디 영역(200)과 소정 거리만큼 이격된 P형 바디 영역(200)에 N형의 불순물을 고농도 주입하여 형성할 수 있다. 이후, 상기 게이트 전극(400)의 측면 또는 상기 필드 절연막(300)의 측면에 각각 스페이서(410)를 추가로 형성할 수 있으나, 이에 제한되는 것은 아니다. Referring to FIG. 8, a body contact region 210 heavily doped with P-type impurities and a source region 220 heavily doped with N-type impurities are formed in the P-type body region 200, respectively. In addition, the drain region 230 is formed in a region spaced apart from the P-type body region 200 by a predetermined distance. The drain region 230 may be formed by injecting a high concentration of N-type impurities into the P-type body region 200 spaced apart from the P-type body region 200 by a predetermined distance. Subsequently, spacers 410 may be additionally formed on the side surfaces of the gate electrode 400 or the side surface of the field insulating layer 300, but embodiments are not limited thereto.

상기 게이트 전극(400)에 바이어스 전압이 인가되면 상기 바이어스 전압에 따라 상기 P형 바디 영역(200)의 소오스 영역(220)으로부터 상기 드레인 영역(230)으로 전류 경로가 형성된다. 이 때, 실시예에 따른 LDMOS 트랜지스터의 전류 경로는 최단 경로로 형성될 수 있는 바, 낮은 저항(Rsp) 특성을 유지할 수 있다.When a bias voltage is applied to the gate electrode 400, a current path is formed from the source region 220 of the P-type body region 200 to the drain region 230 according to the bias voltage. At this time, the current path of the LDMOS transistor according to the embodiment may be formed as the shortest path, thereby maintaining a low resistance (Rsp) characteristic.

이상에서 실시예들에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.Features, structures, effects, and the like described in the above embodiments are included in at least one embodiment of the present invention, and are not necessarily limited to only one embodiment. Furthermore, the features, structures, effects, and the like illustrated in the embodiments may be combined or modified with respect to other embodiments by those skilled in the art to which the embodiments belong. Therefore, it should be understood that the present invention is not limited to these combinations and modifications.

Claims (7)

N웰 내에 형성된 P형 바디 영역;
상기 P형 바디 영역 내에 형성된 소오스 영역 및 바디 컨택 영역;
상기 N웰 내에 형성되고, 상기 P형 바디 영역과 소정 거리만큼 이격된 드레인 영역;
상기 P형 바디 영역과 상기 드레인 영역 사이의 상기 N웰 상에 형성된 필드 절연막; 및
상기 N웰 및 상기 필드 절연막 상에 형성되는 게이트 전극을 포함하는 LDMOS 트랜지스터.A P-type body region formed in the N well;
A source region and a body contact region formed in the P-type body region;
A drain region formed in the N well and spaced apart from the P-type body region by a predetermined distance;
A field insulating film formed on the N well between the P-type body region and the drain region; And
And a gate electrode formed on the N well and the field insulating film. 제 1항에 있어서,
상기 필드 절연막의 하면과 상기 N웰의 상면은 맞닿아 형성되는 LDMOS 트랜지스터.The method of claim 1,
And a lower surface of the field insulating film and an upper surface of the N well are in contact with each other. 제 1항에 있어서,
상기 필드 절연막은 상기 P형 바디 영역으로부터 상기 드레인 영역까지 수평 방향으로 연장되는 영역에 형성되지 않는 LDMOS 트랜지스터.The method of claim 1,
And the field insulating film is not formed in a region extending in the horizontal direction from the P-type body region to the drain region. N웰 내에 P형 바디 영역을 형성하는 단계;
상기 N웰 상에 필드 절연막을 형성하는 단계;
상기 필드 절연막 상에 게이트 전극을 형성하는 단계;
상기 P형 바디 영역 내에 소오스 영역 및 바디 컨택 영역을 형성하는 단계; 및
상기 P형 바디 영역과 소정 거리만큼 이격된 N웰 내에 드레인 영역을 형성하는 단계를 포함하는 LDMOS 트랜지스터의 제조방법.Forming a P-type body region in the N well;
Forming a field insulating film on the N well;
Forming a gate electrode on the field insulating film;
Forming a source region and a body contact region in the P-type body region; And
Forming a drain region in an N well spaced apart from the P-type body region by a predetermined distance. 제 4항에 있어서,
상기 필드 절연막을 형성하는 단계는,
상기 N웰의 상면 상에 확산 공정에 의하여 실리콘 산화막을 형성하고,
상기 실리콘 산화막의 일부를 에칭하는 것을 포함하는 LDMOS 트랜지스터의 제조방법.5. The method of claim 4,
Forming the field insulating film,
Forming a silicon oxide film on the top surface of the N well by a diffusion process,
And manufacturing a portion of the silicon oxide film. 제 4항에 있어서,
상기 P형 바디 영역을 형성하는 단계 이전에,
상기 N웰 상에 버퍼층을 형성하는 단계를 더 포함하는 LDMOS 트랜지스터의 제조방법.5. The method of claim 4,
Prior to forming the P-type body region,
And forming a buffer layer on the N well. 제 4항에 있어서,
상기 게이트 전극의 측면 및 상기 필드 절연막의 측면에 각각 스페이서를 형성하는 단계를 더 포함하는 LDMOS 트랜지스터의 제조방법.5. The method of claim 4,
And forming spacers on side surfaces of the gate electrode and side surfaces of the field insulating film, respectively.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105826380A (en) * 2015-01-09 2016-08-03 世界先进积体电路股份有限公司 Semiconductor device and manufacturing method thereof
US9520493B1 (en) 2015-11-23 2016-12-13 SK Hynix Inc. High voltage integrated circuits having improved on-resistance value and improved breakdown voltage

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