KR20130065942A - 열전소자 - Google Patents

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장문규
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Abstract

본 발명은 반도체 CMOS 공정을 적용하여 용이하게 제조가 가능하고, 열 흡수부와 열 방출부 간의 전기전도도를 높이는 동시에 열전도도는 낮춤으로써 열전효율을 향상시킬 수 있는 열전소자에 관한 것이다. 본 발명의 일 실시예에 의한 열전소자는, 열을 흡수하는 공통 전극, 상기 공통 전극과 동일 평면 상에 형성되며, 열을 방출하는 제 1 전극 및 제 2 전극, 상기 공통 전극과 상기 제 1 전극 사이에 연결되어 전자를 공급하는 N-레그 및 상기 공통 전극과 상기 제 2 전극 사이에 연결되어 홀(hole)을 공급하는 P-레그를 포함하고, 상기 N-레그와 상기 P-레그에는 상기 공통 전극과 상기 제 1, 2 전극 간의 열 전도를 억제하기 위한 장벽 물질이 형성되는 것을 특징으로 한다.

Description

열전소자{THERMOELECTRIC ELEMENT}
본 발명은 반도체 소재를 이용하여 제조되는 열전소자에 관한 것이다.
열전소자는 열에너지를 전기에너지로 바꾸거나, 또는 반대로 전기에너지를 인가하여 온도 차이를 유발하는 소자로서, 최근 청정 에너지에 대한 관심이 높아짐에 따라 많은 연구가 이루어지고 있다.
열전소자의 열전효율을 가늠하는 지표로는 ZT(Thermoelectric figure of merit) 값이 사용된다. ZT 값은 제벡 계수(Seebeck coefficient)의 제곱과 전기전도도(Electric conductivity)에 비례하고, 열전도도(Thermal conductivity)에 반비례한다. 위 특성들은 물질의 고유 특성에 크게 좌우된다. 금속의 경우 제벡 계수 값이 수 uV/K 수준으로 매우 낮고, 비데만-프란쯔 법칙(Wiedemann-Franz law)에 의해 전기전도도와 열전도도는 비례 관계에 있다. 이는 금속의 경우 열전달이 대부분 전자나 홀에 의한 자유전하에 의하여 일어난다는 의미이다. 따라서, 금속의 경우에는 열전소자에서 필수적으로 요구하는 낮은 열전도도 구현이 매우 힘들며, 따라서 금속을 이용한 ZT 값 향상은 사실상 불가능하다. 하지만 반도체의 경우에는 전하 농도를 자유로이 조절이 가능하므로, 자유전하에 의한 열전달을 적절히 제어할 수 있다. 따라서 반도체의 경우에는 열전달의 주요 매개 인자가 격자이며, 격자 진동을 양자화하여 파동으로 기술하는 것이 바로 포논(Phonon)이다. 따라서 반도체 내의 자유 전하의 농도를 적절히 조절하여 이에 의한 열전달을 최소화하고 포논의 전파를 억제하면 열전도도를 급격히 감소시킬 수 있다.
한편, 상용화된 열전소자용 물질로는 상온 및 중온 주위에선 Bi2Te3가, 고온에서는 SiGe이 적용되고 있다. Bi2Te3의 ZT 값은 상온에서 0.7, 120oC에서 최대값 0.9를 갖는다. SiGe의 ZT 값은 상온에서 약 0.1, 900oC에서 최대값 0.9를 갖는다 (MRS BULLETIN, Vol.31, 2006, p.188 참조).
최근에는 반도체 산업의 기본 소재인 실리콘을 기반으로 한 열전소자의 연구가 관심을 받고 있다. 실리콘은 열전도도가 150W/m·K로 매우 높아, ZT 값이 0.01의 값을 가지므로 열전소자로서의 활용이 어려운 것으로 인식되어 왔으나, 최근 들어 CVD(Chemical Vapor Deposition)로 성장한 실리콘 나노선(nanowire)의 경우에는 열전도도를 0.01배 이하까지 줄일 수 있으며, 이에 따라서 ZT 값이 1에 근접하는 것으로 보고되고 있다 (Nature, Vol.451, 2008, p.163 참조).
본 발명은 반도체 CMOS 공정을 적용하여 용이하게 제조가 가능하고, 열 흡수부와 열 방출부 간의 전기전도도를 높이는 동시에 열전도도는 낮춤으로써 열전효율을 향상시킬 수 있는 열전소자를 제공하는 것을 목적으로 한다.
이러한 목적을 달성하기 위한 본 발명의 일 실시예에 의한 열전소자는, 열을 흡수하는 공통 전극, 상기 공통 전극과 동일 평면 상에 형성되며, 열을 방출하는 제 1 전극 및 제 2 전극, 상기 공통 전극과 상기 제 1 전극 사이에 연결되어 전자를 공급하는 N-레그 및 상기 공통 전극과 상기 제 2 전극 사이에 연결되어 홀(hole)을 공급하는 P-레그를 포함하고, 상기 N-레그와 상기 P-레그에는 상기 공통 전극과 상기 제 1, 2 전극 간의 열 전도를 억제하기 위한 장벽 물질이 형성되는 것을 특징으로 한다.
상기 장벽 물질은 상기 N-레그와 상기 P-레그를 구성하는 반도체 물질보다 전기 전도도는 같거나 더 크고 열 전도도는 더 작은 것을 특징으로 한다.
상기 장벽 물질은 포논(phonon)의 전파를 방해하기 위한 어븀(Er), 유로피움(Eu), 사마륨(Sm), 마그네슘(Mg), 백금(Pt), 이터븀(Yb), 니켈(Ni), 코발트(Co) 및 타이타늄(Ti) 적어도 하나를 포함하는 금속-반도체 화합물로 형성될 수 있다.
본 발명에 의하면, 열전소자의 고온부(공통 전극)과 저온부(제 1, 2 전극)를 연결하는 레그(N-레그, P-레그) 영역 내에 반도체 물질과 장벽 영역 물질을 형성함으로써, 레그 내에서의 전기전도도는 높이고 열전도도는 낮출 수 있다. 이를 통해 열전소자의 열전 효율을 향상시킬 수 있다.
또한, 실리콘(Si), 게르마늄(Ge) 및 그래핀(Graphene) 계열의 반도체 물질을 열전 재료로 사용함으로써, 반도체 CMOS 공정을 용이하게 적용하여 열전소자를 제조할 수 있는 장점이 있다.
도 1은 본 발명의 일 실시예에 의한 열전소자의 구성도.
도 2, 도 3 및 도 4는 본 발명의 다른 실시예에 의한 장벽 물질의 형태를 나타낸 도면.
전술한 목적, 특징 및 장점은 첨부된 도면을 참조하여 상세하게 후술되며, 이에 따라 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 것이다. 본 발명을 설명함에 있어서 본 발명과 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 상세한 설명을 생략한다. 이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 의한 열전소자의 구성도이다.
도 1을 참조하면, 본 발명의 일 실시예에 의한 열전소자는, 열을 흡수하는 공통 전극(101), 공통 전극(101)과 동일 평면 상에 형성되며, 열을 방출하는 제 1 전극(103) 및 제 2 전극(105), 공통 전극(101)과 제 1 전극(103) 사이에 연결되어 전자를 공급하는 N-레그(107) 및 공통 전극(101)과 제 2 전극(105) 사이에 연결되어 홀(hole)을 공급하는 P-레그(109)를 포함하고, N-레그(107)와 P-레그(109)에는 공통 전극(101)과 제 1, 2 전극(103, 105) 간의 열 전도를 억제하기 위한 장벽 물질(111)이 형성된다.
레그(107, 109)는 공통 전극(101)에서 흡수된 열을 제 1, 2 전극(101, 103)으로 전달하는 역할을 수행한다. 여기에서, 열전소자의 열전 효율을 최대로 하기 위해서는, 공통 전극(101)은 열을 최대한 많이 흡수해야 하고 흡수한 열을 모두 레그(107, 109)로 전달해야 한다. 레그(107, 109)는 공통 전극(101)으로부터 전달받은 열을 가능하면 천천히 제 1, 2 전극(101, 103)으로 전달해야 한다. 제 1, 2 전극(101, 103)은 레그(107, 109)로부터 전달받은 열을 최대한 많이 방출해야 한다. 즉, 공통 전극(101)과 제 1, 2 전극(101, 103) 사이에는 충분한 온도 차가 확보되어야 한다.
이를 위해, 레그(107, 109) 내의 장벽 물질(111)은 레그(107, 109)를 구성하는 반도체 물질보다 전기 전도도는 같거나 더 크고, 열 전도도는 더 작은 물질로 형성되는 것이 바람직하다. 장벽 물질(111)과 반도체 물질은 오믹(Ohmic) 접합될 수 있다.
장벽 물질(111)은 열 전달의 매개체가 되는 포논의 억제를 위한 금속-반도체 화합물로 형성될 수 있다. 이러한 금속 물질로는 어븀(Er), 유로피움(Eu), 사마륨(Sm), 마그네슘(Mg), 백금(Pt), 이터븀(Yb), 니켈(Ni), 코발트(Co) 및 타이타늄(Ti) 중 적어도 하나를 사용할 수 있다. 이 물질들은 실리콘과 접촉한 상태에서 열처리를 진행하면 ErSi1.7, PtSi, CoSi2, NiSi 등의 실리사이드 물질을 형성하는데, 이러한 실리사이드 물질은 형성 후 열적으로 매우 안정된 특성을 가진다.
또한, 레그(107, 109)를 구성하는 반도체 물질은 열처리 등에 의해 금속 물질과 쉽게 반응하여 금속-반도체 화합물 형태의 장벽 물질(111)을 용이하게 형성할 수 있다.
한편, 본 발명에 의한 열전소자의 제조 공정을 개략적으로 설명하면, 먼저 실리콘 기판(30)과 절연막(20) 상에 반도체 기판(10)을 형성하고, 반도체 리소그라피(lithography) 공정을 통해 공통 전극(101), 제 1, 2 전극(103, 105), N-레그(107) 및 P-레그(109)의 형태를 정의한다. 이후 에칭(etching) 공정을 통해 각 영역들을 형성한다. 이후 이온주입법 등의 적절한 방법을 이용하여 N-레그(107)와 P-레그(109)에 각각 전자(electron)와 홀(hole)이 충분히 존재하도록 구성한다. 이후 추가 리소그라피 공정을 통해 금속이 증착될 영역만 포토레지스터를 제거하는 공정을 수행하고, 금속을 증착하고 포토레지스트를 제거하는 리프트-오프(lift-off) 공정을 수행한다. 필요에 따라서는 리프트-오프 공정 대신에 절연막을 증착하고, 금속-반도체 화합물이 형성되어야 하는 영역만 절연막을 제거하고 금속을 증착하는 방법으로 대체할 수도 있다. 이후에 열처리 및 미반응 금속을 제거하는 공정을 통해 원하는 부위만 금속-반도체 화합물을 형성하면 도 1과 같은 구조의 열전소자를 구현할 수 있다.
여기에서, 공통 전극(101), 제 1, 2 전극(103, 105), N-레그(107) 및 P-레그(109)가 형성되는 반도체 기판(10)은 실리콘(Si), 게르마늄(Ge), 실리콘게르마늄(SiGe) 및 그래핀(Graphene) 중 적어도 하나를 포함하여 형성된다. 또한, 열전 특성의 향상을 위해 반도체 기판(10)의 두께는 100nm 이하로 되도록 하는 것이 바람직하다.
도 2, 도 3 및 도 4는 본 발명의 다른 실시예에 의한 장벽 물질의 형태를 나타낸 도면이다.
본 발명에 의한 열전소자 내의 장벽 물질은 도 1과 같이 레그(107, 109)를 수직으로 가로지르는 띠 형태(111)를 가질 수도 있고, 도 2 및 도 3과 같이 반복적인 도형 형태(211, 311)로 형성될 수도 있다.
도 3과 같은 삼각형을 이용한 반복적인 도형 형태(311)를 가질 경우, 도 4에 도시된 바와 같이, 수평으로 놓인 삼각형 간의 거리를 s, 삼각형의 아랫변의 길이를 w, 높이를 h, 삼각형 간의 수직 거리를 d라고 할 때, s, w, h 및 d는 모두 포논의 파장보다는 충분히 작고, 전자나 홀의 페르미 파장보다는 충분히 커야 한다. 통상 실리콘의 경우, 상온에서 포논의 파장은 수백 nm인 것으로 알려져 있으며, 전자나 홀의 페르미 파장은 도핑 농도를 1019cm- 3 로 할 경우 대략 5nm 정도로 알려져 있다. 따라서, s, w, h 및 d는 10 ~ 300nm 사이의 크기가 적절하다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
10: 반도체 기판 20: 절연막
30: 실리콘 기판 101: 공통 전극
103: 제 1 전극 105: 제 2 전극
107: N-레그 109: P-레그
111, 211, 311: 장벽 물질

Claims (8)

  1. 열을 흡수하는 공통 전극;
    상기 공통 전극과 동일 평면 상에 형성되며, 열을 방출하는 제 1 전극 및 제 2 전극;
    상기 공통 전극과 상기 제 1 전극 사이에 연결되어 전자를 공급하는 N-레그; 및
    상기 공통 전극과 상기 제 2 전극 사이에 연결되어 홀(hole)을 공급하는 P-레그
    를 포함하고,
    상기 N-레그와 상기 P-레그에는 상기 공통 전극과 상기 제 1, 2 전극 간의 열 전도를 억제하기 위한 장벽 물질이 형성되는
    열전소자.
  2. 제 1항에 있어서,
    상기 장벽 물질은 상기 N-레그와 상기 P-레그를 구성하는 반도체 물질보다 전기 전도도는 같거나 더 크고 열 전도도는 더 작은 것을 특징으로 하는
    열전소자.
  3. 제 2항에 있어서,
    상기 장벽 물질과 상기 반도체 물질은 오믹(Ohmic) 접합되는 것을 특징으로 하는
    열전소자.
  4. 제 1항에 있어서,
    상기 장벽 물질은 포논(phonon)의 전파를 방해하기 위한 어븀(Er), 유로피움(Eu), 사마륨(Sm), 마그네슘(Mg), 백금(Pt), 이터븀(Yb), 니켈(Ni), 코발트(Co) 및 타이타늄(Ti) 적어도 하나를 포함하는 금속-반도체 화합물로 형성되는
    열전소자.
  5. 제 1항에 있어서,
    상기 장벽 물질은 상기 N-레그 또는 상기 P-레그를 수직으로 가르지르는 띠 형태이거나, 다수의 반복된 도형 형태로 형성되는
    열전소자.
  6. 제 5항에 있어서,
    상기 장벽 물질이 상기 다수의 반복된 도형 형태로 형성되는 경우, 상기 장벽 물질 간의 거리는 포논의 파장보다는 작고 전자 또는 홀의 페르미 파장보다는 큰 것을 특징으로 하는
    열전소자.
  7. 제 1항에 있어서,
    상기 공통 전극, 상기 제 1, 2 전극, 상기 N-레그 및 상기 P-레그는 실리콘(Si), 게르마늄(Ge), 실리콘게르마늄(SiGe) 및 그래핀(Graphene) 중 적어도 하나를 포함하는 기판을 사용하여 형성되는
    열전소자.
  8. 제 7항에 있어서,
    상기 공통 전극, 상기 제 1, 2 전극, 상기 N-레그 및 상기 P-레그가 형성되는 기판의 두께는 100nm 이하인 것을 특징으로 하는
    열전소자.
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