KR20130057828A - Method for manufacturing semiconductor package - Google Patents

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KR20130057828A
KR20130057828A KR1020110123777A KR20110123777A KR20130057828A KR 20130057828 A KR20130057828 A KR 20130057828A KR 1020110123777 A KR1020110123777 A KR 1020110123777A KR 20110123777 A KR20110123777 A KR 20110123777A KR 20130057828 A KR20130057828 A KR 20130057828A
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장철호
정진욱
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Abstract

PURPOSE: A method for manufacturing a semiconductor package is provided to prevent the separation of a lead by forming a U-shaped lead structure in a mold structure. CONSTITUTION: Leads are arranged on a first plane(S11). The leads are shaped(S12). Each lead is fixed by using a second region of the lead(S13). A semiconductor die and a part of the first and second regions of the lead are molded(S14). The second part of the lead is bent(S15). [Reference numerals] (AA) Start; (BB) End; (S11) Arrange multiple leads; (S12) First forming bending the multiple leads; (S13) Fix the multiple leads; (S14) Connect and mold a semiconductor die; (S15) Second forming; (S16) Cut

Description

반도체 패키지 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR PACKAGE}Semiconductor package manufacturing method {METHOD FOR MANUFACTURING SEMICONDUCTOR PACKAGE}

본 발명은 반도체 패키지 제조 방법에 관한 것으로, 더욱 상세하게는 간소한 공정을 통해 견고한 리드 구조를 갖는 반도체 패키지의 제조 방법에 관한 것이다.The present invention relates to a method of manufacturing a semiconductor package, and more particularly, to a method of manufacturing a semiconductor package having a rigid lead structure through a simple process.

통상적으로 반도체 패키지는 전자기기의 고집적화, 소형화, 고기능화를 실현할 수 있도록 DIP(Dual In-Line) 패키지와 같은 삽입 실장형에서 표면 실장형인 QFN(Qual Flat Non-lead), TSOP(Thin Small Out-line Package), TQFP(Thin Quad Flat Package), BGA(Ball Grid Array)로 전환되고 있다.In general, semiconductor packages are surface-mounted QFN (Thin Small Out-line) and TSOP (Insert-Mount), such as DIP (Dual In-Line) package, to realize high integration, miniaturization and high functionality of electronic devices. Packages, thin quad flat packages (TQFP), and ball grid arrays (BGA) are being converted.

표면 실장형 패키지 중 QFN 패키지는 일반적인 반도체 패키지와 같이 리드 프레임을 사용하면서도 반도체 패키지의 크기와 무게를 현저하게 줄일 수 있으며 또한, 높은 품질과 신뢰도를 얻을 수 있기 때문에 주목을 받고 있는 반도체 패키지 이다.Among the surface mount packages, the QFN package is attracting attention because it can significantly reduce the size and weight of the semiconductor package and obtain high quality and reliability while using a lead frame like a general semiconductor package.

특히, 리드 프레임의 강성(Stiffness)을 향상시키고, 그 제조 공정을 단순화시킬 수 있는 리드 프레임을 베이스로 하는 반도체 패키지가 개발되고 있다.In particular, semiconductor packages based on lead frames, which can improve the stiffness of the lead frame and simplify the manufacturing process, have been developed.

이러한, QFN 반도체 패키지는 리드 프레임의 다이 패드 위에 실장된 반도체 소자, 반도체 소자의 각 전극과 리드 프레임의 각 리드를 각각 전기적으로 연결하는 본딩 와이어, 반도체 소자 및 본딩 와이어 등을 보호하기 위해 수지 등의 재료로 형성되는 몰드로 이루어졌다.The QFN semiconductor package includes a semiconductor device mounted on a die pad of a lead frame, a bonding wire electrically connecting each electrode of the semiconductor device to each lead of the lead frame, a semiconductor device, and a bonding wire to protect the semiconductor device and the bonding wire. It consisted of a mold formed of a material.

그러나, 종래의 QFN 반도체 패키지는 수지재로 이루어지는 몰드와 금속재로 이루어지는 리드 프레임 간의 열팽창 계수의 차이로 인해, 몰드에서 리드 프레임이 분리되는 박리 현상이 발생하는 문제점이 있다.However, the conventional QFN semiconductor package has a problem in that a peeling phenomenon in which the lead frame is separated from the mold occurs due to a difference in thermal expansion coefficient between a mold made of a resin material and a lead frame made of a metal material.

따라서, QFN 반도체 패키지의 기술 분야에서는 리드 프레임이 분리되거나 탈락하지 않는 구조의 반도체 패키지 제조 기술이 요구되고 있다.Therefore, in the technical field of the QFN semiconductor package, there is a demand for a semiconductor package manufacturing technology having a structure in which the lead frame is not separated or dropped.

본 발명은 간소한 공정을 통해 외부의 충격 등에 의해 이탈하거나 분리되지 않는 견고한 리드 구조를 갖는 반도체 패키지의 제조 방법을 제공하는 것을 해결하고자 하는 기술적 과제로 한다.The present invention provides a technical problem to be solved by providing a method of manufacturing a semiconductor package having a rigid lead structure that is not separated or separated by an external impact or the like through a simple process.

복수의 리드를 제1 평면상에 배치하는 단계;Placing a plurality of leads on a first plane;

상기 제1 평면 상에 배치된 제1 영역과 상기 제1 평면의 하부방향으로 절곡된 제2 영역을 형성하도록 상기 복수의 리드 각각을 성형하는 제1 성형 단계;A first forming step of forming each of the plurality of leads to form a first region disposed on the first plane and a second region bent downward in the first plane;

상기 복수의 리드의 제2 영역을 이용하여 상기 복수의 리드 각각을 고정하는 단계;Fixing each of the plurality of leads using the second region of the plurality of leads;

상기 복수의 리드의 제1 영역과 반도체 다이 간의 전기적 연결을 형성하고, 상기 반도체 다이와 상기 복수의 리드의 제1 영역 및 제2 영역의 일부를 몰딩하는 단계; 및Forming an electrical connection between a first region of the plurality of leads and a semiconductor die, and molding a portion of the first region and the second region of the semiconductor die and the plurality of leads; And

상기 몰딩하는 단계에서 형성된 몰딩 구조물의 외부로 노출된 상기 복수의 리드의 제2 영역을 상기 몰딩 구조물과 접촉하도록 절곡하는 제2 성형 단계A second forming step of bending the second regions of the plurality of leads exposed to the outside of the molding structure formed in the molding to contact the molding structure

를 포함하는 반도체 패키지 제조 방법을 제공한다.
It provides a method for manufacturing a semiconductor package comprising a.

본 발명의 일 실시형태는, 상기 제2 성형 단계에서 형성된 구조물의 측면부 일부를 절단하여 반도체 패키지를 완성하는 단계를 더 포함할 수 있다.One embodiment of the present invention may further comprise a step of completing a semiconductor package by cutting a portion of the side portion of the structure formed in the second forming step.

본 발명의 일 실시형태에서, 상기 고정하는 단계는, 상기 제2 평면을 상면으로 갖는 리드 고정 수단에, 상기 제1 평면이 상기 제2 평면 상에 상기 제2 평면과 평행하게 배치되도록 상기 복수의 리드의 제2 영역 일부를 상기 리드 고정 수단에 고정하는 단계일 수 있다.In one embodiment of the present invention, the fixing may include a plurality of lead fixing means having the second plane as an upper surface such that the first plane is disposed parallel to the second plane on the second plane. Fixing a part of the second region of the lead to the lead fixing means.

본 발명의 일 실시형태에서, 상기 몰딩하는 단계는, 상기 반도체 다이를 상기 리드 고정 수단의 상부에 배치하는 단계와, 상기 반도체 다이와 상기 복수의 리드의 제1 영역을 연결도선을 이용하여 상호 와이어 본딩하는 단계 및 상기 반도체 다이와, 상기 연결도선, 상기 복수의 리드의 제1 영역, 상기 리드 고정 수단 상에 노출된 상기 복수의 리드의 제2 영역 및 상기 복수의 리드의 제1 영역과 상기 리드 고정 수단의 상면 사이에 형성된 공간을 포함하도록 몰딩하여 상기 몰딩 구조물을 형성하는 단계를 포함할 수 있다.In one embodiment of the present invention, the molding may include disposing the semiconductor die on top of the lead fixing means, and wire bonding the first region of the semiconductor die and the plurality of leads to each other using a connecting wire. And the semiconductor die, the connection lead, first regions of the plurality of leads, second regions of the plurality of leads exposed on the lead fixing means, and first regions of the plurality of leads and the lead fixing means. Forming the molding structure by molding to include a space formed between the upper surface of the.

본 발명의 일 실시형태에서, 상기 반도체 다이를 상기 리드 고정 수단의 상부에 배치하는 단계는, 상기 리드 고정 수단의 상부에 다이 패드를 배치하는 단계 및 상기 다이 패드 상면에 상기 반도체 다이를 부착하는 단계를 포함할 수 있다.In an embodiment of the present invention, disposing the semiconductor die on top of the lead fixing means may include disposing a die pad on top of the lead fixing means and attaching the semiconductor die to an upper surface of the die pad. It may include.

본 발명의 일 실시형태에서, 상기 리드 고정 수단의 상부에 다이 패드를 배치하는 단계는, 상기 리드 고정 수단의 상면에 접착 수단을 형성하는 단계 및 상기 접착 수단의 상면에 상기 다이 패드를 부착하는 단계를 포함할 수 있다.In one embodiment of the present invention, the step of disposing the die pad on top of the lead fixing means comprises the steps of: forming an adhesive means on an upper surface of the lead fixing means and attaching the die pad to an upper surface of the adhesive means. It may include.

본 발명의 일 실시형태에서, 상기 몰딩하는 단계는, 상기 몰딩 구조물을 형성하는 단계 이후에 상기 접착 수단을 제거하는 단계를 더 포함할 수 있다.In one embodiment of the present invention, the molding may further include removing the adhesive means after the forming of the molding structure.

본 발명의 일 실시형태에서, 상기 복수의 리드의 제2 영역은, 상기 복수의 리드의 제1 영역보다 상기 반도체 다이에 인접하여 형성될 수 있다.In one embodiment of the present invention, the second regions of the plurality of leads may be formed closer to the semiconductor die than the first regions of the plurality of leads.

본 발명의 일 실시형태에서, 상기 제2 성형단계는, 상기 몰딩하는 단계에서 형성된 몰딩 구조물의 외부로 노출된 상기 복수의 리드의 제2 영역을 상기 복수의 리드의 제1 영역이 형성된 방향으로 절곡하여, 상기 복수의 리드가 ‘ㄷ’자 형상을 갖도록 성형하는 단계일 수 있다.In one embodiment of the present invention, the second forming step, bending the second region of the plurality of leads exposed to the outside of the molding structure formed in the molding step in the direction in which the first regions of the plurality of leads are formed Thus, the plurality of leads may be molded to have a '-' shape.

본 발명에 따르면, 반도체 패키지의 리드 구조를 ‘ㄷ’자 형태로 제조하고 이를 몰드 구조물 내에 포함되게 함으로써 리드가 반도체 패키지에서 이탈 또는 분리되는 것을 방지할 수 있는 효과가 있다. According to the present invention, the lead structure of the semiconductor package may be manufactured in a 'c' shape and included in the mold structure to prevent the lead from being separated or separated from the semiconductor package.

특히, 비교적 간단하고 쉬운 작업을 통해 ‘ㄷ’자 구조의 리드를 반도체 패키지 내에 구현함으로써 제조 공정을 단순화할 수 있으며, 제조 공정 단순화에 따른 제조 단가 절감을 달성할 수 있는 효과가 있다.In particular, by implementing the lead of the '' 'structure in the semiconductor package through a relatively simple and easy operation can simplify the manufacturing process, it is possible to achieve a reduction in manufacturing cost by simplifying the manufacturing process.

도 1은 본 발명의 일 실시형태에 따른 반도체 패키지 제조 방법을 도시한 순서도이다.
도 2 내지 도 6은 본 발명의 일 실시형태에 따른 반도체 패키지 제조 방법을 공정 순으로 도시한 도면이다.1 is a flowchart illustrating a method of manufacturing a semiconductor package according to an embodiment of the present invention.
2 to 6 are diagrams illustrating a method of manufacturing a semiconductor package according to one embodiment of the present invention in the order of process.

이하, 첨부된 도면을 참조하여 본 발명의 실시형태를 보다 상세하게 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명되는 실시형태로 한정되는 것은 아니다. 본 발명의 실시형태는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다. 또한, 본 발명을 설명함에 있어서, 정의되는 용어들은 본 발명에서의 기능을 고려하여 정의 내려진 것으로, 이는 당 분야에 종사하는 기술자의 의도 또는 관례 등에 따라 달라질 수 있으므로, 본 발명의 기술적 구성요소를 한정하는 의미로 이해되어서는 아니 될 것이다.
Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, embodiments of the present invention may be modified in various other forms, and the scope of the present invention is not limited to the embodiments described below. The embodiments of the present invention are provided to more fully describe the present invention to those skilled in the art. In addition, in describing the present invention, the defined terms are defined in consideration of the functions of the present invention, and they may be changed depending on the intention or custom of the technician working in the field, so that the technical components of the present invention are limited It will not be understood as meaning.

도 1은 본 발명의 일 실시형태에 따른 반도체 패키지 제조 방법을 도시한 순서도이다.1 is a flowchart illustrating a method of manufacturing a semiconductor package according to an embodiment of the present invention.

도 1을 참조하면, 본 발명의 일 실시형태에 따른 반도체 패키지 제조 방법은, 일자형으로 형성된 복수의 리드를 제1 평면상에 배치하는 단계(S11)와, 상기 제1 평면 상에 배치된 제1 영역과 상기 제1 평면의 하부방향으로 절곡된 제2 영역을 형성하도록 상기 복수의 리드 각각을 성형하는 제1 성형 단계(S12)와, 상기 복수의 리드의 제2 영역을 이용하여 상기 복수의 리드 각각을 고정하는 단계(S13)와, 상기 복수의 리드의 제1 영역과 반도체 다이 간의 전기적 연결을 형성하고, 상기 반도체 다이와 상기 복수의 리드의 제1 영역 및 제2 영역의 일부를 몰딩하는 단계(S14) 및 상기 몰딩하는 단계에서 형성된 몰딩 구조물의 외부로 노출된 상기 복수의 리드의 제2 영역을 상기 몰딩 구조물과 접촉하도록 절곡하는 제2 성형 단계(S15)를 포함하여 구성될 수 있다.Referring to FIG. 1, in a method of manufacturing a semiconductor package according to an embodiment of the present disclosure, the method may include: arranging a plurality of leads formed in a straight shape on a first plane (S11), and a first disposed on the first plane. A first forming step S12 of forming each of the plurality of leads to form a region and a second region bent in the lower direction of the first plane, and the plurality of leads using the second regions of the plurality of leads Fixing each step (S13), forming an electrical connection between the first region of the plurality of leads and the semiconductor die, and molding a portion of the first region and the second region of the semiconductor die and the plurality of leads ( S14) and a second forming step S15 of bending the second regions of the plurality of leads exposed to the outside of the molding structure formed in the molding to contact the molding structure.

이에 더하여, 본 발명의 일 실시형태에 따른 반도체 패키지 제조 방법은, 상기 제2 성형 단계(S15)에서 형성된 구조물의 측면부 일부를 절단하여 반도체 패키지를 완성하는 단계(S16)를 더 포함할 수 있다.
In addition, the method of manufacturing a semiconductor package according to the exemplary embodiment of the present disclosure may further include a step (S16) of completing the semiconductor package by cutting a part of the side portion of the structure formed in the second molding step (S15).

도 2 내지 도 6은 본 발명의 일 실시형태에 따른 반도체 패키지 제조 방법을 공정 순으로 도시한 도면이다. 이하에서는, 도 2 내지 도 6에 도시된 공정 단면도를 참조하여 본 발명의 일 실시형태에 따른 반도체 패키지 제조 방법의 각 단계를 더욱 상세하게 설명한다.2 to 6 are diagrams illustrating a method of manufacturing a semiconductor package according to one embodiment of the present invention in the order of process. Hereinafter, each step of the semiconductor package manufacturing method according to an embodiment of the present invention will be described in more detail with reference to the process cross-sectional views shown in FIGS. 2 to 6.

먼저, 도 2의 (a) 및 (b)는 복수의 리드를 배치하는 단계(S11)를 도시한다. 도 2의 (a)는 배치된 리드를 도시한 평면도이고, 도 2의 (b)는 도 1의 (a)에 도시된 A-A’선을 따라 절단한 단면을 도시한 도면이다. First, FIGS. 2A and 2B show a step S11 of arranging a plurality of leads. FIG. 2A is a plan view illustrating the leads arranged, and FIG. 2B is a cross-sectional view taken along the line AA ′ of FIG. 1A.

도 2의 (a) 및 (b)에 도시된 바와 같이, 단계(S11)에서는 절곡된 부분을 갖지 않는 일자형태의 복수의 리드(111)를 일 평면 상에 배치한다. 상기 리드(111)의 일부분은 반도체 다이와 와이어 본딩 등의 방법으로 전기적 연결을 형성하고, 다른 부분은 반도체 패키지의 외부로 노출되어 반도체 다이에 전기적 신호를 제공하는 단자의 역할을 할 수 있다.As shown in FIGS. 2A and 2B, in step S11, a plurality of linear leads 111 having no curved portions are disposed on one plane. A portion of the lead 111 may form an electrical connection with the semiconductor die by a method such as wire bonding, and the other portion may be exposed to the outside of the semiconductor package to serve as a terminal for providing an electrical signal to the semiconductor die.

반도체 다이와의 연결 관계를 고려하여 상기 복수의 리드(111)는 사전에 미리 일 평면 상의 적절한 위치에 정렬되어 제공될 수 있다. 이러한 정렬을 위해 복수의 리드(111)는 하나의 프레임부(112)에 연결된 형태로 제공될 수 있다. 특히 하나의 프레임부(112)는 복수의 반도체 패키지를 제조할 수 있도록 복수의 영역으로 구분되고 구분된 일 영역에 하나의 반도체 패키지를 제조하기 위한 복수의 리드(111)가 프레임부(112)로부터 연장된 형태로 제공될 수 있다.
In consideration of the connection relationship with the semiconductor die, the plurality of leads 111 may be provided in advance in a proper position on one plane in advance. For this alignment, the plurality of leads 111 may be provided in a form connected to one frame portion 112. In particular, one frame portion 112 is divided into a plurality of regions so as to manufacture a plurality of semiconductor packages, and a plurality of leads 111 for manufacturing one semiconductor package in one divided region from the frame portion 112. It may be provided in an extended form.

이어, 도 3에 도시된 것과 같이 복수의 리드를 절곡하는 제1 성형 단계(S12)가 실시된다. 도 3의 (a) 및 (b)는 제1 성형 단계(S12)를 도시한 것으로 도 3의 (a)는 제1 성형 단계(S12)에서 성형된 리드를 도시한 평면도이고, 도 3의 (b)는 도 3의 (a)에 도시된 A-A’라인을 따라 절단한 단면을 도시한 도면이다.Subsequently, a first molding step S12 of bending a plurality of leads is performed as shown in FIG. 3. 3A and 3B illustrate a first molding step S12, and FIG. 3A is a plan view illustrating a lead formed in the first molding step S12. b) is a cross-sectional view taken along the line AA ′ of FIG. 3 (a).

도 3의 (a) 및 (b)를 참조하면, 제1 성형 단계(S12)는, 단계(S11)에서 배치된 일자형 리드를 일부분에서 절곡하여 제1 영역(111a)과 제2 영역(111b)으로 구분하는 단계일 수 있다. 즉, 제1 성형 단계(S12)는, 단계(S11)에서 제1 평면 상에 배치된 복수의 일자형 리드의 일부분을 절곡하여 제1 평면의 하부방향으로 형성된 제2 영역(111b)을 형성하도록 성형하는 단계일 수 있다. 이러한 제1 성형 단계(S12)를 통해, 복수의 리드(111)는, 단계(S11)에서 최초로 배치된 제1 평면 상에 위치한 제1 영역(111a)과, 상기 제1 평면의 하부 방향으로 절곡되어 배치된 제2 영역(111b)를 포함하게 된다.Referring to FIGS. 3A and 3B, in the first molding step S12, the linear leads disposed in the step S11 are bent at a portion to form the first region 111a and the second region 111b. The step may be divided into. That is, the first forming step S12 is formed to bend a portion of the plurality of straight leads arranged on the first plane in step S11 to form a second region 111b formed in the lower direction of the first plane. It may be a step. Through the first forming step S12, the plurality of leads 111 may be bent in a lower direction of the first region 111a and the first area 111a positioned on the first plane first disposed in step S11. And include the second region 111b.

특히, 도 3에 도시된 것과 같이, 절곡에 의해 형성되는 제2 영역(111b)은 추후 공정에서 반도체 다이가 배치될 영역(B)에 제1 영역(111a)보다 인접하여 형성될 수 있다.
In particular, as illustrated in FIG. 3, the second region 111b formed by bending may be formed closer to the region B where the semiconductor die is to be disposed than the first region 111a in a later process.

이어, 도 4에 도시한 것과 같이, 복수의 리드를 고정하는 단계(S13)와 반도체 다이와 리드를 전기적으로 연결하고 몰딩하는 단계(S14)가 실행될 수 있다. 도 4는 단계(S13) 및 단계(S14)에 형성된 구조물의 형태를 도시한 단면도이다. 도 2 및 도 3은 다수의 반도체 패키지를 형성하기 위한 리드 및 프레임부의 구조를 도시한 반면, 도 4 및 추후 설명되는 도 5와 도 6은 반도체 패키지의 세부 구조를 설명하기 위해 하나의 반도체 패키지에 대한 단면을 도시하기로 한다.Subsequently, as shown in FIG. 4, the fixing of the plurality of leads (S13) and the step of electrically connecting and molding the semiconductor die and the leads (S14) may be performed. 4 is a cross-sectional view showing the shape of the structure formed in step S13 and step S14. 2 and 3 illustrate a structure of a lead and a frame unit for forming a plurality of semiconductor packages, while FIGS. 4 and 5 and 6, which will be described later, will be described with reference to one semiconductor package to describe a detailed structure of the semiconductor package. It will be shown the cross section for.

도 4를 참조하면, 복수의 리드를 고정하는 단계(S13)에서는, 단계(S12)에서 형성된 리드의 제2 영역(111b)의 일부분을 별도의 리드 고정 수단(20)을 이용하여 고정할 수 있다. Referring to FIG. 4, in a step S13 of fixing a plurality of leads, a part of the second region 111b of the lead formed in the step S12 may be fixed using a separate lead fixing means 20. .

이 리드 고정 수단(20)은 리드의 제2 영역(111b)의 하부 영역을 삽입시켜 리드가 상하좌우로 이동하지 않고, 제2 영역(111b)의 중심부를 축으로 회전하지 않도록 고정시킬 수 있는 다양한 수단들이 적용될 수 있다. 또한, 리드 고정 수단(20)은, 리드의 제1 영역(111a)이 배치되는 제1 평면과 평행하게 그 하부에 배치되는 제2 평면을 상면으로 가질 수 있다. 이러한 리드 고정 수단(20)의 구조에 의해, 복수의 리드를 고정하는 단계(S13)는, 리드의 제2 영역(111b)의 일부분에 외력을 제공하여 고정하되, 리드 고정 수단(20)의 상면과 리드의 제1 영역(111a) 사이에는 공간이 형성되며, 리드의 제1 영역(111a)과 리드 고정 수단(20)의 상면은 서로 평행한 구조가 될 수 있다.
The lead fixing means 20 inserts the lower region of the second region 111b of the lid so that the lid does not move up, down, left, and right, and the center portion of the second region 111b can be fixed so as not to rotate about the axis. Means may be applied. In addition, the lead fixing means 20 may have, as an upper surface, a second plane disposed below it in parallel with the first plane on which the first region 111a of the lead is disposed. Due to the structure of the lead fixing means 20, the step (S13) of fixing the plurality of leads is fixed by providing an external force to a portion of the second region (111b) of the lead, the upper surface of the lead fixing means 20 A space is formed between the first region 111a of the lead and the upper surface of the first region 111a of the lead and the lead fixing means 20 may have a parallel structure.

이어, 반도체 다이(21)와 리드를 전기적으로 연결하고, 반도체 다이와, 리드의 일부 및 연결을 위해 형성된 와이어 등을 몰딩하는 단계(S14)가 수행될 수 있다. 반도체 다이(21)는 복수의 리드가 배치된 구조의 가운데 영역에 배치될 수 있다. 반도체 다이(21)는 리드 고정 수단(20)의 상면에 배치될 수 있다. 이 때, 부가적으로, 반도체 다이(21)를 배치하기 위한 다이 패드(23)를 먼저 리드 고정 수단(20)의 상면에 배치하고, 다이 패드(23)의 상면에 반도체 다이(21)를 배치할 수 있다. 다이 패드(23)는 반도체 다이(21)가 몰딩에 의해 형성된 패키지 구조물의 외부로 노출되는 것을 방지할 뿐만 아니라 반도체 다이(21)에서 방출되는 열을 외부로 배출하는 히트 싱크의 역할을 할 수 있다. Subsequently, an operation of electrically connecting the semiconductor die 21 and the lead and molding the semiconductor die, a part of the lead, and a wire formed for the connection (S14) may be performed. The semiconductor die 21 may be disposed in the center region of the structure in which the plurality of leads are arranged. The semiconductor die 21 may be disposed on the upper surface of the lead fixing means 20. At this time, additionally, the die pad 23 for placing the semiconductor die 21 is first disposed on the upper surface of the lead fixing means 20, and the semiconductor die 21 is disposed on the upper surface of the die pad 23. can do. The die pad 23 may serve as a heat sink that not only prevents the semiconductor die 21 from being exposed to the outside of the package structure formed by molding, but also discharges heat emitted from the semiconductor die 21 to the outside. .

또한, 다이 패드(23)를 리드 고정 수단(20)에 배치하는 과정에서, 리드 고정 수단(20)의 상면에 접착 수단(25)이 형성될 수 있다. 이 접착 수단(25) 상에 다이 패드(23)를 부착함으로써 반도체 다이(21)가 배치된 위치가 추후의 공정에서 변경되는 것을 방지할 수 있다. 이 접착 수단(25)은 추후 공정에서 제거될 수 있다. 예를 들어, 접착 수단(25)은 리드 고정 수단(20)의 상면에 부착되는 양면 접착 테이프가 적용될 수 있다.In addition, in the process of disposing the die pad 23 on the lead fixing means 20, the adhesive means 25 may be formed on the upper surface of the lead fixing means 20. By attaching the die pad 23 on this bonding means 25, the position where the semiconductor die 21 is arrange | positioned can be prevented from changing in a later process. This adhesive means 25 can be removed in a later process. For example, the adhesive means 25 may be a double-sided adhesive tape attached to the upper surface of the lead fixing means 20 may be applied.

단계(S14)에서, 반도체 다이(21)와 리드 간의 전기적 연결은 연결도선(22)을 이용한 와이어 본딩 기법을 적용하여 이루어질 수 있다. 특히 반도체 다이(21)와 리드 간의 와이어 본딩에서, 연결도선(22)은 반도체 다이(21)와 리드 고정 수단(20) 상에 노출된 리드의 제1 영역(111a)에 본딩 되어 전기적 연결을 형성할 수 있다.In step S14, the electrical connection between the semiconductor die 21 and the lead may be made by applying a wire bonding technique using the connection lead 22. In particular, in the wire bonding between the semiconductor die 21 and the lead, the connecting lead 22 is bonded to the first region 111a of the lead exposed on the semiconductor die 21 and the lead fixing means 20 to form an electrical connection. can do.

단계(S14)에서, 반도체 다이(21)의 배치와 반도체 다이(21) 및 리드 사이의 와이어 본딩이 이루어진 후, 반도체 다이(21)와 연결도선(22)과, 리드의 제1 영역(111a) 및 리드 고정 수단(20) 상에 노출된 리드의 제2 영역(111b)의 일부를 몰딩을 수행할 수 있다. 이 몰딩 과정은 반도체 패키지 분야에 알려진 통상의 몰딩 재료를 이용하여 반도체 다이(21)와, 연결도선(22), 및 리드의 일부를 하나의 몰딩 구조물(24) 내에 포함되게 함으로써, 이 구성요소들을 외부의 충격으로부터 보호하기 위한 공정이다. 몰딩 과정에서 리드 고정 수단(20)이 상면에 몰딩 재료가 주입되므로, 몰딩 재료는 리드의 제1 영역(111a)와 리드 고정 수단(20)의 상면에 사이의 영역(C)까지 충진될 수 있다.
In step S14, after the arrangement of the semiconductor die 21 and the wire bonding between the semiconductor die 21 and the lead are made, the semiconductor die 21, the connection lead 22, and the first region 111a of the lead are formed. And molding a part of the second region 111b of the lead exposed on the lead fixing means 20. This molding process uses the conventional molding materials known in the semiconductor package art to include the semiconductor die 21, the connecting leads 22, and a portion of the leads into one molding structure 24, thereby providing these components. It is a process to protect from external shock. Since the molding material is injected into the upper surface of the lid fixing means 20 in the molding process, the molding material may be filled up to the region C between the first region 111a of the lid and the upper surface of the lid fixing means 20. .

이어, 제2 성형 단계(S15)가 수행된다. 도 5는 단계(S14)에서 몰딩을 통해 형성된 몰딩 구조물에 대해 제2 성형 단계(S15)를 수행하여 생성된 반도체 패키지 구조를 도시한 단면도이다. Subsequently, a second molding step S15 is performed. FIG. 5 is a cross-sectional view illustrating a semiconductor package structure generated by performing a second molding step S15 on a molding structure formed through molding in step S14.

도 5를 참조하면, 단계(S14)에서 몰딩 구조물(24)이 형성된 후 리드 고정 수단(20)에 고정된 리드의 제2 영역(111b)을 분리하면, 몰딩 구조물(24)의 하면에서 하부 방향으로 배치된 리드의 제2 영역(111b)이 노출된다. 제2 성형 단계(S15)에서는 몰딩 구조물(24)의 외부에 노출된 리드의 제2 영역(111b)이 몰딩 구조물(24)의 하면에 접촉하도록 절곡하는 성형을 실시한다. 몰딩 구조물(24)의 외부에 노출된 리드의 제2 영역(111b)을 절곡하는 방향은 몰딩 구조물(24)의 가장 인접한 측방향으로 이루어질 수 있다. 즉, 각 리드에서 몰딩 구조물(24) 외부로 노출된 제2 영역(111b)은, 몰딩 구조물(24) 내에 각 리드의 제1 영역(111a)이 배치된 하부에 나란하게 배치되도록 절곡될 수 있다. 이러한 제2 성형 단계(S15)를 통해 복수의 리드는 ‘ㄷ’자 형상으로 절곡된 구조를 가질 수 있다. 또한, 제2 성형 단계(S15)를 통해 몰딩 구조물(24)의 하면에 부착된 리드의 제2 영역(111b)은 반도체 패키지의 외부 단자로서 활용될 수 있다. 이러한 ‘ㄷ’자 구조의 리드는 리드의 제1 영역(111a)과 제2 영역(111b)의 일부가 몰드 구조물 내에 완전히 포함됨으로써 리드가 몰드 구조물에서 이탈하거나 분리되는 현상을 감소시킬 수 있다.
Referring to FIG. 5, when the molding structure 24 is formed in step S14, when the second region 111b of the lead fixed to the lead fixing means 20 is separated, the molding structure 24 is separated from the lower surface of the molding structure 24. The second region 111b of the lead disposed as is exposed. In the second molding step S15, molding is performed such that the second region 111b of the lead exposed to the outside of the molding structure 24 is bent to contact the bottom surface of the molding structure 24. The direction in which the second region 111b of the lead exposed to the outside of the molding structure 24 is bent may be formed in the nearest side of the molding structure 24. That is, the second region 111b exposed to the outside of the molding structure 24 in each lead may be bent to be arranged side by side in a lower portion where the first region 111a of each lead is disposed in the molding structure 24. . Through the second forming step S15, the plurality of leads may have a structure bent in a 'c' shape. In addition, the second region 111b of the lead attached to the bottom surface of the molding structure 24 through the second molding step S15 may be utilized as an external terminal of the semiconductor package. The lead having the '-' structure may reduce a phenomenon in which the lead is separated from or separated from the mold structure because a part of the first region 111a and the second region 111b of the lead is completely included in the mold structure.

도 6은 최종 생성된 반도체 패키지를 도시한 단면도이다. 최종적으로, 반도체 패키지의 외관을 정리하여 완성도를 높이기 위해 제2 성형 단계(S15)에서 형성된 구조물의 측면부 일부를 절단하여 반도체 패키지를 완성할 수 있다. 즉, 도 5에 도시된 ‘D’선을 따라 제2 성형 단계(S15)에서 생성된 구조물을 절단함으로써, 도 6에 도시된 것과 같이, 최종적인 반도체 패키지를 완성할 수 있다.
6 is a cross-sectional view illustrating a finally produced semiconductor package. Finally, the semiconductor package may be completed by cutting a part of the side surface portion of the structure formed in the second molding step S15 in order to clean up the appearance of the semiconductor package and increase the completeness. That is, by cutting the structure generated in the second forming step S15 along the line 'D' shown in FIG. 5, the final semiconductor package may be completed as shown in FIG. 6.

이상에서 설명한 것과 같이, 본 발명은 반도체 패키지의 리드 구조를 ‘ㄷ’자 형태로 제조함으로써 리드가 반도체 패키지에서 이탈 또는 분리되는 것을 방지할 수 있다. As described above, the present invention can prevent the lead from being separated or separated from the semiconductor package by manufacturing the lead structure of the semiconductor package in a 'c' shape.

특히, 비교적 간단하고 쉬운 작업을 통해 ‘ㄷ’자 구조의 리드를 반도체 패키지 내에 구현함으로써 제조 공정을 단순화할 수 있으며, 제조 공정 단순화에 따른 제조 단가 절감을 달성할 수 있다.In particular, by implementing the lead of the '' 'structure in the semiconductor package through a relatively simple and easy operation, the manufacturing process can be simplified, and manufacturing cost reduction can be achieved by simplifying the manufacturing process.

111: 리드 111a: 제1 영역
111b: 제2 영역 20: 리드 고정 수단
21: 반도체 다이 22: 연결도선
23: 다이 패드 24: 몰딩 구조물
25: 접착 수단111: lead 111a: first region
111b: second region 20: lead fixing means
21: semiconductor die 22: connection lead
23: die pad 24: molding structure
25: bonding means

Claims (9)

복수의 리드를 제1 평면상에 배치하는 단계;
상기 제1 평면 상에 배치된 제1 영역과 상기 제1 평면의 하부방향으로 절곡된 제2 영역을 형성하도록 상기 복수의 리드 각각을 성형하는 제1 성형 단계;
상기 복수의 리드의 제2 영역을 이용하여 상기 복수의 리드 각각을 고정하는 단계;
상기 복수의 리드의 제1 영역과 반도체 다이 간의 전기적 연결을 형성하고, 상기 반도체 다이와 상기 복수의 리드의 제1 영역 및 제2 영역의 일부를 몰딩하는 단계; 및
상기 몰딩하는 단계에서 형성된 몰딩 구조물의 외부로 노출된 상기 복수의 리드의 제2 영역을 상기 몰딩 구조물과 접촉하도록 절곡하는 제2 성형 단계
를 포함하는 반도체 패키지 제조 방법.Placing a plurality of leads on a first plane;
A first forming step of forming each of the plurality of leads to form a first region disposed on the first plane and a second region bent downward in the first plane;
Fixing each of the plurality of leads using the second region of the plurality of leads;
Forming an electrical connection between a first region of the plurality of leads and a semiconductor die, and molding a portion of the first region and the second region of the semiconductor die and the plurality of leads; And
A second forming step of bending the second regions of the plurality of leads exposed to the outside of the molding structure formed in the molding to contact the molding structure
≪ / RTI > 제1항에 있어서,
상기 제2 성형 단계에서 형성된 구조물의 측면부 일부를 절단하여 반도체 패키지를 완성하는 단계를 더 포함하는 반도체 패키지 제조 방법.The method of claim 1,
And cutting a part of the side portion of the structure formed in the second forming step to complete the semiconductor package. 제1항에 있어서, 상기 고정하는 단계는,
상기 제2 평면을 상면으로 갖는 리드 고정 수단에, 상기 제1 평면이 상기 제2 평면 상에 상기 제2 평면과 평행하게 배치되도록 상기 복수의 리드의 제2 영역 일부를 상기 리드 고정 수단에 고정하는 단계인 것을 특징으로 하는 반도체 패키지 제조 방법.The method of claim 1, wherein the fixing step,
Fixing a part of the second regions of the plurality of leads to the lead fixing means such that the first plane is disposed parallel to the second plane on the second plane to the lead fixing means having the second plane as an upper surface Method of manufacturing a semiconductor package, characterized in that step. 제3항에 있어서, 상기 몰딩하는 단계는,
상기 반도체 다이를 상기 리드 고정 수단의 상부에 배치하는 단계;
상기 반도체 다이와 상기 복수의 리드의 제1 영역을 연결도선을 이용하여 상호 와이어 본딩하는 단계; 및
상기 반도체 다이와, 상기 연결도선, 상기 복수의 리드의 제1 영역, 상기 리드 고정 수단 상에 노출된 상기 복수의 리드의 제2 영역 및 상기 복수의 리드의 제1 영역과 상기 리드 고정 수단의 상면 사이에 형성된 공간을 포함하도록 몰딩하여 상기 몰딩 구조물을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.The method of claim 3, wherein the molding step,
Placing the semiconductor die on top of the lead fixation means;
Wire bonding the semiconductor die and the first region of the plurality of leads to each other by using a connection lead; And
Between the semiconductor die, the connection lead, first regions of the plurality of leads, second regions of the plurality of leads exposed on the lead fixing means, and first regions of the plurality of leads and upper surfaces of the lead fixing means. Forming the molding structure by molding to include a space formed in the semiconductor package. 제4항에 있어서,
상기 반도체 다이를 상기 리드 고정 수단의 상부에 배치하는 단계는,
상기 리드 고정 수단의 상부에 다이 패드를 배치하는 단계; 및
상기 다이 패드 상면에 상기 반도체 다이를 부착하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.5. The method of claim 4,
Arranging the semiconductor die on top of the lead fixing means,
Disposing a die pad on top of the lead fixing means; And
Attaching the semiconductor die to an upper surface of the die pad. 제5항에 있어서,
상기 리드 고정 수단의 상부에 다이 패드를 배치하는 단계는,
상기 리드 고정 수단의 상면에 접착 수단을 형성하는 단계; 및
상기 접착 수단의 상면에 상기 다이 패드를 부착하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.The method of claim 5,
Arranging the die pad on top of the lead fixing means,
Forming an adhesive means on an upper surface of the lead fixing means; And
Attaching the die pad to an upper surface of the bonding means. 제6항에 있어서,
상기 몰딩하는 단계는, 상기 몰딩 구조물을 형성하는 단계 이후에 상기 접착 수단을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.The method according to claim 6,
The molding step further comprises the step of removing the adhesive means after forming the molding structure. 제1항에 있어서,
상기 복수의 리드의 제2 영역은, 상기 복수의 리드의 제1 영역보다 상기 반도체 다이에 인접한 것을 특징으로 하는 것을 특징으로 하는 반도체 패키지 제조 방법.The method of claim 1,
And the second region of the plurality of leads is closer to the semiconductor die than the first region of the plurality of leads. 제1항 또는 제7항에 있어서, 상기 제2 성형단계는,
상기 몰딩하는 단계에서 형성된 몰딩 구조물의 외부로 노출된 상기 복수의 리드의 제2 영역을 상기 복수의 리드의 제1 영역이 형성된 방향으로 절곡하여, 상기 복수의 리드가 ‘ㄷ’자 형상을 갖도록 성형하는 단계인 것을 특징으로 하는 반도체 패키지 제조 방법.The method of claim 1 or 7, wherein the second forming step,
The second regions of the plurality of leads exposed to the outside of the molding structure formed in the molding step are bent in the direction in which the first regions of the plurality of leads are formed, thereby forming the plurality of leads to have a '-' shape. Method of manufacturing a semiconductor package, characterized in that the step.
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