KR20130046110A - 유기 박막 트랜지스터 전극, 이의 제조방법 및 이를 이용한 표시소자 - Google Patents
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Abstract
본 발명은 유기 박막 트랜지스터 전극, 이의 제조방법 및 이를 이용한 표시소자에 관한 것으로, 특히 유기 박막 트랜지스터의 소스 및 드레인 전극 패턴을 미세하게 형성할 수 있어, 전하 이동도 등 소자의 특성 및 정밀도가 향상된 표시소자를 제공할 수 있다. 본 발명은 게이트 전극; 게이트 절연막; 소스 전극 및 드레인 전극; 및 반도체를 포함하고, 상기 소스 전극 및 드레인 전극은 수계 잉크를 사용하여 형성된 패턴을 갖고, 상기 게이트 절연막은 상부에 소수성 표면 처리층을 포함하는 유기 박막 트랜지스터 전극을 제공한다.
Description
본 발명은 유기 박막 트랜지스터 전극, 이의 제조방법 및 이를 이용한 표시소자에 관한 것으로, 특히 유기 박막 트랜지스터의 소스 및 드레인 전극 패턴을 미세하게 형성할 수 있어, 전하 이동도 등 소자의 특성 및 정밀도가 향상된 표시소자를 제공할 수 있다.
반도체 박막 트랜지스터는 박막 증착된 유기반도체, 고분자 반도체 소재를 사용한 소자 등에서 많은 성능의 향상이 보고되어 차세대 플렉서블 디스플레이 등 구동소자, 센서, 정보태그, 스마트미디어 등 다양한 분야에 대한 응용이 가능할 것으로 예상된다.
고분자형 유기반도체를 이용한 디바이스의 경우 저온성막, 용액공정 등의 공정성과 경제성 등을 갖추고 있으며 최근에는 비정질실리콘의 전하 이동도 값과 유사하거나 이를 능가하는 특성이 보고되었다.
기존의 잉크젯을 이용한 유기 전자재료용 패터닝 연구로 일반적으로 사용되는 전자재료용 잉크젯 방식에 쓰이는 thermal bubble 잉크젯 헤드는 사용가능한 잉크의 제한과 열처리 문제 등으로 인하여 디스플레이 공정 적용에 어려움을 겪고 있으며, 압전(piezoelectric) 방식 잉크젯 헤드도 단위 출력에너지, 잉크의 점성, 액적 uniformity, 액적 크기, 노즐이 잉크 건조에 의해 잘 막히는 현상 등의 한계로 인하여 실제 공정에 적용하는데 경우에 따라 상당한 어려움을 겪고 있는 실정이다.
Jetting에 의한 패턴 형성을 공정에 의해 제어하는 방법 중 대표적인 것은 전기장을 이용한 노즐의 유체 제어방식 [Electrohydrodynamic(EHD) jetting] 기술로서, 최근 매우 높은 해상도의 프린팅기술분야에 적용되어 잉크젯 공정의 새로운 기술개척 분야로서 연구되고 있다.
그렇지만 특별한 노즐/분사방식에 의한 미세회로 패턴은 노즐의 집적화 및 공정장비의 설계 등에 상당한 기술적 know-how를 필요로 한다. 또한 압전방식의 잉크젯 노즐을 매우 소형화하면 미세패턴 형성이 용이하여지나, 나노입자 등을 사용하는 잉크에서 노즐 막힘 등의 현상이 발생할 가능성이 더 많아진다.
이처럼 미세패턴을 용이하게 형성할 수 있는 잉크젯 및 분사방식 젯팅공정은 젯팅용 헤드/정전기적 분사방식 등 해당되는 기술개발에 요구되는 장비의 spec이 매우 높고 공정의 안정성 또한 아직까지는 해결되지 못하였다.
이러한 문제점을 해결하기 위하여 본 발명의 목적은, 효율 및 특성이 우수한 표시장치를 제공할 수 있는 유기 박막 트랜지스터 전극을 제공하는 것이다.
본 발명의 또 다른 목적은 효율 및 특성이 우수한 표시장치를 제공하는 것이다.
본 발명은 종래에 개발되어 있는 잉크젯 패턴 장비를 이용할 수 있으면서도, 기판의 표면특성을 제어하여 원하는 선폭 및 정밀도를 갖는 미세패턴 회로를 손쉽게 형성할 수 있는 유기 박막 트랜지스터 전극의 제조방법을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명은 게이트 전극; 게이트 절연막; 소스 전극 및 드레인 전극; 및 반도체를 포함하고, 상기 소스 전극 및 드레인 전극은 수계 잉크를 사용하여 형성된 패턴을 갖고, 상기 게이트 절연막은 상부에 소수성 표면 처리층을 포함하는 유기 박막 트랜지스터 전극을 제공한다.
본 발명의 또 다른 목적을 달성하기 위하여, 본 발명은 기판 상에 게이트 전극을 형성하는 단계; 상기 기판 상에 상기 게이트 전극을 덮는 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 소수성 표면 처리층을 형성하는 단계; 상기 소수성 표면 처리층에 수계 잉크로 패턴을 형성하여 소스 및 드레인 전극을 형성하는 단계; 및 상기 게이트 전극과 중첩하게 반도체를 형성하는 단계;를 포함하는 유기 박막 트랜지스터 전극의 제조방법을 제공한다.
본 발명의 또 다른 목적을 달성하기 위하여, 본 발명은 본 발명에 따른 유기 박막 트랜지스터 전극의 제조방법에 의해 제조된 유기 박막 트랜지스터 전극을 포함하는 표시소자를 제공한다.
잉크젯 등 기존의 인쇄방식을 사용하면서도 그동안 갖고 있던 잉크젯의 50um 정도의 한계 선폭 문제를 비교적 간단한 표면처리 공정을 통해 미세선폭을 용이하게 형성할 수 있고, 이로 인하여 채널 배선의 형태가 좀 더 집적된 인쇄형 트랜지스터, 센서, 다이오드, 전지 등의 전극 배선, 통신 부품에 삽입되는 박막 주조의 안테나 등과 같이 다양한 회로/인터컨넥트 등의 제작이 용이해진다.
또한, 유기 디스플레이 등 박막 구조를 갖는 광소자의 화소를 연결하는 회로 등도 더 정밀하게 만들 수 있는 장점이 있다.
또한, 본 발명에 의한 반도체 트랜지스터 소자는 포토리소그래피(Photo lithography)나 미세선폭을 위한 뱅크(bank) 시스템을 사용한 기존의 잉크젯 공정에 비해 굉장히 간단한 공정 추가만으로 좀더 작은 사이즈의 미세선폭을 형성 할 수 있으며 저온 공정으로 플렉서블 기판에의 적용성을 높일 수 있다.
도 1a는 본 발명의 일 실시예에 따른 유기 박막 트랜지스터용 전극의 구조를 개략적으로 나타낸 도면이다.
도 1b는 본 발명의 일 실시예에 따른 유기 박막 트랜지스터용 전극의 광학현미경 사진이다.
도 2는 본 발명의 일 실시예에 따른 유기 박막 트랜지스터용 전극의 단면도이다.
도 3은 실시예 1에 따른 유기 박막 트랜지스터를 사용한 인버터 전극 구조:선폭 및 채널 길이 10㎛ 해상도의 전극 패턴부 형상을 나타낸 것이다.
도 4는 비교예 1의 유기 박막 트랜지스터 특성 곡선이다(채널 길이 50㎛).
도 1b는 본 발명의 일 실시예에 따른 유기 박막 트랜지스터용 전극의 광학현미경 사진이다.
도 2는 본 발명의 일 실시예에 따른 유기 박막 트랜지스터용 전극의 단면도이다.
도 3은 실시예 1에 따른 유기 박막 트랜지스터를 사용한 인버터 전극 구조:선폭 및 채널 길이 10㎛ 해상도의 전극 패턴부 형상을 나타낸 것이다.
도 4는 비교예 1의 유기 박막 트랜지스터 특성 곡선이다(채널 길이 50㎛).
이하 본 발명을 보다 구체적으로 설명한다.
일 실시예에 의하면, 본 발명에 따른 유기 박막 트랜지스터 전극은 기판; 게이트 전극; 게이트 절연막; 소스 전극 및 드레인 전극; 및 반도체를 포함하고, 상기 소스 전극 및 드레인 전극은 수계 잉크를 사용하여 형성된 패턴을 갖고, 상기 게이트 절연막은 상부에 소수성 표면 처리층을 포함한다.
<유기 박막 트랜지스터 전극의 구조>
도 1a 및 1b는 본 발명의 일 실시예에 따른 반도체 트랜지스터용 전극의 구조와 광학현미경 사진을 개략적으로 나타낸 도면이다. 도 1a는 2mm x 5mm 사이즈의 도면으로 기판 표면에서의 나노 은 입자 잉크의 방울 지름과 기판 크기의 비율을 계산하여 (DPI) 1200 DPI를 갖는 도면이다. 도 1b는 이에 대한 실제 잉크젯 프린팅을 130℃의 기판온도 및 10mm/s의 인쇄속도 조건하에 생성된 패턴 모습을 광학현미경으로 5배율로 관찰한 사진이다.
도 2에 의하면, 본 발명에 따른 일 실시예에 의하면 게이트 전극(10), 게이트 절연막(실리콘 옥사이드, 11), 소수성 표면 처리층 [Octadecyltrichlorosilane; OTS] (12), 나노 은 입자 잉크를 이용하여 잉크젯 방식에 의해 인쇄되는 미세 소스 / 드레인 전극 층 (13), 반도체 박막 층(14)을 포함하는 유기 박막 트랜지스터 전극을 제공한다.
- 게이트 전극 -
게이트 전극(10)은 어느 한 방향으로 뻗어 있는 게이트선(미도시)과 연결되거나, 통(전면)게이트를 사용할 수 있다.
일 실시예에서 게이트 전극은 도핑된 실리콘기판, 알루미늄, Al/Nd 등의 금속, ITO등의 금속산화물, 그리고 전도성 유기재료로서 PEDOT:PSS [Poly(3,4-ethylene dioxythiophene):poly(styrenesulfonate] 및 관련 유도체등을 사용할 수 있다.
- 게이트 절연막 -
상기 게이트 절연막(11)은 게이트와 채널 사이에 전류를 차단하는 역할을 한다.
상기 게이트 절연막(11)은 유기 절연 물질로 만들어질 수 있으며, 게이트 전극의 재질에 따라 적절하게 사용될 수 있다. 구체적으로 예를 들어, 게이트 전극이 실리콘 기판의 경우 실리콘 옥사이드 및 실리콘 나이트라이드, 유리 및 플라스틱 기판의 경우에는 알루미늄 옥사이드 등의 산화물소재 혹은 PMMA, Poly(4-vinylphenol)(PVP) 등의 고분자 박막 등이 사용될 수 있으며, 그 두께는 필요에 따라 적절하게 조절될 수 있다.
상기 게이트 절연막(11)을 형성하기 위한 방법은 특별히 한정되는 것은 아니나, 실리콘 기판의 경우 화학기상증착법 또는 물리기상증착법에 의하여 형성할 수 있으며, 유리 및 유연기판위의 고분자 박막 등은 스핀코팅을 포함한 간단한 용액공정으로 생성 시킬 수 있다. 본 발명에서 사용된 상기 게이트 절연막(11)인 실리콘 옥사이드는 실리콘 기판위에 화학기상증착법에 의해 생성되어진다.
상기 게이트 절연막은 예를 들어, 실리콘 옥사이드인 경우 100~300nm의 두께로 구성될 수 있다.
- 소수성 표면
처리층
-
소수성 표면처리 층 (12)을 구성하는 물질은 헥사메틸다이실란 (Hexamethyldisilane; HMDS), 메타크릴록시프로필트리메톡실란(Methacryloxy propyl trimethoxysilane; MPS), 옥타데실트리클로로실란(Octadecyltrichlorosilane; OTS), 플로로알킬트리클로로실란 (Fluoroalkyltrichlorosilane; FTS), 데실트리클로로실란 (Decyltrichlorosilane; DTS) 등 여러 실란계 물질과, 이들 실란계 물질과 표면 에너지가 유사한 재료들을 사용할 수 있다.
소수성 표면처리층은 두께 10~50nm로 형성될 수 있다.
상기 소수성 표면 처리층 구성 물질을 유기 용매와 혼합한 후 스핀코팅, 잉크젯 프린팅, 롤코팅, 스크린 프린팅, 딥핑 등의 방법으로 형성한 후 열처리하는 방법으로 얻어질 수 있다.
상기 열처리 공정은 1번으로 행해질 수도 있으나 바람직하게는 1차 열처리 후 사용된 용매로 세척한 후 다시 2차 열처리하는 것이 바람직하다. 이는 세척하면서 약해진 소수성 표면처리층을 다시 경화 해주어야 하기 때문이다.
열처리는 70~80℃에서 10~30 분 동안 행해질 수 있다.
상기 소수성 표면 처리층 구성 물질은 수용액이나 유기 용매에 용해된 상태로 사용될 수 있지만, 상기 실란계 표면 처리층은 수분에 민감하기 때문에 소수성의 톨루엔과 헥산과 같은 유기용매가 가능하다.
상기 소수성 표면 처리층은 수접촉각(water contact angle)이 100~110°이 되도록 처리되는 것이 바람직하다. 수접촉각이 지나치게 커지면, 상기 표면 처리층 위에 형성되는 소스 및 드레인 전극의 잉크가 패턴 형성이 이루어지지 않고 각각의 잉크간의 상호작용이 표면에너지보다 커져서 단선이 이루어지는 문제가 발생할 수 있으며, 접촉각이 지나치게 좁아지면, 패턴의 선폭이 넓어져서 소자의 정밀도 등 성능에 문제가 발생할 수 있다.
상기 수 접촉각은 소수성 표면 처리층 구성 물질의 농도를 변화시켜 제어할 수 있다. 즉, 농도가 높아지면 소수성이 크게 되어 수접촉각이 커지고, 농도가 낮아지면 소수성이 적어져서 수접촉각이 작아지게 된다. 또한 농도가 높아지거나 작아지면 SAM 개념에 위배되어 적합하지 않다.
본 발명에 의하면, 소수성 표면 처리층 구성 물질은 0.1~10%(v/v), 바람직하게는 0.2~5%(v/v)의 농도로 사용될 수 있다.
- 소스 및
드레인
전극 -
상기 소수성 표면 처리층 위에 상기 소스 전극 및 드레인 전극이 형성되어 있다. 소스 전극 및 드레인 전극은 소정 간격을 두고 마주하고 있다.
본 발명에서 제공하는 유기반도체 트랜지스터 소자의 특성 향상을 위해서는 소스/드레인 전극 사이의 간격은 바람직하게는 50um 이내이다. 전극의 두께는 100nm 내지 1㎛, 바람직하게는 100 내지 400nm 이다.
소스 전극은 게이트선과 교차하는 방향으로 형성되어 있는 데이터선과 연결되어 있으며, 데이터 신호를 인가받는다. 드레인 전극은 데이터 선과 분리되어 있으며, 섬형일 수 있다.
게이트 전극을 중심으로 서로 이격되어 있는 소스 전극과 드레인 전극 사이 부분(이하, "채널 영역"이라 칭함), 채널 영역 부근의 일부 소스 전극 및 드레인 전극 위에 반도체가 형성되어 있다.
본 실시예에서, 소스 전극 및 드레인 전극는 상온 및 상압 환경, 즉 대기 환경에서 행해지는 잉크젯 인쇄 방식(inkjet printing)의 용액 공정을 통해 형성된다.
즉, 해당 용액을 해당 부위에 적하하여 원하는 패턴을 형성하는데, 이때, 원하는 부분 이외의 다른 부분으로 해당 용액이 흐르는 것을 막는 격벽(bank)은 필요하지 않다, 즉, 적하되는 잉크의 점도를 적절히 조절하고, 액적이 약 1pL 이하를 유지하도록 적하 조건을 확보하며, 상기 소수성 표면 처리층의 수접촉각을 제어함에 따라 상기 소스 및 드레인 전극을 구성하는 잉크 용액의 퍼짐성을 최대한 줄일 수가 있으므로, 별도의 격벽 형성 없이 약 30㎛이하의 미세 패턴을 형성하는 것이 가능하다.
상기 소스 및 드레인 전극은 수계 잉크, 예를 들어 전도성 수계 잉크, 예를 들면 PEDOT:PSS, Au 잉크, Cu 잉크 등 전도성 잉크가 사용될 수 있다.
- 반도체 -
반도체는 수용액이나 유기 용매에 용해되는 고분자 화합물이나 저분자 화합물을 포함할 수 있다. 반도체는 펜타센(pentacene)의 치환기를 포함하는 유도체를 포함할 수 있다. 본 실시예에서, 반도체를 형성하기 위해 사용되는 용액은 클로로벤젠(chlorobensene)과 아니솔(anisosle)의 유기 용매에 6,13-비스(트리이소프로필실릴에티닐)펜타센(6,13-bis(triisopropylsilylethynyl)pentacene, 이하 'TIPS 펜타센'이라 한다)을 약 1~5wt%의 비율로 섞어 제조되거나, P3HT(poly(3-hexylthoipene))를 사용할 수 있다.
본 실시예에서, 반도체는 상온 및 상압 환경, 즉 대기 환경에서 행해지는 잉크젯 인쇄 방식(inkjet printing)의 용액 공정 또는 드롭캐스팅 (drop casting)을 통해 형성될 수 있다. 즉, 해당 용액을 해당 부위에 적하하여 원하는 패턴을 형성하는데, 이때, 원하는 부분 이외의 다른 부분으로 해당 용액이 흐르는 것을 막는 격벽(bank)은 필요하지 않다.
유기 반도체 용액은 클로로벤젠과 아니솔과 같은 유기 용매에 TIPS 펜타션과 같은 화합물을 약 1 wt% 내지 5 wt%, 바람직하게 약 2.5wt%의 비율로 섞어서 제조될 수 있다. 이때, 액적의 평균 부피는 약 20uL 내지 약 40uL, 바람직하게 약 25uL일 수 있다.
본 발명의 반도체 소재로서는 상기 반도체 층에 사용된 유기소재 이외에도 인쇄법을 사용하는 다양한 무기물 (3-5족 화합물 반도체, 아연산화물 등) 도 사용 가능하다.
- 기판 -
유기 반도체 트랜지스터 소자는 플렉서블 소자를 형성하기 위해 바람직하게는 폴리에스터 필름, 폴리이미드 필름, 폴리이서술폰 (PES) 필름 등의 투명 혹은 반투명 기판에 형성할 수 있다. 투명 플렉서블 기판의 재료로는 양호한 기계적 강도, 열안정성 및 투명성을 갖는 한 특별한 제한은 없다. 구체적인 예를 들면, 위에 제시한 것 외에 다양한 플라스틱 필름 외에 박형 유리 등도 사용할 수 있다. 상기 기판은 p형 트랜지스터의 경우 n형 이온이 도핑된 기판을 사용한다.
<유기 박막 트랜지스터 전극의 제조>
본 발명의 일 실시예에 따른 유기 박막 트랜지스터 전극의 제조방법은 기판 상에 게이트 전극을 형성하는 단계; 상기 기판 상에 상기 게이트 전극을 덮는 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 소수성 표면 처리층을 형성하는 단계; 상기 소수성 표면 처리층에 수계 잉크로 패턴을 형성하여 소스 및 드레인 전극을 형성하는 단계; 및 상기 게이트 전극과 중첩하게 반도체를 형성하는 단계;를 포함한다.
먼저, 게이트 전극이면서 기판인 실리콘(Si) 위에 게이트 절연막인 실리콘 옥사이드를 형성시킨다.
다음으로, 상기 게이트 절연막의 표면에 소정 시간 동안 UV-O3 을 15분 동안 조사한다. 이 때, UV-O3 의 조사 시간 및 출력 파워는 실시 예에 따라 당업자에 의해 변경 가능함은 물론이다.
이와 같이 게이트 절연막의 표면에 UV-O3을 조사하면, 표면 거칠기(surface roughness)가 향상되며, 이에 따라 게이트 절연막과 상부에 형성될 표면처리층이 비교적 균일하여진다.
다음, UV-O3 처리된 게이트 절연막 위에 형성되는 소수성 표면 처리층은 소수성 표면 처리 구성 물질, 예를 들어 OTS를 이용하여 게이트 절연막의 표면을 처리하여 형성될 수 있다.
예를 들면, 게이트 절연막이 형성된 후, 0.1~10%(v/v) 농도로 용매에 용해된 알킬실란계 물질을 포함하는 용액을 스핀 코터(spin coater)를 약 2000rpm 내지 약 5000rpm, 바람직하게 약 4000rpm의 회전수로 약 10초 내지 약 60초, 바림직하게 약 30초 동안 회전시켜 게이트 절연막의 전면에 도포한 후 약 60℃ 내지 약 100℃, 바람직하게 약 70~90℃에서 약 2분 내지 약 20분, 바람직하게 약 10분 동안 열처리하여 소수성 표면 처리막을 형성한다.
상기 열처리는 1차 열처리 후 용액에 사용된 용매로 워싱(washing)하고 다시 약 60℃ 내지 약 100℃, 바람직하게 약 70~90℃에서 약 2분 내지 약 20분, 바람직하게 약 10분 동안 열처리하는 것이 바람직하다. 이는 워싱(washing) 공정으로 인해 약해진 표면 처리층의 안정화 때문이다.
이러한 과정을 통해 형성되는 소수성 표면 처리 막의 두께는 매우 얇다.
이러한 표면 처리막에 의해 게이트 절연막의 접촉각이 증가하여, 게이트 절연막의 표면은 소수성을 갖게 된다.
따라서 게이트 절연막 위, 즉 표면 처리막의 위에 적하되는 전도성 잉크의 퍼짐 정도가 감소되어, 소스 및 드레인 전극의 선폭을 좁게 할 수 있어, 소자의 정밀도 및 효율을 높일 수 있다.
다음, 표면 처리막 위의 해당 부분에 전도성 잉크를 잉크젯 인쇄 방식으로 적하하여 소스 전극 및 드레인 전극을 형성한다.
상기 전도성 잉크는 수계 용매로 구성된 금속 나노 입자, 바람직하게는 은 나노 입자를 포함하는 잉크를 균일한 라인 패턴이 형성되도록 1100~1300DPI(dot per inch), 100~140℃의 기판 온도, 5~10mm/sec의 프린팅 속도 조건으로 노즐을 통해 젯팅(jetting) 공정을 구현하였다. 인쇄된 소스 /드레인 패턴의 폭은 5~15um, 소스 / 드레인의 채널의 길이는 10~30um 이다.
상기 소스 및 드레인 전극의 선폭은 표면 처리층에 의해 제어될 수 있다. 즉, 소수성 표면 처리층의 수접촉각이 100~110°이 되도록 소수성 표면 처리층을 처리하면, 소스 및 드레인 전극의 선폭을 보다 줄여 미세한 패턴을 얻을 수 있게 된다. 상기 수접촉각이 상기 범위를 벗어나면, 패턴의 선폭이 두꺼워지거나, 패턴이 형성되지 않을 수도 있다. 즉, 접촉각이 110°를 초과하면 낮은 표면에너지로 인하여 잉크젯 노즐에서 토출된 첫 잉크 방울이 다음 인쇄된 잉크 방물을 강력하게 끌어당겨 액적이 적하된 뒤 뒤로 끌려와 라인이 형성되지 않을 수도 있다.
상기 소스 및 드레인 전극은 150~250℃에서 10~20분, 바람직하게 15분 동안의 열처리 공정을 거친다.
이후, 반도체 물질을 유기 용매에 혼합한 유기 반도체 용액을 잉크젯 인쇄 방식, 또는 드랍 캐스팅(drop casting)으로 반도체층을 형성한다.
이때, 유기 반도체 용액은 클로로벤젠과 아니솔과 같은 유기 용매에 TIPS 펜타션을 약 1 wt% 내지 5 wt%, 바람직하게 약 2.5wt%의 비율로 섞어서 제조될 수 있다. 이때, 잉크 액적의 평균 부피는 약 20uL 내지 약 40uL, 바람직하게 약 25uL일 수 있다.
다음, 유기 반도체 용액을 약 70℃ 내지 약 80℃에서 건조하여 유기 반도체를 형성한다. 이때, 형성되는 유기반도체의 두께는 약 50nm 내지 약 100nm일 수 있다.
이하 실시예를 통해 본 발명을 보다 구체적으로 설명하나, 이는 설명을 위한 것일뿐이며 본 발명의 범위는 이러한 실시예에 의해 한정되지 않는다.
실시예
1
기판으로서 실리콘/ 실리콘 옥사이드(Silicon Materials Inc. 사의 #5502)를 사용하였다.
상기 게이트 전극 위에 실리콘 옥사이드를 화학기상증착방법(CVD) 방법으로 증착시켜, 게이트 절연막을 형성하였다.
이후 상기 게이트 절연막에 UV-O3(UV technology)를 15분 동안 조사 시켰다.
이후 알킬실란계 SAM 물질인 시그마알드리치사의 옥타데실트리클로로실란(OTS) 을 시그마알드리치사의 톨루엔(Toluene)을 용매로 하여 0.2%(v/v) 의 농도로 제조한 후 4000rpm 으로 30초간 스핀코팅 하고 80℃의 오븐에서 20분 동안 1차 열처리하였다.
1차 열처리 후 용액의 용매로 사용한 톨루엔(Toluene)으로 washing 처리하고 80℃의 오븐에서 20분 동안 2차 열처리를 시행하여 게이트 절연막 (gate insulator)의 표면을 처리하여 단일 막의 소수성 표면 처리층을 형성하였다.
Ag 나노 입자 잉크를 균일한 line pattern이 되게끔 1200 DPI(dot per inch), 130℃의 기판 온도, 7mm/sec의 프린팅 속도 조건으로 dimatix 사의 1pL 노즐을 통해 jetting 공정을 구현하였다.
인쇄된 소스 /드레인 패턴의 폭은 10um, 소스 / 드레인의 채널 길이는 20um 이다.
기판에 인쇄된 전극은 200℃의 열처리 공정을 거친 후 반도체 물질인 6,13-비스(트리이소프로필실릴에티닐)(TIPS)펜타센을 아니솔 용매에 2.5 wt%의 중량비로 혼합하여 제조한 용액을 drop casting하여 반도체를 형성하였다.
이 유기 박막 트랜지스터의 구조는 Si/SiO2/OTS/Ag-electrode/TIPS pentacene 이다.
비교예
1
비교예로서 미세 패턴을 위한 소수성 표면처리 층을 형성하지 않는 것을 제외하고는 실시예 1과 동일한 방법으로, Si/SiO2 게이트 절연막 기판 상에 Ag-electrode/TIPS pentacene을 제작하였다.
실시예 1과 달리 표면처리 하지 않는 조건이기 때문에 UV-O3 처리를 하지 않고 게이트 절연막 기판 위에 바로 프린팅으로 소스/ 드레인을 제조하고 TIPS pentacene을 drop casting 하였다.
실험예
1:
수접촉각(표면 에너지)의
측정
1인치 x 1인치 사이즈의 유리기판 위에 접촉각을 측정하기 위하여 탈이온수(DI water) 와 이소프로판올(IPA) 용액을 사용하여 3개의 물방울을 떨어뜨려 평균값으로 결정하였으며 이때 표면에너지를 구한 식은 Owens-Wendt 식을 이용하였다. 상기의 방법에 따라 실시예 1 및 비교예 1의 유기 박막 트랜지스터 전극의 수접촉각 및 표면 에너지를 측정하여 그 결과를 하기 표 1 및 도 2에 나타내었다.
| 수접촉각(°) | 표면 에너지(mN/m) | 채널길이 (㎛) |
|
| 비교예 1 | 62.31 | 43.21 | 50 |
| 실시예 1 | 108.69 | 23.47 | 30 |
상기 표 1에서 알 수 있는 바와 같이 소수성 표면 처리층을 포함하는 실시예 1은 수접촉각이 108°로서 미세 패턴을 형성할 수 있으면서도, 채널길이가 짧아 효율이 높다.
실험예
2: 유기 박막 트랜지스터의 효율
실시예 1 및 비교예 1에서 제조된 유기 박막 트랜지스터의 효율을 평가하기 위하여 probe station을 이용하여 게이트에 0~40 V 의 전압을 인가하였을 때 소스와 드레인 사이에서의 on/off 비, 문턱 전압(Vth), 전하 이동도를 측정하였으며 측정된 트랜지스터의 효율을 표 2에 나타내었다.
| 실시예 1 | 비교예 1 | |
| 전하이동도(cm2/Vs) | 1.74×10-2 | 7.0×10-3 |
| on/off 비 | 1.17×105 | 1.25×104 |
| Vth(V) | 11 | 15 |
| S/S(V/decade) | -1.20×101 | -6.24×101 |
표 2로부터 알 수 있는 바와 같이 본 발명에 따라 소수성 표면 처리층을 포함하는 실시예 1의 경우, 미세패턴의 형성도 가능하면서도, 비교예 1에 비해 높은 전하 이동도의 특성을 얻을 수 있다.
비교예 1의 경우 소스 /드레인 미세패턴 형성은 실시예 1의 경우에 비해 해상도가 떨어져 잘 형성되지 않는 결과를 보였다.
실시예 1의 표면처리 한 후 트랜지스터 전극을 형성한 경우에는 비교예 1에 비해 낮은 표면에너지로 인하여 동일 조건 하에서 1~3배 많게는 5~6배 정도의 좁은 선폭을 갖게 되어 고 해상도 패턴을 가능하게 한다. 실시예 1의 경우에 전하이동도와 on/off 비가 비교예 1 보다 한 오더(order) 높아 응답 속도와 채널을 타고 이동하는 전자가 유리함을 보였다. 또한 문턱전압역시 4V 정도 낮아 비교예 1에 비해 저전압 구동 특성을 보였다.
Claims (13)
- 기판; 게이트 전극; 게이트 절연막; 소스 전극 및 드레인 전극; 및 반도체를 포함하고,
상기 소스 전극 및 드레인 전극은 전도성 수계 잉크를 사용하여 형성된 패턴을 갖고,
상기 게이트 절연막은 상부에 소수성 표면 처리층을 포함하는 유기 박막 트랜지스터 전극. - 제1항에 있어서,
상기 전도성 수계 잉크는 은 나노 입자 잉크인 유기 박막 트랜지스터 전극. - 제1항에 있어서,
상기 소수성 표면 처리층은 실란계 헥사메틸다이실란 (Hexamethyldisilane; HMDS), 메타크릴록시프로필트리메톡실란(Methacryloxy propyl trimethoxysilane; MPS), 옥타데실트리클로로실란(Octadecyltrichlorosilane; OTS), 플로로알킬트리클로로실란 (Fluoroalkyltrichlorosilane; FTS), 데실트리클로로실란 (Decyltrichlorosilane; DTS)로 이루어진 군으로부터 선택된 1종 이상의 물질을 포함하는 유기 박막 트랜지스터 전극. - 제1항에 있어서,
상기 유기 박막 트랜지스터 전극의 액체 표면 접촉각이 100°~110°인 유기 박막 트랜지스터 전극. - 제1항에 있어서,
상기 소수성 표면처리층의 두께가 10~50nm인 유기 박막 트랜지스터 전극. - 제1항에 있어서,
상기 반도체 층은 펜타센[pentacene], 6,13-비스(트리이소프로필실릴에티닐) 펜타센[6,13-bis(triisopropylsilylethynyl) (TIPS) pentacene], 폴리-3-헥실티오펜[poly-3-hexylthiophene, P3HT], 폴리(2-메틸,5-(3',7'-디메틸옥틸옥시))-1,4-페닐렌비닐렌[poly(2-methyl,5-(3',7'-dimethyloctyloxy))-1,4-phenylenevinylene, MDMO-PPV], C60, 및 페닐-C61-뷰티릭엑시드 메틸에스터[[6,6]phenyl-C61-butyric acid methyl ester, PCBM] 로 이루어진 군으로부터 선택된 1 종 이상으로 이루어진 유기 박막 트랜지스터 전극. - 제1항에 있어서,
상기 기판은 폴리에스터 필름, 폴리이미드 필름, 폴리에테르설폰 (PES) 필름, 폴리카보네이트(polycarbonate), PEN(polyethylene-naphthelate), PET(polye또는 박형 유리인 유기 박막 트랜지스터 전극. - 제1항에 있어서,
상기 소스 전극 및 드레인 전극의 두께는 10nm ~ 1㎛ 인 유기 박막 트랜지스터 전극. - 제1항 내지 제8항 중 어느 한 항의 유기 박막 트랜지스터 전극을 이용한 표시소자.
- 제9항에 있어서,
상기 표시소자는 유기발광디스플레이, 전자종이 또는 액정디스플레이로부터 선택되는 표시소자. - 기판 상에 게이트 전극을 형성하는 단계;
상기 기판 상에 상기 게이트 전극을 덮는 게이트 절연막을 형성하는 단계;
상기 게이트 절연막 상에 소수성 표면 처리층을 형성하는 단계;
상기 소수성 표면 처리층에 수계 잉크로 패턴을 형성하여 소스 및 드레인 전극을 형성하는 단계; 및
상기 게이트 전극과 중첩하게 반도체를 형성하는 단계;를 포함하는 유기 박막 트랜지스터 전극의 제조방법. - 제11항에 있어서,
상기 소스 및 드레인 전극은 은 나노 입자를 포함하는 전도성 수계 잉크를 사용하여 잉크젯 프린팅 방식으로 형성되는 유기 박막 트랜지스터 전극의 제조방법. - 제11항에 있어서,
상기 소수성 표면 처리층 형성 단계가 소수성 표면 처리층 구성 물질을 도포한 후 70~90℃에서 20분 동안 1차 열처리 한 후, 용매로 세척하고 70~90℃에서 20 동안 2차 열처리하는 단계를 포함하고,
상기 소수성 표면 처리층 구성 물질이 실란계 헥사메틸다이실란 (Hexamethyldisilane; HMDS), 메타크릴록시프로필트리메톡실란(Methacryloxy propyl trimethoxysilane; MPS), 옥타데실트리클로로실란(Octadecyltrichlorosilane; OTS), 플로로알킬트리클로로실란 (Fluoroalkyltrichlorosilane; FTS), 데실트리클로로실란(Decyltrichlorosilane; DTS)로 이루어진 군으로부터 선택된 1 종 이상인 유기 박막 트랜지스터 전극의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020110110477A KR20130046110A (ko) | 2011-10-27 | 2011-10-27 | 유기 박막 트랜지스터 전극, 이의 제조방법 및 이를 이용한 표시소자 |
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| KR1020110110477A KR20130046110A (ko) | 2011-10-27 | 2011-10-27 | 유기 박막 트랜지스터 전극, 이의 제조방법 및 이를 이용한 표시소자 |
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Family
ID=48657893
Family Applications (1)
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| KR1020110110477A KR20130046110A (ko) | 2011-10-27 | 2011-10-27 | 유기 박막 트랜지스터 전극, 이의 제조방법 및 이를 이용한 표시소자 |
Country Status (1)
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2011
- 2011-10-27 KR KR1020110110477A patent/KR20130046110A/ko active Search and Examination
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