KR20130042887A - 하이브리드 아키텍쳐가 적용된 신호 변환 장치, 신호 변환 방법 및 기록매체 - Google Patents

하이브리드 아키텍쳐가 적용된 신호 변환 장치, 신호 변환 방법 및 기록매체 Download PDF

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Abstract

신호 변환 장치, 신호 변환 방법 및 기록매체가 제공된다. 본 신호 변환 장치는 DCT-II, DST-II, DFT, 및 HWT 중 어느 하나의 변환을 선택하여, 선택된 변환에 따라 입력된 신호를 변환하여 출력할 수 있게 되어, 낮은 복잡도의 구조를 가진 하이브리드 아키텍쳐를 가질 수 있게 된다.

Description

하이브리드 아키텍쳐가 적용된 신호 변환 장치, 신호 변환 방법 및 기록매체 {Signal transformation apparatus applied hybrid architecture, signal transformation method, and recording medium}
본 발명은 신호 변환 장치, 신호 변환 방법 및 기록매체에 관한 것으로, 더욱 상세하게는 하이브리드 아키텍쳐가 적용된 신호 변환 장치, 신호 변환 방법 및 기록매체에 관한 것이다.
지난 10년간 디지털 비디오 테크놀로지에서 하이브리드 퓨전혁명이 일어나고 있다. 디지털 비디오는 DVD 플레이어, 컴퓨터, 모바일 핸드셋과 같은 모든 영역에 적용된다. 근래에는, HEVC(High Efficiency Video Coding)는 ISO/IEC MPEG(Moving Picture Experts Group)와 VCEG (ITU-T Video Coding Experts Group)를 결합하여 개발되고 있다. MPEG 및 VCEG는 JCT-VC(Joint Collaborative Team on Video Coding)를 HEVC 표준을 개발하기 위해 만들게 되었다.
최근, 스마트 티비나 아이폰을 이용하여 웹상의 뉴스를 쉽게 볼수도 있게 되었다. 비디오 압축은 이와 같은 애플리케이션에서 필수적이다. DCT-II(Discrete Cosine Transform)은 유명한 압축 스트럭쳐이고, 가장 좋은 차선의 변환으로 받아들여지고 있으며, MPEG 4 및 H.264 표준에 대한 최선의 Karhunen-Loeve 변환과 가장 근접한 퍼포먼스를 내는 것으로 알려져 있다. 이산 직교 변환(Discrete orthogonal Transform)은 신호 분류 및 표현의 애플리케이션에 이용된다. DFT(Discrete Fourier Transform)의 이산 신호 처리는 OFDM-4G(Orthogonal Frequency Division Multiplexing) 및 통신분야의 유명한 변환이다. OFDM은 차세대 이동 통신(3GPP-LTE, mobile WiMAX, IMT-Advanced) 뿐만 아니라 무선랜(IEEE 802.11a, IEEE 802.11n), 무선 PAN(멀티밴드 OFDM), 및 DFT에 기초한 방송(DAB, DVB, DMB)에도 핵심 기술에 해당된다. 더욱이, HWT(Haar Wavelet Transform)에 기초한 이산 웨이블릿 변환(discrete wavelet transform)은 JPEG 2000 표준 및 신호 분석에서 유용하게 이용된다. 이와 같은 4가지 변환을 더욱 쉽게 적용하기 위한 방안의 모색이 요청된다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 본 발명의 목적은, DCT-II, DST-II, DFT, 및 HWT 중 어느 하나의 변환을 선택하여, 선택된 변환에 따라 입력된 신호를 변환하여 출력하는 신호 변환 장치, 신호 변환 방법 및 기록매체를 제공할 수 있게 된다.
상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른, DCT-II(Discrete Cosine Transform), DST-II(Discrete Sine Transform), DFT(Discrete Fourier Transform) 및 HWT(Haar Wavelet Transform)에 대한 하이브리드 아키텍쳐를 적용한 신호 변환 장치는, DCT-II, DST-II, DFT, 및 HWT 중 어느 하나의 변환을 선택하는 스위칭부; 및 상기 스위칭부에서 선택된 변환에 따라 입력된 신호를 변환하여 출력하는 변환부;를 포함한다.
그리고, 상기 스위칭부는, DCT-II, DST-II, DFT, 및 HWT 중 어느 하나의 변환을 위한 서브 행렬 연산을 선택하는 서브 행렬 선택부; 및 DCT-II, DST-II, DFT, 및 HWT 중 어느 하나의 변환을 위한 퍼뮤테이션 행렬 연산을 선택하는 퍼뮤테이션 행렬 선택부;를 포함할 수도 있다.
또한, 상기 스위칭부에 의해 DCT-II 변환이 선택된 경우, 상기 서브 행렬 선택부는, 서브 행렬로 [L]n을 선택하고, 상기 퍼뮤테이션 행렬 선택부는, 퍼뮤테이션 행렬로 [D]n을 선택할 수도 있다.
그리고, 상기 변환부는, 상기 서브행렬 [L]n과 상기 퍼뮤테이션 행렬로 [D]n을 이용하여 아래의 수식(18)의 연산을 수행함으로써, 입력된 신호를 DCT-II 변환할 수도 있다.
Figure pat00001
또한, 상기 스위칭부에 의해 DST-II 변환이 선택된 경우, 상기 서브 행렬 선택부는, 서브 행렬로 [U]n을 선택하고, 상기 퍼뮤테이션 행렬 선택부는, 퍼뮤테이션 행렬로 [D]n을 선택할 수도 있다.
그리고, 상기 변환부는, 상기 서브행렬 [U]n과 상기 퍼뮤테이션 행렬로 [D]n을 이용하고 매 출력 단계에서 행렬 [M1] 및 [M2]를 곱하여, 아래의 수식(34)의 연산을 수행함으로써, 입력된 신호를 DST-II 변환할 수도 있다.
Figure pat00002
또한, 상기 스위칭부에 의해 DFT 변환이 선택된 경우, 상기 서브 행렬 선택부는, 서브 행렬로 [Pr]n을 선택하고, 상기 퍼뮤테이션 행렬 선택부는, 퍼뮤테이션 행렬로 [W]n을 선택할 수도 있다.
그리고, 상기 변환부는, 상기 서브행렬 [Pr]n과 상기 퍼뮤테이션 행렬로 [W]n을 이용하고, 입력된 신호에 총 2h 단계 중 처음 h 단계 동안 행렬 [M3]를 곱하고 나중의 h 단계 동안은 행렬 [M4]를 곱하여, 아래의 수식(45)의 연산을 수행함으로써, 입력된 신호를 DFT 변환할 수도 있다.
Figure pat00003
또한, 상기 스위칭부에 의해 HWT 변환이 선택된 경우, 상기 서브 행렬 선택부는, 서브 행렬로 [Pa]n을 선택하고, 상기 퍼뮤테이션 행렬 선택부는, 퍼뮤테이션 행렬로 [Pb]n을 선택할 수도 있다.
그리고, 상기 변환부는, 상기 서브행렬 [Pa]n과 상기 퍼뮤테이션 행렬로 [Pb]n을 이용하고, 입력된 신호에 총 2h 단계 중 나중의 h 단계 동안 행렬 [M5]를 곱하여, 아래의 수식(53)의 연산을 수행함으로써, 입력된 신호를 DFT 변환할 수도 있다.
Figure pat00004
한편, 본 발명의 일 실시예에 따른, 신호 변환 방법은 상술된 신호 변환 장치에 적용될 수도 있다.
한편, 본 발명의 일 실시예에 따른, 기록매체는 신호 변환 장치의 기능을 수행하는 컴퓨터 프로그램이 수록될 수도 있다.
본 발명의 다양한 실시예에 따르면, DCT-II, DST-II, DFT, 및 HWT 중 어느 하나의 변환을 선택하여, 선택된 변환에 따라 입력된 신호를 변환하여 출력하는 신호 변환 장치, 신호 변환 방법 및 기록매체를 제공할 수 있게 되어, 낮은 복잡도의 구조를 가진 하이브리드 아키텍쳐를 가질 수 있게 된다.
도 1은 본 발명의 일 실시예에 따른, 수식 (18)의 버터플라이 데이터 흐름 그래프를 도시한 도면,
도 2는 본 발명의 일 실시예에 따른, 수식 (34)의 버터플라이 데이터 흐름 그래프를 도시한 도면,
도 3은 본 발명의 일 실시예에 따른, 수식 (45)의 버터플라이 데이터 흐름 그래프를 도시한 도면,
도 4는 본 발명의 일 실시예에 따른, 수식 (53)의 버터플라이 데이터 흐름 그래프를 도시한 도면,
도 5는 본 발명의 일 실시예에 따른, 하이브리드 아키텍쳐가 적용된 신호 변환 장치의 구조를 도시한 도면,
도 6은 본 발명의 일 실시예에 따른, 신호 변환 장치의 상세한 구조를 도시한 도면,
도 7a는 본 발명의 일 실시예에 따른, 단방향 비디오 코딩 시나리오의 경우를 도시한 도면,
도 7b는 본 발명의 일 실시예에 따른, 양방향 비디오 코딩 시나리오의 경우를 도시한 도면이다.
이하에서는 도면을 참조하여 본 발명을 보다 상세하게 설명한다.
I. Introduction
본 명세서에서는 새로운 디지털 비디오와 퓨전 모바일 핸드셋을 위한 fast DCT-II/DST-II/DFT/HWT 하이브리드 변환 아키텍쳐를 재킷 희소 행렬(Jacket-like sparse matrix) 분해에 기초하여 제안하고자 한다. 이와 같은, 패스트 하이브리드 아키텍쳐는 MPEG4, JPEG 2000과 같은 소스 코딩 표준 및 디지털 필터링 이산 푸리에 변환으로 구성된다. 그리고, 패스트 하이브리드 아키텍쳐는 두가지 연산을 가진다. 첫째는 DCT-II/DST-II를 위한 BIJM(Block-wise Inverse Jacket matrix)이고, 다른 하나는 DFT/HWT를 위한 EIJM(Element-wise Inverse Jacket matrix)이다. 이들은 비슷한 재귀적 계산 경향을 가지며, 이는 모든 것이 아이덴티티 Hadamard 행렬과 연속적인 낮은 오더(order)의 희소행렬의 크로네커 곱(Kronecker product)들로 분해될 수 있음을 나타낸다. 이와 같은 점에 기초하여, 지능형 모바일 핸드셋을 위한 패스트 하이브리드 알고리즘 아키텍쳐의 신호 변환 장치가 적용된 단일 칩을 개발할 수 있게 된다.
이를 위해, 재킷 행렬에 기초하여 통일된 칩을 제공하기 위한 통일된 희소 행렬 분해(sparse unified matrix factorization)를 고안하고자 한다.
희소 행렬의 분석 및 분해는 빠른 계산 및 특성 일반화(character generalization)에 유용한 툴이 된다. DCT-II, DST-II, DFT 및 HWT 행렬은 하나의 직교 특성 행렬 및 특별한 희소 행렬로 분해될 수 있다. 희소 행렬의 역행렬은 블럭방식 역행렬(block-wise inverse) 또는 엘리먼트방식 역행렬(element-wise inverse)이다. 즉, 수학적으로,
Figure pat00005
이 행렬이고 역행렬은
Figure pat00006
를 만족한다면, 행렬 A는 재킷 행렬(Jacket matrix)에 해당된다. 특정한 희소 행렬은 재킷 행렬에 속한다.
이하에서는, 희소 행렬 분해의 통일된 아키텍쳐와 DCT-II, DST-II, DFT 및 HWT를 함께 결합하기 위한 하이브리드 아키텍쳐에 대해 설명하도록 한다.
II. DCT-II 변환에 대한 블럭방식 역희소행렬(block-wise inverse sparse matrix) 분해
먼저, DCT-II 변환에 대한 블럭방식 역희소행렬(block-wise inverse sparse matrix) 분해에 대해 설명한다. DCT-II 변환 행렬은 아래와 같다.
Figure pat00007
기본 행렬인 2x2 행렬은 다음과 같다.
Figure pat00008
그리고, NxN DCT-II 행렬은 다음과 같다.
Figure pat00009
여기에서,
Figure pat00010
몇개의 퍼뮤태이션(permutation) 행렬들을 곱함으로써 DCT-II 행렬을 분해하기 위한 재킷 형태의 행렬을 쉽게 구할 수 있게 된다. 행 퍼뮤테이션 행렬 [Pr]N은 다음과 같다.
Figure pat00011
또한, 리버서블(reversible) 퍼뮤테이션 행렬인 열 퍼뮤테이션 행렬
Figure pat00012
는 다음과 같다.
Figure pat00013
여기에서,
Figure pat00014
는 아이덴티티(identity) 행렬이고,
Figure pat00015
는 반대의 아이덴티티 행렬이다.
식 (4), (5)로부터 다음의 식을 구할 수 있다.
Figure pat00016
DCT-II행렬의 양쪽 변에 각각 [Pr] 행렬과 [Pc] 행렬을 곱함으로써, 재킷 방식 행렬을 구할 수 있고, DCT-II를 쉽게 분해할 수 있게 된다.
퍼뮤테이션 행렬이 곱해진 2x2, 4x4, 및 8x8 DCT-II 행렬은 아래와 같다.
Figure pat00017
일반적으로, 퍼뮤테이션된 DCT-II 행렬인
Figure pat00018
은 다음과 같이, 재귀적 형태로 표현될 수 있다.
Figure pat00019
여기에서,
Figure pat00020
은 다음과 같이 산출된다.
Figure pat00021
여기에서,
Figure pat00022
이다.
수식 (8)의 역행렬은 다음과 같이 산출된다.
Figure pat00023
그러므로, 블럭방식의 역 재킷 희소행렬은 다음과 같다.
Figure pat00024
또한, 서브 행렬
Figure pat00025
은 다음과 같이 표현된다.
Figure pat00026
여기에서,
Figure pat00027
이고,
Figure pat00028
이다.
수식 (12)의 증명은 아래와 같다.
코사인 함수의 덧셈 공식과 뺄셈 공식을 이용하면, 아래와 같다.
Figure pat00029
수식 (13)과 수식 (12)의 오른쪽 변을 이용하면, 아래와 같은 식을 얻을 수 있다.
Figure pat00030
수식 (9)에 따르면, 수식 (12)의 행렬 [C]2N으로부터 행렬 [B]N의 왼쪽 변은 아래와 같이 표현된다.
Figure pat00031
이를 통해, 수식 (14) 및 수식 (15)는 수식 (12)와 같은 표현을 얻을 수 있게 된다. 이로써, 증명이 완료된다.
따라서, 퍼뮤테이션된 DCT-II 행렬은 다음과 같이 표현된다.
Figure pat00032
DCT-II의 일반적 재귀 형태는 다음과 같다.
Figure pat00033
수식 (17)은 다음과 같이 표현될 수 있다.
Figure pat00034
도 1은 본 발명의 일 실시예에 따른, 수식 (18)의 버터플라이 데이터 흐름 그래프를 도시한 도면이다. 도 1에 도시된 바와 같이, 수식 (18)의 데이터 흐름이 표현되는 것을 확인할 수 있다.
III. DST-II 변환에 대한 블럭방식 역희소행렬(block-wise inverse sparse matrix) 분해
DST-II 행렬은 다음과 같이 표현된다.
Figure pat00035
2x2 행렬의 기본적인 형태는 아래와 같이 표현된다.
Figure pat00036
일반적인 NxN DST-II 행렬은 아래와 같이 주어진다.
Figure pat00037
여기에서,
Figure pat00038
이와 같은, DST-II 행렬을 동일한 퍼뮤테이션 행렬들을 곱셈함으로써 재킷 행렬에 기초하여 분해한다. 여기에서, 행 퍼뮤테이션 행렬을 다음과 같이 정의한다.
Figure pat00039
수식 (20)을 이용하여, 4x4 퍼뮤테이션된 행렬을 아래와 같이 구할 수 있다.
Figure pat00040
마찬가지로, 8x8 퍼뮤테이션된 행렬을 아래와 같이 구할 수 있다.
Figure pat00041
일반적으로, NxN DST-II 행렬은 아래와 같이 구할 수 있다.
Figure pat00042
여기에서,
Figure pat00043
NxN의 퍼뮤테이션된 DST-II 행렬 [S]N은 재귀적 형태를 이용하여 다음과 같이 표현할 수 있다.
Figure pat00044
여기에서, 서브행렬 [A]N은 다음과 같이 표현된다.
Figure pat00045
명백하게, 행과 열 퍼뮤테이션 행렬들의 곱을 통해, 블럭방식 역 재킷 희소행렬은 아래와 같이 주어진다.
Figure pat00046
수식 (27)의 역행렬은 다음과 같이 간단하게 계산된다.
Figure pat00047
게다가, 서브 행렬 [A]N은 다음과 같이 표현된다.
Figure pat00048
여기에서,
Figure pat00049
Figure pat00050
는 상삼각(upper triangular) 행렬이다.
이를 통해, 다음의 식을 얻을 수 있다.
Figure pat00051
수식(29)를 증명하면 아래와 같다.
사인 함수의 덧셈 공식 및 뺄셈 공식의 관계를 이용하면 아래와 같이 표현된다.
Figure pat00052
여기에서,
Figure pat00053
.
수식 (30)과 수식 (29)의 우측 변을 이용하면, 아래와 같은 식을 얻을 수 있다.
Figure pat00054
수식 (26)에 따르면, [S]2N으로부터 [A]N의 수식 (29)의 좌측 변은 다음과 같이 표현할 수 있다.
Figure pat00055
이와 같이, 수식 (31)과 (32)가 서로 같고, 수식 (29)의 표현이 맞음을 증명할 수 있다.
결론적으로, 4x4, 8x8의 DST-II 행렬들은 아래와 같이 표현된다.
Figure pat00056
따라서, 일반적인 재귀적 형태는 아래와 같다.
Figure pat00057
결론적으로, DST-II 행렬에 대한 일반적인 재귀적 형태는 아래와 같다.
Figure pat00058
도 2는 본 발명의 일 실시예에 따른, 수식 (34)의 버터플라이 데이터 흐름 그래프를 도시한 도면이다. 도 2에 도시된 바와 같이, 수식 (34)의 데이터 흐름이 표현되는 것을 확인할 수 있다.
IV. DFT 변환에 대한 엘리먼트 방식 역희소행렬(element-wise inverse sparse matrix) 분해
DFT는 수열 x(m)의 푸리에 표현을 나타내며,
Figure pat00059
이고, 다음과 같이 표현된다.
Figure pat00060
여기에서,
Figure pat00061
. N-포인트 DFT 행렬은
Figure pat00062
에 의해 표현된다.
Figure pat00063
마찬가지로, 4x4의 퍼뮤테이션된 DFT 행렬은 아래와 같이 표현된다.
Figure pat00064
여기에서,
Figure pat00065
.
퍼뮤테이션된 8x8 DFT 행렬은 아래와 같다.
Figure pat00066
일반적으로, 퍼뮤테이션된 NxN DFT 행렬은 아래와 같다.
Figure pat00067
여기에서,
Figure pat00068
수식 (40)의 행렬의 역행렬은 EIJM(Element-wise Inverse Jacket matrix)을 이용하여 구할 수 있으며, 이에 대한 설명은 후술한다.
Figure pat00069
퍼뮤테이션된 4x4 DFT 행렬은, 재킷 행렬에 의한 서브 행렬의 역행렬을 얻을 수 있다.
Figure pat00070
서브 행렬 [E]N은 아래와 같이 표현할 수 있다.
Figure pat00071
여기에서,
Figure pat00072
이고, W는 2N-포인트 DFT 행렬에 대한 복소수 유닛이다. 수식(16)과 마찬가지로, 퍼뮤테이션된 DFT 행렬은 아래와 같이 표현할 수 있다.
Figure pat00073
결과적으로, DFT 행렬의 일반적인 재귀 형태는 아래와 같이 표현된다.
Figure pat00074
도 3은 본 발명의 일 실시예에 따른, 수식 (45)의 버터플라이 데이터 흐름 그래프를 도시한 도면이다. 도 3에 도시된 바와 같이, 수식 (45)의 데이터 흐름이 표현되는 것을 확인할 수 있다.
V. HWT 변환에 대한 엘리먼트 방식 역희소행렬(element-wise inverse sparse matrix) 분해
N개의 웨이블릿 계수에 대한 신호의 N개의 컴포넌트로부터, Haar 행렬(HWT)에 기초한 이산 웨이블릿(discrete wavelet) 변환은 NxN 행렬인 S에 의해 표현된다.
이산 시간 내에서 합성은 x=Sb이고, 이산 시간 내에서 분석은 y=Hx이다. 여기에서,
Figure pat00075
이다.
Figure pat00076
이고, 스캐일된 계수는
Figure pat00077
이다. 이에 대한 역행렬은 엘리먼트 방식의 역행렬이며, 아래와 같다.
Figure pat00078
여기에서,
Figure pat00079
또한, 세트는 아래와 같다.
Figure pat00080
앞서 설명한 섹션 II에서와 같이, 퍼뮤테이션된 4x4 HWT 행렬은 다음과 같이 주어진다.
Figure pat00081
8-포인트 HWT에 대해, 퍼뮤테이션된 8x8 HWT는 다음과 같이 표현된다.
Figure pat00082
이에 대한 일반적인 표현은 아래와 같다.
Figure pat00083
HWT 행렬에 대한 일반적인 재귀 형태인 수식 (52)는 아래와 같이 다시 표현될 수 있다.
Figure pat00084
도 4는 본 발명의 일 실시예에 따른, 수식 (53)의 버터플라이 데이터 흐름 그래프를 도시한 도면이다. 도 4에 도시된 바와 같이, 수식 (53)의 데이터 흐름이 표현되는 것을 확인할 수 있다.
VI. 하이브리드 아키텍쳐를 적용한 신호 변환 장치
이하에서는, DST-II, DCT-II, DFT 및 웨이블릿 행렬에 대한 재귀 형태를 도출하여, 하이브리드 아키텍쳐가 적용된 신호 변환 장치에 대해 설명한다. 상술된 바와 같이, DST-II, DCT-II, DFT 및 웨이블릿 행렬은 재킷 행렬에 기초한 동일한 희소 행렬 분해 알고리즘을 이용하여 통일될 수 있고, 일부 특징의 변경 내에서 재귀적인 아키텍쳐를 이용할 수 있게 된다.
도 1 내지 도 4의 버터플라이 데이터 흐름 구조를 보면, 수식 (18), (34), (45), 및 (53)은 유사한 재귀 흐름을 포함하과 있다. 또한, 4개의 그래프는 모두
Figure pat00085
단계를 포함하고 있다. 따라서, 다음과 같은 과정을 이용하여, 도 1로부터 도 2,3,4의 과정을 도출해 낼 수 있다.
먼저, DCT-II의 수식 (18)을 이용하여 DST-II의 수식 (34)를 얻는 방법을 설명한다. 일단, 수식 (18)의 [L]n을 [U]n으로 바꾼다. 여기에서,
Figure pat00086
이다. 그리고, 매 DCT-II 출력 단계에 행렬 [M1][M2]를 곱하면 된다. 그러면, DCT-II의 수식 (18)로부터 DST-II의 수식 (34)의 행렬을 얻을 수 있게 된다.
다음으로, DCT-II의 수식 (18)을 이용하여 DFT의 수식 (45)를 얻는 방법을 설명한다. 먼저, [L]n을 [Pr]n으로 바꾸고 [D]n을 [W]n으로 바꾼다. 그리고, 입력된 데이터에 처음 h 단계 동안 행렬 [M3]를 곱한다. 그 후에, 나중의 h 단계 동안은 행렬 [M4]를 곱한다. 그러면, DCT-II의 수식 (18)로부터 DFT의 수식 (45)의 행렬을 얻을 수 있게 된다.
그 다음으로, DCT-II의 수식 (18)을 이용하여 웨이블릿 행렬의 수식 (53)를 얻는 방법을 설명한다. 먼저, [L]n을 [Pa]n으로 바꾸고 [D]n을 [Pb]n으로 바꾼다. 그리고, 입력된 데이터에 나중의 h 단계 동안 행렬 [M5]를 곱한다. 그러면, DCT-II의 수식 (18)로부터 웨이블릿 행렬의 수식 (53)의 행렬을 얻을 수 있게 된다.
이와 관련된 행렬들은 다음과 같이 주어진다.
Figure pat00087
Figure pat00088
(55)
Figure pat00089
(56)
Figure pat00090
Figure pat00091
(57)
Figure pat00092
Figure pat00093
(58)
Figure pat00094
Figure pat00095
(59)
여기에서,
Figure pat00096
는 크로네커 곱이고,
Figure pat00097
는 대각합(diagonal sum)을 나타낸다.
도 1 내지 도 4에 도시된 바와 같이, DST-II의 계산은 DCT-II의 계산에서 서브 행렬 [L]N을 [U]N으로 바꿈으로써 할수 있음을 알 수 있다. 그리고, DFT의 계산은 DCT-II의 계산에서 서브 행렬 [D]N을 [W]N으로 바꾸고, 퍼뮤테이션 행렬 [L]N을 [Pr]N으로 바꿈으로써 할 수 있음을 알 수 있다. 또한, HWT의 계산은 DCT-II의 계산에서 서브 행렬 [D]N을 [Pb]N으로 바꾸고, 퍼뮤테이션 행렬 [L]N을 [Pa]N으로 바꾼 후에, HWT의 출력에 특별한 행렬들을 곱함으로써 할수 있음을 알 수 있다.
이와 같은 결과를 이용하여, 도 5 및 도 6에 도시된 바와 같은 하이브리드 아키텍쳐가 적용된 신호 변환 장치를 제공할 수 있게 되며, 이하에서는 이에 대해 설명한다.
도 5는 본 발명의 일 실시예에 따른, 하이브리드 아키텍쳐가 적용된 신호 변환 장치(500)의 구조를 도시한 도면이다. 그리고, 도 6은 본 발명의 일 실시예에 따른, 신호 변환 장치(500)의 상세한 구조를 도시한 도면이다. 도 5에 도시된 신호 변환 장치(500)는 DCT-II(Discrete Cosine Transform), DST-II(Discrete Sine Transform), DFT(Discrete Fourier Transform) 및 HWT(Haar Wavelet Transform)에 대한 하이브리드 아키텍쳐가 적용된다.
구체적으로, 신호 변환 장치(500)는 스위칭부(510) 및 연산부(520)를 포함한다. 스위칭부(510)는 DCT-II, DST-II, DFT, 및 HWT 중 어느 하나의 변환을 선택한다. 그리고, 변환부(520)는 스위칭부(510)에서 선택된 변환에 따라 입력된 신호를 변환하여 출력한다.
도 6에 도시된 바와 같이, 스위칭부(510)는 서브 행렬 선택부(518) 및 퍼뮤테이션 행렬 선택부(519)를 포함한다. 그리고, 변환부(520)는 제1 곱셈부(521), 제2 곱셈부(522), 제3 곱셈부(523), 제4 곱셈부(524) 및 제5 곱셈부(525)를 포함한다.
구체적으로, 서브 행렬 선택부(518)는 DCT-II, DST-II, DFT, 및 HWT 중 어느 하나의 변환을 위한 서브 행렬 연산을 선택한다. 그리고, 퍼뮤테이션 행렬 선택부(519)는 DCT-II, DST-II, DFT, 및 HWT 중 어느 하나의 변환을 위한 퍼뮤테이션 행렬 연산을 선택한다.
첫번째로, 스위칭부(510)에 의해 DCT-II 변환이 선택된 경우, 서브 행렬 선택부(518)는 서브 행렬로 [L]n(511)을 선택하고, 퍼뮤테이션 행렬 선택부(519)는 퍼뮤테이션 행렬로 [D]n(515)을 선택한다.
그리고, 변환부(520)는 서브행렬 [L]n과 상기 퍼뮤테이션 행렬로 [D]n을 이용하여 수식(18)의 연산을 수행함으로써, 입력된 신호를 DCT-II 변환하게 된다. 구체적으로, 변환부(520)의 제1 곱셈기(521)는 입력신호에 서브행렬 [L]n과 상기 퍼뮤테이션 행렬로 [D]n을 곱한다. 그 후에, 변환부(520)의 제2 곱셈기(522)는 앞의 결과에 행렬 M을 곱한다. 그러면, 변환부(520)는 입력된 신호를 DCT-II 변환하여, MPEG-4 HEVC로 변환할 수 있게 된다.
두번째로, 스위칭부(510)에 의해 DST-II 변환이 선택된 경우, 서브 행렬 선택부(518)는 서브 행렬로 [U]n(512)을 선택하고, 퍼뮤테이션 행렬 선택부(519)는 퍼뮤테이션 행렬로 [D]n(515)을 선택한다.
그리고, 변환부(520)는 서브행렬 [U]n과 퍼뮤테이션 행렬 [D]n을 이용하고 각 출력 단계에서 행렬 [M1] 및 [M2]를 곱하여, 수식(34)의 연산을 수행함으로써, 입력된 신호를 DST-II 변환하게 된다. 구체적으로, 변환부(520)의 제1 곱셈부(521)는 입력신호에 서브행렬 [U]n과 퍼뮤테이션 행렬 [D]n을 곱한다. 그 후에, 변환부(520)의 제2 곱셈기(522)는 앞의 결과에 행렬 M을 곱한다. 그리고, 제3 곱셈부(523)는 앞의 결과에 대한 매 출력 단계에서 행렬 [M1] 및 [M2]를 곱하게 된다. 그러면, 변환부(520)는 입력된 신호를 DST-II 변환하여, HEVC 신호를 생성을 할 수 있게 된다.
세번째로, 스위칭부(510)에 의해 DFT 변환이 선택된 경우, 서브 행렬 선택부(518)는 서브 행렬로 [Pr]n(513)을 선택하고, 퍼뮤테이션 행렬 선택부(519)는 퍼뮤테이션 행렬로 [W]n을(516) 선택하게 된다.
그리고, 변환부(520)는 서브행렬 [Pr]n과 퍼뮤테이션 행렬 [W]n을 이용하고, 입력된 신호에 총 2h 단계 중 처음 h 단계 동안 행렬 [M3]를 곱하고 나중의 h 단계 동안은 행렬 [M4]를 곱하여, 수식(45)의 연산을 수행함으로써, 입력된 신호를 DFT 변환하게 된다. 구체적으로, 변환부(520)의 제1 곱셈부(521)는 입력신호에 서브행렬 [Pr]n과 퍼뮤테이션 행렬 [W]n을 곱한다. 그 후에, 변환부(520)의 제2 곱셈기(522)는 앞의 결과에 행렬 M을 곱한다. 그리고, 제4 곱셈부(524)는 입력된 신호에 총 2h 단계 중 처음 h 단계 동안 행렬 [M3]를 곱하고 나중의 h 단계 동안은 행렬 [M4]를 곱한다. 그러면, 변환부(520)는 입력된 신호를 DFT 변환하여, OFDM-4G 신호로 변환을 할 수 있게 된다.
네번째로, 스위칭부(510)에 의해 HWT 변환이 선택된 경우, 서브 행렬 선택부(514)는 서브 행렬로 [Pa]n을(514) 선택하고, 퍼뮤테이션 행렬 선택부(519)는 퍼뮤테이션 행렬로 [Pb]n(517)을 선택하게 된다.
그리고, 변환부(520)는 서브행렬 [Pa]n과 퍼뮤테이션 행렬로 [Pb]n을 이용하고, 입력된 신호에 총 2h 단계 중 나중의 h 단계 동안 행렬 [M5]를 곱하여, 수식(53)의 연산을 수행함으로써, 입력된 신호를 DFT 변환하게 된다. 구체적으로, 변환부(520)의 제1 곱셈부(521)는 입력신호에 서브행렬 [Pa]n과 퍼뮤테이션 행렬 [Pb]n을 곱한다. 그 후에, 변환부(520)의 제2 곱셈기(522)는 앞의 결과에 행렬 M을 곱한다. 그 후에, 제5 곱셈기(525)는 입력된 신호에 총 2h 단계 중 나중의 h 단계 동안 행렬 [M5]를 곱하게 된다. 그러면, 변환부(520)는 입력된 신호를 HWT 변환하여, JPEG-2000 신호로 변환을 할 수 있게 된다.
이와 같이, 신호 변환 장치(500)는 하이브리드 아키텍쳐를 적용하여, DCT-II, DST-II, DFT, 및 HWT 중 어느 하나의 변환을 선택적으로 할 수 있게 된다. 또한, 신호 변환 장치(500)는 DCT-II, DST-II, DFT, 및 HWT의 재귀적 구조를 공동으로 적용함으로써, 낮은 복잡도의 구조를 가진 하이브리드 아키텍쳐를 가질 수 있게 된다. 아래의 표와 같이, 본 실시예에서 제안된 하이브리드 아키텍쳐는 직접적인 방식보다 계산 복잡도가 낮은 것을 확인할 수 있다.
Figure pat00098
이하에서는, 도 7a 및 도 7b를 참고하여, 본 실시예에 따른 신호 변환 자치(500)가 영상 인코더 및 영상 디코더로 적용된 경우에 대해 설명한다. 도 7a는 본 발명의 일 실시예에 따른, 단방향 비디오 코딩 시나리오의 경우를 도시한 도면이다.
도 7a에 도시된 바와 같이, 비디오 소스(video source)는 비디오 신호를 인코딩하여 방송을 통해 TV로 전송하거나, 서버 및 네트워크를 통해 PC 또는 모바일 디스플레이 장치로 전송하게 된다. 또한, 비디오 소스는 비디오를 압축하여 DVD 형태로 제공할 수도 있게 된다. 이 때, 비디오 소스는 신호 변환 장치(500)를 이용하여 DCT-II, DST-II, DFT, 및 HWT 중 하나를 이용해 인코딩을 수행하게 된다. 그리고, TV, PC 및 모바일 디스플레이 장치는 신호 변환 장치(500)를 이용하여 DCT-II, DST-II, DFT, 및 HWT 중 하나의 디코딩을 수행하게 된다.
이와 같이, 신호 변환 장치(500)는 단방향 비디오 코딩 시나리오에 이용될 수도 있다.
도 7b는 본 발명의 일 실시예에 따른, 양방향 비디오 코딩 시나리오의 경우를 도시한 도면이다.
도 7b에 도시된 바와 같이, PC를 이용해 화상채팅을 할 경우, PC는 카메라를 통해 촬영된 영상 신호를 인코딩하여 상대방의 PC로 전송한다. 그리고, PC는 상대방의 영상 신호를 수신하여 디코딩한 후에 디스플레이 장치에 영상을 표시하게 된다. 이 때, PC는 신호 변환 장치(500)를 이용하여 DCT-II, DST-II, DFT, 및 HWT 중 하나를 이용해 인코딩 및 디코딩을 수행하게 된다.
이와 같이, 신호 변환 장치(500)는 양방향 비디오 코딩 시나리오에 이용될 수도 있다.
한편, 상술한 바와 같은 신호 변환 장치(500)에 적용되는 신호 변환방법에도 본 발명의 기술적 사상이 적용될 수 있음은 물론이다. 또한, 본 실시예에 따른 신호 변환 장치(500)의 기능을 수행하게 하는 컴퓨터 프로그램을 수록한 컴퓨터로 읽을 수 있는 기록매체에도 본 발명의 기술적 사상이 적용될 수 있음은 물론이다. 또한, 본 발명의 다양한 실시예에 따른 기술적 사상은 컴퓨터로 읽을 수 있는 기록매체에 기록된 컴퓨터로 읽을 수 있는 코드 형태로 구현될 수도 있다. 컴퓨터로 읽을 수 있는 기록매체는 컴퓨터에 의해 읽을 수 있고 데이터를 저장할 수 있는 어떤 데이터 저장 장치이더라도 가능하다. 예를 들어, 컴퓨터로 읽을 수 있는 기록매체는 ROM, RAM, CD-ROM, 자기 테이프, 플로피 디스크, 광디스크, 하드 디스크 드라이브, 등이 될 수 있음은 물론이다. 또한, 컴퓨터로 읽을 수 있는 기록매체에 저장된 컴퓨터로 읽을 수 있는 코드 또는 프로그램은 컴퓨터간에 연결된 네트워크를 통해 전송될 수도 있다.
또한, 이상에서는 본 발명의 바람직한 실시예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안될 것이다.
500 : 신호 변환 장치 510 : 스위칭부
520 : 변환부

Claims (12)

  1. DCT-II(Discrete Cosine Transform), DST-II(Discrete Sine Transform), DFT(Discrete Fourier Transform) 및 HWT(Haar Wavelet Transform)에 대한 하이브리드 아키텍쳐를 적용한 신호 변환 장치에 있어서,
    DCT-II, DST-II, DFT, 및 HWT 중 어느 하나의 변환을 선택하는 스위칭부; 및
    상기 스위칭부에서 선택된 변환에 따라 입력된 신호를 변환하여 출력하는 변환부;를 포함하는 신호 변환 장치.
  2. 제1항에 있어서,
    상기 스위칭부는,
    DCT-II, DST-II, DFT, 및 HWT 중 어느 하나의 변환을 위한 서브 행렬 연산을 선택하는 서브 행렬 선택부; 및
    DCT-II, DST-II, DFT, 및 HWT 중 어느 하나의 변환을 위한 퍼뮤테이션 행렬 연산을 선택하는 퍼뮤테이션 행렬 선택부;를 포함하는 것을 특징으로 하는 신호 변환 장치.
  3. 제2항에 있어서,
    상기 스위칭부에 의해 DCT-II 변환이 선택된 경우,
    상기 서브 행렬 선택부는,
    서브 행렬로 [L]n을 선택하고,
    상기 퍼뮤테이션 행렬 선택부는,
    퍼뮤테이션 행렬로 [D]n을 선택하는 것을 특징으로 하는 신호 변환 장치.
  4. 제3항에 있어서,
    상기 변환부는,
    상기 서브행렬 [L]n과 상기 퍼뮤테이션 행렬로 [D]n을 이용하여 아래의 수식(18)의 연산을 수행함으로써, 입력된 신호를 DCT-II 변환하는 것을 특징으로 하는 신호 변환 장치.
    Figure pat00099
  5. 제2항에 있어서,
    상기 스위칭부에 의해 DST-II 변환이 선택된 경우,
    상기 서브 행렬 선택부는,
    서브 행렬로 [U]n을 선택하고,
    상기 퍼뮤테이션 행렬 선택부는,
    퍼뮤테이션 행렬로 [D]n을 선택하는 것을 특징으로 하는 신호 변환 장치.
  6. 제5항에 있어서,
    상기 변환부는,
    상기 서브행렬 [U]n과 상기 퍼뮤테이션 행렬로 [D]n을 이용하고 매 출력 단계에서 행렬 [M1] 및 [M2]를 곱하여, 아래의 수식(34)의 연산을 수행함으로써, 입력된 신호를 DST-II 변환하는 것을 특징으로 하는 신호 변환 장치.
    Figure pat00100
  7. 제2항에 있어서,
    상기 스위칭부에 의해 DFT 변환이 선택된 경우,
    상기 서브 행렬 선택부는,
    서브 행렬로 [Pr]n을 선택하고,
    상기 퍼뮤테이션 행렬 선택부는,
    퍼뮤테이션 행렬로 [W]n을 선택하는 것을 특징으로 하는 신호 변환 장치.
  8. 제7항에 있어서,
    상기 변환부는,
    상기 서브행렬 [Pr]n과 상기 퍼뮤테이션 행렬로 [W]n을 이용하고, 입력된 신호에 총 2h 단계 중 처음 h 단계 동안 행렬 [M3]를 곱하고 나중의 h 단계 동안은 행렬 [M4]를 곱하여, 아래의 수식(45)의 연산을 수행함으로써, 입력된 신호를 DFT 변환하는 것을 특징으로 하는 신호 변환 장치.
    Figure pat00101
  9. 제2항에 있어서,
    상기 스위칭부에 의해 HWT 변환이 선택된 경우,
    상기 서브 행렬 선택부는,
    서브 행렬로 [Pa]n을 선택하고,
    상기 퍼뮤테이션 행렬 선택부는,
    퍼뮤테이션 행렬로 [Pb]n을 선택하는 것을 특징으로 하는 신호 변환 장치.
  10. 제9항에 있어서,
    상기 변환부는,
    상기 서브행렬 [Pa]n과 상기 퍼뮤테이션 행렬로 [Pb]n을 이용하고, 입력된 신호에 총 2h 단계 중 나중의 h 단계 동안 행렬 [M5]를 곱하여, 아래의 수식(53)의 연산을 수행함으로써, 입력된 신호를 DFT 변환하는 것을 특징으로 하는 신호 변환 장치.
    Figure pat00102

  11. 제1항 내지 제10항 중 어느 한 항에 기재된 신호 변환 장치에 적용된 신호 변환 방법.
  12. 제1항 내지 제10항 중 어느 한 항에 기재된 신호 변환 장치의 기능을 수행하는 컴퓨터 프로그램이 수록된 컴퓨터로 읽을 수 있는 기록 매체.
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