KR101219309B1 - 신호 처리 소자 및 이미지 처리 소자 - Google Patents

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Abstract

신호 처리 소자 및 이미지 처리 소자가 제공된다. 본 신호 처리 소자는, 입력된 신호에 대해, DCT 행렬 연산, Haar 행렬 연산, 및 Slant 행렬 연산 중 스위치부에 의해 선택된 행렬 연산을 수행하는 행렬 연산부를 포함한다. 이에 따라, 신호 처리 소자는 하나의 칩으로 DCT-II, Haar 변환, 및 Slant 변환을 선택적으로 수행할 수 있는 하이브리드 구조로 구현될 수 있게 된다.

Description

신호 처리 소자 및 이미지 처리 소자 {signal processing device and image processing device}
본 발명은 신호 처리 소자 및 이미지 처리 소자에 관한 것으로, 더욱 상세하게는, DCT(Discrete Cosine Transformation)-II, Haar, Slant 변환을 수행하는 신호 처리 소자 및 이미지 처리 소자에 관한 것이다.
DCT(Discrete Cosine Transformation)-II, Haar, 및 Slant 변환 기술은 신호 처리 분야에서 다양하게 적용되고 있다. 특히, 이와 같은 신호 변환 기술은 이미지 인코딩 처리나 신호의 모듈레이션 등을 위해 사용되고 있다.
DCT, 특히 DCT-II는 신호처리 및 영상처리에 사용된다. 특히 DCT는 신호의 에너지 성분 대부분이 저주파 성분 일부에 집중되는 '에너지 집중 현상'을 가지고 있기 때문에, 손실 압축에 널리 사용한다. 예를 들어, JPEG 영상 압축, MJPEG, MPEG, 디브이 동영상 압축등에서 DCT를 사용한다. N × N 블록에 2차원 DCT-II을 적용하고, 결과값을 양자화하고 엔트로피 부호화한다.
또한, Haar 변환 및 Slant 변환도 다양한 신호처리 분야에 사용된다.
이와 같은, DCT-II, Haar 변환, 및 Slant 변환을 위한 회로는 각각 별도의 회로 또는 별도의 칩으로 구현된다. 하지만, 이와 같은 변환 회로들이 별개로 구현될 경우, 이 회로들을 포함하는 장치는 부피가 커질 뿐만 아니라 처리 속도도 느려지게 된다.
이에 따라, DCT-II, Haar 변환, 및 Slant 변환을 수행하는 통합 회로를 구현하기 위한 방안의 모색이 요청된다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 본 발명의 목적은, 입력된 신호에 대해, DCT 행렬 연산, Haar 행렬 연산, 및 Slant 행렬 연산 중 스위치부에 의해 선택된 행렬 연산을 수행하는 행렬 연산부를 포함하는 신호 처리 소자 및 이를 적용한 이미지 처리 소자를 제공함에 있다.
상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른, 신호 처리 소자는, DCT 행렬 연산, Haar 행렬 연산, 및 Slant 행렬 연산 중 어느 하나를 선택하는 스위치부; 및 입력된 신호에 대해, DCT 행렬 연산, Haar 행렬 연산, 및 Slant 행렬 연산 중 상기 스위치부에 의해 선택된 행렬 연산을 수행하는 행렬 연산부;를 포함한다.
그리고, 상기 행렬 연산부는, 상기 DCT(Discrete Cosine Transformation)-II 행렬 연산, Haar 행렬 연산, 및 Slant 행렬 연산에 공유되어 이용되는 하나의 버터플라이 구조를 포함할 수도 있다.
또한, 상기 행렬 연산부는, 입력된 신호에 대해 행 퍼뮤테이션(permutation) 행렬 연산을 수행하고, 연산이 완료된 신호를 스위치부로 전송하는 행 퍼뮤테이션 행렬 연산부; 상기 스위치부에서 출력되는 신호에 대해 DCT-II 행렬 연산을 수행하는 DCT-II 행렬 연산부; 상기 스위치부에서 출력되는 신호에 대해 Haar 행렬 연산을 수행하는 Haar 행렬 연산부; 상기 스위치부에서 출력되는 신호에 대해 Slant 행렬 연산을 수행하는 Slant 행렬 연산부; 상기 DCT-II 행렬 연산부, Haar 행렬 연산부, 및 Slant 행렬 연산부 중 어느 하나에서 출력되는 신호에 대해 버터플라이 구조 연산을 수행하는 버터플라이 구조 연산부; 및 상기 버터플라이 구조 연산부에서 출력되는 신호에 대해 열 퍼뮤테이션 행렬 연산을 수행하는 열 퍼뮤테이션 행렬 연산부;를 포함할 수도 있다.
그리고, 상기 스위치부는, 상기 행 퍼뮤테이션 행렬 연산부로부터 입력된 신호를 상기 DCT-II 행렬 연산부, Haar 행렬 연산부, 및 Slant 행렬 연산부 중 어느 하나로 출력할 수도 있다.
또한, 상기 DCT-II 행렬 연산부는, 아래의 수식에 포함된 행렬 [C]N에 대한 행렬 연산을 수행할 수도 있다.
Figure 112010062724635-pat00001
여기에서,
Figure 112010062724635-pat00002
은
Figure 112010062724635-pat00003
의 DCT-II 행렬이고,
Figure 112010062724635-pat00004
이며,
Figure 112010062724635-pat00005
Figure 112010062724635-pat00006
그리고, 상기 Haar 행렬 연산부는, 아래의 수식에 포함된 행렬 HT(N)에 대한 행렬 연산을 수행할 수도 있다.
Figure 112010062724635-pat00007
또한, 상기 Slant 행렬 연산부는, 아래의 수식에 포함된 행렬 S(N)에 대한 행렬 연산을 수행할 수도 있다.
Figure 112010062724635-pat00008
그리고, 상기 행렬 연산부는, DCT-II 행렬 연산, Haar 행렬 연산, 및 Slant 행렬 연산을 선택적으로 수행하는 하이브리드 구조를 포함할 수도 있다.
또한, 상기 스위치부, 행렬 연산부는 하나의 칩으로 구현될 수도 있다.
한편, 본 발명의 일 실시예에 따른, 이미지 처리 소자는, 상술된 신호 처리 소자를 이용하여 이미지 신호에 대한 인코딩을 수행한다.
본 발명의 다양한 실시예에 따르면, 입력된 신호에 대해, DCT 행렬 연산, Haar 행렬 연산, 및 Slant 행렬 연산 중 스위치부에 의해 선택된 행렬 연산을 수행하는 행렬 연산부를 포함하는 신호 처리 소자 및 이를 적용한 이미지 처리 소자를 제공할 수 있게 되어, 신호 처리 소자는 하나의 칩으로 DCT-II, Haar 변환, 및 Slant 변환을 선택적으로 수행할 수 있는 하이브리드 구조로 구현될 수 있게 된다.
도 1은 본 발명의 일 실시예에 따른, DCT-II, Haar 변환, 및 Slant 변환이 모두 가능한 하이브리드 구조의 신호처리소자의 구성을 도시한 블럭도,
도 2는 본 발명의 일 실시예에 따른, 8x8의 DCT-II 행렬에 대한 버터플라이 데이터 흐름 다이어그램을 도시한 도면,
도 3은 본 발명의 일 실시예에 따른, 8x8의 Haar 행렬에 대한 버터플라이 데이터 흐름 다이어그램을 도시한 도면,
도 4는 본 발명의 일 실시예에 따른, 8x8의 Slant 행렬에 대한 버터플라이 데이터 흐름 다이어그램을 도시한 도면이다.
이하에서는 도면을 참조하여 본 발명을 보다 상세하게 설명한다.
먼저, DCT-II, Haar 변환, 및 Slant 변환 연산을 위한 행렬들을 블럭-인버스 처리(block-inverse processing)에 기초하여 분해하여 새로운 형태로 표현하기 위한 수식 전개 과정을 설명한다. 이와 같은 수식 전개 과정을 통해, DCT-II, Haar 변환, 및 Slant 변환을 위한 행렬은 유사한 리커시브 계산 패턴을 가지게 되며, 하나의 직교 특성 행렬(othogonal character matrix) 및 특정 희소 행렬(special sparse matrix)로 분해된다. 그리고, 특정 희소 행렬은 자켓 행렬(Jacket matrix)을 포함한다. 이와 같이, DCT-II, Haar 변환, 및 Slant 변환을 위한 행렬들은 분해 과정을 통해 서로 공유되는 부분을 발견할 수 있으며, 이와 같이 공유되는 부분을 버터플라이 구조를 이용하여 구현할 수 있게 된다. 이를 통해, DCT-II, Haar 변환, 및 Slant 변환을 하나의 회로 구조에서 선택적으로 처리할 수 있는 하이브리드 구조의 신호 처리 소자를 구현할 수 있게 된다. 이와 같은, 하이브리드 구조의 신호 처리 소자의 구현을 위한 행렬 분해 과정을 이하에서 수식 전개를 통해 설명한다.
1. 자켓 행렬의 개념 및 성질
일반적인 행렬(예를 들어, 실수 대칭, Hermitian, unitary 행렬 등)은 unitary 변환에 의해 대각화될 수 있다. 일반적인 경우, 선형 독립의 열을 포함하는 행렬은 AE=QR로 팩터화(factorization)될 수 있다. 이와 같은 팩터화는 자켓 행렬을 통해 DCT/Haar/Slant 변환과 같은 직교 행렬에 적용될 수 있다. 여기에서, R은 희소 행렬(sparse matrix)이고 Q는 unitary 행렬을 나타낸다. QR 분해의 특수 케이스로, 행렬 Q는 trigonometric 변환 행렬로 고정될 수도 있다.
자켓 행렬은 c의 가중치를 가진 일반적인 Hadamard 행렬을 포함한다. 여기에서, c는 j(j는 허수 단위(imaginary unit :
Figure 112010062724635-pat00009
)를 나타냄) 또는 2k(k는 정수)이다. 또한, 자켓 행렬 [J]N (
Figure 112010062724635-pat00010
, n∈{2,3,…})은 대칭이다.
일반적인 정의에 의하면, 정방 행렬
Figure 112010062724635-pat00011
의 역행렬이 element-wise inverse(즉,
Figure 112010062724635-pat00012
, 1<i,j<N)인 경우, 이 행렬 [J]N이 자켓 행렬이된다.
Hadamard, DFT, DCT, Haar, 및 Slant 행렬과 같은 직교 행렬은 자켓 행렬군을 포함한다. NxN 자켓 행렬은 리커시브(recursive) 형태의 아래의 공식을 이용하여 구할 수 있다.
Figure 112010062724635-pat00013
,
Figure 112010062724635-pat00014
, n∈{2,3,…} (1)
여기에서,
Figure 112010062724635-pat00015
는 크로네커 곱셈(Kronecker product).
2. DCT/HAAR/SLANT 행렬의 분해
A. 자켓 행렬을 통한 DCT 행렬의 리커시브 팩터화
DCT-II 행렬 [CN]의 각 요소는 다음과 같이 정의된다.
Figure 112010062724635-pat00016
,
Figure 112010062724635-pat00017
(2)
여기에서,
Figure 112010062724635-pat00018

상기의 공식을 이용하여, 2x2 의 DCT-II 행렬은 다음과 같이 간단히 구할 수 있다.
Figure 112010062724635-pat00019
(3)
여기에서,
Figure 112010062724635-pat00020
는 1계(order)의 특수 요소 역행렬이 되는 요소로, 그 역이 되는 값은
Figure 112010062724635-pat00021
가 된다. 그리고,
Figure 112010062724635-pat00022
는 DCT 계산을 위한 코사인 단위를 나타낸다.
4x4의 DCT-II 행렬은 다음과 같은 형태를 가진다.
Figure 112010062724635-pat00023
(4)
여기에, 행 퍼뮤테이션(permutation) 행렬인 [Pr]4를 곱하면, 다음과 같이 표현된다.
Figure 112010062724635-pat00024
(5)
여기에서, 행 퍼뮤테이션 행렬은 다음과 같이 정의된다.
[Pr]2 = [I]2,
Figure 112010062724635-pat00025
Figure 112010062724635-pat00026
(6)
또한, 코사인의 성질에 의해
Figure 112010062724635-pat00027
이므로, 수식 (5)는 다음과 같이 정리할 수 있다.
Figure 112010062724635-pat00028
(7)
4x4의 열 퍼뮤테이션 행렬은 다음과 같이 정의된다.
Figure 112010062724635-pat00029
수식 (7)에 상기 열 퍼뮤테이션 행렬을 곱하면, 다음과 같이 정리된다.
Figure 112010062724635-pat00030
Figure 112010062724635-pat00031
(8)
여기에서,
Figure 112010062724635-pat00032
는 2x2의 DCT-II 행렬에 해당되고,
Figure 112010062724635-pat00033
이다.
그러면, 수식 (8)은 다음과 같이 정리될 수 있다.
Figure 112010062724635-pat00034
(9)
이 때,
Figure 112010062724635-pat00035
는 블럭 역행렬(block inverse matrix)이며, 역행렬은 다음과 같이 표현됨을 확인할 수 있다.
Figure 112010062724635-pat00036
(10)
즉, 수식 (10)은 블럭 역행렬에 해당되는 자켓 행렬 타입의 희소 행렬(sparse matrix)임을 나타내고 있다.
따라서, 일반적인 DCT-II 행렬 [C]N은 다음과 같은 리커시브(recursive) 형태로 표현될 수 있음을 확인할 수 있다.
Figure 112010062724635-pat00037
(11)
여기에서,
Figure 112010062724635-pat00038
는
Figure 112010062724635-pat00039
의 DCT-II 행렬을 나타내며,
Figure 112010062724635-pat00040
는 다음의 공식을 이용하여 구할 수 있다.
Figure 112010062724635-pat00041
(12)
여기에서,
Figure 112010062724635-pat00042
Figure 112010062724635-pat00043
(13)
그리고, 이에 대한 역행렬을 구해보면 다음과 같다.
Figure 112010062724635-pat00044
(14)
수식 (14)의 왼쪽 위에 있는 [C]N의 블럭 행렬인 [C]N/2은 리커시브 팩터화(recursive factorization)된 것을 확인할 수 있다. 하지만, 오른쪽 아래에 있는 [B]N/2는 리커시브 팩터화(recursive factorization)되어 있지 않다.
본 실시예에 따른 알고리즘에서, [B]N/2는 수식 (12)와 삼각함수 공식을 이용하여 리커시브 형태 및 관계에 대해 아래와 같이 설명된다. 수식 (12)에 따르면, NxN의 행렬인 [B]N은 아래의 삼각함수 공식과 수식 (14)에 의해 다음과 같이 정의된다.
Figure 112010062724635-pat00045
Figure 112010062724635-pat00046
여기에서,
Figure 112010062724635-pat00047
상기 삼각함수 공식을 이용하면, [B]N은 다음과 같이 정리된다.
Figure 112010062724635-pat00048
(14)
여기에서,
Figure 112010062724635-pat00049
,
Figure 112010062724635-pat00050

8x8의 DCT-II 행렬은 다음과 같이 정리된다.
Figure 112010062724635-pat00051
(15)
그리고, 이는 다음과 같이 표현될 수도 있다.
Figure 112010062724635-pat00052
Figure 112010062724635-pat00053
Figure 112010062724635-pat00054
Figure 112010062724635-pat00055
(16)
모든 퍼뮤테이션 행렬을 제외시키면, 수식 (16)은 다음과 같이 정리된다.
Figure 112010062724635-pat00056
(17)
이상 설명한 바와 같이, DCT-II 행렬은 정리되게 된다.
B. 자켓 행렬을 통한 Haar 행렬의 리커시브 팩터화
Haar 행렬 HT(N)은 다음과 같은 Haar 함수 {har(r,m,t)}의 세트로 구해진다.
har (0,0,t) = 1,
Figure 112010062724635-pat00057
Figure 112010062724635-pat00058
(18)
예를 들어, 2x2의 Haar 행렬은 다음과 같이 구할 수 있다.
Figure 112010062724635-pat00059
Figure 112010062724635-pat00060
여기에서,
Figure 112010062724635-pat00061
이며, 이는 자켓 행렬 형태의 희소 행렬임을 알 수 있다.
또한, 8x8의 Haar 행렬은 다음과 같이 구할 수 있다.
Figure 112010062724635-pat00062
(19)
HT(8) 행렬을 행 및 열 퍼뮤테이션 행렬이 곱해진 Har(N) 행렬 형태로 정리하면 다음과 같다.
Figure 112010062724635-pat00063
Figure 112010062724635-pat00064
Figure 112010062724635-pat00065
(20)
여기에서,
Figure 112010062724635-pat00066
,
Figure 112010062724635-pat00067
수식 (20)을 분해하면 다음과 같다.
Figure 112010062724635-pat00068
(21)
여기에서,
Figure 112010062724635-pat00069
이며, H4는 Hadamard 행렬을 나타내고, S4는 다음과 같이 정의된다.
Figure 112010062724635-pat00070
(22)
여기에서,
Figure 112010062724635-pat00071
그리고, 수식 (21)의 역행렬은 블럭 역행렬임을 다음과 같이 확인할 수 있다.
Figure 112010062724635-pat00072
(23)
일반적으로, 다음과 같이 HT(N)을 구할 수 있다.
Figure 112010062724635-pat00073
(24)
그리고, 이에 대한 역행렬은,
Figure 112010062724635-pat00074
(25)
이와 같이, Haar 행렬은 분해되어 리커시브 팩터화된 형태로 표현될 수 있다.
C. 자켓 행렬을 통한 Haar 행렬의 리커시브 팩터화
S(N)을 NxN Slant 행렬로 정의하면, 가장 낮은 차수의 Slant 행렬은 다음과 같이 정의된다.
Figure 112010062724635-pat00075
(26)
그리고, N=4인 경우는 다음과 같이 정의된다.
Figure 112010062724635-pat00076
(27)
여기에서,
Figure 112010062724635-pat00077
수식 (27)에 행 퍼뮤테이션 행렬
Figure 112010062724635-pat00078
및 열 퍼뮤테이션 행렬
Figure 112010062724635-pat00079
를 곱하면 다음과 같다.
Figure 112010062724635-pat00080
Figure 112010062724635-pat00081
(28)
여기에서,
Figure 112010062724635-pat00082
따라서, 수식 (27)을 다시 정리하면 다음과 같다.
Figure 112010062724635-pat00083
(29)
여기에서, 희소 행렬인
Figure 112010062724635-pat00084
의 역행렬은 블럭 역행렬인 것을 확인할 수 있다. 따라서, 수식 (29)의 역행렬은 다음과 같다.
Figure 112010062724635-pat00085
(30)
이와 같은 방식으로, 낮은 차수의 Slant 행렬과 희소 행렬을 이용하여 높은 차수의 Slant 행렬을 유도할 수 있으며, 이와같은 과정을 통해 N차의 Slant 행렬을 구하면 다음과 같다.
Figure 112010062724635-pat00086
여기에서,
Figure 112010062724635-pat00087
,
Figure 112010062724635-pat00088
,
Figure 112010062724635-pat00089

예를 들어, 8x8의 Slant 행렬은 다음과 같이 정리된다.
Figure 112010062724635-pat00090
(31)
아래의 행 퍼뮤테이션 행렬 및 열 퍼뮤테이션 행렬을 곱하면 다음과 같이 정리된다.
Figure 112010062724635-pat00091
,
Figure 112010062724635-pat00092
Figure 112010062724635-pat00093
(32)
Figure 112010062724635-pat00094
이 때,
Figure 112010062724635-pat00095
는 다음과 같이 간단하게 표현될 수도 있다.
Figure 112010062724635-pat00096
여기에서, 희소 행렬에 해당되는
Figure 112010062724635-pat00097
는 역행렬이 블럭 역행렬인 것을 확인할 수 있다. 그리고, H4는 다음을 만족한다.
Figure 112010062724635-pat00098
여기에서,
Figure 112010062724635-pat00099
양쪽의 퍼뮤테이션 행렬을 제거하면, S(8)은 다음과 같이 표현된다.
Figure 112010062724635-pat00100
(33)
그리고, 이에 대한 역행렬을 구해보면,
Figure 112010062724635-pat00101
(34)
여기에서,
Figure 112010062724635-pat00102
상기 식에서 리커시브의 기본 요소는 S(N)으로부터 유도될 수 있다.
일반적인 식을 구해보면, 다음과 같다.
Figure 112010062724635-pat00103
(35)
그리고, 이에 대한 역행렬은 다음과 같다.
Figure 112010062724635-pat00104
(36)
여기에서,
Figure 112010062724635-pat00105
이와 같이, Slant 행렬 S(N)은 분해되어 리커시브 팩터화된 형태로 표현될 수 있게 된다.
이상에서 살펴본 바와 같이, DCT-II 행렬인 [C]N, Haar 행렬인 HT(N), 및 Slant 행렬인 S(N)은 수식 (11), (24), 및 (35)에서 살펴본 바와 같이, 모두
Figure 112010062724635-pat00106
및 희소행렬의 곱으로 분해되는 것을 확인할 수 있다.
따라서, 이와 같이 분해된 DCT-II 행렬, Haar 행렬, 및 Slant 행렬의 수식을 이용하여 회로를 설계할 경우, DCT-II, Haar 변환, 및 Slant 변환이 모두 가능한 하이브리드 구조의 회로를 설계할 수 있게 된다.
또한, 이와 같은 수식 (11), (24), 및 (35)에 의해 DCT-II, Haar 변환, 및 Slant 변환을 수행할 경우, 그 계산에 대한 복잡도는 아래의 표와 같다.
Figure 112010062724635-pat00107

3. 하이브리드 구조를 포함하는 신호 처리 소자의 구조
이하에서는, 도 1을 참고하여, 하이브리드 구조를 포함하는 신호처리소자(100)에 대해 설명한다. 도 1은 본 발명의 일 실시예에 따른, DCT-II, Haar 변환, 및 Slant 변환이 모두 가능한 하이브리드 구조의 신호처리소자(100)의 구성을 도시한 블럭도이다.
도 1에 도시된 바와 같이, 행 퍼뮤테이션 행렬 연산부(110), 스위치부(120), DCT-II(Discrete Cosine Transformation - II) 행렬 연산부(130), Haar 행렬 연산부(140), Slant 행렬 연산부(150), 버터플라이 구조 연산부(160), 및 열 퍼뮤테이션 행렬 연산부(170)를 포함한다.
여기에서, 행 퍼뮤테이션 행렬 연산부(110), DCT-II(Discrete Cosine Transformation - II) 행렬 연산부(130), Haar 행렬 연산부(140), Slant 행렬 연산부(150), 버터플라이 구조 연산부(160), 및 열 퍼뮤테이션 행렬 연산부(170)는 행렬 연산부를 구성한다. 즉 행렬 연산부는 입력된 신호에 대해, DCT 행렬 연산, Haar 행렬 연산, 및 Slant 행렬 연산 중 스위치부(120)에 의해 선택된 행렬 연산을 수행한다. 이 때, 행렬 연산부는, DCT(Discrete Cosine Transformation)-II 행렬 연산, Haar 행렬 연산, 및 Slant 행렬 연산에 공유되어 이용되는 하나의 버터플라이 구조를 포함하게 된다. 이하에서는 행렬 연산부의 세부 구조에 대해 도 1을 참고하여 설명한다.
행 퍼뮤테이션 행렬 연산부(110)는 입력된 신호에 대해 행 퍼뮤테이션(permutation) 행렬 연산을 수행하고, 연산이 완료된 신호를 스위치부(120)로 전송한다. 즉, 행 퍼뮤테이션 행렬 연산부(110)는 상술된 수식들에서 [Pr]N 행렬에 대한 연산을 수행한다.
스위치부(120)는 DCT 행렬 연산, Haar 행렬 연산, 및 Slant 행렬 연산 중 어느 하나를 선택하여 신호를 출력한다. 즉, 스위치부(120)는 DCT 행렬 연산부(130), Haar 행렬 연산부(140), 및 Slant 행렬 연산부(150) 중 어느 하나와 연결되게 된다.
스위치부(120)는 외부에서 입력되는 스위치 제어신호에 따라, DCT 행렬 연산부(130), Haar 행렬 연산부(140), 및 Slant 행렬 연산부(150) 중 연결할 유닛을 선택하게 된다. 이 때, 스위치 제어신호는 DCT 행렬 연산, Haar 행렬 연산, 및 Slant 행렬 연산 중 어느 하나를 선택하기 위한 제어신호이며, 이는 사용자에 의해 입력된 명령에 의해 결정될 수도 있다.
이와 같이, 신호 처리 소자(100)는 스위치부(120)를 포함함으로써 DCT 행렬 연산, Haar 행렬 연산, 및 Slant 행렬 연산 중 어느 하나를 선택하여 처리할 수 있게 된다.
DCT-II 행렬 연산부(130)는 스위치부(120)에서 출력되는 신호에 대해 DCT-II 행렬 연산을 수행한다. 즉, DCT-II 행렬 연산부(130)는 아래의 수식에 포함된 행렬 [C]N에 대한 행렬 연산을 수행하게 된다. 아래의 수식은 상기 설명한 수식 (11)~(13)에 해당된다.
Figure 112010062724635-pat00108
(11)
여기에서,
Figure 112010062724635-pat00109
는
Figure 112010062724635-pat00110
의 DCT-II 행렬을 나타내며,
Figure 112010062724635-pat00111
는 다음의 공식을 이용하여 구할 수 있다.
Figure 112010062724635-pat00112
(12)
여기에서,
Figure 112010062724635-pat00113
Figure 112010062724635-pat00114
(13)
이와 같이, DCT-II 행렬 연산부(130)는 상기 수식에 대응되는 회로를 포함하여, 상기 수식에 해당되는 신호처리를 수행하게 된다.
Haar 행렬 연산부(140)는 스위치부에서 출력되는 신호에 대해 Haar 행렬 연산을 수행한다. 즉, Haar 행렬 연산부(140)는 아래의 수식에 포함된 행렬 HT(N)에 대한 행렬 연산을 수행한다.
Figure 112010062724635-pat00115
(24)
이와 같이, Haar 행렬 연산부(140)는 상기 수식에 대응되는 회로를 포함하여, 상기 수식에 해당되는 신호처리를 수행하게 된다.
Slant 행렬 연산부(150)는 스위치부(120)에서 출력되는 신호에 대해 Slant 행렬 연산을 수행한다. 즉, Slant 행렬 연산부(150)는 아래의 수식에 포함된 행렬 S(N)에 대한 행렬 연산을 수행하게 된다.
Figure 112010062724635-pat00116
(35)
이와 같이, Slant 행렬 연산부(150)는 상기 수식에 대응되는 회로를 포함하여, 상기 수식에 해당되는 신호처리를 수행하게 된다.
버터 플라이 구조 연산부(160)는 DCT-II 행렬 연산부(130), Haar 행렬 연산부(140), 및 Slant 행렬 연산부(150) 중 어느 하나에서 출력되는 신호에 대해 버터플라이 구조 연산을 수행한다. 버터 플라이 구조 연산부(160)는 DCT 행렬 연산, Haar 행렬 연산, 및 Slant 행렬 연산에 모두 공유되는 구조를 포함한다. 예를 들어, 버터플라이 구조 연산부(160)는 DCT 행렬 연산, Haar 행렬 연산, 및 Slant 행렬 연산에 모두 포함되는
Figure 112010062724635-pat00117
를 연산하기 위한 버터플라이 구조를 포함한다.
열 퍼뮤테이션 행렬 연산부(170)는 버터플라이 구조 연산부(170)에서 출력되는 신호에 대해 열 퍼뮤테이션 행렬 연산을 수행한다. 즉, 열 퍼뮤테이션 행렬 연산부(170)는 상술된 수식들에서 [Pc]N 행렬에 대한 연산을 수행한다.
이와 같은 하이브리드 구조를 통해, 신호 처리 소자(100)는 공통된 버터플라이 구조를 이용하여 DCT-II 행렬, Haar 행렬, 및 Slant 행렬의 연산을 수행하게 된다. 따라서, 신호 처리 소자(100)는 입력된 신호에 대해 DCT-II, Haar 변환, 및 Slant 변환을 선택적으로 수행할 수 있게 된다.
또한, 이와 같은 구조의 신호 처리 소자를 하나의 칩으로 구현할 경우, DCT-II, Haar 변환, 및 Slant 변환을 선택적으로 수행할 수 있는 하나의 회로 칩을 구현할 수 있게 된다.
이하에서는 도 2 내지 도 4를 참고하여, 8x8의 DCT-II 행렬, Haar 행렬, 및 Slant 행렬 각각에 대한 버터플라이 데이터 흐름 다이어그램을 설명한다.
도 2는 본 발명의 일 실시예에 따른, 8x8의 DCT-II 행렬에 대한 버터플라이 데이터 흐름 다이어그램을 도시한 도면이다. 그리고, 도 3은 본 발명의 일 실시예에 따른, 8x8의 Haar 행렬에 대한 버터플라이 데이터 흐름 다이어그램을 도시한 도면이다. 도 4는 본 발명의 일 실시예에 따른, 8x8의 Slant 행렬에 대한 버터플라이 데이터 흐름 다이어그램을 도시한 도면이다.
도 2 내지 도 4에서 도시된 바와 같이, 세가지 행렬에 대한 버터플라이 데이터 흐름 다이어그램에서, 행 퍼뮤테이션 행렬 연산부(110), 버터플라이 구조 연산부(160), 및 열 퍼뮤테이션 행렬 연산부(170)에 대응되는 부분은 서로 공통되는 것을 확인할 수 있다. 그리고, DCT-II 행렬 연산부(130), Haar 행렬 연산부(140), 및 Slant 행렬 연산부(150)에 대응되는 부분만이 서로 다른 것을 확인할 수 있다.
따라서, 이와 같이 공통되는 부분은 하나만 포함하고, 서로 다른 부분인 DCT-II 행렬 연산부(130), Haar 행렬 연산부(140), 및 Slant 행렬 연산부(150)는 스위치부(120)를 이용하여 선택하도록 회로를 구현함으로써, DCT-II 행렬, Haar 행렬, 및 Slant 행렬의 연산을 선택적으로 수행할 수 있는 하이브리드 구조의 신호 처리 소자를 설계할 수 있게 된다.
또한, 이와 같은 신호 처리 소자(100)를 이용하여, DCT-II, Haar 변환, 및 Slant 변환을 선택적으로 수행함으로써 이미지 신호에 대한 인코딩을 수행하는 이미지 처리 소자를 제조할 수도 있게 된다.
하지만, 본 실시예에 따른 신호 처리 소자는, 이미지 처리 소자 이외에도 DCT-II, Haar 변환, 및 Slant 변환이 적용되는 신호 처리 소자라면 어떤 것이라도 적용될 수 있음은 물론이다.
한편, 상술한 수식들에 의해 DCT-II, Haar 변환, 및 Slant 변환을 수행하는 과정에 대한 신호 처리 과정은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터로 판독 가능한 기록 매체에 기록될 수 있다. 이때, 컴퓨터로 판독 가능한 기록매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 한편, 기록매체에 기록되는 프로그램 명령은 본 발명을 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다.
컴퓨터로 판독 가능한 기록매체에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(Magnetic Media), CD-ROM, DVD와 같은 광기록 매체(Optical Media), 플롭티컬 디스크(Floptical Disk)와 같은 자기-광 매체(Magneto-Optical Media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 한편, 이러한 기록매체는 프로그램 명령, 데이터 구조 등을 지정하는 신호를 전송하는 반송파를 포함하는 광 또는 금속선, 도파관 등의 전송 매체일 수도 있다.
또한, 프로그램 명령에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. 상술한 하드웨어 장치는 본 발명의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.
또한, 이상에서는 본 발명의 바람직한 실시예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안될 것이다.
100 : 신호 처리 소자 110 ; 행 퍼뮤테이션 행렬 연산부
120 : 스위치부 130 : DCT-II 행렬 연산부
140 : Haar 행렬 연산부 150 : Slant 행렬 연산부
160 : 버터플라이 구조 연산부 170 : 열 퍼뮤테이션 행렬 연산부

Claims (10)

  1. DCT(Discrete Cosine Transformation)-II 행렬 연산, Haar 행렬 연산, 및 Slant 행렬 연산 중 어느 하나를 선택하는 스위치부; 및
    입력된 신호에 대해, DCT-II 행렬 연산, Haar 행렬 연산, 및 Slant 행렬 연산 중 상기 스위치부에 의해 선택된 행렬 연산을 수행하는 행렬 연산부;를 포함하는 것을 특징으로 하는 신호 처리 소자.
  2. 제1항에 있어서,
    상기 행렬 연산부는,
    DCT-II 행렬 연산, Haar 행렬 연산, 및 Slant 행렬 연산에 공유되어 이용되는 하나의 버터플라이 구조를 포함하는 것을 특징으로 하는 신호 처리 소자.
  3. 제1항에 있어서,
    상기 행렬 연산부는,
    입력된 신호에 대해 행 퍼뮤테이션(permutation) 행렬 연산을 수행하고, 연산이 완료된 신호를 스위치부로 전송하는 행 퍼뮤테이션 행렬 연산부;
    상기 스위치부에서 출력되는 신호에 대해 DCT-II 행렬 연산을 수행하는 DCT-II 행렬 연산부;
    상기 스위치부에서 출력되는 신호에 대해 Haar 행렬 연산을 수행하는 Haar 행렬 연산부;
    상기 스위치부에서 출력되는 신호에 대해 Slant 행렬 연산을 수행하는 Slant 행렬 연산부;
    상기 DCT-II 행렬 연산부, Haar 행렬 연산부, 및 Slant 행렬 연산부 중 어느 하나에서 출력되는 신호에 대해 버터플라이 구조 연산을 수행하는 버터플라이 구조 연산부; 및
    상기 버터플라이 구조 연산부에서 출력되는 신호에 대해 열 퍼뮤테이션 행렬 연산을 수행하는 열 퍼뮤테이션 행렬 연산부;를 포함하는 것을 특징으로 하는 신호 처리 소자.
  4. 제3항에 있어서,
    상기 스위치부는,
    상기 행 퍼뮤테이션 행렬 연산부로부터 입력된 신호를 상기 DCT-II 행렬 연산부, Haar 행렬 연산부, 및 Slant 행렬 연산부 중 어느 하나로 출력하는 것을 특징으로 하는 신호 처리 소자.
  5. 삭제
  6. 삭제
  7. 삭제
  8. 제1항에 있어서,
    상기 행렬 연산부는,
    DCT-II 행렬 연산, Haar 행렬 연산, 및 Slant 행렬 연산을 선택적으로 수행하는 하이브리드 구조를 포함하는 것을 특징으로 하는 신호 처리 소자.
  9. 제1항에 있어서,
    상기 스위치부, 행렬 연산부는 하나의 칩으로 구현되는 것을 특징으로 하는 신호 처리 소자.
  10. 제1항 내지 제4항, 제8항 및 제9항 중 어느 한 항에 따른 상기 신호 처리 소자를 이용하여 이미지 신호에 대한 인코딩을 수행하는 이미지 처리 소자.
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