KR20130036783A

KR20130036783A - Method for operating display drive, host for controlling the display driver, and system having the display drive and the host

Info

Publication number: KR20130036783A
Application number: KR1020110100727A
Authority: KR
Inventors: 차치호; 이상규
Original assignee: 삼성전자주식회사
Priority date: 2011-10-04
Filing date: 2011-10-04
Publication date: 2013-04-15
Also published as: KR101885331B1

Abstract

PURPOSE: An operating method of a display driver, host for controlling the display driver, and a system including the same are provided to reduce power consumption by implementing mode conversion between a video mode and a command mode according to a mode conversion command while operating. CONSTITUTION: A data/synchro decoder(210) restores an image signal from a data stream packet. The data/synchro decoder restores a vertical synchro signal from a vertical synchro packet. The data/synchro decoder restores a horizontal synchro signal from a horizontal synchro packet. A first switch circuit(211) transmits a restore image signal to a first selection circuit(219). A second switch circuit(213) transmits the restore image signal to a frame memory(215). A frame memory controller(217) can control the light movement or read operation of the frame memory. A command decoder(220) decodes a command packet. The command decoder generates an access control signal, multiple switching signals, multiple selection signals, and an enable signal. A control circuit(230) transmits a TE control signal and an error information to a host.

Description

Method for operating display drive, host for controlling the display driver, and system having the display drive and the host}

본 발명의 개념에 따른 실시 예는 디스플레이 드라이버에 관한 것으로, 특히 동작 도중에 모드 전환 명령에 따라 비디오 모드와 명령 모드 사이에서 모드 전환을 할 수 있는 디스플레이 드라이버, 이의 동작 방법, 상기 디스플레이 드라이버를 제어할 수 있는 호스트, 및 이들을 포함하는 시스템에 관한 것이다.An embodiment according to the concept of the present invention relates to a display driver. In particular, a display driver capable of switching modes between a video mode and a command mode according to a mode switching command during operation, a method of operating the same, and controlling the display driver can be controlled. Hosts, and systems comprising them.

영상 해상도(image resolution)가 증가함에 따라, 모바일 애플리케이션 프로세서(mobile application processor)와 디스플레이 드라이버 IC(display driver integrated circuit(IC)) 사이의 데이터 트래픽(data traffic)이 급속도로 증가하고 있다.As image resolution increases, data traffic between a mobile application processor and a display driver integrated circuit (IC) is rapidly increasing.

이에 따라 상기 모바일 애플리케이션 프로세서 및/또는 상기 디스플레이 드라이버 IC에서 소모되는 전력도 꾸준히 증가하고 있다.Accordingly, power consumed by the mobile application processor and / or the display driver IC is steadily increasing.

음성 통화 중심의 기존의 이동 전화기는 멀티미디어(multimedia) 데이터 중심의 스마트폰(smart phone)으로 빠르게 대체되고 있다. 상기 스마트 폰에 구현된 디스플레이 드라이버 IC는 정지 영상(still image) 신호 또는 동영상(moving image) 신호와 같은 상기 멀티미디어 데이터를 디스플레이에서 디스플레이하기 위하여 빈번하게 동작한다.Existing mobile phones based on voice calls are rapidly being replaced by smart phones based on multimedia data. Display driver ICs implemented in the smartphone frequently operate to display the multimedia data on the display, such as still image signals or moving image signals.

따라서 상기 스마트 폰의 배터리 지속 시간이 감소한다. 상기 배터리 지속 시간은 한번 충전으로 계속해서 사용할 수 있는 배터리의 사용 시간을 의미한다. 이에 따라 정지 영상 신호와 동영상 신호를 처리하는 스마트 폰과 같은 이동 통신 장치의 배터리 지속 시간을 늘릴 수 있는 방법이 필요하다.Therefore, the battery duration of the smartphone is reduced. The battery duration refers to the usage time of a battery that can be used continuously with a single charge. Accordingly, there is a need for a method of increasing the battery duration of a mobile communication device such as a smartphone that processes still image signals and video signals.

본 발명이 이루고자 하는 기술적인 과제는 전력 소모를 줄이기 위해 동작 도중에 모드 전환 명령에 따라 비디오 모드와 명령 모드 사이에서 모드 전환을 할 수 있는 디스플레이 드라이버, 이의 동작 방법, 상기 디스플레이 드라이버를 제어할 수 있는 호스트, 및 이들을 포함하는 시스템을 제공하는 것이다.The technical problem to be achieved by the present invention is a display driver that can switch the mode between the video mode and the command mode according to the mode switching command during operation in order to reduce power consumption, its operation method, a host that can control the display driver And a system comprising the same.

본 발명의 실시 예에 따른 디스플레이 드라이버의 동작 방법은 호스트로부터 전송된 동기 패킷에 연관된 동기 신호의 주기를 카운트하여 카운트 값을 생성하는 단계와, 프레임 메모리를 바이패스하여 제1이미지 데이터를 디스플레이로 전송하는 비디오 모드로부터 상기 프레임 메모리를 통하여 제2이미지 데이터를 상기 디스플레이로 전송하는 명령 모드로의 전환을 지시하는 모드 전환 명령을 상기 호스트로부터 수신하는 단계와, 상기 동기 신호의 마지막 펄스가 생성된 후, 상기 모드 전환 명령에 따라 상기 카운트 값을 이용하여 상기 주기와 동일한 주기를 갖는 내부 동기 신호를 생성하는 단계를 포함하며, 상기 마지막 펄스와 상기 내부 동기 신호의 첫 번째 펄스와의 시간 간격은 상기 주기와 동일하다.A method of operating a display driver according to an exemplary embodiment of the present invention includes generating a count value by counting a period of a synchronization signal associated with a synchronization packet transmitted from a host, and bypassing the frame memory to transmit first image data to a display. Receiving a mode change command from the host instructing the user to switch to a command mode for transmitting second image data to the display through the frame memory from the video mode, and after the last pulse of the synchronization signal is generated, Generating an internal synchronization signal having a period equal to the period using the count value according to the mode switching command, wherein a time interval between the last pulse and the first pulse of the internal synchronization signal is equal to the period; same.

실시 예에 따라 상기 디스플레이 드라이버의 동작 방법은 상기 모드 전환 명령을 수신한 후, 적어도 한 프레임 동안 상기 제1이미지 데이터를 상기 디스플레이로 바이패스하는 동시에 상기 프레임 메모리에 라이트하는 단계를 더 포함한다.According to an embodiment, the method of operating the display driver may further include bypassing the first image data to the display and writing to the frame memory for at least one frame after receiving the mode change command.

다른 실시 예에 따라, 상기 디스플레이 드라이버의 동작 방법은 상기 시간 간격 동안 상기 제1이미지 데이터를 상기 디스플레이로 바이패스하는 동시에 상기 프레임 메모리에 라이트하는 단계를 더 포함한다.According to another embodiment of the present disclosure, the method of operating the display driver may further include bypassing the first image data to the display and simultaneously writing the first image data to the frame memory during the time interval.

상기 제1이미지 데이터의 프레임 레이트(frame rate)는 상기 제2이미지 데이터의 프레임 레이트보다 크다.The frame rate of the first image data is greater than the frame rate of the second image data.

또 다른 실시 예에 따라, 상기 상기 디스플레이 드라이버의 동작 방법은 상기 동기 신호의 상기 주기와 상기 내부 동기 신호의 상기 주기와의 차이를 계산하는 단계와, 상기 차이를 이용하여 티어링 효과 제어 신호의 발생 타이밍을 조절하고 상기 티어링 효과 제어 신호를 상기 호스트로 전송하는 단계를 더 포함한다.According to another embodiment of the present disclosure, the operation method of the display driver may include calculating a difference between the period of the synchronization signal and the period of the internal synchronization signal, and generating timing of a tearing effect control signal using the difference. And adjusting the tearing effect control signal to the host.

본 발명의 실시 예에 따른 디스플레이 드라이버의 동작을 제어하는 호스트의 동작 방법은 상기 디스플레이 드라이버로부터 티어링 효과 제어 신호와 오차 정보를 수신하는 단계와, 상기 티어링 효과 제어 신호와 상기 오차 정보를 이용하여 상기 디스플레이 드라이버에서 복원될 동기 신호에 연관된 동기 패킷의 발생 타이밍을 조절하는 단계를 포함한다.According to an embodiment of the present disclosure, an operation method of a host for controlling an operation of a display driver may include receiving a tearing effect control signal and error information from the display driver, and using the tearing effect control signal and the error information. Adjusting a timing of occurrence of a sync packet associated with a sync signal to be restored at the driver.

상기 오차 정보는 상기 동기 신호의 주기와 상기 주기를 이용하여 상기 디스플레이 드라이버에서 생성된 내부 동기 신호의 주기와의 차이에 대응되는 정보이다.The error information is information corresponding to a difference between a period of the synchronization signal and a period of an internal synchronization signal generated by the display driver using the period.

본 발명의 다른 실시 예에 따른 디스플레이 드라이버의 동작을 제어하는 호스트의 동작 방법은 상기 디스플레이 드라이버로부터 오차 정보를 수신하는 단계와, 상기 오차 정보에 따라 티어링 효과 제어 신호의 발생 타이밍을 제어하기 위한 제어 값을 상기 디스플레이 드라이버로 전송하는 단계와, 상기 디스플레이 드라이버로부터, 상기 제어 값에 따라 상기 발생 타이밍이 제어된 티어링 효과 제어 신호를 수신하는 단계와, 상기 제어된 티어링 효과 제어 신호에 따라 상기 디스플레이 드라이버에서 복원될 동기 신호에 연관된 동기 패킷을 생성하는 단계를 포함한다.In another embodiment of the present disclosure, a method of operating a host for controlling an operation of a display driver includes receiving error information from the display driver and controlling a timing of generation of a tearing effect control signal according to the error information. Transmitting to the display driver, receiving, from the display driver, a tearing effect control signal whose timing is controlled according to the control value, and restoring at the display driver according to the controlled tearing effect control signal. Generating a sync packet associated with the sync signal to be.

본 발명의 실시 예에 따른 디스플레이 드라이버와 상기 디스플레이 드라이버의 동작을 제어하는 호스트를 포함하는 시스템에서, 상기 디스플레이 드라이버는 상기 호스트로부터 전송된 동기 패킷에 연관된 동기 신호의 주기를 카운트하여 카운트 값을 생성하고, 프레임 메모리를 바이패스하여 제1이미지 데이터를 디스플레이로 전송하는 비디오 모드로부터 상기 프레임 메모리를 통하여 제2이미지 데이터를 상기 디스플레이로 전송하는 명령 모드로의 전환을 지시하는 제1모드 전환 명령을 상기 호스트로부터 수신하고, 상기 동기 신호의 마지막 펄스가 생성된 후 상기 카운트 값을 이용하여 상기 주기와 동일한 주기를 갖는 내부 동기 신호를 생성하고, 상기 마지막 펄스와 상기 내부 동기 신호의 첫 번째 펄스와의 시간 간격은 상기 주기와 동일하고, 상기 비디오 모드로부터 상기 명령 모드로 전환된 후 상기 호스트는 새로운 동기 패킷을 상기 디스플레이 드라이버로 전송하지 않는다.In a system including a display driver and a host controlling an operation of the display driver according to an embodiment of the present disclosure, the display driver may generate a count value by counting a period of a synchronization signal associated with a synchronization packet transmitted from the host. And a first mode switch command instructing a switch from the video mode of bypassing the frame memory to the display to the command mode of transmitting the second image data to the display through the frame memory. Received from the controller, and generates an internal synchronization signal having the same period as the period using the count value after the last pulse of the synchronization signal is generated, and a time interval between the last pulse and the first pulse of the internal synchronization signal. Is the same as the above cycle, After the switch to the command mode from the video mode group the host does not send a new synchronization packet to the display driver.

상기 디스플레이 드라이버는 상기 모드 전환 명령을 수신한 후 적어도 한 프레임 동안 상기 제1이미지 데이터를 상기 디스플레이로 바이패스하는 동시에 상기 프레임 메모리에 라이트한다.The display driver bypasses the first image data to the display for at least one frame after receiving the mode change command and simultaneously writes the first image data to the frame memory.

상기 디스플레이 드라이버는 상기 동기 신호의 상기 주기와 상기 내부 동기 신호의 상기 주기와의 차이를 계산하고, 상기 명령 모드로부터 상기 비디오 모드로의 전환을 지시하는 제2모드 전환 명령을 상기 호스트로부터 수신한 후 상기 차이를 이용하여 티어링 효과 제어 신호의 발생 타이밍을 조절하고, 상기 티어링 효과 제어 신호를 상기 호스트로 전송하고, 상기 호스트는 상기 티어링 효과 제어 신호에 따라 새로운 동기 패킷을 생성한다.The display driver calculates a difference between the period of the synchronization signal and the period of the internal synchronization signal and receives a second mode switching command from the host instructing to switch from the command mode to the video mode. The difference is used to adjust the timing of generation of the tearing effect control signal, to transmit the tearing effect control signal to the host, and the host generates a new sync packet according to the tearing effect control signal.

상기 디스플레이 드라이버는 상기 새로운 동기 패킷에 따라 상기 디스플레이 드라이버에서 복원된 동기 신호의 첫 번째 펄스와 상기 내부 동기 신호의 마지막 펄스와의 시간 간격이 상기 내부 동기 신호의 상기 주기와 동일하도록 상기 티어링 효과 제어 신호의 상기 발생 타이밍을 조절한다.The display driver controls the tearing effect control signal so that the time interval between the first pulse of the synchronization signal restored by the display driver and the last pulse of the internal synchronization signal is equal to the period of the internal synchronization signal according to the new synchronization packet. Adjust the timing of occurrence of the signal.

본 발명의 다른 실시 예에 따른 디스플레이 드라이버와 상기 디스플레이 드라이버의 동작을 제어하는 호스트를 포함하는 시스템에서, 상기 디스플레이 드라이버는 프레임 메모리를 통하여 제1이미지 데이터를 디스플레이로 전송하는 명령 모드로부터 상기 프레임 메모리를 바이패스하여 제2이미지 데이터를 상기 디스플레이로 전송하는 비디오 모드로의 전환을 지시하는 모드 전환 명령에 따라, 티어링 효과 제어 신호와 오차 정보를 상기 호스트로 전송하고, 상기 호스트는 상기 티어링 효과 제어 신호와 상기 오차 정보를 이용하여 상기 디스플레이 드라이버에서 복원될 동기 신호에 연관된 동기 패킷의 발생 타이밍을 조절한다.In a system including a display driver and a host controlling an operation of the display driver according to another exemplary embodiment of the present disclosure, the display driver may include the frame memory from a command mode for transmitting first image data to a display through a frame memory. And transmits a tearing effect control signal and error information to the host according to a mode switching command instructing to switch to a video mode for bypassing and transmitting second image data to the display. The timing of generation of a sync packet associated with a sync signal to be restored by the display driver is adjusted using the error information.

상기 호스트는 상기 명령 모드 동안에 상기 디스플레이에서 생성된 내부 동기 신호의 마지막 펄스와 상기 동기 신호의 첫 번째 펄스와의 시간 간격이 상기 내부 동기 신호의 주기와 동일하도록 상기 동기 패킷의 상기 발생 타이밍을 조절한다.The host adjusts the generation timing of the sync packet so that the time interval between the last pulse of the internal sync signal generated in the display and the first pulse of the sync signal during the command mode is equal to the period of the internal sync signal. .

상기 제1이미지 데이터의 프레임 레이트는 상기 제2이미지 데이터의 프레임 레이트보다 작다.The frame rate of the first image data is smaller than the frame rate of the second image data.

본 발명의 또 다른 실시 예에 따른 디스플레이 드라이버와 상기 디스플레이 드라이버의 동작을 제어하는 호스트를 포함하는 시스템에서, 상기 디스플레이 드라이버는 프레임 메모리를 사용하여 제1이미지 데이터를 디스플레이로 전송하는 명령 모드로부터 상기 프레임 메모리를 바이패스하여 제2이미지 데이터를 상기 디스플레이로 전송하는 비디오 모드로의 전환을 지시하는 모드 전환 명령에 따라 오차 정보를 상기 호스트로 전송하고, 상기 호스트는 상기 오차 정보에 따라 티어링 효과 제어 신호의 발생 타이밍을 제어하기 위한 제어 값을 상기 디스플레이 드라이버로 전송하고, 상기 호스트는 상기 디스플레이 드라이버로부터 상기 제어 값에 따라 생성된 티어링 효과 제어 신호를 수신하고, 수신된 티어링 효과 제어 신호에 따라 상기 디스플레이 드라이버에서 복원될 동기 신호에 연관된 동기 패킷을 생성한다.In a system including a display driver and a host controlling an operation of the display driver according to another embodiment of the present disclosure, the display driver may use the frame from a command mode for transmitting first image data to a display using a frame memory. Error information is transmitted to the host according to a mode switching command instructing to switch to a video mode in which the second image data is transmitted to the display by bypassing the memory, and the host transmits error information to the host according to the error information. Transmits a control value for controlling the timing of occurrence to the display driver, the host receives a tearing effect control signal generated according to the control value from the display driver, and displays the display according to the received tearing effect control signal. The driver generates a sync packet associated with the sync signal to be restored.

본 발명의 실시 예에 따른 디스플레이 드라이버는 동작 도중에 모드 전환 명령에 따라 비디오 모드와 명령 모드 사이에서 모드 전환을 수행할 수 있다. 따라서, 상기 디스플레이 드라이버에서 소모되는 전력을 효과적으로 줄일 수 있는 효과가 있다.The display driver according to an embodiment of the present invention may perform mode switching between the video mode and the command mode according to the mode switching command during the operation. Thus, the power consumption of the display driver can be effectively reduced.

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 본 발명의 일 실시 예에 따른 영상 신호 처리 시스템의 블록도를 나타낸다.
도 2는 호스트로부터 디스플레이 드라이버로 전송되는 패킷의 일 실시 예를 나타낸다.
도 3은 도 1에 도시된 디스플레이 드라이버의 블록도의 일 실시 예를 나타낸다.
도 4는 도 3에 도시된 디스플레이 드라이버의 동작을 설명하기 위한 흐름도이다.
도 5는 도 3에 도시된 디스플레이 드라이버의 동작을 설명하기 위한 타이밍도이다.
도 6은 도 3에 도시된 제어 회로의 블록도를 나타낸다.
도 7은 본 발명의 실시 예에 따른 티어링 효과 제어 신호의 발생 타이밍을 제어하는 방법을 설명하기 위한 흐름도이다.
도 8은 본 발명의 실시 예에 따른 티어링 효과 제어 신호의 발생 타이밍을 제어하는 방법을 설명하기 위한 타이밍도이다.
도 9는 도 1에 도시된 호스트의 내부 블록도를 나타낸다.
도 10은 도 9에 도시된 호스트의 동기 패킷의 발생 타이밍을 제어하는 방법을 설명하기 위한 흐름도이다.
도 11은 도 9에 도시된 호스트의 티어링 효과 제어 신호의 발생 타이밍을 제어하기 위한 제어 값을 생성하는 방법을 설명하기 위한 흐름도이다.
도 12는 본 발명의 다른 실시 예에 따른 영상 신호 처리 시스템의 블록도를 나타낸다.
도 13은 도 12에 도시된 디스플레이 드라이버의 블록도의 일 실시 예를 나타낸다.
도 14는 도 12에 도시된 디스플레이 드라이버의 동작을 설명하기 위한 흐름도이다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS In order to more fully understand the drawings recited in the detailed description of the present invention, a detailed description of each drawing is provided.
1 is a block diagram of an image signal processing system according to an exemplary embodiment.
2 illustrates an embodiment of a packet transmitted from a host to a display driver.
3 is a block diagram illustrating an example of the display driver illustrated in FIG. 1.
FIG. 4 is a flowchart for describing an operation of the display driver illustrated in FIG. 3.
FIG. 5 is a timing diagram for describing an operation of the display driver illustrated in FIG. 3.
6 shows a block diagram of the control circuit shown in FIG. 3.
7 is a flowchart illustrating a method of controlling a timing of generation of a tearing effect control signal according to an embodiment of the present invention.
8 is a timing diagram illustrating a method of controlling a timing of generation of a tearing effect control signal according to an embodiment of the present invention.
FIG. 9 shows an internal block diagram of the host shown in FIG. 1.
FIG. 10 is a flowchart for describing a method of controlling timing of generation of sync packets of a host illustrated in FIG. 9.
FIG. 11 is a flowchart for describing a method of generating a control value for controlling timing of generation of a tiering effect control signal of the host illustrated in FIG. 9.
12 is a block diagram of an image signal processing system according to another exemplary embodiment.
FIG. 13 illustrates an embodiment of a block diagram of the display driver illustrated in FIG. 12.
FIG. 14 is a flowchart for describing an operation of the display driver illustrated in FIG. 12.

본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.It is to be understood that the specific structural or functional description of embodiments of the present invention disclosed herein is for illustrative purposes only and is not intended to limit the scope of the inventive concept But may be embodied in many different forms and is not limited to the embodiments set forth herein.

본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에서 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.The embodiments according to the concept of the present invention can make various changes and can take various forms, so that the embodiments are illustrated in the drawings and described in detail herein. It should be understood, however, that it is not intended to limit the embodiments according to the concepts of the present invention to the particular forms disclosed, but includes all modifications, equivalents, or alternatives falling within the spirit and scope of the invention.

제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 벗어나지 않은 채, 제1구성 요소는 제2구성 요소로 명명될 수 있고 유사하게 제2구성 요소는 제1구성 요소로도 명명될 수 있다.The terms first, second, etc. may be used to describe various elements, but the elements should not be limited by the terms. The terms are used only for the purpose of distinguishing one component from another, for example without departing from the scope of the rights according to the inventive concept, and the first component may be called a second component and similarly the second component. The component may also be referred to as the first component.

어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는 중간에 다른 구성 요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.It is to be understood that when an element is referred to as being "connected" or "connected" to another element, it may be directly connected or connected to the other element, . On the other hand, when a component is said to be "directly connected" or "directly connected" to another component, it should be understood that no other component exists in the middle. Other expressions that describe the relationship between components, such as "between" and "between" or "neighboring to" and "directly adjacent to" should be interpreted as well.

본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로서, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 본 명세서에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The terminology used herein is for the purpose of describing particular embodiments only and is not intended to be limiting of the invention. Singular expressions include plural expressions unless the context clearly indicates otherwise. In this specification, the terms "comprises" or "having" and the like are used to specify that there are features, numbers, steps, operations, elements, parts or combinations thereof described herein, But do not preclude the presence or addition of one or more other features, integers, steps, operations, components, parts, or combinations thereof.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.Unless otherwise defined, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by one of ordinary skill in the art to which this invention belongs. Terms such as those defined in commonly used dictionaries are to be interpreted as having a meaning consistent with the meaning of the context in the relevant art and, unless explicitly defined herein, are to be interpreted as ideal or overly formal Do not.

이하, 본 명세서에 첨부된 도면들을 참조하여 본 발명의 실시 예들을 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings attached hereto.

도 1은 본 발명의 일 실시 예에 따른 영상 신호 처리 시스템의 블록도를 나타내고, 도 2는 호스트로부터 디스플레이 드라이버로 전송되는 패킷의 일 실시 예를 나타낸다.1 is a block diagram of an image signal processing system according to an exemplary embodiment, and FIG. 2 is a diagram illustrating an example of a packet transmitted from a host to a display driver.

도 1을 참조하면, 영상 신호 처리 시스템(10A)은 정지 영상 신호(또는 정지 영상) 또는 동영상 신호(또는 동영상)를 디스플레이(300)에서 디스플레이할 수 있는 이동 전화기(mobile phone), 스마트 폰(smart phone), 태블릿 PC(tablet personal computer), PDA(personal digital assistant), 또는 PMP(poetable multimedia player) 등과 같은 이동 장치(mobile device), 소형 기기(handheld device) 또는 소형 컴퓨터(handheld computer)를 의미한다.Referring to FIG. 1, a video signal processing system 10A may be a mobile phone or a smart phone capable of displaying a still image signal (or still image) or a video signal (or video) on the display 300. A mobile device, a handheld device, or a handheld computer, such as a phone, a tablet personal computer (PC), a personal digital assistant (PDA), or a poetable multimedia player (PMP). .

영상 신호 처리 시스템(10A)은 애플리케이션 호스트 프로세서(이하, '호스트'라 한다. 100), 디스플레이 드라이버(또는, 디스플레이 드라이버 IC; 200A), 및 디스플레이(300)를 포함한다.The image signal processing system 10A includes an application host processor (hereinafter, referred to as a host 100), a display driver (or display driver IC) 200A, and a display 300.

실시 예에 따라, 호스트(100)는 호스트(100) 내부에 구현된 코덱(codec)의 실행 여부에 따라 디스플레이(300)에서 디스플레이될 영상 신호가 정지 영상 신호인지 또는 동영상 신호인지를 지시하는 모드 전환 명령을 포함하는 명령 패킷(CP)을 포함하는 패킷(PAC)을 디스플레이 드라이버(200A)로 전송할 수 있다.According to an embodiment, the host 100 switches modes indicating whether the image signal to be displayed on the display 300 is a still image signal or a video signal according to whether a codec implemented in the host 100 is executed. The packet PAC including the command packet CP including the command may be transmitted to the display driver 200A.

다른 실시 예에 따라, 호스트(100)는, 디스플레이(300)에서 디스플레이될 이미지 데이터의 프레임 레이트(frame rate)에 따라, 상기 이미지 데이터를 프레임 메모리를 바이패스하여 디스플레이(300)로 전송할지 또는 상기 프레임 메모리를 통하여 디스플레이(300)로 전송할지를 지시하는 모드 전환 명령을 포함하는 명령 패킷(CP)을 포함하는 패킷(PAC)을 디스플레이 드라이버(200A)로 전송할 수 있다.According to another embodiment of the present disclosure, the host 100 may bypass the frame memory and transmit the image data to the display 300 according to a frame rate of the image data to be displayed on the display 300. A packet PAC including a command packet CP including a mode switching command indicating whether to transmit to the display 300 through the frame memory may be transmitted to the display driver 200A.

예컨대, 이미지 데이터의 프레임 레이트(frame rate)가 30fps(frames per second)보다 작을 때 상기 이미지 데이터는 프레임 메모리를 통하여 디스플레이 (300)로 전송될 수 있고, 그 외의 경우 상기 이미지 데이터는 상기 프레임 메모리를 바이패스하여 디스플레이(300)로 전송될 수 있다.For example, when the frame rate of the image data is less than 30 frames per second (fps), the image data may be transmitted to the display 300 through the frame memory, and the image data may be transferred to the frame memory. Bypass may be transmitted to the display 300.

도 1과 도 2를 참조하면, 클락 신호(CLK)에 따라 호스트(100)로부터 디스플레이 드라이버(200A)로 전송되는 패킷(PAC)은 수직 동기 패킷(VS), 수평 동기 패킷 (HS), 및 데이터 스트림 패킷(DS), 및 명령 패킷(CP)을 포함한다. 여기서, 패킷은 비트들의 집합이다.1 and 2, the packet PAC transmitted from the host 100 to the display driver 200A according to the clock signal CLK includes a vertical sync packet VS, a horizontal sync packet HS, and data. A stream packet (DS), and a command packet (CP). Here, the packet is a set of bits.

수직 동기 패킷(VS)은 영상 신호(또는 이미지 데이터)를 디스플레이하기 위해 필요한 수직 동기 신호에 관련된(또는 연관된) 정보를 포함하고, 수평 동기 패킷(HS)은 상기 영상 신호를 디스플레이하기 위해 필요한 수평 동기 신호에 관련된 정보를 포함한다.The vertical sync packet VS includes information related to (or associated with) the vertical sync signal required for displaying the video signal (or image data), and the horizontal sync packet HS needs the horizontal sync required for displaying the video signal. Contains information related to the signal.

따라서, 디스플레이 드라이버(200A)는 수직 동기 패킷(VS)으로부터 수직 동기 신호를 복원(restore)할 수 있고 수평 동기 패킷(HS)으로부터 수평 동기 신호를 복원할 수 있다. 이때, 클락 신호(CLK)가 상기 복원에 사용될 수 있다.Accordingly, the display driver 200A may restore the vertical synchronization signal from the vertical synchronization packet VS and restore the horizontal synchronization signal from the horizontal synchronization packet HS. In this case, the clock signal CLK may be used for the restoration.

데이터 스트림 패킷(DS)은 디스플레이(300)에서 디스플레이될 영상 신호를 포함하고, 명령 패킷(CP)은 디스플레이 드라이버(200A)의 동작 및/또는 디스플레이 (300)의 동작에 관련된 명령을 포함한다. 예컨대, 명령 패킷(CP)은 모드 전환 명령을 포함할 수 있다.The data stream packet DS includes an image signal to be displayed on the display 300, and the command packet CP includes a command related to an operation of the display driver 200A and / or an operation of the display 300. For example, the command packet CP may include a mode switch command.

호스트(100)는 디스플레이 드라이버(200)로부터 출력된 티어링 효과(tearing effect(TE)) 제어 신호(TE)를 수신하고, 수신된 TE 제어 신호(TE)에 따라 패킷 (PAC)의 생성 타이밍 또는 전송 타이밍을 제어할 수 있다. 따라서, 패킷(PAC)의 생성 타이밍 또는 전송 타이밍에 따라 수직 동기 신호 및/또는 수평 동기 신호의 복원 타이밍이 제어될 수 있다. 여기서, 상기 TE 제어 신호(TE)는 티어링(tearing) 또는 스크린 티어링(screen teraing)을 방지하기 위한 제어 신호이다.The host 100 receives a tearing effect (TE) control signal TE output from the display driver 200, and generates or transmits a packet PAC according to the received TE control signal TE. Timing can be controlled. Therefore, the restoration timing of the vertical synchronization signal and / or the horizontal synchronization signal may be controlled according to the generation timing or transmission timing of the packet PAC. Here, the TE control signal TE is a control signal for preventing tearing or screen tearing.

예컨대, 수직 동기 신호(Vsync)의 생성 타이밍은 TE 제어 신호(TE)의 생성 타이밍에 따라 결정될 수 있다. 또한, TE 제어 신호(TE)의 생성 타이밍은 호스트 (100)에 의해 설정된 제어 값(TEV)에 따라 디스플레이 드라이버(200)에 의해 제어될 수 있다. 즉, 제어 값(TEV)에 따라, TE 제어 신호(TE)의 생성 타이밍, 수직 동기 신호(Vsync)의 생성 타이밍, 및/또는 수평 동기 신호(Hsync)의 생성 타이밍은 제어될 수 있다.For example, the generation timing of the vertical synchronization signal Vsync may be determined according to the generation timing of the TE control signal TE. In addition, the generation timing of the TE control signal TE may be controlled by the display driver 200 according to the control value TEV set by the host 100. That is, according to the control value TEV, the generation timing of the TE control signal TE, the generation timing of the vertical synchronization signal Vsync, and / or the generation timing of the horizontal synchronization signal Hsync may be controlled.

실시 예에 따라, 호스트(100)는 TE 제어 신호(TE)와 오차 정보(EI)를 이용하여 패킷(PAC)의 생성 타이밍 또는 전송 타이밍을 제어할 수 있다. 다른 실시 예에 따라, 호스트(100)는 오차 정보(EI)를 이용하여 제어 값(TEV)을 조절할 수 있다.According to an embodiment, the host 100 may control the generation timing or the transmission timing of the packet PAC using the TE control signal TE and the error information EI. According to another embodiment, the host 100 may adjust the control value TEV using the error information EI.

디스플레이 드라이버(200A)는 호스트(100)로부터 출력된 패킷(PAC)에 포함된 데이터 스트림 패킷(DS)을 처리 또는 복원하고, 호스트(100)로부터 출력된 패킷 (PAC)의 명령 패킷(CP)에 포함된 모드 전환 명령에 응답하여, 처리된 또는 복원된 데이터(DDATA)를 프레임 메모리를 통하여 디스플레이(300)로 전송할지 또는 상기 프레임 메모리를 바이패스하여 디스플레이(300)로 전송할지를 결정할 수 있다.The display driver 200A processes or restores the data stream packet DS included in the packet PAC output from the host 100, and displays the command packet CP of the packet PAC output from the host 100. In response to the included mode switch command, it is possible to determine whether to transmit the processed or restored data DDATA to the display 300 through the frame memory or to bypass the frame memory to the display 300.

이때, 비디오 모드(VM)에서 디스플레이 드라이버(200A)는 상기 프레임 메모리를 바이패스한 데이터(DDATA)와 함께 동기 신호(Sync)를 디스플레이(300)로 전송할 수 있다. 또한, 명령 모드(CM)에서 디스플레이 드라이버(200A)는 상기 프레임 메모리를 통하여 출력된 데이터(DDATA)를 내부 동기 신호(ISync)와 함께 디스플레이(300)로 전송할 수 있다.In this case, in the video mode VM, the display driver 200A may transmit a sync signal Sync to the display 300 together with the data DDATA bypassing the frame memory. In addition, in the command mode CM, the display driver 200A may transmit the data DDATA output through the frame memory to the display 300 together with the internal synchronization signal ISync.

디스플레이(300)는 동기 신호(Sync) 또는 내부 동기 신호(ISync)를 이용하여 디스플레이 드라이버(200)로부터 출력된 출력 영상 신호(DDATA)를 디스플레이할 수 있다.The display 300 may display the output image signal DDATA output from the display driver 200 using the sync signal Sync or the internal sync signal ISync.

예컨대, 디스플레이(300)는 LCD(liquid crystal display), LED(light emitting diode) 디스플레이, OLED(Organic LED) 디스플레이, 또는 AMOLED(active-matrix OLED) 디스플레이로 구현될 수 있다.For example, the display 300 may be implemented as a liquid crystal display (LCD), a light emitting diode (LED) display, an organic LED (OLED) display, or an active-matrix OLED (AMOLED) display.

도 3은 도 1에 도시된 디스플레이 드라이버의 블록도의 일 실시 예를 나타내고, 도 4는 도 3에 도시된 디스플레이 드라이버의 동작을 설명하기 위한 흐름도이고, 도 5는 도 3에 도시된 디스플레이 드라이버의 동작을 설명하기 위한 타이밍도이다.3 is a block diagram of the display driver illustrated in FIG. 1, and FIG. 4 is a flowchart for describing an operation of the display driver illustrated in FIG. 3, and FIG. 5 is a flowchart of the display driver illustrated in FIG. 3. A timing diagram for explaining the operation.

도 1부터 도 3을 참조하면, 디스플레이 드라이버(200A)는 데이터/동기 디코더(210), 제1스위치 회로(211), 제2스위치 회로(213), 프레임 메모리(215), 프레임 메모리 컨트롤러(217), 제1선택 회로(219), 명령 디코더(220), 제어 회로(230), 제2선택 회로(240), 및 제3선택 회로(250)를 포함한다.1 to 3, the display driver 200A includes a data / synchronous decoder 210, a first switch circuit 211, a second switch circuit 213, a frame memory 215, and a frame memory controller 217. ), A first selection circuit 219, a command decoder 220, a control circuit 230, a second selection circuit 240, and a third selection circuit 250.

클락 신호(CLK)에 응답하여, 데이터/동기 디코더(210)는 패킷(PAC)에 포함된 데이터 스트림 패킷(DS)으로부터 영상 신호(DATA)를 복원(restore)하고, 수직 동기 패킷(VS)으로부터 수직 동기 신호(Vsync)를 복원하고, 수평 동기 패킷(HS)으로부터 수평 동기 신호(Hsync)를 복원한다. 실시 예에 따라, 데이터/동기 디코더(210)는 디시리얼라이저(deserializer)로 구현될 수 있다.In response to the clock signal CLK, the data / synchronization decoder 210 restores the video signal DATA from the data stream packet DS included in the packet PAC, and from the vertical sync packet VS. The vertical sync signal Vsync is restored, and the horizontal sync signal Hsync is restored from the horizontal sync packet HS. According to an embodiment, the data / sync decoder 210 may be implemented as a deserializer.

제1스위치 회로(211)는 복원 영상 신호(DATA)를 제1스위칭 신호(SW1)에 응답하여 제1선택 회로(219)로 전송한다.The first switch circuit 211 transmits the reconstructed image signal DATA to the first selection circuit 219 in response to the first switching signal SW1.

제2스위치 회로(213)는 복원 영상 신호(DATA)를 제2스위칭 신호(SW2)에 응답하여 프레임 메모리(215)로 전송한다. 실시 예에 따라, 각 스위치 회로(211과 213)는 NMOS 트랜지스터로 구현된 적어도 하나의 스위치를 포함할 수 있다. 다른 실시 예에 따라, 각 스위치 회로(211과 213)는 버스 컨트롤러의 기능을 수행할 수 있다.The second switch circuit 213 transmits the reconstructed image signal DATA to the frame memory 215 in response to the second switching signal SW2. According to an embodiment, each switch circuit 211 and 213 may include at least one switch implemented with an NMOS transistor. According to another embodiment, each switch circuit 211 and 213 may perform a function of a bus controller.

예컨대, 제1스위치 회로(211)는 프레임 메모리(215)를 통하지 않고 동영상 신호를 처리하는 MIPI^? 비디오 모드(vodeo mode)를 지원하는 인터페이스 또는 RGB 인터페이스 일수 있다.For example, the first switch circuit 211 may process a MIPI ^? Signal that processes a video signal without passing through the frame memory 215 ^. It may be an interface that supports video mode or a RGB interface.

제2스위치 회로(213)는 정지 영상 신호를 처리하기 위해 프레임 메모리(215)를 사용하는 MIPI^? 명령 모드(command mode)를 지원하는 인터페이스, CPU(central processing unit) 인터페이스 또는 MCU(micro controller unit) 인터페이스 일수 있다.The second switch circuit 213 uses a MIPI ^{? Which} uses the frame memory 215 to process still image signals ^. It may be an interface supporting a command mode, a central processing unit (CPU) interface, or a micro controller unit (MCU) interface.

프레임 메모리 컨트롤러(217)의 제어에 따라, 프레임 메모리(215)는 제2스위치 회로(213)를 통하여 입력된 복원 영상 신호(DATA)를 수신하여 저장한다. 예컨대, 프레임 메모리(215)는 그래픽 메모리(graphic memory)로 구현될 수 있다.Under the control of the frame memory controller 217, the frame memory 215 receives and stores the restored image signal DATA input through the second switch circuit 213. For example, the frame memory 215 may be implemented as a graphic memory.

프레임 메모리 컨트롤러(217)는 명령 디코더(220)로부터 출력된 액세스 제어 신호(ACC)에 따라 프레임 메모리(215)의 라이트 동작 또는 리드 동작을 제어할 수 있다. 실시 예에 따라 액세스 제어 신호(ACC)는 라이트 동작에 관련된 제어 신호들 또는 리드 동작에 관련된 제어 신호들일 수 있다.The frame memory controller 217 may control a write operation or a read operation of the frame memory 215 according to the access control signal ACC output from the command decoder 220. According to an embodiment, the access control signal ACC may be control signals related to a write operation or control signals related to a read operation.

제1선택 신호(SEL1)에 따라 제1선택 회로(219)는 제1스위치 회로(211)를 통하여 입력된 복원 영상 신호(DATA) 또는 프레임 메모리(215)로부터 출력된 영상 신호를 출력 영상 신호(DDATA)로서 디스플레이(300)로 전송할 수 있다.According to the first selection signal SEL1, the first selection circuit 219 outputs the image signal outputted from the restored image signal DATA or the frame memory 215 inputted through the first switch circuit 211. DDATA) to the display 300.

예컨대, 제1선택 신호(SEL2)가 논리 0 또는 로우 레벨을 때 제1선택 회로 (219)는 제1스위치 회로(211)를 통하여 입력된 복원 영상 신호(DATA)를 출력하고, 제1선택 신호(SEL1)가 논리 1 또는 하이 레벨을 때 제1선택 회로(219)는 프레임 메모리(215)로부터 출력된 영상 신호를 출력한다. 예컨대, 제1선택 회로(219)는 멀티플렉서로 구현될 수 있다.For example, when the first selection signal SEL2 is at a logic zero or low level, the first selection circuit 219 outputs the restored image signal DATA input through the first switch circuit 211, and the first selection signal. When SEL1 is at logic 1 or high level, the first selection circuit 219 outputs the video signal output from the frame memory 215. For example, the first selection circuit 219 may be implemented as a multiplexer.

명령 디코더(220)는 클락 신호(CLK)에 따라 패킷(PAC)에 포함된 명령 패킷 (CP)을 디코딩하고 디코딩 결과에 따라 액세스 제어 신호(ACC), 다수의 스위칭 신호들(SW1과 SW2), 다수의 선택 신호들(SEL1과 SEL2), 및 인에이블 신호(EN)를 생성한다.The command decoder 220 decodes the command packet CP included in the packet PAC according to the clock signal CLK, and according to the decoding result, the access control signal ACC, the plurality of switching signals SW1 and SW2, A plurality of select signals SEL1 and SEL2 and an enable signal EN are generated.

제어 회로(230)는 TE 제어 신호(TE) 및/또는 에러 정보(EI)를 호스트(100)로 출력할 수 있다.The control circuit 230 may output the TE control signal TE and / or the error information EI to the host 100.

실시 예에 따라, 제어 회로(230)는 패킷(PAC)의 생성 타이밍 또는 출력 타이밍을 제어하기 위해 TE 제어 신호(TE)와 에러 정보(EI)를 호스트(100)로 전송할 수 있다.According to an embodiment, the control circuit 230 may transmit the TE control signal TE and the error information EI to the host 100 to control the generation timing or the output timing of the packet PAC.

다른 실시 예에 따라, 제어 회로(230)는 제어 회로(230)는 패킷(PAC)의 생성 타이밍 또는 출력 타이밍을 제어하기 위해 에러 정보(EI)만을 호스트(100)로 전송할 수 있다.According to another embodiment, the control circuit 230 may transmit only the error information EI to the host 100 in order to control the generation timing or the output timing of the packet PAC.

또 다른 실시 예에 따라, 제어 회로(230)는 패킷(PAC)의 생성 타이밍 또는 출력 타이밍을 제어하기 위해 제어 값(TEV)에 따라 TE 제어 신호(TE)의 생성 타이밍을 제어하고 그 결과로서 생성된 TE 제어 신호(TE)를 호스트(100)로 전송할 수 있다.According to another embodiment, the control circuit 230 controls the generation timing of the TE control signal TE according to the control value TEV and generates as a result to control the generation timing or output timing of the packet PAC. The TE control signal TE may be transmitted to the host 100.

또한, 제어 회로(230)는, 인에이블 신호(EN)에 응답하여, 수직 동기 신호 (Vsync)의 주기와 동일한 주기를 갖는 내부 수직 동기 신호(IVsync)를 출력하고 수평 동기 신호(Hsync)의 주기와 동일한 주기를 갖는 내부 수평 동기 신호(IHsync)를 출력할 수 있다.In addition, the control circuit 230 outputs an internal vertical synchronization signal IVsync having the same period as the period of the vertical synchronization signal Vsync in response to the enable signal EN, and the period of the horizontal synchronization signal Hsync. The internal horizontal synchronization signal IHsync having the same period as may be output.

제2선택 신호(SEL2)에 따라 제2선택 회로(240)는 비디오 모드(VM) 동안에는 수직 동기 신호(Vsync)를 그리고 명령 모드(CM) 동안에는 내부 수직 동기 신호 (IVsync)를 출력할 수 있다.According to the second selection signal SEL2, the second selection circuit 240 may output the vertical synchronization signal Vsync during the video mode VM and the internal vertical synchronization signal IVsync during the command mode CM.

제2선택 신호(SEL2)에 따라 제3선택 회로(250)는 비디오 모드(VM) 동안에는 수평 동기 신호(Hsync)를 그리고 명령 모드(CM) 동안에는 내부 수평 동기 신호 (IHsync)를 출력할 수 있다.According to the second selection signal SEL2, the third selection circuit 250 may output the horizontal synchronization signal Hsync during the video mode VM and the internal horizontal synchronization signal IHsync during the command mode CM.

예컨대, 제2선택 신호(SEL2)가 논리 0 또는 로우 레벨을 때 각 선택 회로 (240과 250)는 비디오 모드(VM)를 수행하기 위해 각 동기 신호(Vsync와 Hsync)를 출력하고, 제2선택 신호(SEL2)가 논리 1 또는 하이 레벨을 때 각 선택 회로(240과 250)는 명령 모드(CM)를 수행하기 위해 각 내부 동기 신호(IVsync와 IHsync)를 출력한다.For example, when the second selection signal SEL2 is at a logic zero or low level, each of the selection circuits 240 and 250 outputs each of the synchronization signals Vsync and Hsync to perform the video mode VM, and the second selection. When the signal SEL2 is at logic 1 or high level, each of the selection circuits 240 and 250 outputs respective internal synchronization signals IVsync and IHsync to perform the command mode CM.

예시적으로 명령 패킷(CP)에 포함된 모드 전환 명령이 2-비트들로 구현될 때, 상기 모드 전환 명령에 따른 디스플레이 드라이버(200A)의 동작 모드와 각 제어 신호(SW1, SW2, SEL1, 및 SEL2)의 상태는 표 1과 같다.For example, when the mode switch command included in the command packet CP is implemented with 2-bits, the operation mode of the display driver 200A according to the mode switch command and the respective control signals SW1, SW2, SEL1, and The state of SEL2) is shown in Table 1.

Bit of CPBit of CP Operation ModeOperation Mode SW1SW1 SW2SW2 SEL1SEL1 SEL2SEL2 0000 Command ModeCommand Mode OFFOFF ONON HH HH 0101 Video Mode with Frame MemoryVideo Mode with Frame Memory OFFOFF ONON HH HH 1010 Video Mode without Frame MemoryVideo Mode without Frame Memory ONON OFFOFF LL LL 1111 Overlap ModeOverlap Mode ONON ONON LL LL

이때, 오버랩 모드는, 비디오 모드(VM)로부터 명령 모드(CM)로의 전환을 지시하는 모드 전환 명령(도 5의 MCC)에 따라, 디스플레이 드라이버(200A)가 상기 명령 모드(CM)를 수행하기 이전에 적어도 한 프레임 동안 상기 비디오 모드(VM)에서 입력된 이미지 데이터를 디스플레이(300)로 바이패스하는 동시에 프레임 메모리 (217)에 라이트하는 동작을 의미한다.In this case, the overlap mode is before the display driver 200A performs the command mode CM according to the mode switch command (MCC of FIG. 5) instructing the switch from the video mode VM to the command mode CM. This means that the image data input in the video mode (VM) for at least one frame is bypassed to the display 300 and written to the frame memory 217.

디스플레이 드라이버(200A)의 동작 모드가 모드 전환 명령에 따라 프레임 메모리(215)를 바이패스하여 제1이미지 데이터를 디스플레이(300)로 전송하는 비디오 모드(VM)로부터 프레임 메모리(217)를 통하여 제2이미지 데이터를 디스플레이(300)로 전송하는 명령 모드(CM)로 전환되는 과정을 도 1부터 도 5를 참조하여 설명하면 다음과 같다. 이때, 제1이미지 데이터의 프레임 레이트는 제2이미지 데이터의 프레임 레이트보다 크다.A second operation mode of the display driver 200A is performed through the frame memory 217 from the video mode VM that bypasses the frame memory 215 and transmits the first image data to the display 300 according to a mode change command. A process of switching to the command mode CM for transmitting the image data to the display 300 will be described with reference to FIGS. 1 to 5. In this case, the frame rate of the first image data is greater than the frame rate of the second image data.

비디오 모드(VM) 동안에, 데이터/동기 디코더(210)는 호스트(100)로부터 패킷(PAC)을 수신하고(S10), 패킷(PAC)에 포함된 수직 동기 패킷(VS)을 이용하여 수직 동기 신호(Vsync)를 복원하고, 패킷(PAC)에 포함된 수평 동기 패킷(HS)을 이용하여 수평 동기 신호(Hsync)를 복원하고, 패킷(PAC)에 포함된 데이터 스트림(DS)으로부터 데이터(DATA)를 복원한다(S20).During the video mode (VM), the data / sync decoder 210 receives the packet PAC from the host 100 (S10) and uses the vertical sync packet VS included in the packet PAC to generate a vertical sync signal. Restores Vsync, restores the horizontal sync signal Hsync using the horizontal sync packet HS included in the packet PAC, and stores the data DATA from the data stream DS included in the packet PAC. Restore (S20).

명령 디코더(220)는 패킷(PAC)에 포함된 명령 패킷(CP)에 따라 비디오 모드를 수행하기 위한 다수의 제어 신호들(SW1, SW2, SEL1, 및 SEL2)을 생성한다. 각 제어 신호(SW1, SW2, SEL1, 및 SEL2)의 레벨은 표 1과 같다.The command decoder 220 generates a plurality of control signals SW1, SW2, SEL1, and SEL2 for performing the video mode according to the command packet CP included in the packet PAC. The levels of each control signal SW1, SW2, SEL1, and SEL2 are shown in Table 1.

제1선택 회로(219)는 제1스위치 회로(211)를 통하여 입력된 복원 데이터 (DATA)를 디스플레이(300)로 전송하고, 각 선택 회로(240과 250)는 각 동기 신호 (Vsync와 Hsync)를 디스플레이(300)로 전송한다(S30).The first selection circuit 219 transmits the restored data DATA input through the first switch circuit 211 to the display 300, and each of the selection circuits 240 and 250 transmits the respective synchronization signals Vsync and Hsync. To transmit to the display 300 (S30).

제1구간(INT1) 동안, 제어 회로(230)는 수직 동기 신호(Vsync)의 주기(T1)를 카운트하여 제1카운트 값을 생성하고 수평 동기 신호(Hsync)의 주기(T2)를 카운트하여 제2카운트 값을 생성한다(S40).During the first period INT1, the control circuit 230 counts the period T1 of the vertical synchronization signal Vsync to generate a first count value, and counts the period T2 of the horizontal synchronization signal Hsync to generate a first count value. A two count value is generated (S40).

호스트(100)는 비디오 모드로부터 명령 모드로의 전환을 지시하는 모드 전환 명령(MCC)을 포함하는 명령 패킷(101)을 패킷(PAC)에 포함시켜 디스플레이 드라이버(200A)로 전송한다. 디스플레이 드라이버(200A)는 명령 패킷(101)을 수신한다 (S50). 모드 전환 명령(MCC)은 모드 전환 1프레임 전 또는 수 프레임 전에 디스플레이(200A)로 전송될 수 있다.The host 100 transmits a command packet 101 including a mode switch command (MCC) instructing to switch from the video mode to the command mode in the packet PAC to the display driver 200A. The display driver 200A receives the command packet 101 (S50). The mode switch command MCC may be transmitted to the display 200A before or one frame before the mode switch.

명령 디코더(220)는 명령 패킷(101)에 포함된 비트들, 예컨대 00을 디코딩하고 디코딩 결과에 따라 다수의 제어 신호들(SW1, SW2, SEL1, 및 SEL2)을 생성한다.The command decoder 220 decodes the bits included in the command packet 101, for example 00, and generates a plurality of control signals SW1, SW2, SEL1, and SEL2 according to the decoding result.

이때, 오버랩 구간(INT2) 동안, 복원 데이터(DATA)는 제1스위치 회로(211)와 제1선택 회로(219)를 통하여 디스플레이(300)로 바이패스되는 동시에 제2스위치 회로(213)를 통하여 프레임 메모리(215)에 라이트된다. 이때, 복원 데이터(DATA)와 함께 각 동기 신호(Vsync와 Hsync)는 디스플레이(300)로 전송될 수 있다. 따라서, 디스플레이(300)는 각 동기 신호(Vsync와 Hsync)를 이용하여 복원 데이터(DATA)를 디스플레이할 수 있다.At this time, during the overlap period INT2, the restoration data DATA is bypassed to the display 300 through the first switch circuit 211 and the first selection circuit 219 and simultaneously through the second switch circuit 213. It is written to the frame memory 215. In this case, the sync signals Vsync and Hsync together with the reconstruction data DATA may be transmitted to the display 300. Accordingly, the display 300 may display the reconstruction data DATA using the respective synchronization signals Vsync and Hsync.

모드 전환 명령(MCC)을 수신한 후, 제어 회로(230)는 수직 동기 신호(Vsync)의 마지막 펄스(LP)를 수신한 후, 상기 제1카운트 값을 이용하여 수직 동기 신호 (Vsync)의 주기(T1)와 동일한 주기(T1)를 갖는 내부 수직 동기 신호(IVsync)를 생성한다. 또한, 제어 회로(230)는 내부 수직 동기 신호(IVsync)와 제2카운트 값을 이용하여 수평 동기 신호의 주기(T2)와 동일한 주기(T2)를 갖는 내부 수평 동기 신호(IHsync)를 생성한다(S60).After receiving the mode switch command MCC, the control circuit 230 receives the last pulse LP of the vertical sync signal Vsync, and then uses the first count value to cycle the vertical sync signal Vsync. An internal vertical synchronization signal IVsync having the same period T1 as T1 is generated. In addition, the control circuit 230 generates the internal horizontal synchronization signal IHsync having the same period T2 as the period T2 of the horizontal synchronization signal using the internal vertical synchronization signal IVsync and the second count value ( S60).

도 5에 도시된 바와 같이, 수직 동기 신호(Vsync)의 마지막 펄스(LP)와 내부 수직 동기 신호(IVsync)의 첫 번째 펄스(FP) 사이의 시간 간격(T1)은 수직 동기 신호(Vsync)의 주기(T1)와 동일하다.As shown in FIG. 5, the time interval T1 between the last pulse LP of the vertical sync signal Vsync and the first pulse FP of the internal vertical sync signal IVsync is determined by the vertical sync signal Vsync. Same as the period T1.

즉, 비디오 모드로부터 명령 모드로 전환시, 디스플레이 드라이버(200A)는 수직 동기 신호(Vsync)와 연속적인 내부 수직 동기 신호(IVsync)를 발생할 수 있으므로, 디스플레이(300)에서 발생할 수 있는 영상 플리커(image flicker) 현상을 방지할 수 있다.That is, when switching from the video mode to the command mode, the display driver 200A may generate a vertical sync signal Vsync and a continuous internal vertical sync signal IVsync, so that an image flicker may occur in the display 300. flicker) can be prevented.

명령 디코더(220)는 제2선택 신호(SEL2)의 발생 시점을 조절함으로써 수직 동기 신호(Vsync)의 마지막 펄스(LP)와 내부 수직 동기 신호(IVsync)의 첫 번째 펄스(FP) 사이의 시간 간격(T1)이 수직 동기 신호(Vsync)의 주기(T1)와 동일하게 되도록 제2선택 회로(240)를 제어할 수 있다.The command decoder 220 adjusts the timing of the generation of the second selection signal SEL2, thereby making a time interval between the last pulse LP of the vertical sync signal Vsync and the first pulse FP of the internal vertical sync signal IVsync. The second selection circuit 240 may be controlled such that T1 is equal to the period T1 of the vertical synchronization signal Vsync.

각 선택 회로(219, 240, 및 250)는 각 선택 신호(SEL1 및 SEL2)에 따라 복원 데이터(DATA)와 각 내부 동기 신호(IVsync와 IHsync)를 디스플레이(300)로 전송할 수 있다(S70). 따라서, 제2구간(INT3)부터 디스플레이 드라이버(200A)는 명령 모드를 수행할 수 있다.Each of the selection circuits 219, 240, and 250 may transmit the reconstruction data DATA and the respective internal synchronization signals IVsync and IHsync to the display 300 according to the selection signals SEL1 and SEL2 (S70). Therefore, the display driver 200A may perform the command mode from the second section INT3.

이때, 제2구간(INT3)부터 호스트(100)는 호스트(100)에서 소모되는 전력을 줄이기 위해 수직 동기 패킷(VS)과 수평 동기 패킷(HS)을 디스플레이 드라이버 (200A)로 전송하지 않고 데이터 스트림 패킷(DS)만을 전송할 수 있다. 이에 따라, 디스플레이 드라이버(200A)는 수직 동기 신호(Vsync)와 수평 동기 신호(Hsync)는 생성하지 않는다. 디스플레이 드라이버(200A)는 복원 데이터(DATA)를 프레임 메모리(215)를 통하여 디스플레이(300)로 전송한다.At this time, from the second interval INT3, the host 100 does not transmit the vertical sync packet VS and the horizontal sync packet HS to the display driver 200A in order to reduce power consumed by the host 100. Only the packet DS may be transmitted. Accordingly, the display driver 200A does not generate the vertical sync signal Vsync and the horizontal sync signal Hsync. The display driver 200A transmits the reconstruction data DATA to the display 300 through the frame memory 215.

도 6은 도 3에 도시된 제어 회로의 블록도를 나타낸다.6 shows a block diagram of the control circuit shown in FIG. 3.

도 3, 도 5, 및 도 6을 참조하면, 제어 회로(230)는 수직 동기 신호 주기 카운터(231-1), 내부 수직 동기 신호 생성기(231-2), 수평 동기 신호 주기 카운터 (232-1), 내부 수평 동기 신호 생성기(232-2), 오실레이터(233), 오차 계산기 (234), TE 제어 신호 생성기(235), 제어 값 레지스터(236), 및 오차 정보 레지스터 (237)를 포함한다.3, 5, and 6, the control circuit 230 includes a vertical synchronization signal period counter 231-1, an internal vertical synchronization signal generator 231-2, and a horizontal synchronization signal period counter 232-1. ), An internal horizontal sync signal generator 232-2, an oscillator 233, an error calculator 234, a TE control signal generator 235, a control value register 236, and an error information register 237.

수직 동기 신호 주기 카운터 (231-1)는 클락 신호(CLK1)를 이용하여 수직 동기 신호(Vsync)의 주기(T1)를 카운트하고 제1카운트 값(CNT1)을 생성한다.The vertical synchronization signal period counter 231-1 counts the period T1 of the vertical synchronization signal Vsync using the clock signal CLK1 and generates a first count value CNT1.

내부 수직 동기 신호 생성기(231-2)는 제1카운트 값(CNT1)과 오실레이터 (233)로부터 출력된 오실레이션 신호(OSC)를 이용하여 수직 동기 신호(Vsync)의 주기(T1)와 동일한 주기(T1)를 갖는 내부 수직 동기 신호(IVsync)를 생성한다.The internal vertical synchronizing signal generator 231-2 uses the same period as the period T1 of the vertical synchronizing signal Vsync using the first count value CNT1 and the oscillation signal OSC output from the oscillator 233. Generate an internal vertical sync signal IVsync with T1).

수평 동기 신호 주기 카운터(232-1)는 클락 신호(CLK1)를 이용하여 수평 동기 신호(Hsync)의 주기(T2)를 카운트하고 제2카운트 값(CNT2)을 생성한다.The horizontal synchronization signal period counter 232-1 counts the period T2 of the horizontal synchronization signal Hsync by using the clock signal CLK1 and generates a second count value CNT2.

내부 수평 동기 신호 생성기(232-2)는 제2카운트 값(CNT2)과 오실레이터 (233)로부터 출력된 오실레이션 신호(OSC)를 이용하여 수평 동기 신호(Hsync)의 주기(T2)와 동일한 주기(T2)를 갖는 내부 수평 동기 신호(IHsync)를 생성한다.The internal horizontal synchronizing signal generator 232-2 uses the second count value CNT2 and the oscillation signal OSC output from the oscillator 233, and the same period as the period T2 of the horizontal synchronizing signal Hsync ( Generate an internal horizontal sync signal IHsync with T2).

각 동기 신호 생성기(231-2와 232-2)는 인에이블 신호(EN)에 응답하여 각 내부 동기 신호(IVsync와 IHsync)의 생성 타이밍 또는 출력 타이밍을 제어할 수 있다.Each of the synchronization signal generators 231-2 and 232-2 may control the generation timing or the output timing of each of the internal synchronization signals IVsync and IHsync in response to the enable signal EN.

실시 예에 따라, 각 동기 신호 주기 카운터(231-1과 232-1)는 각 동기 신호 (Vsync와 Hsync)의 마지막 펄스를 검출하고 검출 결과에 따라 각 내부 동기 신호 생성기(231-2와 232-2)의 동작을 제어할 수 있는 각 제어 신호를 출력할 수도 있다. 이 경우, 각 동기 신호 주기 카운터(231-1과 232-1)는 마지막 펄스 검출기의 기능을 수행할 수 있다.According to an embodiment, each of the synchronization signal period counters 231-1 and 232-1 detects the last pulse of each of the synchronization signals Vsync and Hsync, and according to the detection result, each of the internal synchronization signal generators 231-2 and 232-. Each control signal capable of controlling the operation of 2) may be output. In this case, each of the synchronization signal period counters 231-1 and 232-1 may perform a function of the last pulse detector.

오차 계산기(234)는 수직 동기 신호(Vsync)의 주기(T1)와 내부 수직 동기 신호(IVsync)의 주기의 차이를 계산하고 제1오차 값을 생성하고, 수평 동기 신호 (Hsync)의 주기(T2)와 내부 수평 동기 신호(IHsync)의 주기의 차이를 계산하고 제2오차 값을 생성하고, 상기 제1오차 값과 상기 제2오차 값 각각을 오차 정보 레지스터(237)에 저장할 수 있다. 예컨대, 오차 계산기(234)는 클락 신호를 기반으로 상기 제1오차 값과 상기 제2오차 값 각각을 계산할 수 있다.The error calculator 234 calculates a difference between the period T1 of the vertical synchronization signal Vsync and the period of the internal vertical synchronization signal IVsync and generates a first error value, and the period T2 of the horizontal synchronization signal Hsync. ) And a difference between the periods of the internal horizontal synchronization signal IHsync and the second error value may be generated, and the first error value and the second error value may be stored in the error information register 237. For example, the error calculator 234 may calculate each of the first error value and the second error value based on a clock signal.

오차 정보 레지스터(237)에 저장된 상기 제1오차 값과 상기 제2오차 값 각각은 호스트(100)에 의하여 액세스 가능하다.Each of the first error value and the second error value stored in the error information register 237 is accessible by the host 100.

이론적으로는 수직 동기 신호(Vsync)의 주기와 동일한 주기를 갖는 내부 수직 동기 신호(IVsync)를 생성할 수 있으나, 실제 구현 예에서는 수직 동기 신호 (Vsync)의 주기와 내부 수직 동기 신호(IVsync)의 주기 사이에는 오차가 발생할 수 있다.Theoretically, an internal vertical sync signal IVsync having the same period as the vertical sync signal Vsync may be generated, but in an exemplary embodiment, the period of the vertical sync signal Vsync and the internal vertical sync signal IVsync may be generated. Errors can occur between cycles.

마찬가지로, 수평 동기 신호(Hsync)의 주기와 동일한 주기를 갖는 내부 수평 동기 신호(IHsync)를 생성할 수 있으나, 실제 구현 예에서는 수평 동기 신호 (Vsync)의 주기와 내부 수직 동기 신호(IVsync)의 주기 사이에는 오차가 발생할 수 있다.Similarly, the internal horizontal synchronization signal IHsync may be generated having the same period as that of the horizontal synchronization signal Hsync, but in an actual embodiment, the period of the horizontal synchronization signal Vsync and the period of the internal vertical synchronization signal IVsync may be generated. Errors may occur between them.

TE 제어 신호 생성기(235)는 오차 계산기(234)로부터 제공된 상기 제1오차 값에 따라 TE 제어 신호(TE)의 생성 타이밍을 제어할 수 있다.The TE control signal generator 235 may control the generation timing of the TE control signal TE according to the first error value provided from the error calculator 234.

제어 값 레지스터(236)는 호스트(100)로부터 출력된 제어 값(TEV)을 저장할 수 있다. 이때, 오차 계산기(234)는 제어 값(TEV)을 수신하여 해석하고 해석 결과에 따라 TE 제어 신호 생성기(235)의 동작을 제어할 수 있다. 따라서, TE 제어 신호 생성기(235)는 제어 값(TEV)을 이용하여 TE 제어 신호(TE)의 발생 타이밍을 제어할 수 있다.The control value register 236 may store the control value TEV output from the host 100. In this case, the error calculator 234 may receive and interpret the control value TEV and control the operation of the TE control signal generator 235 according to the analysis result. Therefore, the TE control signal generator 235 may control the generation timing of the TE control signal TE by using the control value TEV.

도 7은 본 발명의 실시 예에 따른 티어링 효과 제어 신호의 발생 타이밍을 제어하는 방법을 설명하기 위한 흐름도이고 도 8은 본 발명의 실시 예에 따른 티어링 효과 제어 신호의 발생 타이밍을 제어하는 방법을 설명하기 위한 타이밍도이다.7 is a flowchart illustrating a method of controlling the timing of generation of a tearing effect control signal according to an embodiment of the present invention, and FIG. 8 is a method of controlling the timing of generating a tearing effect control signal according to an embodiment of the present invention. It is a timing chart for this.

디스플레이 드라이버(200A)가 TE 제어 신호(TE)의 발생 시점을 제어하는 방법과 디스플레이 드라이버(200A)의 동작 모드가 모드 전환 명령(도 2의 103)에 따라 비디오 모드로부터 명령 모드로 전환되는 과정을 도 2, 도 3, 도 6, 도 7, 및 도 8을 참조하여 설명하면 다음과 같다.The display driver 200A controls the timing at which the TE control signal TE is generated, and the operation mode of the display driver 200A is switched from the video mode to the command mode according to the mode switching command (103 in FIG. 2). Referring to Figures 2, 3, 6, 7, and 8 as follows.

모드 전환 시점에서, 각 내부 동기 신호(IVsync와 IHsync)로부터 각 동기 신호(Vsync와 Hsync)로의 핸드오버(handover)가 정확하게 수행될 때, 디스플레이 (300)에서 영상 플리커가 발생하지 않는다.At the time of mode switching, when the handover from each internal synchronization signal IVsync and IHsync to each synchronization signal Vsync and Hsync is correctly performed, no image flicker occurs in the display 300.

만일, 제2TE 제어 신호(TE2)가 호스트(100)로 전송되면, 호스트(100)는 제2TE 제어 신호(TE2)에 따라 수직 동기 신호(Vsync)에 연관된 수직 동기 패킷(VS)을 생성한다. 따라서 수직 동기 신호(Vsync)의 펄스(P2)는 제1시점(T1)이 아니 제2시점(T2)에서 생성된다.If the second TE control signal TE2 is transmitted to the host 100, the host 100 generates a vertical sync packet VS associated with the vertical sync signal Vsync according to the second TE control signal TE2. Accordingly, the pulse P2 of the vertical synchronization signal Vsync is generated at the second time point T2 instead of the first time point T1.

즉, 수직 동기 신호(Vsync)가 지연 시간(TD) 만큼 지연되어 발생하면, 디스플레이(300)에서 영상 플리커가 발생한다. 따라서, 제2TE 제어 신호(TE2)의 생성 타이밍을 조절할 필요가 있다.That is, when the vertical synchronization signal Vsync is delayed by the delay time TD, image flicker occurs in the display 300. Therefore, it is necessary to adjust the generation timing of the second TE control signal TE2.

오차 계산기(234)는 수직 동기 신호(Vsync)의 주기와 내부 수직 동기 신호 (IVsync)의 주기의 차이, 제1오차 값을 계산하고 이를 오차 정보 레지스터(237)에 저장한다(S110).The error calculator 234 calculates a difference between the period of the vertical synchronization signal Vsync and the period of the internal vertical synchronization signal IVsync, a first error value, and stores the difference in the error information register 237 (S110).

오차 계산기(234)는 오차 정보 레지스터(237)에 저장된 제1오차 값에 따라 TE 제어 신호(TE)의 생성 타이밍을 제어하기 위한 제어 신호를 TE 제어 신호 생성기(235)로 전송한다(S120).The error calculator 234 transmits a control signal for controlling the generation timing of the TE control signal TE to the TE control signal generator 235 according to the first error value stored in the error information register 237 (S120).

TE 제어 신호 생성기(235)는 상기 제어 신호에 따라 생성된 제1TE 제어 신호 (TE1)를 호스트(100)로 전송한다(S130). 호스트(100)는 제1TE 제어 신호(TE1)에 따라 제1시점(T1)에서 생성될 수직 동기 신호(Vsync)의 펄스(P1)에 연관된 수직 동기 패킷(VS)을 생성한다.The TE control signal generator 235 transmits the first TE control signal TE1 generated according to the control signal to the host 100 (S130). The host 100 generates a vertical sync packet VS associated with a pulse P1 of the vertical sync signal Vsync to be generated at the first time point T1 according to the first TE control signal TE1.

제1시점(T1)을 기준으로, 내부 수직 동기 신호(IVsync)로부터 수직 동기 신호(Vsync)로의 핸드오버가 정확하게 수행되므로, 디스플레이(300)에서는 영상 플리커가 발생하지 않는다. 즉, 수직 동기 신호(Vsync)의 첫 번째 펄스(P1)는 제2시점(T2)이 아닌 제1시점(T1)에서 생성될 수 있다.Based on the first time point T1, since the handover from the internal vertical sync signal IVsync to the vertical sync signal Vsync is performed correctly, no image flicker occurs in the display 300. That is, the first pulse P1 of the vertical synchronization signal Vsync may be generated at the first time point T1 instead of the second time point T2.

도 9는 도 1에 도시된 호스트의 내부 블록도를 나타내고, 도 10은 도 9에 도시된 호스트의 동기 패킷 발생 타이밍을 제어하는 방법을 설명하기 위한 흐름도이다.FIG. 9 is a block diagram illustrating an internal block diagram of the host illustrated in FIG. 1, and FIG. 10 is a flowchart for describing a method of controlling synchronization packet generation timing of the host illustrated in FIG. 9.

도 1, 도 9, 및 도 10을 참조하며, 실시 예에 따라, 호스트(100)는 제어 로직 (110)과 동기 패킷 생성기(120)를 포함할 수 있다. 다른 실시 예에 따라, 호스트(100)는 제어 로직(110)과 제어 값 조절 로직(130)을 포함할 수 있다. 또 다른 실시 예에 따라, 호스트(100)는 제어 로직(110), 동기 패킷 생성기(120), 및 제어 값 조절 로직(130)을 포함할 수 있다.1, 9, and 10, according to an embodiment, the host 100 may include a control logic 110 and a sync packet generator 120. According to another embodiment, the host 100 may include a control logic 110 and a control value adjustment logic 130. According to another embodiment, the host 100 may include the control logic 110, the sync packet generator 120, and the control value adjustment logic 130.

디스플레이 드라이버(200A)의 동작 모드가 모드 전환 명령(도 2의 103)에 따라 명령 모드로부터 비디오 모드로 전환되는 과정을 도 1, 도 2, 도 8, 도 9, 및 도 10을 참조하여 설명하면 다음과 같다.A process of switching the operation mode of the display driver 200A from the command mode to the video mode according to the mode switching command (103 in FIG. 2) will be described with reference to FIGS. 1, 2, 8, 9, and 10. As follows.

상술한 바와 같이, 모드 전환 시점에서 각 내부 동기 신호(IVsync와 IHsync)로부터 각 동기 신호(Vsync와 Hsync)로의 핸드오버가 정확하게 수행될 때, 디스플레이(300)에서는 영상 플리커가 발생하지 않는다.As described above, when the handover from each of the internal synchronization signals IVsync and IHsync to each of the synchronization signals Vsync and Hsync is correctly performed at the time of mode switching, the image flicker does not occur in the display 300.

모드 전환 명령(도 2의 103)을 포함하는 패킷(PAC)이 디스플레이 드라이버 (200A)로 전송된 후, 제어 로직(110)은 디스플레이 드라이버(200A)로부터 출력된 TE 제어 신호(TE)와 오차 정보(EI)를 수신하고(S210), TE 제어 신호(TE)와 오차 정보(EI)를 이용하여 동기 패킷의 생성 타이밍을 조절하기 위한 제어 신호를 동기 패킷 생성기(120)로 출력한다.After the packet PAC including the mode switching command (103 in FIG. 2) is transmitted to the display driver 200A, the control logic 110 transmits the TE control signal TE and the error information output from the display driver 200A. In step S210, the control signal for adjusting the generation timing of the sync packet is output to the sync packet generator 120 using the TE control signal TE and the error information EI.

TE 제어 신호(TE)의 상승 에지(rising edge)에 따라 수직 동기 신호(Vsync)의 첫 번째 펄스(FP)의 상승 에지의 타이밍이 결정되므로, 제어 로직(110)은 TE 제어 신호(TE)와 오차 정보(EI)를 이용하여 제1시점(T1)에서 수직 동기 신호(Vsync)의 첫 번째 펄스(P1)의 상승 에지가 생성될 수 있도록 제어 신호를 동기 패킷 생성기(120)로 출력한다.Since the timing of the rising edge of the first pulse FP of the vertical synchronization signal Vsync is determined according to the rising edge of the TE control signal TE, the control logic 110 may be connected to the TE control signal TE. The control signal is output to the sync packet generator 120 such that the rising edge of the first pulse P1 of the vertical sync signal Vsync is generated at the first time point T1 using the error information EI.

따라서, 동기 패킷 생성기(120)는 제어 신호에 응답하여 제1시점(T1)에서 수직 동기 신호(Vsync)의 첫 번째 펄스(P1)의 상승 에지가 생성될 수 있도록 수직 동기 패킷(VS)을 생성하고 생성된 수직 동기 패킷(VS)을 디스플레이 드라이버(200A)로 전송할 수 있다.Accordingly, the sync packet generator 120 generates the vertical sync packet VS so that the rising edge of the first pulse P1 of the vertical sync signal Vsync can be generated at the first time point T1 in response to the control signal. The generated vertical sync packet VS may be transmitted to the display driver 200A.

즉, 동기 패킷 생성기(120)는 상기 제어 신호에 따라 각 동기 패킷(VS와 HS)의 생성 타이밍 또는 출력 타이밍을 조절할 수 있다(S220). 이에 따라 동기 패킷 생성기(120)는 생성된 각 동기 패킷(VS와 HS)을 포함하는 패킷(PAC)을 디스플레이 드라이버(200A)로 전송한다(S230).That is, the sync packet generator 120 may adjust the generation timing or output timing of each sync packet VS and HS according to the control signal (S220). Accordingly, the sync packet generator 120 transmits a packet PAC including each generated sync packet VS and HS to the display driver 200A (S230).

도 11은 도 9에 도시된 호스트의 티어링 효과 제어 신호의 발생 타이밍을 조절하기 위한 제어 값을 생성하는 방법을 설명하기 위한 흐름도이다.FIG. 11 is a flowchart for describing a method of generating a control value for adjusting the timing of generation of a tiering effect control signal of the host illustrated in FIG. 9.

디스플레이 드라이버(200A)의 동작 모드가 모드 전환 명령(도 2의 103)에 따라 명령 모드로부터 비디오 모드로 전환되는 과정을 도 1, 도 2, 도 8, 도 9, 및 도 11을 참조하여 설명하면 다음과 같다.A process of switching the operation mode of the display driver 200A from the command mode to the video mode according to the mode switching command (103 in FIG. 2) will be described with reference to FIGS. 1, 2, 8, 9, and 11. As follows.

모드 전환 시점에서 각 내부 동기 신호(IVsync와 IHsync)로부터 각 동기 신호(Vsync와 Hsync)로의 핸드오버가 정확하게 수행될 때, 디스플레이(300)에서는 영상 플리커가 발생하지 않는다.When the handover from each of the internal synchronization signals IVsync and IHsync to each of the synchronization signals Vsync and Hsync is performed correctly at the time of mode switching, the image flicker does not occur in the display 300.

모드 전환 명령(도 2의 103)을 포함하는 패킷(PAC)이 디스플레이 드라이버 (200A)로 전송된 후, 제어 로직(110)은 디스플레이 드라이버(200A)로부터 출력된 오차 정보(EI)를 수신하고(S310), 오차 정보(EI)를 제어 값 조절 로직(130)으로 출력한다.After the packet PAC including the mode switch command (103 in FIG. 2) is transmitted to the display driver 200A, the control logic 110 receives the error information EI output from the display driver 200A ( In operation S310, the error information EI is output to the control value adjustment logic 130.

제어 값 조절 로직(130)은 오차 정보(EI)에 따라 TE 제어 신호의 발생 타이밍을 제어하기 위한 제어 값(TEV)을 생성하고(S320), 생성된 제어 값(TEV)을 디스플레이 드라이버(200A)의 제어 값 레지스터(236)로 전송한다(S330).The control value adjustment logic 130 generates a control value TEV for controlling the timing of generation of the TE control signal according to the error information EI (S320), and displays the generated control value TEV in the display driver 200A. The control value is transferred to the register 236 (S330).

따라서 TE 제어 신호 생성기(235)는 제어 값 레지스터(236)에 저장된 제어 값(TEV)에 따라 TE 제어 신호(TE)를 생성할 수 있다.Accordingly, the TE control signal generator 235 may generate the TE control signal TE according to the control value TEV stored in the control value register 236.

도 12는 본 발명의 다른 실시 예에 따른 영상 신호 처리 시스템의 블록도를 나타낸다.12 is a block diagram of an image signal processing system according to another exemplary embodiment.

영상 신호 처리 시스템(10B)은 호스트(100), 디스플레이 드라이버(200B), 및 디스플레이(300)를 포함한다.The image signal processing system 10B includes a host 100, a display driver 200B, and a display 300.

호스트(100)는 데이터(DATA)와 명령(CMD), 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 및 제어 값(TEV)을 디스플레이 드라이버(200B)로 전송한다. 디스플레이 드라이버(200B)는 TE 제어 신호(TE) 및/또는 오차 정보(EI)를 호스트(100)로 전송한다.The host 100 transmits data DATA, a command CMD, a vertical sync signal Vsync, a horizontal sync signal Hsync, and a control value TEV to the display driver 200B. The display driver 200B transmits a TE control signal TE and / or error information EI to the host 100.

디스플레이 드라이버(200B)는 동작 모드, 예컨대 비디오 모드에 따라 데이터 (DATA), 수직 동기 신호(Vsync), 및 수평 동기 신호(Hsync)를 디스플레이(300)로 전송한다. 또한, 디스플레이 드라이버(200B)는 동작 모드, 예컨대 명령 모드에 따라 데이터(DATA), 내부 수직 동기 신호(IVsync), 및 내부 수평 동기 신호(IHsync)를 디스플레이(300)로 전송한다.The display driver 200B transmits data DATA, a vertical sync signal Vsync, and a horizontal sync signal Hsync to the display 300 according to an operation mode, for example, a video mode. In addition, the display driver 200B transmits data DATA, an internal vertical sync signal IVsync, and an internal horizontal sync signal IHsync to the display 300 according to an operation mode, for example, a command mode.

도 13은 도 12에 도시된 디스플레이 드라이버의 블록도의 일 실시 예를 나타낸다.FIG. 13 illustrates an embodiment of a block diagram of the display driver illustrated in FIG. 12.

도 3과 도 13을 참조하면, 데이터/동기 디코더(210)를 제외하면 도 13에 도시된 디스플레이 드라이버(200B)의 구조와 동작은 도 3에 도시된 디스플레이 드라이버(200A)의 구조와 동작과 실질적으로 동일하다.3 and 13, except for the data / synchronous decoder 210, the structure and operation of the display driver 200B illustrated in FIG. 13 may be substantially the same as those of the display driver 200A illustrated in FIG. 3. Same as

도 14는 도 12에 도시된 디스플레이 드라이버의 동작을 설명하기 위한 흐름도이다.FIG. 14 is a flowchart for describing an operation of the display driver illustrated in FIG. 12.

도 2, 도 6, 도 12, 도 13, 및 도 14를 참조하면, 제어 회로(230)는 각 동기 신호(Vsync와 Hsync)의 주기를 카운트하고 각 카운트 값(CNT1과 CNT2)을 생성한다(S410).2, 6, 12, 13, and 14, the control circuit 230 counts the period of each synchronization signal (Vsync and Hsync) and generates each count value (CNT1 and CNT2) ( S410).

명령 디코더(220)는 모드 전환 명령, 예컨대 디스플레이 드라이버(200B)의 동작 모드를 비디오 모드로부터 명령 모드로 변환하기 위한 모드 전환 명령을 포함하는 명령 패킷(101)을 수신한다(S420).The command decoder 220 receives a mode switch command, for example, a command packet 101 including a mode switch command for converting the operation mode of the display driver 200B from the video mode to the command mode (S420).

상술한 바와 같이 제어 회로(230)는 각 카운트 값(CNT1과 CNT2)을 이용하여 각 동기 신호(Vsync와 Hsync)의 주기와 동일한 주기를 갖는 각 내부 동기 신호 (IVsync와 IHsync)를 생성한다(S430). 명령 모드로 동작하는 디스플레이 드라이버 (200B)는 데이터(DATA)와 각 내부 동기 신호(IVsync와 IHsync)를 디스플레이 드라이버(300)로 전송한다(S440).As described above, the control circuit 230 generates each internal synchronization signal IVsync and IHsync having the same period as the period of each synchronization signal Vsync and Hsync using the respective count values CNT1 and CNT2 (S430). ). The display driver 200B operating in the command mode transmits data DATA and respective internal synchronization signals IVsync and IHsync to the display driver 300 (S440).

비디오 모드로 동작하는 디스플레이 드라이버(200B)는 데이터(DATA)와 각 동기 신호(Vsync와 Hsync)를 디스플레이 드라이버(300)로 전송한다.The display driver 200B operating in the video mode transmits the data DATA and the respective synchronization signals Vsync and Hsync to the display driver 300.

실시 예에 따라 제어 값(TEV)과 오차 정보(EI)는 호스트(100) 또는 스플레이 드라이버(200A와 200B)에 구현된 불휘발성 메모리에 저장될 수 있다. 따라서, 호스트(100) 또는 스플레이 드라이버(200A와 200B)의 초기화 동작 시에 상기 불휘발성 메모리에 저장된 각 정보(TEV와 EI)는 각 레지스터(236과 237)에 로드될 수 있다.According to an embodiment, the control value TEV and the error information EI may be stored in a nonvolatile memory implemented in the host 100 or the splay drivers 200A and 200B. Therefore, in the initialization operation of the host 100 or the splay drivers 200A and 200B, the information (TEV and EI) stored in the nonvolatile memory may be loaded into the registers 236 and 237.

다른 실시 예에 따라, 제어 값(TEV)과 오차 정보(EI)는 실시간으로 매 프레임마다 업-데이트될 수도 있다.According to another embodiment, the control value TEV and the error information EI may be updated in every frame in real time.

본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is evident that many alternatives, modifications and variations will be apparent to those skilled in the art. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.

10A, 10B; 영상 신호 처리 시스템
100; 호스트
200A, 200B; 디스플레이 드라이버
210; 데이터/동기 디코더
230; 제어 회로
300; 디스플레이10A, 10B; Video signal processing system
100; Host
200A, 200B; Display driver
210; Data / sync decoder
230; Control circuit
300; display

Claims

Counting the period of the synchronization signal associated with the synchronization packet transmitted from the host to generate a count value;
Receiving a mode switch command from the host instructing to switch from a video mode bypassing a frame memory to a display mode to transmit a second image data to the display through the frame memory. step; And
After the last pulse of the synchronization signal is generated, generating an internal synchronization signal having the same period as the period by using the count value according to the mode switching command,
And the time interval between the last pulse and the first pulse of the internal synchronization signal is equal to the period.

The method of claim 1,
And after receiving the mode switch command, bypassing the first image data to the display for at least one frame and simultaneously writing the first image data to the frame memory.

The method of claim 1,
And bypassing the first image data to the display during the time interval and simultaneously writing the first image data to the frame memory.

The method of claim 1,
The frame rate of the first image data is greater than the frame rate of the second image data.

The method of claim 1,
Calculating a difference between the period of the synchronization signal and the period of the internal synchronization signal; And
Adjusting the timing of generation of a tearing effect control signal using the difference and transmitting the tearing effect control signal to the host.

In the operating method of the host to control the operation of the display driver,
Receiving a tearing effect control signal and error information from the display driver; And
Adjusting a timing of generation of a sync packet associated with a sync signal to be restored by the display driver using the tearing effect control signal and the error information.

The method according to claim 6,
And the error information is information corresponding to a difference between a period of the synchronization signal and a period of an internal synchronization signal generated by the display driver using the period.

In the operating method of the host to control the operation of the display driver,
Receiving error information from the display driver;
Transmitting a control value for controlling a timing of generation of a tearing effect control signal to the display driver according to the error information;
Receiving a tearing effect control signal whose generation timing is controlled according to the control value, from the display driver; And
Generating a sync packet associated with a sync signal to be restored in the display driver according to the controlled tearing effect control signal.

9. The method of claim 8,
And the error information is information corresponding to a difference between a period of the synchronization signal and a period of an internal synchronization signal generated by the display driver using the period.

In a system comprising a display driver and a host for controlling the operation of the display driver,
The display driver,
Counting the period of the synchronization signal associated with the synchronization packet transmitted from the host to generate a count value, and the second image data through the frame memory from the video mode to bypass the frame memory to transmit the first image data to the display. Receiving a first mode switching command from the host instructing to switch to the command mode to be transmitted to the display, and using the count value after the last pulse of the synchronization signal is generated, the internal synchronization having the same period as the period; Generate a signal,
The time interval between the last pulse and the first pulse of the internal synchronization signal is equal to the period,
After switching from the video mode to the command mode, the host does not send a new sync packet to the display driver.

The display device of claim 10, wherein the display driver comprises:
And after receiving the mode switch command, bypasses the first image data to the display for at least one frame and simultaneously writes to the frame memory.

The display device of claim 10, wherein the display driver comprises:
Calculates a difference between the period of the synchronization signal and the period of the internal synchronization signal and uses the difference after receiving a second mode switching command from the host instructing a transition from the command mode to the video mode. Adjust timing of generation of a tearing effect control signal, and transmit the tearing effect control signal to the host;
And the host generates a new sync packet in accordance with the tiering effect control signal.

The display device of claim 12, wherein the display driver comprises:
The generation timing of the tearing effect control signal such that the time interval between the first pulse of the sync signal restored by the display driver and the last pulse of the internal sync signal according to the new sync packet is equal to the period of the internal sync signal. System to regulate.

In a system comprising a display driver and a host for controlling the operation of the display driver,
The display driver,
Tiering effect control according to a mode switching command instructing to switch to a video mode of bypassing the frame memory from the command mode for transmitting the first image data to the display through the frame memory and transmitting the second image data to the display. Transmit signal and error information to the host,
The host,
And adjusting the generation timing of a sync packet associated with a sync signal to be restored by the display driver using the tearing effect control signal and the error information.

The method of claim 14, wherein the host,
And adjust the timing of generation of the sync packet so that the time interval between the last pulse of the internal sync signal generated in the display and the first pulse of the sync signal during the command mode is equal to the period of the internal sync signal.

15. The method of claim 14,
The frame rate of the first image data is less than the frame rate of the second image data.

In a system comprising a display driver and a host for controlling the operation of the display driver,
The display driver,
Error information is output according to a mode switching command instructing to switch to a video mode of bypassing the frame memory from the command mode for transmitting the first image data to the display using the frame memory and transmitting the second image data to the display. Send to the host,
The host transmits a control value for controlling a timing of generation of a tearing effect control signal to the display driver according to the error information.
And the host receives a tearing effect control signal generated according to the control value from the display driver and generates a sync packet associated with a synchronization signal to be restored in the display driver according to the received tearing effect control signal.

The method of claim 17, wherein the host,
And adjust the timing of generation of the sync packet so that the time interval between the last pulse of the internal sync signal generated in the display and the first pulse of the sync signal during the command mode is equal to the period of the internal sync signal.