KR20130035399A - Power semiconductor device - Google Patents

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Abstract

PURPOSE: A power semiconductor device is provided to improve the current density of a gate electrode by including a metal layer and a gate insulation layer with a second insulation region. CONSTITUTION: A gate insulation layer(120) has a first insulation region and a second insulation region. A gate electrode(130) has a first electrode region and a second electrode region. A metal layer(140) is formed on the upper side of the gate electrode. A second conductive body region(150) is formed on a first surface of a first conductive drift region(112). A first conductive well region(160) is formed in the second conductive body region.

Description

전력 반도체 소자{Power semiconductor device}[0001] Power semiconductor device [0002]

본 발명은 전력 반도체 소자에 관한 것이다.The present invention relates to power semiconductor devices.

일반적으로 고전력 반도체 소자(MOSFET 또는 IGBT)는 직류 특성에서 높은 항복 전압(breakdown voltage)과 낮은 온-저항(on-resistance) 값을 가져야 하며, 교류 특성에서는 빠른 스위칭 속도(즉, 낮은 스위칭 손실 값) 등을 가져야 한다. 고전력 반도체 소자의 온-저항 값은 크게 채널 저항, JFET 저항, 축적(accumulation) 저항 및 에피텍셜 저항(또는, 드리프트 저항) 성분으로 이루어지는데, 정격 전압이 높아질수록 에피텍셜 저항 성분 값이 전체 온-저항 값의 대부분을 차지한다. 또한, 고전력 반도체 소자는 정격 전압이 증가할수록 높은 항복 전압 값을 요구하므로, 이를 위해서는 에피텍셜 영역의 두께 및 비저항 값을 증가시켜야 하는데, 이는 필연적으로 에피텍셜 영역의 온-저항 값을 증가시키게 된다. 따라서, 고전력 반도체 소자에서 낮은 온-저항 값과 높은 항복 전압 값 사이에는 서로 트레이드 오프 관계가 있으며, 고전력 반도체 소자의 설계시에 이러한 점을 고려해야 한다.
In general, high power semiconductor devices (MOSFETs or IGBTs) should have high breakdown voltage and low on-resistance values in direct current characteristics, and fast switching speeds (ie low switching loss values) in alternating current characteristics. Should have a back. On-resistance values of high-power semiconductor devices are largely composed of channel resistance, JFET resistance, accumulation resistance, and epitaxial resistance (or drift resistance) components. As the rated voltage increases, the epitaxial resistance component value is total on- Account for most of the resistance value. In addition, since the high power semiconductor device requires a higher breakdown voltage value as the rated voltage increases, this requires increasing the thickness and the resistivity of the epitaxial region, which inevitably increases the on-resistance value of the epitaxial region. Therefore, there is a trade-off relationship between the low on-resistance value and the high breakdown voltage value in the high power semiconductor device, and this should be taken into consideration when designing the high power semiconductor device.

본 발명은 게이트 전극과 드레인 전극 사이에 상대적으로 두꺼운 절연 영역을 형성하여 게이트 전극과 드레인 전극 사이의 커패시턴스(Cgd)를 줄임으로써 스위칭 손실을 줄일 수 있으며, 서로 이격된 게이트 전극을 연결하는 낮은 저항의 금속막을 형성하여 게이트의 Rg 특성을 낮춤으로써 스위칭 손실을 줄일 수 있으며, 연결된 금속막을 통해 분리된 게이트의 전류 불균형을 막아 전류 밀도를 높일 수 있는 전력 반도체 소자를 제공한다.
The present invention can reduce the switching loss by forming a relatively thick insulating region between the gate electrode and the drain electrode to reduce the capacitance (Cgd) between the gate electrode and the drain electrode, the low resistance of connecting the gate electrodes spaced apart from each other The present invention provides a power semiconductor device capable of reducing switching losses by forming a metal film to lower the Rg characteristic of the gate and increasing current density by preventing current imbalance of the gate separated through the connected metal film.

본 발명에 의한 전력 반도체 소자는 제 1 면과 제 2 면을 갖는 제 1 도전형 드리프트 영역; 상기 제 1 도전형 드리프트 영역의 제 1 면에 형성된 제 1 절연 영역과 상기 제 1 절연 영역의 상면에 형성된 제 2 절연 영역을 갖는 게이트 절연막; 상기 제 1 절연 영역의 상면에 형성되며, 서로 이격된 제 1 전극 영역과 제 2 전극 영역을 갖는 게이트 전극; 상기 게이트 전극의 상면에 형성된 금속막; 상기 제 1 절연 영역의 양측 하부 각각에서 상기 제 1 도전형 드리프트 영역의 제 1 면에서부터 내부로 형성된 제 2 도전형 바디 영역; 및 상기 제 1 절연 영역의 양측 하부 각각에서 제 1 도전형 드리프트 영역의 제 1 면에서부터 상기 제 2 도전형 바디 영역의 내부로 형성된 제 1 도전형 웰 영역을 포함한다.According to the present invention, a power semiconductor device includes a first conductivity type drift region having a first surface and a second surface; A gate insulating film having a first insulating region formed on a first surface of the first conductivity type drift region and a second insulating region formed on an upper surface of the first insulating region; A gate electrode formed on an upper surface of the first insulating region and having a first electrode region and a second electrode region spaced apart from each other; A metal film formed on an upper surface of the gate electrode; Second conductive body regions formed inwardly from a first surface of the first conductive drift region at lower portions of both sides of the first insulating region; And a first conductivity type well region formed in each of lower portions of both sides of the first insulation region from the first surface of the first conductivity type drift region to the inside of the second conductivity type body region.

상기 금속막은 상기 제 1 전극 영역의 상면에서 상기 제 2 전극 영역의 상면으로 연장되어 형성될 수 있다. 또한, 상기 금속막은 상기 제 2 절연 영역의 상면에 형성될 수 있다.The metal layer may extend from an upper surface of the first electrode region to an upper surface of the second electrode region. In addition, the metal film may be formed on an upper surface of the second insulating region.

상기 금속막은 상기 게이트 전극보다 낮은 저항을 갖는 금속으로 형성될 수 있다.The metal layer may be formed of a metal having a lower resistance than the gate electrode.

상기 금속막에는 상면에서 하면을 관통하는 윈도우가 형성될 수 있다. 상기 제 2 절연 영역은 상기 윈도우를 통해서 금속막의 상면으로 노출될 수 있다.The metal film may have a window penetrating through a lower surface from an upper surface thereof. The second insulating region may be exposed to an upper surface of the metal layer through the window.

상기 제 2 절연 영역은 상기 제 1 절연 영역의 상면에서 상기 제 1 절연 영역의 면적보다 작은 면적을 갖으며, 상기 제 1 절연 영역의 두께보다 두껍게 형성될 수 있다. The second insulating region may have an area smaller than that of the first insulating region on an upper surface of the first insulating region, and may be formed thicker than the thickness of the first insulating region.

또한, 상기 제 2 절연 영역은 상기 제 1 전극 영역과 제 2 전극 영역 사이에 형성될 수 있다. 더불어, 상기 제 2 절연 영역은 상기 제 1 전극 영역 및 제 2 전극 영역과 동일한 면을 이룰 수 있다.In addition, the second insulating region may be formed between the first electrode region and the second electrode region. In addition, the second insulating region may form the same surface as the first electrode region and the second electrode region.

상기 제 2 도전형 바디 영역과 상기 제 1 도전형 드리프트 영역은 하나의 다이오드를 구현할 수 있다.The second conductive body region and the first conductive drift region may implement one diode.

또한, 본 발명에 의한 전력 반도체 소자는 상기 제 1 도전형 드리프트 영역의 제 1 면에서부터 상기 제 2 도전형 바디영역의 내부로 형성되며, 상기 제 1 도전형 웰 영역과 접촉하는 제 2 도전형 웰 영역을 포함할 수 있다.In addition, the power semiconductor device according to the present invention is formed from the first surface of the first conductivity type drift region into the second conductivity type body region and in contact with the first conductivity type well region. It can include an area.

또한, 본 발명에 의한 전력 반도체 소자는 상기 제 1 도전형 웰 영역, 상기 제 2 도전형 바디 영역 및 상기 제 2 도전형 웰 영역과 전기적으로 접속되는 소스 전극을 더 포함할 수 있다.The power semiconductor device may further include a source electrode electrically connected to the first conductivity type well region, the second conductivity type body region, and the second conductivity type well region.

또한, 본 발명에 의한 전력 반도체 소자는 상기 제 1 도전형 드리프트 영역의 제 2 면에 형성되는 제 1 도전형 드레인 영역과, 상기 제 1 도전형 드레인 영역의 하면에 형성되는 드레인 전극을 더 포함할 수 있다.In addition, the power semiconductor device according to the present invention may further include a first conductive drain region formed on the second surface of the first conductive drift region and a drain electrode formed on the lower surface of the first conductive drain region. Can be.

상기 제 1 도전형은 N형이고 상기 제 2 도전형은 P형일 수 있다.
The first conductivity type may be N type and the second conductivity type may be P type.

본 발명의 일 실시예에 따른 전력 반도체 소자는 제 1 전극 영역과 제 2 전극 영역 사이에 형성된 제 2 절연 영역을 갖는 게이트 절연막을 구비함으로써, 게이트 전극과 드레인 전극 사이의 커패시턴스를 줄여 스위칭 손실을 줄일 수 있다. A power semiconductor device according to an embodiment of the present invention includes a gate insulating film having a second insulating region formed between the first electrode region and the second electrode region, thereby reducing switching loss by reducing capacitance between the gate electrode and the drain electrode. Can be.

또한, 본 발명의 일 실시예에 따른 전력 반도체 소자는 서로 이격된 제 1 전극 영역과 제 2 전극 영역을 포함하는 게이트 전극에 접하는 금속막을 구비함으로써, 제 1 전극 영역과 제 2 전극 영역의 전위를 동일하게 유지하여 게이트 전극의 전류 밀도를 높일 수 있다.
In addition, the power semiconductor device according to the embodiment of the present invention includes a metal film contacting the gate electrode including the first electrode region and the second electrode region spaced apart from each other, thereby reducing the potential of the first electrode region and the second electrode region. By maintaining the same, the current density of the gate electrode can be increased.

도 1은 본 발명의 일 실시예에 따른 전력 반도체 소자를 도시한 단면도이다.
도 2는 도 1에서 소스 전극을 제외한 전력 반도체 소자의 사시도이다.
도 3은 도 1에 도시된 전력 반도체 소자의 등가 회로이다.1 is a cross-sectional view illustrating a power semiconductor device according to an embodiment of the present invention.
FIG. 2 is a perspective view of the power semiconductor device excluding the source electrode of FIG. 1.
3 is an equivalent circuit of the power semiconductor device shown in FIG. 1.

본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다. 여기서, 명세서 전체를 통하여 유사한 구성 및 동작을 갖는 부분에 대해서는 동일한 도면 부호를 붙였다.
Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings such that those skilled in the art may easily implement the present invention. Here, the same reference numerals are attached to parts having similar configurations and operations throughout the specification.

도 1은 본 발명의 일 실시예에 따른 전력 반도체 소자를 도시한 단면도이다. 도 2는 도 1에서 소스 전극을 제외한 전력 반도체 소자의 사시도이다. 도 3은 도 1에 도시된 전력 반도체 소자의 등가 회로이다.1 is a cross-sectional view illustrating a power semiconductor device according to an embodiment of the present invention. FIG. 2 is a perspective view of the power semiconductor device excluding the source electrode of FIG. 1. 3 is an equivalent circuit of the power semiconductor device shown in FIG. 1.

도 1 내지 도 3을 참조하면, 본 발명의 일 실시예에 따른 전력 반도체 소자(100)는 제 1 도전형 드레인 영역(111), 제 1 도전형 드리프트 영역(112), 게이트 절연막(120), 게이트 전극(130), 금속막(140), 제 2 도전형 바디 영역(150), 제 1 도전형 웰 영역(160), 제 2 도전형 웰 영역(170), 층간 절연막(180), 소스 전극(190) 및 드레인 전극(200)을 포함한다. 여기서, 상기 제 1 도전형은 N형일 수 있으며, 상기 제 2 도전형은 P형 일 수 있다.
1 to 3, a power semiconductor device 100 according to an embodiment of the present invention may include a first conductive drain region 111, a first conductive drift region 112, a gate insulating layer 120, Gate electrode 130, metal film 140, second conductive body region 150, first conductive well region 160, second conductive well region 170, interlayer insulating layer 180, source electrode 190 and the drain electrode 200. Here, the first conductivity type may be N type, and the second conductivity type may be P type.

상기 제 1 도전형 드레인 영역(111)은 일례로 N+형 반도체 기판일 수 있다. 즉, 상기 제 1 도전형 드레인 영역(111)은 인(P) 또는 비소(As)와 같은 불순물이 주입되어 형성된 N+형 반도체 웨이퍼일 수 있다.
For example, the first conductive drain region 111 may be an N + type semiconductor substrate. That is, the first conductivity type drain region 111 may be an N + type semiconductor wafer formed by implanting impurities such as phosphorus (P) or arsenic (As).

상기 제 1 도전형 드리프트 영역(112)은 일례로 제 1 도전형 드레인 영역(111) 위에 일정 두께로 형성된 N-형 에픽텍셜층일 수 있다. 상기 제 1 도전형 드리프트 영역(112)은 제 1 면(또는 상면)과 제 2 면(또는 하면)을 가진다. 상기 제 1 도전형 드리프트 영역(112)의 제 2 면은 제 1 도전형 드레인 영역(111)과 접한다. 이러한 제 1 도전형 드리프트 영역(112)의 두께 및 농도는 전력 반도체 소자(100)에서 항복 전압(breakedown voltage)과 온 저항(on-resistance)을 결정하는 중요한 인자이다. 더불어, 상기 제 1 도전형 드레인 영역(111) 및 제 1 도전형 드리프트 영역(112)은 대략 사각의 평판 형태로 형성될 수 있으나, 본 발명에서 그 형태를 한정하는 것은 아니다.
The first conductivity type drift region 112 may be, for example, an N-type epitaxial layer formed to have a predetermined thickness on the first conductivity type drain region 111. The first conductivity type drift region 112 has a first surface (or an upper surface) and a second surface (or a lower surface). The second surface of the first conductivity type drift region 112 is in contact with the first conductivity type drain region 111. The thickness and concentration of the first conductivity type drift region 112 are important factors for determining breakdown voltage and on-resistance in the power semiconductor device 100. In addition, the first conductive drain region 111 and the first conductive drift region 112 may be formed in a substantially rectangular flat plate shape, but the shape is not limited thereto.

상기 게이트 절연막(120)은 상기 제 1 도전형 드리프트 영역(112)의 제 1 면 위에 형성되며, 제 1 절연 영역(121)과 제 2 절연 영역(122)을 포함한다. 상기 제 1 절연 영역(121)은 상기 제 1 도전형 드리프트 영역(112)의 제 1 면 위에 형성되고, 상기 제 2 절연 영역(122)은 상기 제 1 절연 영역(121) 위에 형성된다. 또한, 상기 제 2 절연 영역(122)은 상기 제 1 절연 영역(121)의 중심에서 제 1 절연 영역(121)의 면적보다 작은 면적을 갖으며, 상기 제 1 절연 영역(121)의 두께보다 상대적으로 두껍게 형성된다. 상기 제 2 절연 영역(122)은 게이트 전극(130)과 드레인 전극(200) 사이에서 두꺼운 옥사이드(Oxide)로 작용하므로, 게이트 전극(130)과 드레인 전극(200) 간 커패시턴스(Cgd)를 줄일 수 있다. 더불어, 상기 제 2 절연 영역(122)은 후술되는 게이트 전극(130)의 제 1 전극 영역(131)과 제 2 전극 영역(132) 사이에 형성되어, 상기 제 1 전극 영역(131)과 제 2 전극 영역(132) 사이를 이격시킨다. 즉, 상기 제 2 절연 영역(132)은 제 1 전극 영역(131)과 제 2 전극 영역(132) 사이에 형성되어 게이트 전극(130)의 면적을 감소시킴으로써, 게이트 전극(130)과 드레인 전극(200) 간 커패시턴스(Cgd)를 줄여 전력 반도체 소자(100)의 스위칭 손실을 줄일 수 있다.
The gate insulating layer 120 is formed on the first surface of the first conductivity type drift region 112 and includes a first insulating region 121 and a second insulating region 122. The first insulating region 121 is formed on the first surface of the first conductivity type drift region 112, and the second insulating region 122 is formed on the first insulating region 121. In addition, the second insulating region 122 has an area smaller than the area of the first insulating region 121 at the center of the first insulating region 121 and is relative to the thickness of the first insulating region 121. It is formed thick. Since the second insulating region 122 acts as a thick oxide between the gate electrode 130 and the drain electrode 200, the capacitance Cgd between the gate electrode 130 and the drain electrode 200 can be reduced. have. In addition, the second insulating region 122 is formed between the first electrode region 131 and the second electrode region 132 of the gate electrode 130, which will be described later, so that the first electrode region 131 and the second electrode region 132 are formed. The electrode regions 132 are spaced apart from each other. That is, the second insulating region 132 is formed between the first electrode region 131 and the second electrode region 132 to reduce the area of the gate electrode 130, thereby reducing the gate electrode 130 and the drain electrode ( The switching loss of the power semiconductor device 100 may be reduced by reducing the capacitance Cgd between 200.

상기 게이트 전극(130)은 상기 제 1 절연 영역(121)의 상면에 형성되며, 서로 이격된 제 1 전극 영역(131)과 제 2 전극 영역(132)을 포함한다. 여기서, 상기 게이트 전극(130)은 상기 제 2 절연 영역(122)에 의해 제 1 전극 영역(131)과 제 2 전극 영역(132)이 서로 이격되게 형성된다. 또한, 상기 제 1 전극 영역(131)과 제 2 전극 영역(132)은 상기 제 2 절연 영역(122)의 두께와 동일하게 형성되어 동일한 면을 이룰 수 있다. 이러한 게이트 전극(130)은 통상의 도핑된 폴리 실리콘일 수 있으나, 여기서 그 재질을 한정하는 것은 아니다.
The gate electrode 130 is formed on an upper surface of the first insulating region 121 and includes a first electrode region 131 and a second electrode region 132 spaced apart from each other. Here, the gate electrode 130 is formed such that the first electrode region 131 and the second electrode region 132 are spaced apart from each other by the second insulating region 122. In addition, the first electrode region 131 and the second electrode region 132 may be formed to have the same thickness as that of the second insulating region 122 to form the same surface. The gate electrode 130 may be conventional doped polysilicon, but the material is not limited thereto.

상기 금속막(140)은 상기 게이트 전극(130)의 상면에 형성된다. 구체적으로, 상기 금속막(140)은 상기 제 1 전극 영역(131)의 상면에서부터 제 2 전극 영역(132)의 상면에까지 걸쳐서 형성된다. 따라서, 상기 금속막(140)은 상기 제 1 전극 영역(131)과 제 2 전극 영역(132) 사이에 형성된 제 2 절연 영역(122)의 상면에도 형성된다. 다시 말해, 상기 금속막(140)은 상기 제 1 전극 영역(131), 제 2 절연 영역(122) 및 제 2 전극 영역(132)의 상면에 형성된다. 또한, 상기 금속막(140)은 상기 제 1 전극 영역(131)과 제 2 전극 영역(132) 모두에 접함으로써, 제 1 전극 영역(131)과 제 2 전극 영역(132)의 전위를 동일하게 유지시킬 수 있다. 상기와 같이, 서로 이격되어 형성된 제 1 전극 영역(131)과 제 2 전극 영역(132) 사이에 전위차가 발생하여 서로 간에 전류가 불균형해진다. 따라서, 상기 게이트 전극(130)의 전류 밀도(current density)가 낮아지게 된다. 그러나, 본원 발명은 제 1 전극 영역(131)과 제 2 전극 영역(132) 모두에 접하는 금속막(140)을 구비함으로써, 제 1 전극 영역(131)과 제 2 전극 영역(132)의 전위를 동일하게 하여 전류의 불균형을 방지할 수 있다. 여기서, 상기 금속막(140)은 상기 게이트 전극(130)보다 상대적으로 낮은 저항을 갖는 금속으로 형성될 수 있다. 예를 들어, 상기 금속막(140)은 알루미늄(Al), 구리(Cu), 텅스텐(W), 티타늄(Ti), 탄탈(Ta), 몰리브덴(Mo) 및 백금(Pt)중에서 선택된 어느 하나로 형성될 수 있으나, 여기서 그 재질을 한정하는 것은 아니다. The metal layer 140 is formed on an upper surface of the gate electrode 130. In detail, the metal film 140 is formed from the top surface of the first electrode region 131 to the top surface of the second electrode region 132. Therefore, the metal film 140 is also formed on the upper surface of the second insulating region 122 formed between the first electrode region 131 and the second electrode region 132. In other words, the metal layer 140 is formed on the upper surfaces of the first electrode region 131, the second insulating region 122, and the second electrode region 132. In addition, the metal film 140 is in contact with both the first electrode region 131 and the second electrode region 132, so that the potentials of the first electrode region 131 and the second electrode region 132 are the same. It can be maintained. As described above, a potential difference occurs between the first electrode region 131 and the second electrode region 132 which are formed to be spaced apart from each other, so that currents are unbalanced with each other. Therefore, the current density of the gate electrode 130 is lowered. However, the present invention includes a metal film 140 in contact with both the first electrode region 131 and the second electrode region 132, thereby reducing the potential of the first electrode region 131 and the second electrode region 132. In the same way, current imbalance can be prevented. Here, the metal layer 140 may be formed of a metal having a lower resistance than the gate electrode 130. For example, the metal layer 140 is formed of any one selected from aluminum (Al), copper (Cu), tungsten (W), titanium (Ti), tantalum (Ta), molybdenum (Mo), and platinum (Pt). However, the material is not limited thereto.

또한, 상기 금속막(140)에는 상면 및 하면을 관통하는 윈도우(141)가 형성된다. 상기 윈도우(141)는 다수개가 형성될 수 있으며, 상기 윈도우(141)를 통해 상기 제 2 절연 영역(122)이 노출될 수 있다. 더불어, 상기 윈도우(141)는 상기 금속막(140)의 면적을 감소시킴으로써, 게이트 전극(130)과 드레인 전극(200) 간 커패시턴스(Cgd)를 줄여 전력 반도체 소자(100)의 스위칭 손실을 줄일 수 있다.
In addition, the metal film 140 is formed with a window 141 penetrating the upper and lower surfaces. A plurality of windows 141 may be formed, and the second insulating region 122 may be exposed through the windows 141. In addition, the window 141 reduces the area of the metal layer 140, thereby reducing the capacitance (Cgd) between the gate electrode 130 and the drain electrode 200 to reduce the switching loss of the power semiconductor device 100. have.

상기 제 2 도전형 바디 영역(150)은 상기 제 1 절연 영역(121)의 양측 하부 각각에서 제 1 도전형 드리프트 영역(112)의 내부로 형성된다. 즉, 상기 제 2 도전형 바디 영역(150)은 제 1 도전형 드리프트 영역(112)의 제 1 면으로부터 내부로 일정 폭 및 일정 깊이를 가지며 형성된다. 상기 제 2 도전형 바디 영역(150)은 일례로 붕소(B)와 같은 P-형 불순물이 제 1 도전형 드리프트 영역(112)의 제 1 면으로부터 내부로 이온 주입 및 확산되어 형성될 수 있다. 이러한 제 2 도전형 바디 영역(150)은 제 1 도전형 드리프트 영역(112)과 함께 전력 반도체 소자(100)에서 하나의 다이오드를 구현한다.
The second conductive body region 150 is formed inside the first conductive drift region 112 at lower portions of both sides of the first insulating region 121. That is, the second conductive body region 150 is formed to have a predetermined width and a predetermined depth from the first surface of the first conductive drift region 112. For example, the second conductivity type body region 150 may be formed by ion implantation and diffusion of P-type impurities such as boron (B) from the first surface of the first conductivity type drift region 112. The second conductive body region 150 together with the first conductive drift region 112 implements one diode in the power semiconductor device 100.

상기 제 1 도전형 웰 영역(160)은 상기 제 1 절연 영역(121)의 양측 하부 각각에서 제 2 도전형 바디 영역(150)의 내부로 형성된다. 즉, 상기 제 1 도전형 웰 영역(160)은 제 1 도전형 드리프트 영역(112)의 제 1 면에서부터 제 2 도전형 바디 영역(150)의 내부로 일정 폭 및 일정 깊이를 가지면 형성된다. 이러한 제 1 도전형 웰 영역(160)은 인(P) 또는 비소(As)와 같은 N+형 불순물이 이온 주입 또는 확산되어 형성될 수 있다.
The first conductivity type well region 160 is formed inside the second conductivity type body region 150 at lower portions of both sides of the first insulating region 121. That is, the first conductivity type well region 160 is formed when the first conductivity type well region 160 has a predetermined width and a predetermined depth from the first surface of the first conductivity type drift region 112 to the interior of the second conductivity type body region 150. The first conductivity type well region 160 may be formed by ion implantation or diffusion of an N + type impurity such as phosphorus (P) or arsenic (As).

상기 제 2 도전형 웰 영역(170)은 상기 제 1 도전형 웰 영역(160)과 접촉하도록 제 1 도전형 드리프트 영역(112)의 제 1 면에서부터 제 2 도전형 바디 영역(150)의 내부로 형성된다. 즉, 상기 제 2 도전형 웰 영역(170)은 제 1 도전형 드리프트 영역(112)의 제 1 면에서부터 제 2 도전형 바디 영역(150)으로 일정 폭 및 깊이를 가지도록 형성된다. 이때, 상기 제 2 도전형 웰 영역(170)은 상기 제 1 도전형 웰 영역(160)의 일부 감싸며 상기 제 1 도전형 웰 영역(160)보다 더 깊게 형성될 수 있다. 상기 제 2 도전형 웰 영역(170)은 일례로 붕소(B)와 같은 P+형 불순물이 제 1 도전형 드리프트 영역(112)의 제 1 면으로부터 제 2 도전형 바디 영역(150)으로 이온 주입 및 확산되어 형성될 수 있다.
The second conductivity type well region 170 is contacted with the first conductivity type well region 160 from the first surface of the first conductivity type drift region 112 to the inside of the second conductivity type body region 150. Is formed. That is, the second conductivity type well region 170 is formed to have a predetermined width and depth from the first surface of the first conductivity type drift region 112 to the second conductivity type body region 150. In this case, the second conductivity type well region 170 may surround a portion of the first conductivity type well region 160 and be deeper than the first conductivity type well region 160. In the second conductive well region 170, for example, P + type impurities such as boron (B) may be ion implanted from the first surface of the first conductive type drift region 112 to the second conductive type body region 150. It may be formed by diffusion.

상기 층간 절연막(180)은 상기 게이트 절연막(120), 게이트 전극(130) 및 금속막(140)을 덮는다. 이러한 층간 절연막(180)은 통상의 PSG(phosphosilicate glass)막일 수 있으나, 여기서 그 재질을 한정하는 것은 아니다.
The interlayer insulating layer 180 covers the gate insulating layer 120, the gate electrode 130, and the metal layer 140. The interlayer insulating layer 180 may be a conventional PSG (phosphosilicate glass) film, but the material is not limited thereto.

상기 소스 전극(190)은 상기 제 2 도전형 바디 영역(150), 제 1 도전형 웰 영역(160) 및 제 2 도전형 웰 영역(170)과 전기적으로 접속 되도록 제 1 도전형 드리프트 영역(112)의 제 1 면 위에 형성된다. 상기 소스 전극(190)은 알루미늄과 같은 도체로 형성될 수 있다.
The source electrode 190 has a first conductivity type drift region 112 to be electrically connected to the second conductivity type body region 150, the first conductivity type well region 160, and the second conductivity type well region 170. Is formed on the first side of the substrate. The source electrode 190 may be formed of a conductor such as aluminum.

상기 드레인 전극(200)은 제 1 도전형 드리프트 영역(112)의 제 2 면, 구체적으로 제 1 도전형 드레인 영역(111)의 하면에 형성되어, 상기 제 1 도전형 드리프트 영역(112) 및 제 1 도전형 드레인 영역(111)과 전기적으로 접속한다. 상기 드레인 전극(200)도 알루미늄과 같은 도체로 형성될 수 있다.
The drain electrode 200 is formed on the second surface of the first conductivity type drift region 112, specifically, on the lower surface of the first conductivity type drain region 111. It is electrically connected to the one-conductive drain region 111. The drain electrode 200 may also be formed of a conductor such as aluminum.

이와 같이, 본 발명의 일 실시예에 따른 전력 반도체 소자(100)는 제 1 전극 영역(131)과 제 2 전극 영역(132) 사이에 형성된 제 2 절연 영역(122)을 구비함으로써, 게이트 전극(130)과 드레인 전극(200) 사이의 커패시턴스(Cgd)를 줄여 스위칭 손실을 줄일 수 있다.As such, the power semiconductor device 100 according to the exemplary embodiment of the present invention includes the second insulating region 122 formed between the first electrode region 131 and the second electrode region 132, thereby providing a gate electrode ( The switching loss can be reduced by reducing the capacitance Cgd between the 130 and the drain electrode 200.

또한, 본 발명의 일 실시예에 따른 전력 반도체 소자(100)는 제 1 전극 영역(131)과 제 2 전극 영역(132)에 접하는 금속막(140)을 구비함으로써, 제 1 전극 영역(131)과 제 2 전극 영역(132)의 전위를 동일하게 유지하여 게이트 전극(130)의 전류 밀도를 높일 수 있다.
In addition, the power semiconductor device 100 according to the exemplary embodiment of the present invention includes the metal film 140 contacting the first electrode region 131 and the second electrode region 132, whereby the first electrode region 131 is provided. The current density of the gate electrode 130 can be increased by maintaining the same potential of the second electrode region 132 and the second electrode region 132.

이상에서 설명한 것은 본 발명에 의한 전력 반도체 소자를 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
What has been described above is only one embodiment for implementing the power semiconductor device according to the present invention, and the present invention is not limited to the above-described embodiment, and as claimed in the following claims, the gist of the present invention Without departing from the scope of the present invention, any person having ordinary skill in the art will have the technical spirit of the present invention to the extent that various modifications can be made.

100: 전력 반도체 소자 111: 제 1 도전형 드레인 영역
112: 제 1 도전형 드리프트 영역 120: 게이트 절연막
121: 제 1 절연 영역 122: 제 2 절연 영역
130: 게이트 전극 131: 제 1 전극 영역
132: 제 2 전극 영역 140: 금속막
150: 제 2 도전형 바디 영역 160: 제 1 도전형 웰 영역
170: 제 2 도전형 웰 영역 180: 층간 절연막
190: 소스 전극 200: 드레인 전극100: power semiconductor element 111: first conductivity type drain region
112: first conductivity type drift region 120: gate insulating film
121: first insulating region 122: second insulating region
130: gate electrode 131: first electrode region
132: second electrode region 140: metal film
150: second conductivity type body region 160: first conductivity type well region
170: second conductivity type well region 180: interlayer insulating film
190: source electrode 200: drain electrode

Claims (14)

제 1 면과 제 2 면을 갖는 제 1 도전형 드리프트 영역;
상기 제 1 도전형 드리프트 영역의 제 1 면에 형성된 제 1 절연 영역과 상기 제 1 절연 영역의 상면에 형성된 제 2 절연 영역을 갖는 게이트 절연막;
상기 제 1 절연 영역의 상면에 형성되며, 서로 이격된 제 1 전극 영역과 제 2 전극 영역을 갖는 게이트 전극;
상기 게이트 전극의 상면에 형성된 금속막;
상기 제 1 절연 영역의 양측 하부 각각에서 상기 제 1 도전형 드리프트 영역의 제 1 면에서부터 내부로 형성된 제 2 도전형 바디 영역; 및
상기 제 1 절연 영역의 양측 하부 각각에서 제 1 도전형 드리프트 영역의 제 1 면에서부터 상기 제 2 도전형 바디 영역의 내부로 형성된 제 1 도전형 웰 영역을 포함하는 것을 특징으로 하는 전력 반도체 소자.A first conductivity type drift region having a first side and a second side;
A gate insulating film having a first insulating region formed on a first surface of the first conductivity type drift region and a second insulating region formed on an upper surface of the first insulating region;
A gate electrode formed on an upper surface of the first insulating region and having a first electrode region and a second electrode region spaced apart from each other;
A metal film formed on an upper surface of the gate electrode;
Second conductive body regions formed inwardly from a first surface of the first conductive drift region at lower portions of both sides of the first insulating region; And
And a first conductivity type well region formed in each of lower portions of both sides of the first insulation region from the first surface of the first conductivity type drift region to the inside of the second conductivity type body region. 제 1 항에 있어서,
상기 금속막은 상기 제 1 전극 영역의 상면에서 상기 제 2 전극 영역의 상면으로 연장되어 형성된 것을 특징으로 하는 전력 반도체 소자.The method of claim 1,
And the metal film extends from an upper surface of the first electrode region to an upper surface of the second electrode region. 제 1 항에 있어서,
상기 금속막은 상기 제 2 절연 영역의 상면에 형성된 것을 특징으로 하는 전력 반도체 소자.The method of claim 1,
The metal film is formed on the upper surface of the second insulating region, the power semiconductor device. 제 1 항에 있어서,
상기 금속막은 상기 게이트 전극보다 낮은 저항을 갖는 금속으로 형성된 것을 특징으로 하는 전력 반도체 소자.The method of claim 1,
And the metal film is formed of a metal having a lower resistance than the gate electrode. 제 1 항에 있어서,
상기 금속막에는 상면에서 하면을 관통하는 윈도우가 형성된 것을 특징으로 하는 전력 반도체 소자.The method of claim 1,
The metal film is a power semiconductor device, characterized in that a window penetrating the lower surface from the upper surface. 제 5 항에 있어서,
상기 제 2 절연 영역은 상기 윈도우를 통해서 금속막의 상면으로 노출되는 것을 특징으로 하는 전력 반도체 소자.The method of claim 5, wherein
And the second insulating region is exposed to an upper surface of the metal film through the window. 제 1 항에 있어서,
상기 제 2 절연 영역은 상기 제 1 절연 영역의 상면에서 상기 제 1 절연 영역의 면적보다 작은 면적을 갖으며, 상기 제 1 절연 영역의 두께보다 두껍게 형성된 것을 특징으로 하는 전력 반도체 소자.The method of claim 1,
And the second insulating region has an area smaller than that of the first insulating region on an upper surface of the first insulating region and is thicker than a thickness of the first insulating region. 제 1 항에 있어서,
상기 제 2 절연 영역은 상기 제 1 전극 영역과 제 2 전극 영역 사이에 형성된 것을 특징으로 하는 전력 반도체 소자.The method of claim 1,
And the second insulating region is formed between the first electrode region and the second electrode region. 제 1 항에 있어서,
상기 제 2 절연 영역은 상기 제 1 전극 영역 및 제 2 전극 영역과 동일한 면을 이루는 것을 특징으로 하는 전력 반도체 소자.The method of claim 1,
And the second insulating region has the same surface as the first electrode region and the second electrode region. 제 1 항에 있어서,
상기 제 2 도전형 바디 영역과 상기 제 1 도전형 드리프트 영역은 하나의 다이오드를 구현하는 것을 특징으로 하는 전력 반도체 소자.The method of claim 1,
And the second conductive body region and the first conductive drift region implement one diode. 제 1 항에 있어서,
상기 제 1 도전형 드리프트 영역의 제 1 면에서부터 상기 제 2 도전형 바디영역의 내부로 형성되며, 상기 제 1 도전형 웰 영역과 접촉하는 제 2 도전형 웰 영역을 더 포함하는 것을 특징으로 하는 전력 반도체 소자.The method of claim 1,
And a second conductivity type well region formed from a first surface of the first conductivity type drift region to the inside of the second conductivity type body region and in contact with the first conductivity type well region. Semiconductor device. 제 11 항에 있어서,
상기 제 1 도전형 웰 영역, 상기 제 2 도전형 바디 영역 및 상기 제 2 도전형 웰 영역과 전기적으로 접속되는 소스 전극을 더 포함하는 것을 특징으로 하는 전력 반도체 소자.The method of claim 11,
And a source electrode electrically connected to the first conductivity type well region, the second conductivity type body region, and the second conductivity type well region. 제 1 항에 있어서,
상기 제 1 도전형 드리프트 영역의 제 2 면에 형성되는 제 1 도전형 드레인 영역과, 상기 제 1 도전형 드레인 영역의 하면에 형성되는 드레인 전극을 더 포함하는 것을 특징으로 하는 전력 반도체 소자.The method of claim 1,
And a first conductive drain region formed on the second surface of the first conductive drift region, and a drain electrode formed on the lower surface of the first conductive drain region. 제 1 항에 있어서,
상기 제 1 도전형은 N형이고 상기 제 2 도전형은 P형인 것을 특징으로 하는 전력 반도체 소자.The method of claim 1,
And the first conductive type is N type and the second conductive type is P type.
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