KR20130030128A - 에프에프에스 방식 액정표시장치용 어레이기판 및 그 제조방법 - Google Patents

에프에프에스 방식 액정표시장치용 어레이기판 및 그 제조방법 Download PDF

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Abstract

본 발명은 에프에프에스(FFS; Fringe Field Switching) 방식 액정표시장치용 어레이기판 및 그 제조방법에 관한 것으로, 개시된 발명은 절연기판의 일면에 일 방향으로 형성된 게이트 배선; 상기 절연기판에 형성되고, 게이트 배선과 교차하여 화소영역을 정의하는 데이터배선; 상기 게이트배선과 데이터배선이 이루는 화소영역에 형성된 대면적의 화소전극; 상기 화소전극의 하부에 형성된 다수의 제1 보상패턴; 상기 게이트배선과 데이터배선의 교차 지점에 형성된 박막 트랜지스터; 상기 박막 트랜지스터를 포함한 기판 전면에 형성되고, 상기 박막트랜지스터과 화소전극을 노출시키는 패시베이션막; 상기 패시베이션막 상부에 형성된 공통전극; 상기 공통전극에 형성되고 상기 제1 보상패턴들과 대응하는 다수의 제2 보상패턴; 및 상기 노출된 박막트랜지스터와 화소전극을 전기적으로 접속하는 연결패턴;을 포함하여 구성된다.

Description

에프에프에스 방식 액정표시장치용 어레이기판 및 그 제조방법{ARRAY SUBSTRATE FOR FRINGE FIELD SWITCHING MODE LIQUID CRYSTAL DISPLAY DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 액정표시장치(Liquid Crystal Display Device)에 관한 것으로서, 보다 상세하게는 에프에프에스(FFS; Fringe Field Switching) 방식 액정표시장치용 어레이기판 및 그 제조방법에 관한 것이다.
일반적으로 액정표시장치의 구동 원리는 액정의 광학적 이방성과 분극성질을 이용한다. 상기 액정은 구조가 가늘고 길기 때문에 분자의 배열에 방향성을 가지고 있으며, 인위적으로 액정에 전기장을 인가하여 분자배열의 방향을 제어할 수 있다.
따라서, 상기 액정의 분자배열 방향을 임의로 조절하면, 액정의 분자배열이 변하게 되고, 광학적 이방성에 의해 상기 액정의 분자배열 방향으로 빛이 굴절하여 화상정보를 표현할 수 있다.
현재에는 박막트랜지스터와 상기 박막트랜지스터에 연결된 화소전극이 행렬 방식으로 배열된 능동 행렬 액정표시장치(AM-LCD: Active Matrix LCD, 이하 액정표시장치로 약칭함)가 해상도 및 동영상 구현능력이 우수하여 가장 주목받고 있다.
상기 액정표시장치는 공통전극이 형성된 컬러필터 기판(즉, 상부기판)과 화소전극이 형성된 어레이기판(즉, 하부기판)과, 상부기판 및 하부기판 사이에 충진된 액정으로 이루어지는데, 이러한 액정표시장치에서는 공통전극과 화소전극이 상-하로 걸리는 전기장에 의해 액정을 구동하는 방식으로, 투과율과 개구율 등의 특성이 우수하다.
그러나, 상-하로 걸리는 전기장에 의한 액정 구동은 시야각 특성이 우수하지 못한 단점이 있다. 따라서, 상기의 단점을 극복하기 위해 새롭게 제안된 기술이 횡전계에 의한 액정 구동방법인데, 이 횡전계에 의한 액정 구동방법은 시야각 특성이 우수한 장점을 가지고 있다.
이러한 횡정계 방식 액정표시장치는 컬러필터기판과 어레이기판이 서로 대향하여 구성되며, 컬러필터기판 및 어레이기판 사이에는 액정층이 개재되어 있다.
상기 어레이기판에는 투명한 절연기판에 정의된 다수의 화소마다 박막트랜지스터와 공통전극 및 화소전극으로 구성된다.
또한, 상기 공통전극과 화소전극은 동일 기판 상에 서로 평행하게 이격하여 구성된다.
그리고, 상기 컬러필터기판은 투명한 절연기판 상에 게이트배선과 데이터배선과 박막트랜지스터에 대응하는 부분에 블랙매트릭스가 구성되고, 상기 화소에 대응하여 컬러필터가 구성된다.
더욱이, 상기 액정층은 상기 공통전극과 화소전극의 수평 전계에 의해 구동된다.
여기서, 상기 공통전극과 화소전극은 휘도를 확보하기 위해 통상적으로 투명전극으로 형성한다.
따라서, 이러한 휘도 개선 효과를 극대화시키기 위해 제안된 기술이 FFS (Fringe Field Switching) 기술이다. 상기 FFS 기술은 액정을 정밀하게 제어함으로써 색상 변이(Color shift)가 없고 높은 명암비(Contrast Ratio)를 얻을 수 있는 특징이 있다.
이러한 종래기술에 따른 FFS(Fringe Field Switching) 방식 액정표시장치 제조방법에 대해 도 1 내지 6을 참조하여 설명하면 다음과 같다.
도 1은 종래기술에 따른 FFS(Fringe Field Switching) 방식 액정표시장치의 개략적인 평면도로서, 공통전극 수직부와 화소전극이 오버랩되지 않은 상태를 도시한 평면도이다.
도 2는 종래기술에 따른 FFS(Fringe Field Switching) 방식 액정표시장치의 공통전극 수직부와 화소전극의 오버랩되지 않은 상태를 확대 도시한 평면도이다.
도 3은 도 2의 Ⅲ-Ⅲ선에 따른 단면도로서, 종래기술에 따른 FFS(Fringe Field Switching) 방식 액정표시장치의 공통전극 수직부와 화소전극의 오버랩되지 않은 상태를 개략적으로 나타낸 단면도이다.
종래기술에 따른 에프에프에스(FFS) 방식 액정표시장치용 어레이기판은, 도 1 내지 3에 도시된 바와 같이, 투명한 절연기판(11) 상에 일 방향으로 연장되고, 서로 평행하게 이격된 다수의 게이트배선(13)과; 상기 게이트배선(13)과 교차하고, 이 교차하여 이루는 지역에 화소영역을 정의하는 다수의 데이터배선(23)과; 상기 게이트배선(13)과 데이터배선(23)이 교차하여 이루는 화소영역에 형성된 대면적의 화소전극(15)과; 상기 게이트배선(13)과 데이터배선(23)의 교차지점에 마련되고, 상기 게이트배선(13)으로부터 수직되게 연장된 게이트전극(13a), 게이트절연막 (17), 액티브층(19), 소스전극(23a) 및 드레인전극(23b)으로 이루어진 박막트랜지스터(T)과; 상기 박막트랜지스터(T)를 포함한 기판 전면에 형성된 패시베이션막 (25)과; 상기 패시베이션막(25) 상에 형성된 공통전극(29)과, 상기 드레인전극 (23b)과 화소전극(15)을 전기적으로 접속하는 연결패턴(29d)을 포함하여 구성된다.
여기서, 상기 공통전극(29)은 서로 이격된 다수의 공통전극 수평부(29a)와, 상기 다수의 공통전극 수평부(29a)들을 연결시켜 주는 공통전극 수직부(29b)로 구성된다. 이때, 상기 공통전극 수평부(29a)들은 상기 화소전극(15)과 오버랩되어 있지만, 상기 공통전극 수직부(29b)는 상기 화소전극(15)과 오버랩되어 있지 않고 소정 거리, 예를 들어 0.5μm 만큼 이격되어 있다. 이때, 상기 화소전극(15)과 공통전극(29)은 투명 도전물질인 ITO(Indium Tin Oxide)로 형성된다. 상기 공통전극 (29)은 공통배선 콘택홀(27b)을 통해 공통배선(103b)과 전기적으로 접속된다.
또한, 상기 화소전극(15)은 상기 패시베이션막(25)과 그 하부의 게이트절연막(17)에 형성된 드레인콘택홀(27a)을 통해 상기 박막트랜지스터(T)의 드레인전극 (23c)과 전기적으로 접속된다.
그리고, 도면에는 도시하지 않았지만, 상기 화소전극(15)과 다수의 공통전극 (29a, 29b)이 형성된 절연기판(11)과 이격되어 합착되는 칼라필터 기판(미도시) 상에는 칼라필터층(미도시)과 이 칼라필터층(미도시) 사이에 배치되어 광의 투과를 차단하기 위한 블랙매트릭스(미도시)가 적층된다.
더욱이, 서로 합착되는 상기 칼라필터 기판(미도시)과 절연기판(11) 사이에는 액정층(미도시)이 형성된다.
따라서, 상기 공통전극 수직부(29b)와 상기 화소전극(15) 간의 거리가 0.5μm 정도로, 상기 공통전극 수평부(29a)들과 상기 화소전극(15) 간에는 스토리지 캐패시턴스(Cst)가 형성되지만, 상기 공통전극 수직부(29b)와 화소전극(15) 간에는 스토리지 캐패시턴스(Cst)가 형성되지 않는다.
한편, 도 4 내지 6은 종래기술에 따른 FFS(Fringe Field Switching) 방식 액정표시장치의 공통전극 수직부와 화소전극이 오버랩된 경우에 대해 나타낸 도면인데, 이에 대해 설명하면 다음과 같다.
도 4는 종래기술에 따른 FFS(Fringe Field Switching) 방식 액정표시장치의 개략적인 평면도로서, 공통전극 수직부와 화소전극의 오버랩된 상태를 도시한 평면도이다.
도 5는 종래기술에 따른 FFS(Fringe Field Switching) 방식 액정표시장치의 공통전극 수직부와 화소전극의 오버랩된 영역을 확대 도시한 평면도이다.
도 6은 도 5의 Ⅵ-Ⅵ선에 따른 단면도로서, 종래기술에 따른 FFS(Fringe Field Switching) 방식 액정표시장치의 공통전극 수직부와 화소전극의 오버랩된 영역을 개략적으로 나타낸 단면도이다.
여기서, 도 4 내지 6에 도시된 종래기술에 따른 FFS(Fringe Field Switching) 방식 액정표시장치는, 공통전극 수직부와 화소전극의 오버랩된 상태를 제외하고는, 도 1 내지 3에 도시된 종래기술에 따른 FFS(Fringe Field Switching) 방식 액정표시장치의 구성과 동일하다. 즉, 도 4 내지 6은 화소전극의 좌측 이동(shift)으로 인해 공통전극 수직부와 화소전극이 오버랩되는 상태를 개략적으로 설명하기 위한 것으로, 종래기술에 따른 FFS(Fringe Field Switching) 방식 액정표시장치의 구성은 생략하기로 한다.
도 4 내지 6에 도시된 바와 같이, 상기 공통전극(29)은 서로 이격된 다수의 공통전극 수평부(29a)와, 상기 다수의 공통전극 수평부(29a)들을 연결시켜 주는 공통전극 수직부(29b)로 구성되는데, 상기 화소전극(15)의 좌측 이동으로 인해 상기 공통전극 수평부(29a)들은 상기 화소전극(15)과 오버랩되어 있으며, 상기 공통전극 수직부(29b)도 상기 화소전극(15)의 이동(shift)으로 인해 서로 오버랩되어 있다.
또한, 상기 화소전극(15)은 상기 패시베이션막(25)과 그 하부의 게이트절연막(17)에 형성된 드레인콘택홀(27a)을 통해 상기 박막트랜지스터(T)의 드레인전극 (23c)과 전기적으로 접속된다.
그리고, 도면에는 도시하지 않았지만, 상기 화소전극(15)과 다수의 공통전극 (29a, 29b)이 형성된 절연기판(11)과 이격되어 합착되는 칼라필터 기판(미도시) 상에는 칼라필터층(미도시)과 이 칼라필터층(미도시) 사이에 배치되어 광의 투과를 차단하기 위한 블랙매트릭스(미도시)가 적층된다.
더욱이, 서로 합착되는 상기 칼라필터 기판(미도시)과 절연기판(11) 사이에는 액정층(미도시)이 형성된다.
따라서, 상기 공통전극 수직부(29b)와 상기 화소전극(15)이 서로 오버랩되어 있으므로 인해, 상기 공통전극 수평부(29a)들과 상기 화소전극(15) 간에 스토리지 캐패시턴스(Cst)가 형성되며, 상기 공통전극 수직부(29b)와 화소전극(15) 간에도 스토리지 캐패시턴스(Cst)가 형성된다.
이상에서와 같이, 공통전극(29)의 수직부(29b)와 화소전극(15) 간의 이격 거리가 0.5μm 정도인 경우에 실제 공통전극(29)과 화소전극(15)의 오버레이 (overlay) 면적과, 상기 공통전극 수직부(29b)와 화소전극(15)이 서로 오버랩됨으로 인해 전체 공통전극(29)과 화소전극(15) 간의 오버레이 면적이 변동되므로, 그로 인해 스토리지 캐패시턴스(Cst)의 변동 폭은 크게 발생하게 된다. 즉, 상기 공통전극 수직부(29b)와 화소전극(15)이 서로 오버랩됨으로 인해 그 만큼 스토리지 캐패시턴스(Cst)가 증가하게 된다.
따라서, 스토리지 캐패시턴스(Cst)의 변동에 따라 아래 식(1)의 △Vp의 변동 폭이 커지게 되고, 그로 인해 잔상 및 신뢰성에 문제가 발생할 가능성이 있다. 특히, 기존의 에프에프에스(FFS) 방식의 액정표시장치에서, 스토리지 캐패시턴스 (Cst) 변동폭은 최대 약 8%까지 발생할 수 있기 때문에 △Vp 변동이 발생하여 잔상 및 신뢰성 문제가 야기된다.
△Vp = Cgs×(Vgh - Vgl) / (Cgs + Cst + Clc) --------------- (1)
여기서, Cgs는 게이트전극과 소스전극 간의 캐패시턴스이고, Cst는 스토리지 캐패시턴스이며, Clc는 액정층의 캐패시턴스이다. 또한, Vgh는 하이(high) 게이트전압이며, Vgl는 로우(low) 게이트 전압이다.
이에 본 발명은 상기 문제점들을 개선하기 위한 것으로서, 본 발명의 목적은 에프에프에스(FFS; Fringe Field Switching) 방식 액정표시장치에서의 공통전극과 화소전극 간 오버랩되는 면적의 변동 폭을 줄여 캐패시턴스의 변동 폭을 줄임으로써 잔상 및 신뢰성 특성을 개선할 수 있는 에프에프에스(FFS; Fringe Field Switching) 방식 액정표시장치의 어레이기판 및 그 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 에프에프에스(FFS; Fringe Field Switching) 방식 액정표시장치용 어레이 기판은, 기판의 일면에 일 방향으로 형성된 게이트 배선; 상기 게이트 배선과 교차하여 화소영역을 정의하는 데이터배선; 상기 게이트배선과 데이터배선이 이루는 화소영역에 형성된 대면적의 화소전극; 상기 화소전극의 하부에 형성된 다수의 제1 보상패턴; 상기 게이트배선과 데이터배선의 교차 지점에 형성된 박막 트랜지스터; 상기 박막 트랜지스터를 포함한 기판 전면에 형성되고, 상기 박막트랜지스터과 화소전극을 노출시키는 패시베이션막; 상기 패시베이션막 상부에 형성되고 서로 이격된 다수의 공통전극과, 상기 다수의 공통전극들 중 상기 게이트배선과 인접된 공통전극에 상기 제1 보상패턴들과 대응하는 다수의 제2 보상패턴 및 상기 노출된 박막트랜지스터와 화소전극을 전기적으로 접속하는 연결패턴;을 포함하여 구성되는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명에 따른 에프에프에스(FFS; Fringe Field Switching) 방식 액정표시장치용 어레이 기판 제조방법은, 기판의 일면에 일 방향으로 게이트 배선을 형성하는 단계; 상기 기판상에 다수의 제1 보상패턴을 구비한 대면적의 화소전극을 형성하는 단계; 상기 게이트 배선과 교차하여 화소영역을 정의하는 데이터배선과 함께, 이 데이터배선과 상기 게이트배선의 교차 지점에 박막트랜지스터를 형성하는 단계; 상기 박막 트랜지스터를 포함한 기판 전면에 상기 박막트랜지스터과 화소전극을 노출시키는 패시베이션막을 형성하는 단계; 상기 패시베이션막 상부에 서로 이격된 다수의 공통전극과 함께, 상기 다수의 공통전극들 중 상기 게이트배선과 인접된 공통전극에 상기 제1 보상패턴들과 대응하는 다수의 제2 보상패턴 및 상기 노출된 박막트랜지스터와 화소전극을 전기적으로 접속하는 연결패턴을 형성하는 단계;를 포함하여 구성되는 것을 특징으로 한다.
본 발명에 따른 에프에프에스(FFS; Fringe Field Switching) 방식 액정표시장치용 어레이기판 및 그 제조방법에 따르면 다음과 같은 효과가 있다.
본 발명에 따른 에프에프에스(FFS; Fringe Field Switching) 방식 액정표시장치용 어레이기판 및 그 제조방법에 따르면, 대면적의 화소전극 및 공통전극의 하부에 서로 대응하는 톱니 모양의 제1 및 2 보상패턴들을 각각 형성함으로써, 상기 화소전극과 공통전극의 좌우 이동(shift)에 따라 상기 톱니 모양의 제1 및 2 보상패턴들이 서로 오버랩되거나 오버랩되지 않으면서 스토리지 캐패시턴스(Cst)를 발생시키거나 발생시키지 않음으로써, 최종적인 공통전극과 화소전극의 오버레이(overlay)에 의해 발생되는 스토리지 캐패시턴스(Cst) 변동량을 보상해 준다.
특히, 상기 화소전극과 상기 공통전극 수직부가 서로 오버랩되지 않는 경우에는 상기 톱니 모양의 제1 및 2 보상패턴들이 서로 오버랩되어져 스토리지 캐패시턴스(Cst)를 발생시키게 됨으로써, 상기 화소전극과 상기 공통전극 수직부가 서로 오버랩되지 않으므로 인해 스토리지 캐패시턴스(cst)가 발생되지 않는 것을 보상해 주게 된다.
또한, 상기 화소전극과 상기 공통전극의 좌우 이동(shift)으로 인해 상기 화소전극과 상기 공통전극 수직부가 서로 오버랩되는 경우에는 이 오버랩되는 부분에서 스토리지 캐패시턴스(Cst)가 형성되지만, 상기 톱니 모양의 제1 및 2 보상패턴들은 오버랩되지 않게 됨으로 이 부분에서는 스토리지 캐패시턴스(Cst)가 형성되지 않게 됨으로써 캐패시턴스의 변동 폭이 보상되므로, 상기 화소전극과 상기 공통전극의 좌우 이동(shift)으로 인해 상기 화소전극과 상기 공통전극의 오버레이 (overlay) 변동폭이 있더라도 일정한 스토리지 캐패시턴스가 유지된다.
따라서, 본 발명에 따르면, 대면적의 화소전극 및 공통전극의 하부에 서로 대응하는 톱니 모양의 제1 및 2 보상패턴들을 각각 형성하여, 상기 화소전극과 공통전극의 좌우 이동(shift)에 따른 스토리지 캐패시턴스(Cst)의 변동 폭을 줄임으로써, 스토리지 캐패시턴스의 변동 폭이 큼에 따라 문제가 되는 잔상 및 신뢰성을 개선시킬 수 있다.
도 1은 종래기술에 따른 FFS(Fringe Field Switching) 방식 액정표시장치의 개략적인 평면도로서, 공통전극 수직부와 화소전극이 오버랩되지 않은 상태를 도시한 평면도이다.
도 2는 종래기술에 따른 FFS(Fringe Field Switching) 방식 액정표시장치의 공통전극 수직부와 화소전극의 오버랩되지 않은 상태를 확대 도시한 평면도이다.
도 3은 도 2의 Ⅲ-Ⅲ선에 따른 단면도로서, 종래기술에 따른 FFS(Fringe Field Switching) 방식 액정표시장치의 공통전극 수직부와 화소전극의 오버랩되지 않은 상태를 개략적으로 나타낸 단면도이다.
도 4는 종래기술에 따른 FFS(Fringe Field Switching) 방식 액정표시장치의 개략적인 평면도로서, 공통전극 수직부와 화소전극의 오버랩된 상태를 도시한 평면도이다.
도 5는 종래기술에 따른 FFS(Fringe Field Switching) 방식 액정표시장치의 공통전극 수직부와 화소전극의 오버랩된 영역을 확대 도시한 평면도이다.
도 6은 도 5의 Ⅵ-Ⅵ선에 따른 단면도로서, 종래기술에 따른 FFS(Fringe Field Switching) 방식 액정표시장치의 공통전극 수직부와 화소전극의 오버랩된 영역을 개략적으로 나타낸 단면도이다.
도 7은 본 발명에 따른 FFS(Fringe Field Switching) 방식 액정표시장치의 개략적인 평면도로서, 공통전극 수직부와 화소전극이 오버랩되지 않은 상태를 도시한 평면도이다.
도 8은 본 발명에 따른 FFS(Fringe Field Switching) 방식 액정표시장치의 공통전극 수직부와 화소전극의 오버랩되지 않은 상태를 확대 도시한 평면도이다.
도 9는 도 8의 Ⅸ-Ⅸ선에 따른 단면도로서, 본 발명에 따른 FFS(Fringe Field Switching) 방식 액정표시장치의 공통전극 수직부와 화소전극의 오버랩되지 않은 상태를 개략적으로 나타낸 단면도이다.
도 10은 본 발명에 따른 FFS(Fringe Field Switching) 방식 액정표시장치의 개략적인 평면도로서, 공통전극 수직부와 화소전극의 오버랩된 상태를 도시한 평면도이다.
도 11은 본 발명에 따른 FFS(Fringe Field Switching) 방식 액정표시장치의 공통전극 수직부와 화소전극의 오버랩된 영역을 확대 도시한 평면도이다.
도 12는 도 11의 ⅩⅡ-ⅩⅡ선에 따른 단면도로서, 본 발명에 따른 FFS(Fringe Field Switching) 방식 액정표시장치의 공통전극 수직부와 화소전극의 오버랩된 영역을 개략적으로 나타낸 단면도이다.
도 13a 내지 13l은 공통전극 수직부와 화소전극의 오버랩되지 않은 상태의 본 발명에 따른 FFS(Fringe Field Switching) 방식 액정표시장치의 제조 공정 단면도들이다.
이하, 본 발명의 바람직한 실시 예에 따른 에프에프에스(FFS; Fringe Field Switching) 방식 액정표시장치용 어레이기판에 대해 첨부된 도면을 참조하여 상세히 설명한다.
도 7은 본 발명에 따른 FFS(Fringe Field Switching) 방식 액정표시장치의 개략적인 평면도로서, 공통전극 수직부와 화소전극이 오버랩되지 않은 상태를 도시한 평면도이다.
도 8은 본 발명에 따른 FFS(Fringe Field Switching) 방식 액정표시장치의 공통전극 수직부와 화소전극의 오버랩되지 않은 상태를 확대 도시한 평면도이다.
도 9는 도 8의 Ⅸ-Ⅸ선에 따른 단면도로서, 본 발명에 따른 FFS(Fringe Field Switching) 방식 액정표시장치의 공통전극 수직부와 화소전극의 오버랩되지 않은 상태를 개략적으로 나타낸 단면도이다.
여기서는 본 발명에 따른 에프에프에스(FFS; Fringe Field Switching) 방식 액정표시장치의 대면적의 화소전극(107a)과 다수의 공통전극(129)의 구성을 하고 있지만, 이에 한정되는 것은 아니며, 대면적의 공통전극과 다수의 화소전극의 구성으로 할 수도 있다. 또한, 상기 대면적의 화소전극과 다수의 공통전극의 배치를 반대로, 즉 다수의 공통전극을 하부에 배치하고, 그 위에 절연막을 사이에 두고 대면적의 화소전극을 배치할 수도 있다.
본 발명에 따른 에프에프에스(FFS; Fringe Field Switching) 방식 액정표시장치는, 도 7 내지 9에 도시된 바와 같이, 절연기판(101)의 일면에 일 방향으로 형성된 게이트 배선(103); 상기 게이트 배선(103)과 교차하여 화소영역을 정의하는 데이터배선(119a); 상기 게이트배선(103)과 데이터배선(119a)이 이루는 화소영역에 형성된 대면적의 화소전극(107a); 상기 화소전극(107a)의 하부에 형성된 다수의 제1 보상패턴(107b); 상기 게이트배선(103)과 데이터배선(119a)의 교차 지점에 형성된 박막 트랜지스터(T); 상기 박막 트랜지스터(T)를 포함한 기판 전면에 형성되고, 상기 박막트랜지스터(T)과 화소전극(107a)을 노출시키는 패시베이션막(123); 상기 패시베이션막(123) 상부에 형성되고 서로 이격된 다수의 공통전극(129)과, 상기 다수의 공통전극(129)들 중 상기 게이트배선(103)과 인접된 공통전극(129a)에 상기 제1 보상패턴(107b)들과 대응하는 다수의 제2 보상패턴(129c) 및 상기 노출된 박막트랜지스터(T)와 화소전극(107a)을 전기적으로 접속하는 연결패턴(129d);을 포함하여 구성된다.
여기서, 상기 박막트랜지스터(T)는 상기 게이트배선(103)으로부터 돌출된 게이트전극(103a), 게이트절연막(111), 액티브층(113a), 오믹콘택층(115a), 상기 데이터배선(119a)으로부터 연장된 소스전극(119b) 및 이 소스전극(119b)으로부터 이격된 드레인전극(119c)으로 이루어진다.
또한, 상기 화소전극(107a)의 하부에는 일정 간격을 두고 다수의 제1 보상패턴(107b)이 형성되어 있다.
그리고, 도 7에 도시된 바와 같이, 상기 절연기판(101) 상에는 상기 게이트배선(103)과 평행하게 공통배선(103b)이 형성되어 있다. 이때, 상기 공통배선(103b)은 상기 게이트절연막(111)과 상기 패시베이션막(123)에 형성된 드레인 콘택홀(127a)과 동시에 형성되는 공통배선 콘택홀(127b)을 통해 상기 공통전극(129a)과 전기적으로 접속된다.
더욱이, 상기 공통전극(129)은 서로 이격된 다수의 공통전극 수평부(129a)와, 상기 다수의 공통전극 수평부(129a)들을 연결시켜 주는 공통전극 수직부(129b) 및, 상기 게이트배선(103)과 인접한 상기 공통전극 수평부(129a)에는 일정 간격을 두고 형성된 다수의 제2 보상패턴(129c)으로 구성된다. 이때, 상기 공통전극 수평부(129a)들은 상기 화소전극(107a)과 오버랩되어 있지만, 상기 공통전극 수직부(129b)는 상기 화소전극(107a)과 오버랩되어 있지 않고 소정 거리만큼 이격되어 있다. 또한, 상기 게이트배선(103)과 인접한 공통전극 수평부(129a)에 형성된 다수의 제2 보상패턴(129c)들은 상기 화소전극(107a) 하부에 형성된 다수의 제1 보상패턴(107b)과 오버랩되어 있다.
따라서, 상기 오버랩되지 않은 상기 공통전극 수직부(129b)와 화소전극 (107a) 부위에서는 스토리지 캐패시턴스(Cst)가 형성되지 않지만, 상기 게이트배선(103)과 인접한 공통전극 수평부(129a)에 마련된 다수의 제2 보상패턴(129c)들은 상기 화소전극(107a) 하부에 마련된 다수의 제1 보상패턴(107b)과 오버랩되어져 스토리지 캐패시턴스(Cst)를 형성한다.
또한, 상기 연결패턴(129d)은 상기 게이트절연막(111)과 상기 패시베이션막(123)에 형성된 드레인 콘택홀(127a)을 통해 상기 화소전극(107a)과 상기 박막트랜지스터(T)의 드레인전극(119c)을 전기적으로 접속시켜 준다.
한편, 도면에는 도시하지 않았지만, 상기 화소전극(107a)과 다수의 공통전극 (129)이 형성된 절연기판(101)과 이격되어 합착되는 칼라필터 기판(미도시) 상에는 적색, 녹색 및 청색 칼라필터층(미도시)과 이들 칼라필터층(미도시) 사이에 배치되어 광의 투과를 차단하기 위한 블랙매트릭스(미도시)가 적층된다.
이때, 도면에는 도시하지 않았지만, 상기 블랙매트릭스가 가려주는 부위는 상기 절연기판(101)과의 합착 마진을 고려하여, 상기 박막트랜지스터(T)와 게이트배선(103) 및 데이터배선(119a) 상부를 포함한다.
그리고, 서로 합착되는 상기 절연기판(101)과 칼라필터 기판(미도시) 사이에는 액정층(미도시)이 형성됨으로써 본 발명에 따른 에프에프에스(FFS; Fringe Field Switching) 방식 액정표시장치가 구성된다.
상기 구성을 통해, 상기 다수의 공통전극(129)은 액정 구동을 위한 기준 전압, 즉 공통전압을 각 화소에 공급한다.
상기 다수의 공통전극(129)은 각 화소영역에서 패시베이션막(123)을 사이에 두고 상기 대면적의 화소전극(107a)과 중첩되어 프린지 필드(fringe field)를 형성한다.
이렇게 하여, 상기 박막트랜지스터(T)를 통해 화소전극(107a)에 데이터 신호가 공급되면, 공통전압이 공급된 공통전극(129)이 프린지 필드(fringe field)를 형성하여 절연기판(101)과 칼라필터 기판(미도시) 사이에서 액정분자들이 유전 이방성에 의해 회전하게 됨으로써, 액정분자들이 회전 정도에 따라 화소영역을 투과하는 광 투과율이 달라지게 됨으로써 계조를 구현하게 된다.
한편, 도 10 내지 12는 본 발명에 따른 FFS(Fringe Field Switching) 방식 액정표시장치의 공통전극 수직부와 화소전극이 오버랩된 경우에 대해 나타낸 도면들인데, 이에 대해 보다 구체적으로 설명하면 다음과 같다.
도 10은 본 발명에 따른 FFS(Fringe Field Switching) 방식 액정표시장치의 개략적인 평면도로서, 공통전극 수직부와 화소전극의 오버랩된 상태를 도시한 평면도이다.
도 11은 본 발명에 따른 FFS(Fringe Field Switching) 방식 액정표시장치의 공통전극 수직부와 화소전극의 오버랩된 영역을 확대 도시한 평면도이다.
도 12는 도 11의 ⅩⅡ-ⅩⅡ선에 따른 단면도로서, 본 발명에 따른 FFS(Fringe Field Switching) 방식 액정표시장치의 공통전극 수직부와 화소전극의 오버랩된 영역을 개략적으로 나타낸 단면도이다.
여기서, 도 10 내지 12에 도시된 본 발명에 따른 FFS(Fringe Field Switching) 방식 액정표시장치는, 공통전극 수직부와 화소전극의 오버랩되어 있으며, 화소전극의 제1 보상패턴들과 공통전극의 제2 보상패턴들이 오버랩되어 있지 않은 상태를 제외하고는, 도 7 내지 9에 도시된 본 발명에 따른 FFS(Fringe Field Switching) 방식 액정표시장치의 구성과 동일하다. 즉, 도 10 내지 12는 화소전극의 좌측 이동(shift)으로 인해 공통전극 수직부와 화소전극이 오버랩되므로 인해 이 부위에서는 스토리지 캐패시턴스(Cst)가 형성되지만, 상기 화소전극의 제1 보상패턴들과 상기 공통전극의 제2 보상패턴들이 오버랩되지 않으므로 인해 이 부위에서는 스토리지 캐패시턴스(Cst)의 형성이 형성되지 않음으로써 전체 스토리지 캐패시턴스가 일정하게 유지되는 것을 나타낸다.
한편, 본 발명에 따른 에프에프에스(FFS; Fringe Field Switching) 방식 액정표시장치의 대면적의 화소전극(107a)과 다수의 공통전극(129)의 구성을 하고 있지만, 이에 한정되는 것은 아니며, 대면적의 공통전극과 다수의 화소전극의 구성으로 할 수도 있다. 또한, 상기 대면적의 화소전극과 다수의 공통전극의 배치를 반대로, 즉 다수의 공통전극을 하부에 배치하고, 그 위에 절연막을 사이에 두고 대면적의 화소전극을 배치할 수도 있다.
본 발명에 따른 에프에프에스(FFS; Fringe Field Switching) 방식 액정표시장치는, 도 10 내지 12에 도시된 바와 같이, 절연기판(101)의 일면에 일 방향으로 형성된 게이트 배선(103); 상기 게이트 배선(103)과 교차하여 화소영역을 정의하는 데이터배선(119a); 상기 게이트배선(103)과 데이터배선(119a)이 이루는 화소영역에 형성된 대면적의 화소전극(107a); 상기 화소전극(107a)의 하부에 형성된 다수의 제1 보상패턴(107b); 상기 게이트배선(103)과 데이터배선(119a)의 교차 지점에 형성된 박막 트랜지스터(T); 상기 박막 트랜지스터(T)를 포함한 기판 전면에 형성되고, 상기 박막트랜지스터(T)과 화소전극(107a)을 노출시키는 패시베이션막(123); 상기 패시베이션막(123) 상부에 형성되고 서로 이격된 다수의 공통전극(129)과, 상기 다수의 공통전극(129)들 중 상기 게이트배선(103)과 인접된 공통전극(129a)에 상기 제1 보상패턴(107b)들과 오버랩되는 다수의 제2 보상패턴(129c) 및 상기 노출된 박막트랜지스터(T)와 화소전극(107a)을 전기적으로 접속하는 연결패턴(129d);을 포함하여 구성된다.
여기서, 상기 박막트랜지스터(T)는 상기 게이트배선(103)으로부터 돌출된 게이트전극(103a), 게이트절연막(111), 액티브층(113a), 오믹콘택층(115a), 상기 데이터배선(119a)으로부터 연장된 소스전극(119b) 및 이 소스전극(119b)으로부터 이격된 드레인전극(119c)으로 이루어진다.
또한, 상기 화소전극(107a)의 하부에는 일정 간격을 두고 다수의 제1 보상패턴(107b)이 형성되어 있다.
그리고, 도 10에 도시된 바와 같이, 상기 절연기판(101) 상에는 상기 게이트배선(103)과 평행하게 공통배선(103b)이 형성되어 있다. 이때, 상기 공통배선(103b)은 상기 게이트절연막(111)과 상기 패시베이션막(123)에 형성된 드레인 콘택홀(127a)과 동시에 형성되는 공통배선 콘택홀(127b)을 통해 상기 공통전극(129a)과 전기적으로 접속된다.
더욱이, 상기 공통전극(129)은 서로 이격된 다수의 공통전극 수평부(129a)와, 상기 다수의 공통전극 수평부(129a)들을 연결시켜 주는 공통전극 수직부(129b) 및, 상기 게이트배선(103)과 인접한 상기 공통전극 수평부(129a)에는 일정 간격을 두고 형성된 다수의 제2 보상패턴(129c)으로 구성된다. 이때, 상기 공통전극 수평부들(129a)과 공통전극 수직부(129b)는 상기 화소전극(107a)과 오버랩되어 있다. 이때, 상기 게이트배선(103)과 인접한 공통전극 수평부(129a)에 형성된 다수의 제2 보상패턴(129c)들은 상기 화소전극(107a) 하부에 형성된 다수의 제1 보상패턴(107b)과 오버랩되어 있지 않는다. 즉, 상기 게이트배선(103)과 인접한 공통전극 수평부(129a)에 형성된 다수의 제2 보상패턴(129c) 각각은 상기 화소전극(107a) 하부에 형성된 다수의 제1 보상패턴(107b) 사이에 위치한다.
위와 같이, 상기 공통전극 수직부(129b)와 화소전극(107a)의 오버랩되는 부분에서는 스토리지 캐패시턴스(Cst)가 형성되지만, 상기 게이트배선(103)과 인접한 공통전극 수평부(129a)에 마련된 다수의 제2 보상패턴(129c)들은 상기 화소전극(107a) 하부에 마련된 다수의 제1 보상패턴(107b)과 오버랩되지 않음으로써 스토리지 캐패시턴스(Cst)가 형성되지 않는다. 즉, 상기 공통전극 수직부(129b)와 화소전극(107a)가 오버랩되지 않은 상태에서 상기 공통전극(129)과 화소전극(107a)의 좌측 또는 우측으로 이동(shift)됨으로 인해 오버랩되는 경우에는 위와 같이 스토리지 캐패시턴스(Cst)가 형성되지만, 이와 반대로 상기 게이트배선(103)과 인접한 공통전극 수평부(129a)에 마련된 다수의 제2 보상패턴(129c)들은 상기 화소전극(107a) 하부에 마련된 다수의 제1 보상패턴(107b)과 오버랩된 상태에서 오버랩되지 않은 상태로 되기 때문에 스토리지 캐패시턴스(Cst)가 형성되지 않게 되는 것이다.
따라서, 상기 공통전극(129)과 화소전극(107a)의 좌측 또는 우측으로 이동(shift)됨으로 인해 상기 공통전극(129)과 화소전극(107a)의 오버랩되는 변동 폭이 크더라도 상기 게이트배선(103)과 인접한 공통전극 수평부(129a)에 마련된 다수의 제2 보상패턴(129c)들과 상기 화소전극(107a) 하부에 마련된 다수의 제1 보상패턴(107b)과 오버랩되는 변동 폭을 조절할 수 있으므로, 스토리지 캐패시턴스(Cst)의 변동을 보상할 수 있게 된다.
또한, 상기 연결패턴(129d)은 상기 게이트절연막(111)과 상기 패시베이션막(123)에 형성된 드레인 콘택홀(127a)을 통해 상기 화소전극(107a)과 상기 박막트랜지스터(T)의 드레인전극(119c)을 전기적으로 접속시켜 준다.
한편, 도면에는 도시하지 않았지만, 상기 화소전극(107a)과 다수의 공통전극 (129)이 형성된 절연기판(101)과 이격되어 합착되는 칼라필터 기판(미도시) 상에는 적색, 녹색 및 청색 칼라필터층(미도시)과 이들 칼라필터층(미도시) 사이에 배치되어 광의 투과를 차단하기 위한 블랙매트릭스(미도시)가 적층된다.
이때, 도면에는 도시하지 않았지만, 상기 블랙매트릭스가 가려주는 부위는 상기 절연기판(101)과의 합착 마진을 고려하여, 상기 박막트랜지스터(T)와 게이트배선(103) 및 데이터배선(119a) 상부를 포함한다.
그리고, 서로 합착되는 상기 절연기판(101)과 칼라필터 기판(미도시) 사이에는 액정층(미도시)이 형성됨으로써 본 발명에 따른 에프에프에스(FFS; Fringe Field Switching) 방식 액정표시장치가 구성된다.
상기 구성을 통해, 상기 다수의 공통전극(129)은 액정 구동을 위한 기준 전압, 즉 공통전압을 각 화소에 공급한다.
상기 다수의 공통전극(129)은 각 화소영역에서 패시베이션막(123)을 사이에 두고 상기 대면적의 화소전극(107a)과 중첩되어 프린지 필드(fringe field)를 형성한다.
이렇게 하여, 상기 박막트랜지스터(T)를 통해 화소전극(107a)에 데이터 신호가 공급되면, 공통전압이 공급된 공통전극(129)이 프린지 필드(fringe field)를 형성하여 절연기판(101)과 칼라필터 기판(미도시) 사이에서 액정분자들이 유전 이방성에 의해 회전하게 됨으로써, 액정분자들이 회전 정도에 따라 화소영역을 투과하는 광 투과율이 달라지게 됨으로써 계조를 구현하게 된다.
한편, 상기 구성으로 이루어지는 본 발명에 따른 에프에프에스(FFS; Fringe Field Switching) 방식 액정표시장치용 어레이 기판 제조방법에 대해 도 13a 내지 도 13l를 참조하여 설명하면 다음과 같다.
도 13a 내지 13l은 공통전극 수직부와 화소전극의 오버랩되지 않은 상태의 본 발명에 따른 FFS(Fringe Field Switching) 방식 액정표시장치의 제조 공정 단면도들이다.
여기서는 본 발명에 따른 에프에프에스(FFS; Fringe Field Switching) 방식 액정표시장치의 대면적의 화소전극(107a)과 다수의 공통전극(129)의 구성을 하고 있지만, 이에 한정되는 것은 아니며, 대면적의 공통전극과 다수의 화소전극의 구성으로 제조할 수도 있다. 또한, 상기 대면적의 화소전극과 다수의 공통전극의 제조 공정 순서 대신에, 다수의 공통전극을 하부에 먼저 배치하고, 그 위에 절연막을 사이에 두고 대면적의 화소전극을 배치하는 제조 공정 순서로 할 수도 있다.
도 13a에 도시된 바와 같이, 투명한 절연기판(101) 상에 스위칭 역할을 포함하는 다수의 화소영역을 정의하고, 상기 투명한 절연기판(101) 상에 제1 도전 금속층(102)을 스퍼터링 방법에 의해 증착한다. 이때, 상기 제1 도전 금속층(102)을 형성하는 타겟 물질로는, 알루미늄(Al), 텅스텐(W), 구리 (Cu), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 몰리텅스텐(MoW), 몰리티타늄 (MoTi), 구리/몰리티타늄 (Cu/MoTi)을 포함하는 도전성 금속 그룹 중에서 선택된 적어도 하나를 사용한다.
그 다음, 도면에는 도시하지 않았지만, 상기 제1 도전 금속층(102) 상부에 투과율이 높은 포토레지스트 (photo-resist)를 도포하여 제1 감광막(미도시)을 형성한다.
이어서, 노광 마스크(미도시)를 이용한 포토리소그라피 공정 기술을 통해 상기 제1 감광막(미도시)에 노광 공정을 진행한 다음 현상공정을 통해 상기 제1 감광막(미도시)을 선택적으로 제거하여 제1 감광막패턴(105)을 형성한다.
그 다음, 도 13b에 도시된 바와 같이, 상기 제1 감광막패턴(105)을 차단막으로 상기 제1 도전 금속층(102)을 선택적으로 식각하여, 게이트배선(103, 도 7 참조)과 이 게이트배선(103)으로부터 연장된 게이트전극(103a) 및 상기 게이트배선(103)과 이격되어 평행한 공통배선(103b)을 동시에 형성한다.
이어서, 도 13c에 도시된 바와 같이, 상기 제1 감광막패턴(105)을 제거한 후 상기 게이트전극(103a)을 포함한 기판 전면에 투명 도전물질을 스퍼터링 방법으로 증착하여 제 1 투명 도전물질층(107)을 형성한다. 이때, 상기 투명 도전물질로는 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide)를 포함한 투명한 도전 물질 그룹 중에서 어느 하나의 조성물 타겟을 사용한다.
그 다음, 도면에는 도시하지 않았지만, 상기 제1 투명 도전물질층(107) 상부에 투과율이 높은 포토레지스트 (photo-resist)를 도포하여 제2 감광막(미도시)을 형성한다.
이어서, 노광 마스크(미도시)를 이용한 포토리소그라피 공정 기술을 통해 상기 제2 감광막(미도시)에 노광 공정을 진행한 다음 현상공정을 통해 상기 제1 감광막(미도시)을 선택적으로 제거하여 제2 감광막패턴(109)을 형성한다.
그 다음, 도 13d에 도시된 바와 같이, 상기 제2 감광막패턴(109)을 식각 마스크로 상기 제1 투명 도전물질층(107)을 선택적으로 식각하여, 화소전극(107a)과 함께 이 화소전극(107a)의 하부에 다수의 보상패턴(107b)을 동시에 형성한다. 이때, 상기 다수의 보상패턴(107b)들은 상기 화소전극(107a)의 하부에만 형성되는 것이 아니라 개구영역으로 사용되지 않으면서 공통전극과 오버랩되는 부분에 형성하여, 스토리지 캐패시턴스(Cst)의 변동 폭을 보상하는 역할을 할 수도 있다.
이어서, 도 13e에 도시된 바와 같이, 상기 제2 감광막패턴(109)을 제거한 후, 상기 게이트전극(103a)을 포함한 기판 전면에 질화실리콘(SiNx) 또는 실리콘산화막(SiO2)으로 이루어진 게이트절연막(111)을 형성한다.
그 다음, 상기 게이트절연막(111) 상에 비정질실리콘층(a-Si:H)(113)과 불순물이 포함된 비정질실리콘층(n+ 또는 p+)(115)을 차례로 적층한다. 이때, 상기 비정질실리콘층(a-Si:H)(113)과 불순물이 포함된 비정질실리콘층(n+ 또는 p+)(115)은 화학기상 증착법(CVD; Chemical Vapor Deposition method)으로 증착한다.
이어서, 도면에는 도시하지 않았지만, 상기 불순물이 포함된 비정질실리콘층(n+ 또는 p+)(115) 상부에 투과율이 높은 포토레지스트(photo-resist)를 도포하여 제3 감광막(미도시)을 형성한다.
그 다음, 노광 마스크(미도시)를 이용한 포토리소그라피 공정 기술을 통해 상기 제3 감광막(미도시)에 노광 공정을 진행한 다음 현상공정을 통해 상기 제3 감광막(미도시)을 선택적으로 제거하여 제3 감광막패턴(117)을 형성한다.
이어서, 도 13f에 도시된 바와 같이, 상기 제3 감광막패턴(117)을 식각 마스크로 상기 불순물이 포함된 비정질실리콘층(n+ 또는 p+)(115)과 비정질실리콘층(a-Si:H)(113)을 순차적으로 식각하여 오믹콘택층(115a)과 액티브층(113a)을 형성한다.
그 다음, 도 13g에 도시된 바와 같이, 상기 오믹콘택층(115a)을 포함한 기판 전면에 제2 도전층(119)을 스퍼터링 방법으로 증착한다. 이때, 상기 제2 도전 금속층(119)을 형성하는 타겟 물질로는, 알루미늄 (Al), 텅스텐(W), 구리(Cu), 몰리브덴(Mo), 크롬 (Cr), 티타늄(Ti), 몰리텅스텐 (MoW), 몰리티타늄 (MoTi), 구리/몰리티타늄 (Cu/MoTi)을 포함하는 도전성 금속 그룹 중에서 선택된 적어도 하나를 사용한다.
이어서, 도면에는 도시하지 않았지만, 상기 제2 도전 금속층(119) 상부에 투과율이 높은 포토레지스트(photo-resist)를 도포하여 제4 감광막(미도시)을 형성한다.
그 다음, 노광마스크(미도시)를 이용한 포토리소그라피 공정 기술을 통해 상기 제4 감광막(미도시)에 노광 공정을 진행한 다음 현상 공정을 통해 상기 제4 감광막(미도시)을 선택적으로 제거하여 제4 감광막패턴(121)을 형성한다.
이어서, 도 13h에 도시된 바와 같이, 상기 제4 감광막패턴(121)을 식각마스크로, 상기 제2 도전층(119)을 선택적으로 습식 식각하여 상기 게이트배선(103)과 수직되게 교차하는 데이터배선(119a)과 함께 소스전극(119b) 및 드레인전극(119c)을 형성한다. 이때, 상기 소스전극(119b)과 드레인전극(119c) 사이에 있는 오믹콘택층(115a) 부위는 외부로 노출된다.
그 다음, 도면에는 도시하지 않았지만, 상기 외부로 노출된 오믹콘택층(115a) 부분을 건식 식각공정을 통해 선택적으로 식각하여 상기 액티브층(113a)의 채널영역(미도시)을 노출시킨다.
이어서, 도 13i에 도시된 바와 같이, 상기 소스전극(119b) 및 드레인전극(119c)을 포함한 기판 전면에 유기 절연물질 또는 유기 절연물질을 증착하여 패시베이션막(123)을 형성한다. 이때, 상기 패시베이션막(123)의 형성 물질로 사용하는 유기절연 물질로는 감광성을 띄는 포토 아크릴(Photo Acryl) 물질 또는 기타 다른 감광성 유기 절연물질을 사용한다. 이때, 상기 포토 아크릴(Photo Acryl)은 감광성을 띄기 때문에, 노광 공정시에 별도의 포토레지스트(photoresist)를 형성하지 않아도 노광 공정을 진행할 수 있다. 한편, 상기 패시베이션막(123)의 형성 물질로 사용하는 무기 절연물질로는 실리콘 질화막(SiNx) 또는 기타 무기 절연물질 중에서 어느 하나를 사용할 수 있다. 여기서는 무기 절연물질으로 패시베이션막으로 사용하는 경우를 예로 들어 설명한다.
그 다음, 도면에는 도시하지 않았지만, 상기 패시베이션막(123) 상부에 투과율이 높은 포토레지스트(photo-resist)를 도포하여 제5 감광막(미도시)을 형성한다.
이어서, 노광마스크(미도시)를 이용한 포토리소그라피 공정 기술을 통해 상기 제5 감광막(미도시)에 노광 공정을 진행한 다음 현상 공정을 통해 상기 제5 감광막(미도시)을 선택적으로 제거하여 제5 감광막패턴(125)을 형성한다.
그 다음, 도 13j에 도시된 바와 같이, 상기 제 5 감광막패턴(125)을 식각마스크로 상기 패시베이션막(123)과 그 하부의 게이트절연막(111)을 순차적으로 식각하여, 상기 드레인전극(119c)과 화소전극(107a)을 노출시키는 드레인 콘택홀(127a)과 함께 상기 공통배선(103b)을 노출시키는 공통배선 콘택홀(미도시, 도 7의 127b)을 동시에 형성한다.
이어서, 도 13k에 도시된 바와 같이, 상기 제5 감광막패턴(125)을 제거한 후, 상기 드레인 콘택홀(127a)과 공통배선 콘택홀(미도시, 도 7의 127b)을 포함한 상기 패시베이션(123) 상부에 투명 도전물질을 스퍼터링 방법으로 증착하여 제2 투명 도전물질층(129)을 형성한다. 이때, 상기 투명 도전물질로는 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide)를 포함한 투명한 도전 물질 그룹 중에서 어느 하나의 조성물 타겟을 사용한다.
그 다음, 도면에 도시하지 않았지만, 상기 제2 투명 도전 물질층(129) 상부에 투과율이 높은 포토레지스트(photo-resist)를 도포하여 제6 감광막(미도시)을 형성한다.
이어서, 노광마스크(미도시)를 이용한 포토리소그라피 공정 기술을 통해 상기 제6 감광막(미도시)에 노광 공정을 진행한 다음 현상 공정을 통해 상기 제6 감광막(미도시)을 선택적으로 제거하여 제6 감광막패턴(131)을 형성한다.
그 다음, 도 13l에 도시된 바와 같이, 상기 제6 감광막패턴(131)을 식각 마스크로, 상기 제2 투명 도전물질층(129)을 선택적으로 식각하여 공통전극(129)과 함께 상기 화소전극(107a)의 하부에 형성된 다수의 제1 보상패턴(107b)들 사이에 위치하도록 다수의 제2 보상패턴(129c) 및 상기 드레인 콘택홀(127a)을 통해 상기 드레인전극(119c)과 화소전극(107a)을 전기적으로 접속하는 연결패턴(129d)을 동시에 형성한다. 이때, 상기 공통배선 콘택홀(127b)을 통해 상기 공통전극(129)과 공통배선(103b)이 전기적으로 접속된다. 또한, 상기 공통전극(129)은 서로 이격된 다수의 공통전극 수평부(129a)와, 상기 다수의 공통전극 수평부(129a)들을 연결시켜 주는 공통전극 수직부(129b)를 포함한다. 이때, 상기 공통전극(129)의 공통전극 수평부(129a)들은 상기 화소전극(107a)과 오버랩되어 있지만, 상기 공통전극 수직부(129b)는 상기 화소전극(107a)과 오버랩되어 있지 않고 소정 거리만큼 이격되어 있다. 또한, 상기 게이트배선(103)과 인접한 공통전극 수평부(129a)에 형성된 다수의 제2 보상패턴(129c)들은 상기 화소전극(107a) 하부에 형성된 다수의 제1 보상패턴(107b)과 오버랩되어 있다.
따라서, 상기 오버랩되지 않은 상기 공통전극 수직부(129b)와 화소전극 (107a) 부위에서는 스토리지 캐패시턴스(Cst)가 형성되지 않지만, 상기 게이트배선(103)과 인접한 공통전극 수평부(129a)에 마련된 다수의 제2 보상패턴(129c)들은 상기 화소전극(107a) 하부에 마련된 다수의 제1 보상패턴(107b)과 오버랩되어져 스토리지 캐패시턴스(Cst)가 형성된다.
이어서, 도면에는 도시하지 않았지만, 상기 남아 있는 제6 감광막패턴(131)을 제거함으로써, 본 발명에 따른 에프에프에스(FFS; Fringe Field Switching) 방식 액정표시장치용 어레이기판 제조공정을 완료하게 된다.
이후에, 도면에는 도시하지 않았지만, 컬러필터 기판(미도시) 상에 화소영역을 제외한 지역으로 입사되는 광을 차단하기 위한 블랙매트릭스층(미도시)을 형성한다.
그 다음, 상기 블랙매트릭스층(미도시)을 포함한 컬러필터 기판(미도시) 상에 적색(Red), 녹색(Green) 및 청색(Blue) 컬러필터층(미도시)들을 형성한다.
이어서, 상기 컬러필터층 상부에 서로 합착되는 상기 컬러필터 기판과 상기 절연기판(101) 사이의 셀 갭을 유지시켜 주기 위한 컬럼 스페이서(미도시)을 형성함으로써, 컬러필터 어레이기판 제조공정을 완료한다. 이때, 도면에는 도시하지 않았지만, 컬러필터층 표면에 배향막(미도시)을 형성하는 공정을 추가로 형성할 수도 있다.
이후에, 서로 합착되는 상기 컬러필터 기판(미도시)과 상기 절연기판(101) 사이에 액정층(미도시)을 형성하는 공정을 수행함으로써 본 발명에 따른 에프에프에스(FFS; Fringe Field Switching) 방식 액정표시장치를 제조하는 공정을 완료한다.
이상에서와 같이, 본 발명에 따른 에프에프에스(FFS; Fringe Field Switching) 방식 액정표시장치용 어레이기판 및 그 제조방법에 따르면, 대면적의 화소전극 및 공통전극의 하부에 서로 대응하는 톱니 모양의 제1 및 2 보상패턴들을 각각 형성함으로써, 상기 화소전극과 공통전극의 좌우 이동(shift)에 따라 상기 톱니 모양의 제1 및 2 보상패턴들이 서로 오버랩되거나 오버랩되지 않으면서 스토리지 캐패시턴스(Cst)를 발생시키거나 발생시키지 않음으로써, 최종적인 공통전극과 화소전극의 오버레이(overlay)에 의해 발생되는 스토리지 캐패시턴스(Cst) 변동량을 보상해 준다.
특히, 상기 화소전극과 상기 공통전극 수직부가 서로 오버랩되지 않는 경우에는 상기 톱니 모양의 제1 및 2 보상패턴들이 서로 오버랩되어져 스토리지 캐패시턴스(Cst)를 발생시키게 됨으로써, 상기 화소전극과 상기 공통전극 수직부가 서로 오버랩되지 않으므로 인해 스토리지 캐패시턴스(cst)가 발생되지 않는 것을 보상해 주게 된다.
또한, 상기 화소전극과 상기 공통전극의 좌우 이동(shift)으로 인해 상기 화소전극과 상기 공통전극 수직부가 서로 오버랩되는 경우에는 이 오버랩되는 부분에서 스토리지 캐패시턴스(Cst)가 형성되지만, 상기 톱니 모양의 제1 및 2 보상패턴들은 오버랩되지 않게 됨으로 이 부분에서는 스토리지 캐패시턴스(Cst)가 형성되지 않게 됨으로써 캐패시턴스의 변동 폭이 보상되므로, 상기 화소전극과 상기 공통전극의 좌우 이동(shift)으로 인해 상기 화소전극과 상기 공통전극의 오버레이(overlay) 변동폭이 있더라도 일정한 스토리지 캐패시턴스가 유지된다.
따라서, 본 발명에 따르면, 대면적의 화소전극 및 공통전극의 하부에 서로 대응하는 톱니 모양의 제1 및 2 보상패턴들을 각각 형성하여, 상기 화소전극과 공통전극의 좌우 이동(shift)에 따른 스토리지 캐패시턴스(Cst)의 변동 폭을 줄임으로써, 스토리지 캐패시턴스의 변동 폭이 큼에 따라 문제가 되는 잔상 및 신뢰성을 개선시킬 수 있다.
이상에서 본 발명의 바람직한 실시 예에 대하여 상세하게 설명하였지만, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다.
따라서, 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량형태 또한 본 발명의 권리범위에 속하는 것이다.
101: 절연기판 103: 게이트배선
103a: 게이트전극 103b: 공통배선
107a: 화소전극 107b: 제1 보상패턴
111: 게이트절연막 113a: 액티브층
115a: 오믹콘택층 119a: 데이터배선
119b: 소스전극 119c: 드레인전극
123: 패시베이션막 127a: 드레인콘택홀
127b: 공통배선 콘택홀 129: 공통전극
129a: 공통전극 수평부 129b: 공통전극 수직부
129c: 제2 보상패턴 129d: 연결패턴

Claims (10)

  1. 절연기판의 일면에 일 방향으로 형성된 게이트 배선;
    상기 절연기판에 형성되고, 게이트 배선과 교차하여 화소영역을 정의하는 데이터배선;
    상기 게이트배선과 데이터배선이 이루는 화소영역에 형성된 대면적의 화소전극;
    상기 화소전극의 하부에 형성된 다수의 제1 보상패턴;
    상기 게이트배선과 데이터배선의 교차 지점에 형성된 박막 트랜지스터;
    상기 박막 트랜지스터를 포함한 기판 전면에 형성되고, 상기 박막트랜지스터과 화소전극을 노출시키는 패시베이션막;
    상기 패시베이션막 상부에 형성된 공통전극;
    상기 공통전극에 형성되고 상기 제1 보상패턴들과 대응하는 다수의 제2 보상패턴; 및
    상기 노출된 박막트랜지스터와 화소전극을 전기적으로 접속하는 연결패턴;을 포함하여 구성되는 액정표시장치의 어레이기판.
  2. 제1 항에 있어서, 상기 공통전극은 다수의 공통전극 수평부와 이들 다수의 공통전극 수평부를 연결시켜 주는 공통전극 수직부로 구성된 것을 특징으로 하는 액정표시장치의 어레이기판.
  3. 제2 항에 있어서, 상기 공통전극 수직부와 상기 화소전극이 오버랩되는 경우에 상기 제2 보상패턴들과 상기 제1 보상패턴들은 오버랩되지 않거나, 또는 상기 공통전극 수직부와 상기 화소전극이 오버랩되지 않는 경우에 상기 제2 보상패턴들과 상기 제1 보상패턴들은 오버랩되는 것을 특징으로 하는 액정표시장치의 어레이기판.
  4. 제3 항에 있어서, 상기 공통전극 수직부와 상기 화소전극이 오버랩되는 부분 또는 상기 제2 보상패턴들과 상기 제1 보상패턴들이 오버랩되는 부분에 스토리지 캐패시터가 형성되는 것을 특징으로 하는 액정표시장치의 어레이기판.
  5. 제2 항에 있어서, 상기 제2 보상패턴들은 상기 게이트배선과 인접한 상기 공통전극 수평부 하부에 형성된 것을 특징으로 하는 액정표시장치의 어레이기판.
  6. 절연기판의 일면에 일 방향으로 게이트 배선을 형성하는 단계;
    상기 절연기판상에 다수의 제1 보상패턴을 구비한 대면적의 화소전극을 형성하는 단계;
    상기 게이트 배선과 교차하여 화소영역을 정의하는 데이터배선과 함께, 이 데이터배선과 상기 게이트배선의 교차 지점에 박막트랜지스터를 형성하는 단계;
    상기 박막 트랜지스터를 포함한 기판 전면에 상기 박막트랜지스터과 화소전극을 노출시키는 패시베이션막을 형성하는 단계;
    상기 패시베이션막 상부에 공통전극과 함께, 상기 제1 보상패턴들과 대응하는 다수의 제2 보상패턴 및 상기 노출된 박막트랜지스터와 화소전극을 전기적으로 접속하는 연결패턴을 형성하는 단계;를 포함하여 구성되는 액정표시장치의 어레이기판 제조방법.
  7. 제6 항에 있어서, 상기 공통전극은 다수의 공통전극 수평부와 이들 다수의 공통전극 수평부를 연결시켜 주는 공통전극 수직부로 구성된 것을 특징으로 하는 액정표시장치의 어레이기판 제조방법.
  8. 제7 항에 있어서, 상기 공통전극 수직부와 상기 화소전극이 오버랩되는 경우에 상기 제2 보상패턴들과 상기 제1 보상패턴들은 오버랩되지 않거나, 또는 상기 공통전극 수직부와 상기 화소전극이 오버랩되지 않는 경우에 상기 제2 보상패턴들과 상기 제1 보상패턴들은 오버랩되는 것을 특징으로 하는 액정표시장치의 어레이기판 제조방법.
  9. 제8 항에 있어서, 상기 공통전극 수직부와 상기 화소전극이 오버랩되는 부분 또는 상기 제2 보상패턴들과 상기 제1 보상패턴들이 오버랩되는 부분에 스토리지 캐패시터가 형성되는 것을 특징으로 하는 액정표시장치의 어레이기판 제조방법.
  10. 제7 항에 있어서, 상기 제2 보상패턴들은 상기 게이트배선과 인접한 상기 공통전극 수평부 하부에 형성된 것을 특징으로 하는 액정표시장치의 어레이기판 제조방법.
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