KR20130026231A - Semiconductor package and method for manufacturing the same - Google Patents

Semiconductor package and method for manufacturing the same Download PDF

Info

Publication number
KR20130026231A
KR20130026231A KR1020110089724A KR20110089724A KR20130026231A KR 20130026231 A KR20130026231 A KR 20130026231A KR 1020110089724 A KR1020110089724 A KR 1020110089724A KR 20110089724 A KR20110089724 A KR 20110089724A KR 20130026231 A KR20130026231 A KR 20130026231A
Authority
KR
South Korea
Prior art keywords
package
connection pad
semiconductor chip
semiconductor
mounting
Prior art date
Application number
KR1020110089724A
Other languages
Korean (ko)
Other versions
KR101255925B1 (en
Inventor
임병욱
장용순
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to KR1020110089724A priority Critical patent/KR101255925B1/en
Publication of KR20130026231A publication Critical patent/KR20130026231A/en
Application granted granted Critical
Publication of KR101255925B1 publication Critical patent/KR101255925B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)

Abstract

PURPOSE: A semiconductor package and a manufacturing method thereof are provided to constantly maintain an interval between a stacked top packed and a stacked bottom package by bonding packages using a metal ball which is not spread in a reflow process. CONSTITUTION: A first package(100) has a plurality of first bottom connection pads(113). A second package(200) is laminated on the lower side of the first package. A second top connection pad(211) corresponding to the first bottom connection pad is formed on the upper side of the second package. A metal ball(300) is arranged between the first bottom connection pad and the second top connection pad. A solder layer(400) is bonded to the first bottom connection pad and the second top connection pad. A first semiconductor chip(130) is mounted on the upper side of the first package. A second semiconductor chip(230) is mounted on the upper side of the second package.

Description

반도체 패키지 및 그 제조방법{Semiconductor package and method for manufacturing the same}Semiconductor package and method for manufacturing the same

본 발명은 반도체 패키지 및 그 제조방법에 관한 것이다.The present invention relates to a semiconductor package and a manufacturing method thereof.

반도체 패키징(packaging)이라 함은 회로가 설계된 반도체 칩에 전기적인 연결을 해 주고, 외부의 충격에 견디게끔 밀봉 포장해주어 비로소 실생활에서 사용할 수 있게 물리적인 기능과 형성을 갖게 해주는 것이다.Semiconductor packaging is the electrical connection to a semiconductor chip in which the circuit is designed and sealed packaging to withstand external shocks, allowing it to have physical functions and formation for use in real life.

반도체 패키지는 반도체 칩을 최종 제품화하는 반도체 패키징 공정의 결과물이다. 웨이퍼 한 장에는 동일한 전기회로가 인쇄된 칩이 수십 내지 수백 개까지 놓일 수 있으나, 반도체 칩 자체만으로는 외부로부터 전기를 공급받아 전기 신호를 전달해 주거나 전달받을 수 없다.The semiconductor package is the result of the semiconductor packaging process for finalizing the semiconductor chip. A single wafer can have tens or hundreds of chips printed with the same electrical circuit, but the semiconductor chip itself cannot receive or transmit electrical signals by receiving electricity from the outside.

또한, 반도체 칩은 미세한 회로를 담고 있기 때문에 외부의 충격에 쉽게 손상될 수 있다. 결국 반도체 칩 자체로는 완전한 제품일 수 없고, 인쇄회로기판에 실장되어야 완전한 제품으로서의 역할을 하게 된다.In addition, since the semiconductor chip contains a fine circuit, it can be easily damaged by external shocks. After all, the semiconductor chip itself is not a complete product, but must be mounted on a printed circuit board to serve as a complete product.

반도체 칩의 크기 축소, 열방출 능력 및 전기적 수행능력 향상, 신뢰성 향상, 그리고 가격 저하 등이 패키징 기술에 좌우된다. 따라서, 반도체 디바이스의 고집적화와 고성능화를 뒷받침해 줄 수 있는 패키징 능력 향상을 요구하게 되었다. 반도체 패키지는 반도체 장치의 요구사항을 만족시키는 것은 물론, 그와 더불어 부품을 인쇄회로기판에 실장하는 다음 영역에서 일어나는 조건에도 적합한 패키지 성능을 갖추어야만 한다.Packaging technology depends on shrinking semiconductor chips, improving heat dissipation and electrical performance, increasing reliability, and lowering cost. Therefore, there is a demand for an improvement in packaging capability that can support high integration and high performance of semiconductor devices. The semiconductor package must not only meet the requirements of the semiconductor device, but also have adequate package performance for the conditions occurring in the next area where components are mounted on a printed circuit board.

최근 휴대용 전자제품이 소형화하면서 반도체가 실장될 공간은 더욱 줄어들고, 제품은 더욱 다기능화하고 고성능화되기 때문에 이를 뒷받침해 줄 반도체의 개수는 늘어나는 추세이다. 멀티미디어의 발전과 컴퓨터 통신산업의 급속한 발전과 더불어 반도체 칩에 대한 소형화, 대용량화 및 고속화가 이루어짐에 따라 반도체 패키지도 박형화, 다핀화하는 고집적화 추세로 기술개발이 되어 가고 있다.As portable electronic products become more compact in recent years, the space for semiconductor mounting is further reduced, and the number of semiconductors to support this is increasing because products are becoming more versatile and higher performance. With the development of multimedia and the rapid development of computer communication industry, with the miniaturization, high capacity and high speed of semiconductor chips, the development of technology is becoming increasingly integrated with the trend of thinner and multi-pin semiconductor packages.

따라서, 단위 체적당 실장 효율을 높이기 위해서 패키지는 경박단소화의 추세를 따라야 한다. 이에 따라, 칩 크기와 거의 같은 크기의 패키지인 CSP(Chip Scale Package)가 나타났다. 최근의 패키지 개발 추세는 칩의 크기에 맞게 줄이는 것을 넘어서, 스택 패키지(SCSP:Stacked CSP)처럼 칩 위에 또 칩을 올려 쌓아 올리거나 기능이 다른 여러 개의 반도체칩을 하나의 패키지 안에 배열하는 MCM(Multi Chip Module) 패키지 등도 개발되었다.Therefore, in order to increase the mounting efficiency per unit volume, the package must follow the trend of light and thin. Accordingly, a chip scale package (CSP), which is a package almost the same size as the chip size, has appeared. The recent trend of package development goes beyond shrinking to the size of the chip, such as MCM (Multiple Chip Stacking), which stacks chips on top of the chip like Stacked CSP (SCSP) or arranges multiple semiconductor chips with different functions into one package. Chip Module package is also developed.

스택 패키지 중에서 패키지 위에 패키지를 쌓는 패키지 온 패키지(Package On Package:POP)가 고밀도 패키지를 위한 대안으로 떠오르게 되었다. Among the stack packages, Package On Package (POP), which stacks packages on top of packages, has emerged as an alternative to high density packages.

패키지 온 패키지(Package On Package:POP)의 구현에 있어서 전체 패키지의 두께가 가장 큰 제약사항이며, 패키지 온 패키지(Package On Package:POP)의 성능을 더욱더 고성능으로 제작하기 위하여 바닥기판(Bottom substrate)에 1개의 반도체 칩을 실장하던 것을 2개 이상의 반도체 칩을 실장하고자 하는 요구가 발생하였다.In the implementation of Package On Package (POP), the thickness of the entire package is the biggest constraint, and in order to make the performance of Package On Package (POP) even higher, the bottom substrate There has been a demand for mounting two or more semiconductor chips in one semiconductor chip.

종래 기술에 따른 패키지 온 패키지(Package On Package:POP) 구조가 한국특허공개공보 제2001-0056937호에 개시되어 있다.A package on package (POP) structure according to the prior art is disclosed in Korean Patent Laid-Open No. 2001-0056937.

그러나, 이와 같은 종래 기술에 따른 패키지 온 패키지(Package On Package:POP) 구조는 볼 패드의 미세 피치화(fine pitch) 즉, 볼 패드 간의 간격이 좁아짐에 따라 솔더 퍼짐에 의한 단락을 방지하기 위해 실장되는 솔더볼의 사이즈 역시 작아져 상부 패키지와 하부 패키지간의 간격을 확보할 수 없는 문제가 발생하게 된다.However, such a package on package (POP) structure according to the related art is mounted in order to prevent a short pitch due to fine spread of the ball pad, that is, shortening due to solder spread as the gap between the ball pads becomes narrow. The size of the solder ball is also reduced, which causes a problem that the gap between the upper package and the lower package can not be secured.

본 발명은 상술한 종래 기술의 문제점을 해결하기 위한 것으로, 본 발명의 일 측면은 솔더(solder) 퍼짐에 의한 단락 문제가 발생하지 않는 반도체 패키지 및 그 제조방법을 제공하는 것이다.The present invention is to solve the above-described problems of the prior art, an aspect of the present invention is to provide a semiconductor package and a method of manufacturing the same that does not cause a short circuit problem due to solder (solder) spread.

또한, 본 발명의 다른 측면은 상부 패키지와 하부 패키지 간의 높이를 일정한 수준으로 유지할 수 있는 반도체 패키지 및 그 제조방법을 제공하는 것이다.Another aspect of the present invention is to provide a semiconductor package and a method of manufacturing the same, which can maintain a height between a top package and a bottom package at a constant level.

또한, 본 발명의 또 다른 측면은 파인 볼 피치(fine ball pitch) 특성을 만족하는 반도체 패키지 및 그 제조방법을 제공하는 것이다.In addition, another aspect of the present invention is to provide a semiconductor package that satisfies fine ball pitch characteristics and a manufacturing method thereof.

본 발명의 일 실시 예에 따른 반도체 패키지는 하면에 복수 개의 제1하부접속패드를 갖는 제1패키지와, 상기 제1패키지의 하부에 적층되며, 상면에는 상기 제1하부접속패드에 대응되는 제2상부접속패드가 형성된 제2패키지와, 상기 제1하부접속패드와 제2상부접속패드 사이에 배치된 금속볼 및 상기 금속볼 바깥둘레를 감싸도록 형성되어 상기 제1하부접속패드와 제2상부접속패드에 접합되는 솔더(solder)층을 포함한다.According to an embodiment of the present invention, a semiconductor package includes a first package having a plurality of first lower connection pads on a lower surface thereof, a second package stacked below the first package, and a second package corresponding to the first lower connection pads on an upper surface thereof. A second package formed with an upper connection pad, a metal ball disposed between the first lower connection pad and the second upper connection pad, and formed to surround an outer circumference of the metal ball to connect the first lower connection pad to the second upper connection pad; And a solder layer bonded to the pad.

또한, 상기 제1패키지의 상면에 실장되는 제1반도체칩을 더 포함할 수 있다.The semiconductor package may further include a first semiconductor chip mounted on an upper surface of the first package.

이때, 상기 제1반도체칩은 플립칩(flip-chip) 본딩 또는 와이어 본딩 형태로 실장될 수 있다.In this case, the first semiconductor chip may be mounted in the form of flip-chip bonding or wire bonding.

또한, 상기 제1패키지의 상면에 상기 제1반도체칩과 전기적으로 연결되도록 형성된 제1상부접속패드를 더 포함할 수 있다.The display device may further include a first upper connection pad formed on an upper surface of the first package to be electrically connected to the first semiconductor chip.

또한, 상기 제2패키지의 상면에 실장되는 제2반도체칩을 더 포함할 수 있다.In addition, the semiconductor package may further include a second semiconductor chip mounted on an upper surface of the second package.

이때, 상기 제2반도체칩은 플립칩(flip-chip) 본딩 또는 와이어 본딩 형태 실장될 수 있다.In this case, the second semiconductor chip may be mounted in the form of flip-chip bonding or wire bonding.

또한, 상기 금속볼은 구리(Cu)로 이루어질 수 있다.In addition, the metal ball may be made of copper (Cu).

또한, 상기 제2패키지의 하면에 외부 장치와 전기적으로 연결되도록 형성된 제2하부접속패드를 더 포함할 수 있다.In addition, the lower surface of the second package may further include a second lower connection pad formed to be electrically connected to the external device.

또한, 상기 제2하부접속패드에 형성된 외부접속단자를 더 포함할 수 있다.
The apparatus may further include an external connection terminal formed on the second lower connection pad.

또한, 본 실시 예에 따른 반도체 패키지의 제조방법은 하면에 복수 개의 제1하부접속패드를 갖는 제1패키지를 준비하는 단계와, 상기 제1패키지의 제1하부접속패드에 프리솔더(presolder)를 형성하는 단계와, 상면에 상기 제1하부접속패드와 대응되는 제2상부접속패드가 형성된 제2패키지를 준비하는 단계와, 상기 제2패키지의 제2상부접속패드에 접속볼을 실장하는 단계 및 상기 제1패키지와 상기 제2패키지를 접합하는 단계를 포함한다.In addition, the method of manufacturing a semiconductor package according to the present embodiment includes preparing a first package having a plurality of first lower connection pads on a lower surface thereof, and using a presolder on the first lower connection pads of the first package. Forming a step, preparing a second package having a second upper connection pad corresponding to the first lower connection pad, mounting a connection ball on the second upper connection pad of the second package, and Bonding the first package and the second package.

이때, 상기 제1패키지를 준비하는 단계는 상면에는 제1상부접속패드가 형성되고, 하면에는 제1하부접속패드가 형성된 베이스 기판을 준비하는 단계 및 상기 베이스 기판의 상기 제1상부접속패드와 전기적으로 연결되도록 제1반도체칩을 실장하는 단계를 포함할 수 있다.In this case, the preparing of the first package may include preparing a base substrate having a first upper connection pad formed on an upper surface thereof and a first lower connection pad formed on a lower surface thereof and electrically connecting the first upper connection pad of the base substrate. It may include the step of mounting the first semiconductor chip to be connected to.

여기에서, 상기 제1반도체칩을 실장하는 단계는 플립칩(flip-chip) 본딩에 의해 수행되며, 상기 제1반도체칩을 실장하는 단계 이후에 상기 베이스 기판과 제1반도체칩 사이에 언더필(underfill)액을 충전하여 경화시키는 단계를 더 포함할 수 있다.Here, the mounting of the first semiconductor chip is performed by flip-chip bonding, and an underfill between the base substrate and the first semiconductor chip after the mounting of the first semiconductor chip. Filling the liquid may further comprise the step of curing.

또는, 상기 제1반도체칩을 실장하는 단계는 와이어 본딩에 의해 수행되며, 상기 제1반도체칩을 실장하는 단계 이후에 상기 제1반도체칩 및 와이어를 몰딩하는 단계를 더 포함할 수 있다.Alternatively, the mounting of the first semiconductor chip may be performed by wire bonding, and may further include molding the first semiconductor chip and the wire after the mounting of the first semiconductor chip.

또한, 상기 제2패키지를 준비하는 단계는 상면에는 상기 제1하부접속패드와 대응되는 제2상부접속패드 및 칩 실장용 패드가 형성되고, 하면에는 외부 장치와 연결되는 제2하부접속패드가 형성된 베이스 기판을 준비하는 단계 및 상기 베이스 기판의 칩 실장용 패드와 전기적으로 연결되도록 제2반도체칩을 실장하는 단계를 포함할 수 있다.In the preparing of the second package, a second upper connection pad and a chip mounting pad corresponding to the first lower connection pad are formed on an upper surface thereof, and a second lower connection pad connected to an external device is formed on a lower surface thereof. The method may include preparing a base substrate and mounting a second semiconductor chip to be electrically connected to the chip mounting pad of the base substrate.

여기에서, 상기 제2반도체칩을 실장하는 단계는 플립칩(flip-chip) 본딩에 의해 수행되며, 상기 제2반도체칩을 실장하는 단계 이후에 상기 베이스 기판과 제2반도체칩 사이에 언더필(underfill)액을 충전하여 경화시키는 단계를 더 포함할 수 있다.Here, the mounting of the second semiconductor chip is performed by flip-chip bonding, and underfilling is performed between the base substrate and the second semiconductor chip after the mounting of the second semiconductor chip. Filling the liquid may further comprise the step of curing.

또는, 상기 제2반도체칩을 실장하는 단계는 와이어 본딩에 의해 수행되며, 상기 제2반도체칩을 실장하는 단계 이후에 상기 제2반도체칩 및 와이어를 몰딩하는 단계를 더 포함할 수 있다.Alternatively, the mounting of the second semiconductor chip may be performed by wire bonding, and may further include molding the second semiconductor chip and the wire after the mounting of the second semiconductor chip.

또한, 상기 접속볼은 금속볼과 상기 금속볼을 감싸는 솔더층으로 이루어지며, 상기 접속볼을 실장하는 단계는 상기 제2패키지의 제2상부접속패드 상에 접속볼을 배치시키는 단계 및 리플로우 공정을 수행하여 상기 솔더층을 상기 제2상부접속패드에 접합시키는 단계를 포함할 수 있다.In addition, the connection ball is made of a metal ball and a solder layer surrounding the metal ball, the step of mounting the connection ball is a step of placing the connection ball on the second upper connection pad of the second package and the reflow process And performing bonding to the solder layer to the second upper connection pad.

또한, 상기 접속볼을 실장하는 단계는 상기 제2패키지의 제2하부접속패드 상에 외부접속단자를 형성하는 단계를 더 포함할 수 있으며, 상기 외부접속단자는 솔더볼일 수 있다.The mounting of the connection ball may further include forming an external connection terminal on the second lower connection pad of the second package, and the external connection terminal may be a solder ball.

또한, 상기 제1패키지와 제2패키지를 접합하는 단계는 상기 제1패키지 하면의 프리솔더(presolder)와 상기 제2패키지 상면의 접속볼이 닿도록 상기 제2패키지 상에 제1패키지를 배치시키는 단계 및 리플로우(reflow)하는 단계를 포함할 수 있다.
In the bonding of the first package and the second package, the first package is disposed on the second package such that a presolder on the bottom surface of the first package and a connection ball on the top surface of the second package are in contact with each other. And reflowing.

본 발명의 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로 더욱 명백해질 것이다.The features and advantages of the present invention will become more apparent from the following detailed description based on the accompanying drawings.

이에 앞서 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이고 사전적인 의미로 해석되어서는 아니되며, 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합되는 의미와 개념으로 해석되어야만 한다.Prior to that, terms and words used in the present specification and claims should not be construed in a conventional and dictionary sense, and the inventor may properly define the concept of the term in order to best explain its invention It should be construed as meaning and concept consistent with the technical idea of the present invention.

본 발명은 금속볼을 이용하여 패키지와 패키지를 접합함으로써, 리플로우 공정 중에 볼이 양옆으로 퍼지는 것을 방지하여 단락(short) 문제가 발생하지 않는 효과가 있다.According to the present invention, by bonding a package to a package using a metal ball, the ball is prevented from spreading to both sides during the reflow process, so that a short problem does not occur.

또한, 본 발명은 리플로우 시에도 퍼지지 않는 금속볼을 이용하여 패키지와 패키지를 접합함으로써, 스택(stack)되는 상부 패키지와 하부 패키지 간의 간격을 일정하게 유지할 수 있는 효과가 있다.In addition, the present invention has the effect of maintaining a constant distance between the top package and the bottom package to be stacked by bonding the package and the package using a metal ball that does not spread even during reflow.

또한, 본 발명은 리플로우 공정에도 변형되지 않는 금속볼 및 프리솔더를 이용함으로써, 0.4mm 수준의 파인 볼 피치(fine ball pitch)에 대응할 수 있는 효과가 있다.In addition, the present invention has an effect that can correspond to the fine ball pitch (fine ball pitch) of 0.4mm level by using a metal ball and a pre-solder that does not deform even in the reflow process.

도 1은 본 발명의 일 실시 예에 따른 반도체 패키지의 구조를 나타내는 단면도이다.
도 2 내지 도 7은 본 발명의 일 실시 예에 따른 반도체 패키지의 제조방법을 순차적으로 나타낸 공정단면도이다.1 is a cross-sectional view illustrating a structure of a semiconductor package according to an embodiment of the present invention.
2 to 7 are process cross-sectional views sequentially illustrating a method of manufacturing a semiconductor package according to an embodiment of the present invention.

본 발명의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관되어지는 이하의 상세한 설명과 실시 예들로부터 더욱 명백해질 것이다. 본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서에서, 제1, 제2 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위해 사용되는 것으로, 구성요소가 상기 용어들에 의해 제한되는 것은 아니다.
The objects, specific advantages and novel features of the present invention will become more apparent from the following detailed description and embodiments associated with the accompanying drawings. In the present specification, in adding reference numerals to the components of each drawing, it should be noted that the same components as much as possible even if displayed on different drawings. In the following description, well-known functions or constructions are not described in detail since they would obscure the invention in unnecessary detail. In this specification, the terms first, second, etc. are used to distinguish one element from another, and the element is not limited by the terms.

이하, 첨부된 도면을 참조하여 본 발명의 실시 형태를 상세히 설명하기로 한다.
Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

반도체 패키지Semiconductor package

도 1은 본 발명의 일 실시 예에 따른 반도체 패키지의 구조를 나타내는 단면도이다.
1 is a cross-sectional view illustrating a structure of a semiconductor package according to an embodiment of the present invention.

도 1을 참조하면, 본 실시 예에 따른 반도체 패키지는 제1패키지(100), 제2패키지(200) 및 제1패키지(100)와 제2패키지(200)를 결합하고 있는 금속볼(300) 및 솔더층(400)을 포함한다.
Referring to FIG. 1, in the semiconductor package according to the present embodiment, the first ball package 100, the second package 200, and the metal ball 300 coupling the first package 100 and the second package 200 to each other. And a solder layer 400.

도 1에 도시한 바와 같이, 제1패키지(100)는 상면에는 제1상부접속패드(111)가 형성되고, 하면에는 제1하부접속패드(113)가 형성된 베이스 기판(110), 베이스 기판(110) 상에 실장된 제1반도체칩(130)을 포함할 수 있다.
As shown in FIG. 1, the first package 100 includes a base substrate 110 and a base substrate having a first upper connection pad 111 formed on an upper surface thereof and a first lower connection pad 113 formed on a lower surface thereof. It may include a first semiconductor chip 130 mounted on the 110.

베이스 기판(110)은 단층 또는 다수의 절연층과 다수의 회로층이 적층되어 형성된 다층 인쇄회로기판일 수 있다.The base substrate 110 may be a single layer or a multilayer printed circuit board formed by stacking a plurality of insulating layers and a plurality of circuit layers.

또한, 상기 절연층으로는 수지 절연층이 사용될 수 있다. 상기 수지 절연층으로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 유리 섬유 또는 무기 필러와 같은 보강재가 함침된 수지, 예를 들어, 프리프레그가 사용될 수 있고, 또한 열경화성 수지 및/또는 광경화성 수지 등이 사용될 수 있으나 특별히 이에 한정되는 것은 아니다.In addition, a resin insulating layer may be used as the insulating layer. As the resin insulating layer, a thermosetting resin such as epoxy resin, a thermoplastic resin such as polyimide, or a resin impregnated with a reinforcing material such as glass fiber or an inorganic filler, for example, a prepreg may be used, and also a thermosetting resin. And / or photocurable resins may be used, but is not particularly limited thereto.

또한, 제1상부접속패드(111) 및 제1하부접속패드(113)를 포함하는 회로층은 회로기판 분야에서 회로용 전도성 금속으로 사용되는 것이라면 제한 없이 적용 가능하며, 인쇄회로기판에서는 구리를 사용하는 것이 전형적이다.
In addition, the circuit layer including the first upper connection pad 111 and the first lower connection pad 113 may be used without limitation as long as it is used as a conductive metal for a circuit in the circuit board field, and copper may be used in a printed circuit board. Is typical.

도 1에서는 베이스 기판(110) 상에 하나의 제1반도체칩(130)이 실장된 것으로 도시하고 있으나, 특별히 이에 한정되는 것은 아니며, 복수 개의 반도체칩이 실장되는 것 역시 가능하다 할 것이다.In FIG. 1, one first semiconductor chip 130 is mounted on the base substrate 110. However, the present invention is not limited thereto, and a plurality of semiconductor chips may be mounted.

이때, 베이스 기판(110) 상에 제1반도체칩(130)은 에폭시(epoxy) 등과 같은 접합 물질(125)을 이용하여 접합될 수 있으나, 특별히 이에 한정되는 것은 아니다.
In this case, the first semiconductor chip 130 may be bonded onto the base substrate 110 using a bonding material 125 such as epoxy, but is not particularly limited thereto.

본 실시 예에서 제1패키지(100)의 제1반도체칩(130)은 와이어 본딩(wire bonding)을 통해 베이스 기판(110)과 전기적으로 연결된다.In the present embodiment, the first semiconductor chip 130 of the first package 100 is electrically connected to the base substrate 110 through wire bonding.

예를 들어, 도 1에 도시한 바와 같이, 제1반도체칩(130) 상면에 형성된 접속단자(131)와 베이스 기판(110) 상면의 제1상부접속패드(111)를 와이어(wire)(120)를 이용한 와이어 본딩(wire bonding) 공정을 통하여 연결하였으나, 특별히 이에 한정되는 것은 아니며, 플립칩 본딩(flip-chip bonding) 공정을 통해 연결되는 것 역시 가능할 것이다.
For example, as shown in FIG. 1, the connection terminal 131 formed on the upper surface of the first semiconductor chip 130 and the first upper connection pad 111 on the upper surface of the base substrate 110 are wired 120. Although connected through a wire bonding process using a), but is not particularly limited thereto, it may also be connected through a flip-chip bonding process.

제1패키지(100)의 베이스 기판(110) 상부 전체에 형성된 몰딩재(140)는 베이스 기판(110) 상에 실장된 제1반도체칩(130) 및 와이어(120)를 외부로부터 보호하기 위한 것으로, 일반적으로 에폭시 몰딩 컴파운드(Epoxy Molded Compound:EMC) 또는 실리콘(silicon)계 에폭시 등을 이용할 수 있으나, 특별히 이에 한정되는 것은 아니다.
The molding material 140 formed on the entire upper portion of the base substrate 110 of the first package 100 is to protect the first semiconductor chip 130 and the wire 120 mounted on the base substrate 110 from the outside. In general, an epoxy molded compound (EMC) or a silicon-based epoxy may be used, but is not particularly limited thereto.

제2패키지(200)는 상술한 제1패키지(100)와 마찬가지로, 베이스 기판(210), 베이스 기판(210) 상에 실장된 제2반도체칩(230)을 포함할 수 있다.
Like the first package 100 described above, the second package 200 may include a base substrate 210 and a second semiconductor chip 230 mounted on the base substrate 210.

제2패키지(200)의 베이스 기판(210) 역시, 단층 또는 다수의 절연층과 다수의 회로층이 적층되어 형성된 다층 인쇄회로기판일 수 있다.The base substrate 210 of the second package 200 may also be a multilayer printed circuit board formed by stacking a single layer or a plurality of insulating layers and a plurality of circuit layers.

베이스 기판(210)의 상면에는 도 1에 도시된 바와 같이, 제2상부접속패드(211) 및 칩 실장용 패드(215)가 형성되어 있으며, 베이스 기판(210)의 하면에는 제2하부접속패드(213)가 형성되어 있다.As shown in FIG. 1, a second upper connection pad 211 and a chip mounting pad 215 are formed on an upper surface of the base substrate 210, and a second lower connection pad is formed on a lower surface of the base substrate 210. 213 is formed.

여기에서 제2상부접속패드(211)는 상기 제1패키지(100)의 제1하부접속패드(111)와 대응되는 위치에 형성될 수 있으나, 특별히 이에 한정되는 것은 아니다.The second upper connection pad 211 may be formed at a position corresponding to the first lower connection pad 111 of the first package 100, but is not particularly limited thereto.

제2패키지(200) 베이스 기판(210)의 제2상부접속패드(211), 칩 실장용 패드(215) 및 제2하부접속패드(213)를 포함하는 회로층 역시 상술한 바와 마찬가지로, 회로기판 분야에서 회로용 전도성 금속으로 사용되는 것이라면 제한 없이 적용 가능하며, 인쇄회로기판에서는 구리를 사용하는 것이 전형적이다.
As described above, the circuit layer including the second upper connection pad 211, the chip mounting pad 215, and the second lower connection pad 213 of the second package 200 and the base substrate 210 is also a circuit board. Any one used as a conductive metal for circuits in the field can be applied without limitation, and copper is typically used in printed circuit boards.

본 실시 예에서 제2패키지(200)의 제2반도체칩(230)은 플립칩 본딩(flip-chip bonding) 공정을 통해 베이스 기판(210)과 전기적으로 연결된다.In the present embodiment, the second semiconductor chip 230 of the second package 200 is electrically connected to the base substrate 210 through a flip-chip bonding process.

예를 들어, 도 1에 도시한 바와 같이, 제2반도체칩(230) 하면에 형성된 접속범프(231)와 베이스 기판(210) 상면의 제2상부접속패드(211)를 플립칩 본딩(flip-chip bonding) 공정을 통하여 연결하였으나, 특별히 이에 한정되는 것은 아니며, 와이어(wire)를 이용한 와이어 본딩(wire bonding) 공정을 통해 연결되는 것 역시 가능할 것이다.
For example, as illustrated in FIG. 1, flip chip bonding is performed between the connection bump 231 formed on the bottom surface of the second semiconductor chip 230 and the second upper connection pad 211 on the top surface of the base substrate 210. Chip bonding) is connected, but is not particularly limited thereto, and may also be connected through a wire bonding process using a wire.

본 실시 예에서 제2패키지(200)의 베이스 기판(210)과 제2반도체칩(230) 하면 사이의 결합 부분에 언더필(under-fill)액을 충전하여 경화시킨 언더필재(240)를 더 포함할 수 있다.In the present embodiment further comprises an underfill material 240 is hardened by filling the under-fill (under-fill) to the bonding portion between the base substrate 210 and the lower surface of the second semiconductor chip 230 of the second package 200. can do.

본 실시 예에서는 제2반도체칩(230)의 하면과 베이스 기판(210) 사이의 결합 부분에는 언더필재(240)를 형성한 것으로 도시하였으나, 특별히 이에 한정되는 것은 아니며, 제2반도체칩(230)을 감싸도록 몰딩재를 형성하는 것 역시 가능할 것이다.
In the present exemplary embodiment, the underfill material 240 is formed on the coupling portion between the bottom surface of the second semiconductor chip 230 and the base substrate 210, but the present invention is not limited thereto, and the second semiconductor chip 230 is not limited thereto. It will also be possible to form the molding material to enclose the.

본 실시 예에 따른 반도체 패키지는 도 1에 도시한 바와 같이, 제1패키지(100) 하면의 제1하부접속패드(113)와 제2패키지(200) 상면의 제2상부접속패드(211) 사이에 배치된 금속볼(300) 및 금속볼(300) 바깥둘레 즉, 외주면을 감싸도록 형성되되 제1하부접속패드(113)와 제2상부접속패드(211)에 접합되는 솔더층(400)을 더 포함할 수 있다.
As illustrated in FIG. 1, a semiconductor package according to the present exemplary embodiment may include a space between a first lower connection pad 113 on a lower surface of the first package 100 and a second upper connection pad 211 on an upper surface of the second package 200. The solder layer 400 is formed to surround the outer circumferential surface of the metal ball 300 and the metal ball 300 disposed on the first lower connection pad 113 and the second upper connection pad 211. It may further include.

여기에서, 금속볼(300)은 구리(Cu)로 이루어질 수 있으나, 특별히 이에 한정되는 것은 아니며, 솔더(solder)의 주재료인 주석(Sn) 보다 용융점이 높은 전도성 물질은 모두 사용 가능할 것이다.
Here, the metal ball 300 may be made of copper (Cu), but is not particularly limited thereto, and any conductive material having a higher melting point than tin (Sn), which is a main material of solder, may be used.

즉, 종래에는 제1패키지(100) 하부의 패드 상에도 주석(Sn)으로 이루어진 솔더볼을 형성하고, 제2패키지(200) 상부의 패드 상에도 주석(Sn)으로 이루어진 솔더볼을 형성한 후, 리플로우(reflow) 공정을 수행하여 상기 두 개의 솔더볼을 용융시켜 접합하므로, 용융 시 솔더볼이 양옆으로 퍼져 서로 연결되는 단락(short) 현상이 발생하는 문제가 있었다.That is, in the related art, a solder ball made of tin (Sn) is formed on the pad under the first package 100, and a solder ball made of tin (Sn) is formed on the pad on the upper part of the second package 200. Since the two solder balls are melted and bonded by performing a reflow process, a short phenomenon in which solder balls are spread to both sides and connected to each other occurs.

하여, 본 실시 예에서는 주석(Sn) 보다 용융점이 높은 전도성 물질 예를 들어, 구리(Cu)로 이루어진 금속볼(300)을 제2패키지(200)의 상부 패드에 실장하고, 상기 제1패키지(100)와의 접합을 위한 리플로우 공정 시 구리(Cu)로 이루어진 금속볼(300)은 리플로우 시에도 용융하지 않으므로, 양옆으로 퍼지는 현상이 발생하지 않아 파인 피치(fine pitch)의 경우에도 이웃하는 금속볼(300)들이 서로 닿는 것을 방지할 수 있다.
In this embodiment, a metal ball 300 made of a conductive material having a higher melting point than tin (Sn), for example, copper (Cu), is mounted on the upper pad of the second package 200, and the first package ( Since the metal ball 300 made of copper (Cu) does not melt during reflow during the reflow process for bonding to 100, the metal ball 300 does not spread to both sides and thus, even in the case of fine pitch, the neighboring metal The balls 300 may be prevented from touching each other.

반도체 패키지의 제조방법Method of manufacturing a semiconductor package

도 2 내지 도 7은 본 발명의 일 실시 예에 따른 반도체 패키지의 제조방법을 순차적으로 나타낸 공정단면도이다.
2 to 7 are process cross-sectional views sequentially illustrating a method of manufacturing a semiconductor package according to an embodiment of the present invention.

우선, 도 2를 참조하면, 하면에 복수 개의 제1하부접속패드(113)를 갖는 제1패키지(100)를 준비한다.
First, referring to FIG. 2, a first package 100 having a plurality of first lower connection pads 113 on a lower surface thereof is prepared.

본 실시 예에서 제1패키지(100)를 준비하는 단계는 상면에는 제1상부접속패드(111)가 형성되고, 하부에는 제1하부접속패드(113)가 형성된 베이스 기판(110)을 준비하는 단계 및 준비된 베이스 기판(110)의 상기 제1상부접속패드(111)와 전기적으로 연결되도록 상기 제1반도체칩(130)을 실장하는 단계를 포함할 수 있다.
In the present exemplary embodiment, the preparing of the first package 100 includes preparing a base substrate 110 having a first upper connection pad 111 formed thereon and a first lower connection pad 113 formed thereunder. And mounting the first semiconductor chip 130 to be electrically connected to the first upper connection pad 111 of the prepared base substrate 110.

이때, 베이스 기판(110)에 제1상부접속패드(111) 및 제1하부접속패드(113)를 형성하는 것은 당업계에 공지된 일반적인 회로 형성 방법을 이용하여 수행될 수 있으며, 이미 공지된 기술이므로 그 상세한 설명은 생략한다.
In this case, forming the first upper connection pad 111 and the first lower connection pad 113 on the base substrate 110 may be performed by using a general circuit forming method known in the art, and known techniques Therefore, detailed description thereof will be omitted.

여기에서, 제1반도체칩(130)을 실장하는 것은 와이어 본딩(wire bonding) 공정 또는 플립칩 본딩(flip-chip bonding) 공정에 의해 수행될 수 있다.Here, the mounting of the first semiconductor chip 130 may be performed by a wire bonding process or a flip-chip bonding process.

예를 들어, 본 실시 예에서는 도 2를 참조하면, 베이스 기판(110)의 제1상부접속패드(111)와 제1반도체칩(130)의 상면에 형성된 접속단자(131)를 와이어(wire)(120)를 이용한 와이어 본딩(wire bonding) 공정을 통해 연결하고 있으나, 특별히 이에 한정되는 것은 아니며, 베이스 기판(110) 상에 플립칩 실장 패드(미도시)를 형성하고, 제1반도체칩(130)의 하면에 접속범프(미도시)를 형성하여 플립칩 본딩(flip-chip bonding) 공정을 통하여 연결하는 것 역시 가능하다.
For example, in the present exemplary embodiment, referring to FIG. 2, a wire is connected to the first upper connection pad 111 of the base substrate 110 and the connection terminal 131 formed on the upper surface of the first semiconductor chip 130. Although connected through a wire bonding process using the 120, the present invention is not limited thereto, and a flip chip mounting pad (not shown) may be formed on the base substrate 110 to form a first semiconductor chip 130. It is also possible to form a connection bump (not shown) on the lower surface of the () to connect through a flip-chip bonding process.

이후, 실장된 제1반도체칩(130)과 와이어(120)를 외부로부터 보호하기 위하여 베이스 기판(110) 상부 전체를 감싸도록 몰딩재(140)를 형성할 수 있다. 이때, 제1반도체칩(130)을 베이스 기판(110) 상에 플립칩 본딩(flip-chip bonding)한 경우에는 제1반도체칩(130)과 베이스 기판(110) 사이의 연결된 부분만을 감싸도록 언더필재(미도시)를 형성하는 것 역시 가능하다 할 것이다.
Thereafter, the molding material 140 may be formed to cover the entire upper portion of the base substrate 110 to protect the mounted first semiconductor chip 130 and the wire 120 from the outside. In this case, when the flip-chip bonding of the first semiconductor chip 130 on the base substrate 110, the undercover to cover only the connected portion between the first semiconductor chip 130 and the base substrate 110. It will also be possible to form a fill material (not shown).

다음, 도 3에 도시한 바와 같이, 제1패키지(100)의 제1하부접속패드(113)에 프리솔더(presolder)(150)를 형성한다.
Next, as shown in FIG. 3, a presolder 150 is formed on the first lower connection pad 113 of the first package 100.

여기에서, 프리솔더(presolder)(150)는 리플로우 공정을 거치지 않은 상태의 솔더를 일컫는 용어로서, 일반적으로 '솔더볼'은 솔더 페이스트 인쇄 후, 리플로우 공정을 통해 용융시키고 경화시킨 범프 상태를 말한다.Here, the presolder 150 is a term used to refer to a solder that has not undergone a reflow process. In general, 'solder ball' refers to a bump state that is melted and cured through a reflow process after solder paste printing. .

본 실시 예에서는 종래와는 달리 제1패키지(100)의 패드에 솔더볼을 형성하지 않고, 프리솔더(presolder)(150)를 형성함으로써, 제1패키지(100)의 제1하부접속패드(113)에 도포되는 솔더의 양을 줄여 제품 제조 비용을 감소시킬 수 있다.
In the present exemplary embodiment, unlike the related art, the first lower connection pad 113 of the first package 100 is formed by forming a presolder 150 without forming solder balls on the pad of the first package 100. Reducing the amount of solder applied to the product can reduce product manufacturing costs.

다음, 도 4에 도시한 바와 같이, 상면에 제1하부접속패드(113)와 대응되는 제2상부접속패드(211)가 형성된 제2패키지(200)를 준비한다.
Next, as shown in FIG. 4, a second package 200 having a second upper connection pad 211 corresponding to the first lower connection pad 113 is prepared.

본 실시 예에서 제2패키지(200)를 준비하는 단계는 상면에는 상기 제1하부접속패드(113)와 대응되는 제2상부접속패드(211) 및 칩 실장용 패드(215)가 형성되고, 하면에는 외부 장치와 연결되는 제2하부접속패드(213)가 형성된 베이스 기판(210)을 준비하는 단계 및 상기 베이스 기판(210)의 칩 실장용 패드(215)와 전기적으로 연결되도록 제2반도체칩(230)을 실장하는 단계를 포함할 수 있다.
In the present embodiment, the preparing of the second package 200 includes forming a second upper connection pad 211 and a chip mounting pad 215 corresponding to the first lower connection pad 113 on the upper surface thereof. In the step of preparing a base substrate 210 having a second lower connection pad 213 connected to an external device and the second semiconductor chip to be electrically connected to the chip mounting pad 215 of the base substrate 210 ( 230 may be implemented.

이때, 베이스 기판(210)에 제2상부접속패드(211), 제2하부접속패드(213) 및 칩 실장용 패드(215)를 형성하는 것은 당업계에 공지된 일반적인 회로 형성 방법을 이용하여 수행될 수 있다.
In this case, the forming of the second upper connection pad 211, the second lower connection pad 213 and the chip mounting pad 215 on the base substrate 210 may be performed using a general circuit forming method known in the art. Can be.

여기에서, 제2반도체칩(230)을 실장하는 것은 플립칩 본딩(flip-chip bonding) 공정 또는 와이어 본딩(wire bonding) 공정에 의해 수행될 수 있다.Here, the mounting of the second semiconductor chip 230 may be performed by a flip-chip bonding process or a wire bonding process.

예를 들어, 본 실시 예에서는 도 4를 참조하면, 베이스 기판(210)의 칩 실장용 패드(215)와 제2반도체칩(230) 하면에 형성된 접속범프(231)를 플립칩 본딩(flip-chip bonding) 공정을 통해 연결하고 있으나, 특별히 이에 한정되는 것은 아니며, 와이어 본딩(wire bonding) 공정을 통해 연결하는 것 역시 가능하다.
For example, in the present exemplary embodiment, referring to FIG. 4, flip chip bonding is performed between the chip mounting pad 215 of the base substrate 210 and the connection bump 231 formed on the bottom surface of the second semiconductor chip 230. chip bonding), but is not particularly limited thereto, and may also be connected through a wire bonding process.

이후, 실장된 제2반도체칩(230) 하면과 베이스 기판(210) 사이의 연결된 부분에 언더필(under-fill)액을 충전 및 경화시켜 언더필재(240)를 형성할 수 있다. 이때, 제2반도체칩(230) 상부 전체를 감싸도록 몰딩하는 것 역시 가능하다 할 것이다.
Subsequently, an underfill material 240 may be formed by filling and curing an under-fill liquid in a connection portion between the bottom surface of the mounted second semiconductor chip 230 and the base substrate 210. In this case, it may also be possible to mold to cover the entire upper portion of the second semiconductor chip 230.

다음, 도 5를 참조하면, 제2패키지(200) 베이스 기판(210)의 제2상부접속패드(211)에 접속볼(310)을 실장한다.
Next, referring to FIG. 5, the connection ball 310 is mounted on the second upper connection pad 211 of the base package 210 of the second package 200.

여기에서, 접속볼(310)은 도 5에 도시한 바와 같이, 금속볼(300)과 금속볼(300)의 외주면을 감싸는 솔더(300a)로 이루어질 수 있다.Here, the connection ball 310 may be made of a solder (300a) surrounding the outer circumferential surface of the metal ball 300 and the metal ball 300, as shown in FIG.

이때, 금속볼(300)은 구리(Cu)로 이루어질 수 있으나, 특별히 이에 한정되는 것은 아니며, 솔더(300a)의 주재료인 주석(Sn) 보다 용융점이 높은 전도성 물질이면 어느 것이든 사용 가능하다.
In this case, the metal ball 300 may be made of copper (Cu), but is not particularly limited thereto. Any metal ball 300 may be used as long as it has a higher melting point than tin (Sn), which is a main material of the solder 300a.

본 실시 예에서 접속볼(310)을 실장하는 것은 제2상부접속패드(211) 상에 접속볼(310)을 배치시키는 단계와 리플로우(reflow) 공정을 수행하여 접속볼(310)의 솔더(300a)를 용융시켜 제2상부접속패드(211)에 접합시키는 단계를 포함할 수 있다.In the present embodiment, the mounting of the connection ball 310 is performed by arranging the connection ball 310 on the second upper connection pad 211 and performing a reflow process to solder the connection ball 310. Melting 300a) may include bonding the second upper connection pad 211.

즉, 접속볼(310)을 제2상부접속패드(211) 상에 배치시킨 후, 리플로우 공정을 수행하면, 중앙의 금속볼(300)은 바깥둘레를 감싸는 솔더(300a) 보다 용융점이 높으므로 변형되지 않고, 솔더(300a)만 용융되어 아래쪽으로 흘러 제2상부접속패드(211) 상에 퍼지게 되고, 이렇게 된 상태에서 경화시키면 도 5에 도시한 형태와 같이 접속볼(310)은 제2상부접속패드(211) 상에 실장될 수 있다.
That is, when the connection ball 310 is disposed on the second upper connection pad 211 and the reflow process is performed, the metal ball 300 in the center has a higher melting point than the solder 300a surrounding the outer circumference. Without deforming, only the solder 300a is melted and flows downward to spread on the second upper connection pad 211, and when hardened in this state, the connection ball 310 is formed on the second upper portion as shown in FIG. 5. It may be mounted on the connection pad 211.

이때, 도 5에 도시한 바와 같이, 제2패키지(200) 베이스 기판(210)의 제2하부접속패드(213)에는 외부접속단자(250)를 형성한다.In this case, as illustrated in FIG. 5, an external connection terminal 250 is formed on the second lower connection pad 213 of the base package 210 of the second package 200.

여기에서 외부접속단자(250)는 솔더볼일 수 있으나, 특별히 이에 한정되는 것은 아니다.
Here, the external connection terminal 250 may be a solder ball, but is not particularly limited thereto.

다음, 도 6에 도시한 바와 같이, 제1패키지(100)와 제2패키지(200)를 프리솔더(presolder)(150)와 접속볼(310)이 닿도록 배치시킨 다음, 도 7에 도시한 바와 같이, 리플로우 공정을 수행하여 제1패키지(100)와 제2패키지(200)를 접합한다.
Next, as shown in FIG. 6, the first package 100 and the second package 200 are arranged to be in contact with the presolder 150 and the connection ball 310, and then shown in FIG. 7. As described above, the first package 100 and the second package 200 are bonded to each other by performing a reflow process.

즉, 상술한 바와 같이, 제1패키지(100)의 제1하부접속패드(113)에 형성된 프리솔더(presolder)(150)와 제2패키지(200)의 제2상부접속패드(211)에 실장된 접속볼(310)이 닿도록 제1패키지(100)와 제2패키지(200)를 배치시킨 다음, 리플로우 공정을 수행하면 접속볼(310) 중앙의 금속볼(300)은 변형되지 않고, 프리솔더(presolder)(150) 및 접속볼(310)의 솔더(300a)는 용융되어 금속볼(300)의 표면을 따라 아래로 흘러내려 제1하부접속패드(113)와 금속볼(300) 및 제2상부접속패드(211)가 하나로 접합될 수 있는 것이다.
That is, as described above, the presolder 150 formed on the first lower connection pad 113 of the first package 100 and the second upper connection pad 211 of the second package 200 are mounted. After placing the first package 100 and the second package 200 to reach the connection ball 310, the reflow process is performed, the metal ball 300 in the center of the connection ball 310 is not deformed, The solder 300a of the presolder 150 and the connection ball 310 is melted and flows down along the surface of the metal ball 300 to lower the first lower connection pad 113 and the metal ball 300. The second upper connection pad 211 may be bonded to one.

이와 같이, 중앙에 금속볼을 갖는 접속볼을 실장하여 패키지를 접합함으로써, 리플로우 시 솔더 퍼짐에 의한 단락(short) 현상을 방지할 수 있다.In this way, by connecting the package by mounting the connection ball having a metal ball in the center, it is possible to prevent a short phenomenon due to solder spreading during reflow.

또한, 금속볼은 리플로우 시에도 변형되지 않으므로, 패키지 간의 간격을 일정하게 유지할 수 있다.
In addition, since the metal ball is not deformed even during reflow, the gap between packages can be kept constant.

이상 본 발명의 구체적인 실시 예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로 본 발명에 따른 반도체 패키지 및 그 제조방법은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
Although the present invention has been described in detail through specific embodiments of the present invention, this is to specifically describe the present invention, and the semiconductor package and its manufacturing method according to the present invention are not limited thereto. It is obvious that modifications and improvements are possible by those skilled in the art.

본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.It will be understood by those skilled in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention as defined by the appended claims.

100: 제1패키지 110 : 베이스 기판
111: 제1상부접속패드 113 : 제1하부접속패드
120 : 와이어 125 : 접합층
130 : 제1반도체칩 131 : 접속단자
140 : 몰딩재 200 : 제2패키지
211 : 제2상부접속패드 213 : 제2하부접속패드
215 : 칩 실장용 패드 230 : 제2반도체칩
231 : 접속범프 240 : 언더필재
250 : 외부접속단자 300 : 금속볼
400 : 솔더층 150 : 프리솔더(presolder)
310 : 접속볼100: first package 110: base substrate
111: first upper connection pad 113: first lower connection pad
120: wire 125: bonding layer
130: first semiconductor chip 131: connection terminal
140: molding material 200: second package
211: second upper connection pad 213: second lower connection pad
215: chip mounting pad 230: second semiconductor chip
231: connection bump 240: underfill
250: external connection terminal 300: metal ball
400: solder layer 150: presolder
310: connection ball

Claims (20)

하면에 복수 개의 제1하부접속패드를 갖는 제1패키지;
상기 제1패키지의 하부에 적층되며, 상면에는 상기 제1하부접속패드에 대응되는 제2상부접속패드가 형성된 제2패키지;
상기 제1하부접속패드와 제2상부접속패드 사이에 배치된 금속볼; 및
상기 금속볼 바깥둘레를 감싸도록 형성되어 상기 제1하부접속패드와 제2상부접속패드에 접합되는 솔더(solder)층
을 포함하는 반도체 패키지.A first package having a plurality of first lower connection pads on a lower surface thereof;
A second package stacked below the first package and having a second upper connection pad formed on an upper surface thereof corresponding to the first lower connection pad;
A metal ball disposed between the first lower connection pad and the second upper connection pad; And
A solder layer formed to surround the outer circumference of the metal ball and bonded to the first lower connection pad and the second upper connection pad.
≪ / RTI > 청구항 1에 있어서,
상기 제1패키지의 상면에 실장되는 제1반도체칩을 더 포함하는 반도체 패키지.The method according to claim 1,
The semiconductor package further comprises a first semiconductor chip mounted on the upper surface of the first package. 청구항 2에 있어서,
상기 제1반도체칩은 플립칩(flip-chip) 본딩 또는 와이어 본딩 형태로 실장되는 반도체 패키지.The method according to claim 2,
The first semiconductor chip is a semiconductor package mounted in the form of flip-chip bonding or wire bonding. 청구항 2에 있어서,
상기 제1패키지의 상면에 상기 제1반도체칩과 전기적으로 연결되도록 형성된 제1상부접속패드를 더 포함하는 반도체 패키지.The method according to claim 2,
And a first upper connection pad formed on an upper surface of the first package to be electrically connected to the first semiconductor chip. 청구항 1에 있어서,
상기 제2패키지의 상면에 실장되는 제2반도체칩을 더 포함하는 반도체 패키지.The method according to claim 1,
The semiconductor package further comprises a second semiconductor chip mounted on the upper surface of the second package. 청구항 5에 있어서,
상기 제2반도체칩은 플립칩(flip-chip) 본딩 또는 와이어 본딩 형태 실장되는 반도체 패키지.The method according to claim 5,
The second semiconductor chip is a semiconductor package that is flip-chip bonding or wire bonding type. 청구항 1에 있어서,
상기 금속볼은 구리(Cu)로 이루어진 반도체 패키지.The method according to claim 1,
The metal ball is a semiconductor package made of copper (Cu). 청구항 1에 있어서,
상기 제2패키지의 하면에 외부 장치와 전기적으로 연결되도록 형성된 제2하부접속패드를 더 포함하는 반도체 패키지.The method according to claim 1,
And a second lower connection pad formed on the lower surface of the second package to be electrically connected to an external device. 청구항 8에 있어서,
상기 제2하부접속패드에 형성된 외부접속단자를 더 포함하는 반도체 패키지.The method according to claim 8,
The semiconductor package further comprises an external connection terminal formed on the second lower connection pad. 하면에 복수 개의 제1하부접속패드를 갖는 제1패키지를 준비하는 단계;
상기 제1패키지의 제1하부접속패드에 프리솔더(presolder)를 형성하는 단계;
상면에 상기 제1하부접속패드와 대응되는 제2상부접속패드가 형성된 제2패키지를 준비하는 단계;
상기 제2패키지의 제2상부접속패드에 접속볼을 실장하는 단계; 및
상기 제1패키지와 상기 제2패키지를 접합하는 단계
를 포함하는 반도체 패키지의 제조방법.Preparing a first package having a plurality of first lower connection pads on a lower surface thereof;
Forming a presolder on a first lower connection pad of the first package;
Preparing a second package having a second upper connection pad corresponding to the first lower connection pad on an upper surface thereof;
Mounting a connection ball on a second upper connection pad of the second package; And
Bonding the first package and the second package
Method of manufacturing a semiconductor package comprising a. 청구항 10에 있어서,
상기 제1패키지를 준비하는 단계는,
상면에는 제1상부접속패드가 형성되고, 하면에는 제1하부접속패드가 형성된 베이스 기판을 준비하는 단계; 및
상기 베이스 기판의 상기 제1상부접속패드와 전기적으로 연결되도록 제1반도체칩을 실장하는 단계
를 포함하는 반도체 패키지의 제조방법.The method of claim 10,
Preparing the first package,
Preparing a base substrate having a first upper connection pad formed on an upper surface thereof and a first lower connection pad formed on a lower surface thereof; And
Mounting a first semiconductor chip to be electrically connected to the first upper connection pad of the base substrate;
Method of manufacturing a semiconductor package comprising a. 청구항 11에 있어서,
상기 제1반도체칩을 실장하는 단계는 플립칩(flip-chip) 본딩에 의해 수행되며,
상기 제1반도체칩을 실장하는 단계 이후에,
상기 베이스 기판과 제1반도체칩 사이에 언더필(underfill)액을 충전하여 경화시키는 단계를 더 포함하는 반도체 패키지의 제조방법.The method of claim 11,
The mounting of the first semiconductor chip is performed by flip-chip bonding.
After the mounting of the first semiconductor chip,
The method of claim 1, further comprising filling and curing an underfill liquid between the base substrate and the first semiconductor chip. 청구항 11에 있어서,
상기 제1반도체칩을 실장하는 단계는 와이어 본딩에 의해 수행되며,
상기 제1반도체칩을 실장하는 단계 이후에,
상기 제1반도체칩 및 와이어를 몰딩하는 단계를 더 포함하는 반도체 패키지의 제조방법.The method of claim 11,
The mounting of the first semiconductor chip is performed by wire bonding.
After the mounting of the first semiconductor chip,
The method of manufacturing a semiconductor package further comprises molding the first semiconductor chip and the wire. 청구항 10에 있어서,
상기 제2패키지를 준비하는 단계는,
상면에는 상기 제1하부접속패드와 대응되는 제2상부접속패드 및 칩 실장용 패드가 형성되고, 하면에는 외부 장치와 연결되는 제2하부접속패드가 형성된 베이스 기판을 준비하는 단계; 및
상기 베이스 기판의 칩 실장용 패드와 전기적으로 연결되도록 제2반도체칩을 실장하는 단계
를 포함하는 반도체 패키지의 제조방법.The method of claim 10,
Preparing the second package,
Preparing a base substrate having a second upper connection pad and a chip mounting pad corresponding to the first lower connection pad on an upper surface thereof, and a second lower connection pad connected to an external device on a lower surface thereof; And
Mounting a second semiconductor chip to be electrically connected to the chip mounting pad of the base substrate;
Method of manufacturing a semiconductor package comprising a. 청구항 14에 있어서,
상기 제2반도체칩을 실장하는 단계는 플립칩(flip-chip) 본딩에 의해 수행되며,
상기 제2반도체칩을 실장하는 단계 이후에,
상기 베이스 기판과 제2반도체칩 사이에 언더필(underfill)액을 충전하여 경화시키는 단계를 더 포함하는 반도체 패키지의 제조방법.The method according to claim 14,
The mounting of the second semiconductor chip is performed by flip chip bonding.
After the mounting of the second semiconductor chip,
The method of claim 1, further comprising filling and curing an underfill liquid between the base substrate and the second semiconductor chip. 청구항 14에 있어서,
상기 제2반도체칩을 실장하는 단계는 와이어 본딩에 의해 수행되며,
상기 제2반도체칩을 실장하는 단계 이후에,
상기 제2반도체칩 및 와이어를 몰딩하는 단계를 더 포함하는 반도체 패키지의 제조방법.The method according to claim 14,
The mounting of the second semiconductor chip is performed by wire bonding.
After the mounting of the second semiconductor chip,
The method of manufacturing a semiconductor package further comprises molding the second semiconductor chip and the wire. 청구항 10에 있어서,
상기 접속볼은 금속볼과 상기 금속볼을 감싸는 솔더층으로 이루어지며,
상기 접속볼을 실장하는 단계는,
상기 제2패키지의 제2상부접속패드 상에 접속볼을 배치시키는 단계; 및
리플로우 공정을 수행하여 상기 솔더층을 상기 제2상부접속패드에 접합시키는 단계
를 포함하는 반도체 패키지의 제조방법.The method of claim 10,
The connection ball is made of a metal layer and a solder layer surrounding the metal ball,
Mounting the connection ball,
Disposing a connection ball on a second upper connection pad of the second package; And
Bonding the solder layer to the second upper connection pad by performing a reflow process;
Method of manufacturing a semiconductor package comprising a. 청구항 10에 있어서,
상기 접속볼을 실장하는 단계는,
상기 제2패키지의 제2하부접속패드 상에 외부접속단자를 형성하는 단계를 더 포함하는 반도체 패키지의 제조방법The method of claim 10,
Mounting the connection ball,
A method of manufacturing a semiconductor package further comprising forming an external connection terminal on a second lower connection pad of the second package. 청구항 18에 있어서,
상기 외부접속단자는 솔더볼인 반도체 패키지의 제조방법.19. The method of claim 18,
The external connection terminal is a solder ball manufacturing method of a semiconductor package. 청구항 10에 있어서,
상기 제1패키지와 제2패키지를 접합하는 단계는,
상기 제1패키지 하면의 프리솔더(presolder)와 상기 제2패키지 상면의 접속볼이 닿도록 상기 제2패키지 상에 제1패키지를 배치시키는 단계; 및
리플로우(reflow)하는 단계
를 포함하는 반도체 패키지의 제조방법.The method of claim 10,
Joining the first package and the second package,
Disposing a first package on the second package such that a presolder on the bottom surface of the first package and a connection ball on the top surface of the second package come into contact with each other; And
Steps to Reflow
Method of manufacturing a semiconductor package comprising a.
KR1020110089724A 2011-09-05 2011-09-05 Semiconductor package and method for manufacturing the same KR101255925B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020110089724A KR101255925B1 (en) 2011-09-05 2011-09-05 Semiconductor package and method for manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110089724A KR101255925B1 (en) 2011-09-05 2011-09-05 Semiconductor package and method for manufacturing the same

Publications (2)

Publication Number Publication Date
KR20130026231A true KR20130026231A (en) 2013-03-13
KR101255925B1 KR101255925B1 (en) 2013-04-17

Family

ID=48177609

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110089724A KR101255925B1 (en) 2011-09-05 2011-09-05 Semiconductor package and method for manufacturing the same

Country Status (1)

Country Link
KR (1) KR101255925B1 (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150014214A (en) * 2013-07-29 2015-02-06 삼성전기주식회사 Molding composition for semiconductor package and semiconductor package using the same
KR20190015428A (en) * 2019-01-29 2019-02-13 삼성전기주식회사 Molding composition for semiconductor package and semiconductor package using the same

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3230487B2 (en) * 1998-04-20 2001-11-19 住友金属工業株式会社 Three-dimensional package and manufacturing method thereof
KR100600214B1 (en) * 2000-12-26 2006-07-13 앰코 테크놀로지 코리아 주식회사 Semiconductor package and its manufacturing method

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150014214A (en) * 2013-07-29 2015-02-06 삼성전기주식회사 Molding composition for semiconductor package and semiconductor package using the same
KR20190015428A (en) * 2019-01-29 2019-02-13 삼성전기주식회사 Molding composition for semiconductor package and semiconductor package using the same

Also Published As

Publication number Publication date
KR101255925B1 (en) 2013-04-17

Similar Documents

Publication Publication Date Title
KR101236798B1 (en) wafer level stack package and method for manufacturing the same
KR101695846B1 (en) Stacked semiconductor packages
KR101366455B1 (en) Semiconductor devices, packaging methods and structures
US20120193789A1 (en) Package stack device and fabrication method thereof
US8703534B2 (en) Semiconductor packages and methods of packaging semiconductor devices
CN111952274B (en) Electronic package and manufacturing method thereof
KR20120007839A (en) Manufacturing method of stack type package
US10825774B2 (en) Semiconductor package
US10361150B2 (en) Substrate construction and electronic package including the same
KR101238213B1 (en) Stack semiconductor package and method of manufacturing the same
KR101847162B1 (en) Semiconductor package and method for manufacturing the same
US10741499B2 (en) System-level packaging structures
CN107708300B (en) Electronic stack structure and method for fabricating the same
US20050001301A1 (en) Semiconductor device, electronic device, electronic equipment, and method of manufacturing semiconductor device
US20130256915A1 (en) Packaging substrate, semiconductor package and fabrication method thereof
KR20120058118A (en) Method of fabricating stacked package, and method of mounting stacked package fabricated by the same
CN112071821B (en) Semiconductor package substrate, manufacturing method thereof and electronic package
US10515883B2 (en) 3D system-level packaging methods and structures
KR101515777B1 (en) Method of manufacturing Semiconductor package
KR101255925B1 (en) Semiconductor package and method for manufacturing the same
CN109411418B (en) Electronic package and manufacturing method thereof
KR20240026722A (en) semiconductor package
KR101607989B1 (en) Package on package and method for manufacturing the same
KR100674411B1 (en) Semiconductor package using core ball and manufacturing method thereof
CN102891118A (en) Lower package body structure in stacked package and manufacturing method thereof

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee