KR20130014859A - 박막 트랜지스터 어레이 기판, 이를 포함하는 유기 발광 표시 장치 및 그 제조 방법 - Google Patents
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Abstract
본 발명의 일 측면에 의하면, 기판 상에 배치되고, 활성층, 게이트 전극, 소스 전극 및 드레인 전극을 구비한 박막 트랜지스터; 상기 활성층과 동일층에 배치된 하부 전극, 및 상기 게이트 전극과 동일층에 배치된 상부 전극을 구비한 커패시터; 상기 게이트 전극 및 상부 전극과 동일층에 배치된 화소 전극; 상기 활성층과 게이트 전극, 및 상기 하부 전극과 상부 전극 사이에 배치되고, 상기 하부 전극의 외곽에 배치되지 않은 제1절연층; 상기 제1절연층과, 상기 소스 전극 및 드레인 전극 사이에 배치되고, 상기 상부 전극의 외곽 및 상기 하부 전극의 외곽에 배치되지 않은 제2절연층; 상기 하부 전극의 외곽에 배치된 보호층; 및 상기 보호층 상에 형성되고 상기 화소 전극을 노출시키는 제3절연층;을 포함하는 박막 트랜지스터 어레이 기판을 제공한다.
Description
본 발명은 박막 트랜지스터 어레이 기판, 이를 포함하는 유기 발광 표시 장치 및 그 제조 방법에 관한 것이다.
유기 발광 표시 장치, 액정 표시 장치 등과 같은 평판 표시 장치는 박막 트랜지스터(Thin Film Transistor: TFT), 커패시터, 및 이들을 연결하는 배선 등을 포함한다.
일반적으로, 평판 표시 장치가 제작되는 기판은 TFT 등을 포함하는 미세 구조의 패턴을 형성하기 위하여, 이와 같은 미세 패턴이 그려진 마스크를 이용하여 패턴을 상기 어레이 기판에 전사한다.
이와 같이 마스크를 이용하여 패턴을 전사하는 공정은 일반적으로 포토 리소그라피(photo-lithograpy) 공정을 이용한다. 포토 리소그라피 공정에 의하면, 패턴을 형성할 기판 상에 포토레지스트(photoresist)를 균일하게 도포하고, 스테퍼(stepper)와 같은 노광 장비로 포토레지스트를 노광시킨 후, (포지티브(positive) 포토레지스트의 경우) 감광된 포토레지스트를 현상(developing)하는 과정을 거친다. 또한, 포토레지스트를 현상한 후에는, 잔존하는 포토레지스트를 마스크로 하여 패턴을 식각(etching)하고, 불필요한 포토레지스트를 제거하는 일련의 과정을 거친다.
이과 같이 마스크를 이용하여 패턴을 전사하는 공정에서는, 먼저 필요한 패턴을 구비한 마스크를 준비하여야 하기 때문에, 마스크를 이용하는 공정 단계가 늘어날수록 마스크 준비를 위한 제조 원가가 상승한다. 또한, 상술한 복잡한 단계들을 거쳐야 하기 때문에 제조 공정이 복잡하고, 제조 시간의 증가 및 이로 인한 제조 원가가 상승하는 문제점이 발생한다.
본 발명은 제조 공정이 단순하고, 신호 전달이 우수한 박막 트랜지스터 어레이 기판, 이를 포함하는 유기 발광 표시 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명의 일 측면에 의하면, 기판 상에 배치되고, 활성층, 게이트 전극, 소스 전극 및 드레인 전극을 구비한 박막 트랜지스터; 상기 활성층과 동일층에 배치된 하부 전극, 및 상기 게이트 전극과 동일층에 배치된 상부 전극을 구비한 커패시터; 상기 게이트 전극 및 상부 전극과 동일층에 배치된 화소 전극; 상기 활성층과 게이트 전극, 및 상기 하부 전극과 상부 전극 사이에 배치되고, 상기 하부 전극의 외곽에 배치되지 않은 제1절연층; 상기 제1절연층과, 상기 소스 전극 및 드레인 전극 사이에 배치되고, 상기 상부 전극의 외곽 및 상기 하부 전극의 외곽에 배치되지 않은 제2절연층; 상기 하부 전극의 외곽에 배치된 보호층; 및 상기 보호층 상에 형성되고 상기 화소 전극을 노출시키는 제3절연층;을 포함하는 박막 트랜지스터 어레이 기판을 제공한다.
상기 활성층은 불순물이 도핑된 반도체 물질을 포함할 수 있다.
상기 게이트 전극은 투명 도전물을 포함하는 제1층 및 금속을 포함하는 제2층을 구비할 수 있다.
상기 화소 전극 및 상기 상부 전극은 투명 도전물을 포함할 수 있다.
상기 투명도전물은 인듐틴옥사이드(indium tin oxide: ITO), 인듐징크옥사이드(indium zink oxide: IZO), 징크옥사이드(zink oxide: ZnO), 인듐옥사이드(indium oxide: In2O3), 인듐갈륨옥사이드(indium galium oxide: IGO), 및 알루미늄징크옥사이드(aluminium zink oxide: AZO)을 포함하는 그룹에서 선택된 적어도 하나 이상을 포함할 수 있다.
상기 제1절연층과 제2절연층은 동일한 식각면을 구비할 수 있다.
상기 식각면과 상기 하부 전극 사이에 갭(gap)이 형성될 수 있다.
상기 갭 사이에 상기 보호층이 배치될 수 있다.
상기 하부 전극과 동일층에 상기 하부 전극에 연결되는 배선이 위치하고, 상기 제1절연층은 상기 하부 전극과 연결되는 상기 배선의 연결부 상에 위치하지 않을 수 있다.
상기 배선 및 상기 배선 연결부는 이온 불순물이 도핑된 반도체 물질을 포함할 수 있다.
상기 상부 전극 외곽에 배치된 상기 제2절연층은 상기 상부 전극 보다 큰 개구를 갖는 콘택홀을 구비할 수 있다.
상기 보호층은 상기 소스 전극, 드레인 전극, 및 상기 상부 전극 상부에 더 배치될 수 있다.
상기 보호층은 무기 절연막일 수 있다.
상기 제3절연층은 유기 절연막일 수 있다.
상기 기판과 상기 제1절연층 사이에 제4절연층이 더 배치되고, 상기 제4절연층은 상기 하부 전극 외곽에 배치되지 않을 수 있다.
본 발명의 다른 측면에 의하면, 기판 상에 배치되고, 활성층, 게이트 전극, 소스 전극 및 드레인 전극을 구비한 박막 트랜지스터; 상기 활성층과 동일층에 배치된 하부 전극, 및 상기 게이트 전극과 동일층에 배치된 상부 전극을 구비한 커패시터; 상기 게이트 전극 및 상부 전극과 동일층에 배치된 화소 전극; 상기 화소 전극 상에 배치된 유기 발광층; 상기 유기 발광층 상에 위치하는 대향 전극;
상기 활성층과 게이트 전극, 및 상기 하부 전극과 상부 전극 사이에 배치되고, 상기 하부 전극과 연결된 배선의 연결부에 배치되지 않은 제1절연층; 상기 제1절연층과, 상기 소스 전극 및 드레인 전극 사이에 배치되고, 상기 상부 전극의 외곽 및 상기 하부 전극과 연결된 배선의 연결부에 배치되지 않은 제2절연층; 상기 하부 전극과 연결된 배선이 연결부에 배치된 보호층; 및 상기 보호층 상에 형성되고 상기 화소 전극을 노출시키는 제3절연층;을 포함하는 유기 발광 표시 장치를 제공할 수 있다.
상기 하부 전극 및 상기 하부 전극과 연결된 배선의 연결부는 이온 불순물이 도핑된 반도체 물질을 포함할 수 있다.
상기 대향 전극은 상기 발광층에서 방출된 광을 반사하는 반사 물질을 포함할 수 있다.
본 발명의 다른 측면에 으하면, 기판 상에 반도체층을 형성하고, 상기 반도체층을 패터닝하여 박막 트랜지스터의 활성층 및 커패시터의 하부 전극을 형성하는 제1마스크 공정; 제1절연층을 형성하고, 상기 제1절연층 상에 투명도전물 및 제1금속을 차례로 적층하고, 상기 투명도전물 및 제1금속을 패터닝하여 상기 투명도전물 및 제1금속이 차례로 적층된 화소 전극, 박막 트랜지스터의 게이트 전극, 및 커패시터의 상부 전극을 형성하는 제2마스크 공정; 제2절연층을 형성하고, 상기 제2절연층이 상기 화소 전극, 상기 활성층의 소스 영역 및 드레인 영역을 개구시키고, 상기 상부 전극 보다 큰 개구를 갖는 콘택홀을 형성하는 제3마스크 공정; 상기 제3마스크 공정의 결과물 상에 제2금속을 형성하고, 상기 제2금속을 패터닝하여 상기 소스 영역 및 드레인 영역과 접속하는 소스 전극 및 드레인 전극을 형성하고, 상기 화소 전극 및 상부 전극 상의 제1금속을 제거하는 제4마스크 공정; 및 상기 제4마스크 공정 결과물 상에 보호층 및 제3절연층을 차례로 형성하고, 상기 화소 전극 상의 보호막 및 제3절연층을 제거하는 제5마스크 공정;을 포함하는 박막 트랜지스터 어레이 기판의 제조 방법을 제공한다.
상기 제1마스크 공정에서, 상기 반도체층을 패터닝하여 상기 하부 전극과 동일층에 상기 하부 전극에 연결되는 배선을 동시에 형성할 수 있다.
상기 제2마스크 공정 후, 상기 소스 및 드레인 영역, 상기 배선에 이온 불순물을 도핑할 수 있다.
상기 제3마스크 공정에서, 상기 제1절연층 및 상기 제2절연층이 동시에 식각될 수 있다.
상기 제3마스크 공정에서, 상기 제1절연층 및 제2절연층의 식각면과, 상기 상부 전극 사이에 갭이 형성될 수 있다.
상기 제4마스크 공정은 상기 제2금속을 식각하는 제1식각 공정, 상기 화소 전극 및 상부 전극 상의 제1금속을 제거하는 제2식각 공정을 포함할 수 있다.
상기 제4마스크 공정에서, 상기 제2금속은 상기 제1금속과 동일 재료로 형성되고, 상기 제1금속 및 제2금속을 동시에 식각할 수 있다.
상기 제4마스크 공정 후, 상기 하부 전극에 이온 불순물을 도핑할 수 있다.
상기 제5마스크 공정에서, 상기 제3절연층 제거 후 상기 보호층을 제거할 수 있다.
상기 보호층은 드라이 에칭(dry etching)으로 제거될 수 있다.
상기와 같은 본 발명에 따른 박막 트랜지스터 어레이 기판, 이를 포함하는 유기 발광 표시 장치 및 그 제조 방법에 따르면 다음과 같은 효과를 제공한다.
첫째, 커패시터 하부전극 및 배선부에 이온불순물이 도핑되지 않는 현상이 제거되어, 정전 용량이 증가하고, 커패시터 배선의 신호 전달 품질이 향상된다.
둘째, 하부 전극 외곽의 절연층이 형성되지 않은 영역에 보호막을 형성하여, 하부 전극과 상부 전극 사이에 누설전류가 발생하는 것을 방지할 수 있다.
셋째, 정전용량이 우수한 MIM CAP 구조를 제공한다.
넷째, 5마스크 공정으로 상기와 같은 유기 발광 표시 장치를 제조할 수 있다.
도 1은 본 발명의 일 실시예에 따른 유기 발광 표시 장치(1)를 개략적으로 도시한 단면도이다.
도 2는 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 커패시터 영역을 개략적으로 도시한 평면도이다.
도 3은 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 커패시터 영역을 개략적으로 도시한 단면도이다.
도 4는 본 발명의 비교예에 따른 유기 발광 표시 장치(2)를 개략적으로 도시한 단면도이다.
도 5는 본 발명의 비교예에 따른 유기 발광 표시 장치의 커패시터 영역을 개략적으로 도시한 평면도이다.
도 6은 본 발명의 비교예에 따른 유기 발광 표시 장치의 커패시터 영역을 개략적으로 도시한 단면도이다.
도 7은 본 실시예에 따른 유기 발광 표시 장치(1)의 제1마스크 공정의 결과를 개략적으로 도시한 단면도이다.
도 8은 본 실시예에 따른 유기 발광 표시 장치(1)의 제2마스크 공정의 결과를 개략적으로 도시한 단면도이다.
도 9는 제2마스크 공정 후 제1도핑(D1) 공정 시, 커패시터의 하부 전극에 연결되는 배선부(W1)에 이온 불순물이 도핑 된 상태를 도시한 것이다.
도 10은 본 실시예에 따른 유기 발광 표시 장치(1)의 제3마스크 공정의 결과를 개략적으로 도시한 단면도이다.
도 11은 본 실시예에 따른 유기 발광 표시 장치(1)의 제4마스크 공정의 결과를 개략적으로 도시한 단면도이다.
도 12는 제4마스크 공정 후 제2도핑(D2) 공정 시, 커패시터의 하부 전극(312a)에 이온 불순물이 도핑된 상태를 도시한 것이다.
도 13 내지 도 15는 본 실시예에 따른 유기 발광 표시 장치(1)의 제5마스크 공정 과정을 개략적으로 도시한 단면도들이다.
도 16 및 17은 본 발명의 비교예에 따른 유기 발광 표시 장치의 제조 방법의 제4마스크 공정을 개략적으로 도시한 단면도이다.
도 18은 배선부와 하부 전극 사이의 연결부 상에 보호층 유무에 따른 전류-전압 특성을 개략적으로 비교한 그래프이다.
도 2는 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 커패시터 영역을 개략적으로 도시한 평면도이다.
도 3은 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 커패시터 영역을 개략적으로 도시한 단면도이다.
도 4는 본 발명의 비교예에 따른 유기 발광 표시 장치(2)를 개략적으로 도시한 단면도이다.
도 5는 본 발명의 비교예에 따른 유기 발광 표시 장치의 커패시터 영역을 개략적으로 도시한 평면도이다.
도 6은 본 발명의 비교예에 따른 유기 발광 표시 장치의 커패시터 영역을 개략적으로 도시한 단면도이다.
도 7은 본 실시예에 따른 유기 발광 표시 장치(1)의 제1마스크 공정의 결과를 개략적으로 도시한 단면도이다.
도 8은 본 실시예에 따른 유기 발광 표시 장치(1)의 제2마스크 공정의 결과를 개략적으로 도시한 단면도이다.
도 9는 제2마스크 공정 후 제1도핑(D1) 공정 시, 커패시터의 하부 전극에 연결되는 배선부(W1)에 이온 불순물이 도핑 된 상태를 도시한 것이다.
도 10은 본 실시예에 따른 유기 발광 표시 장치(1)의 제3마스크 공정의 결과를 개략적으로 도시한 단면도이다.
도 11은 본 실시예에 따른 유기 발광 표시 장치(1)의 제4마스크 공정의 결과를 개략적으로 도시한 단면도이다.
도 12는 제4마스크 공정 후 제2도핑(D2) 공정 시, 커패시터의 하부 전극(312a)에 이온 불순물이 도핑된 상태를 도시한 것이다.
도 13 내지 도 15는 본 실시예에 따른 유기 발광 표시 장치(1)의 제5마스크 공정 과정을 개략적으로 도시한 단면도들이다.
도 16 및 17은 본 발명의 비교예에 따른 유기 발광 표시 장치의 제조 방법의 제4마스크 공정을 개략적으로 도시한 단면도이다.
도 18은 배선부와 하부 전극 사이의 연결부 상에 보호층 유무에 따른 전류-전압 특성을 개략적으로 비교한 그래프이다.
이하, 첨부된 도면들에 도시된 본 발명의 바람직한 실시예를 참조하여 본 발명을 보다 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 유기 발광 표시 장치(1)를 개략적으로 도시한 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 유기 발광 표시 장치(1)의 기판(10) 상에는 발광층(118)이 구비된 픽셀 영역(PXL1), 박막 트랜지스터가 구비된 트랜지스터 영역(TFT1), 및 커패시터가 구비된 커패시터 영역(CAP1)이 형성된다.
트랜지스터 영역(TFT1)에는 기판(10) 및 버퍼층(11) 상에 박막 트랜지스터의 활성층(212)이 구비된다. 활성층(212)은 비정질 실리콘 또는 결정질 실리콘을 포함하는 반도체로 형성될 수 있으며, 채널 영역(212c)과, 채널 영역(212c) 외측에 이온 불순물이 도핑된 소스 영역(212a) 및 드레인 영역(212b)을 포함한다.
활성층(212) 상에는 게이트 절연막인 제1절연층(13)을 사이에 두고 활성층(212)의 채널 영역(212c)에 대응되는 위치에 투명도전물을 포함하는 게이트 전극 제1층(214) 및 게이트 전극 제2층(215)이 차례로 구비된다.
게이트 전극 제2층(215) 상에는 층간 절연막인 제2절연층(15)을 사이에 두고 활성층(212)의 소스 영역(212a) 및 드레인 영역(212b)에 각각 접속하는 소스 전극(216a) 및 드레인 전극(216b)이 구비된다.
제2절연층(15) 상에는 상기 소스 전극(216a) 및 드레인 전극(216b)을 덮도록 보호층(17)이 구비된다. 보호층(17)은 무기 절연막으로 구비될 수 있다. 보호층(17)은 소스 전극(216a) 및 드레인 전극(216b) 뿐만 아니라, 소스 전극(216a) 및 드레인 전극(216b)과 동일층에 연결되는 데이터 배선(미도시), 전원전압공급 배선(미도시) 상에도 위치할 수 있다. 보호막(17)은 SiO2, SiNx, SiON, Al2O3, TiO2, Ta2O5, HfO2, ZrO2, BST, 및 PZT을 포함하는 무기 절연막 중에서 적어도 하나 이상을 포함될 수 있다.
보호층(17) 상에 제3절연층(18)이 구비된다. 제3절연층(18)은 유기 절연막으로 구비될 수 있다. 제3절연층(18)은 일반 범용고분자(PMMA, PS), phenol그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등을 포함할 수 있다.
유기 발광 표시 장치(1)의 제조 공정에서, 화소 전극 제1층(114) 상에 발광층(118)을 형성하는 공정 전에, 기판(10)의 최상위층에는 제3절연층(18)이 형성된다. 만약, 제3절연층(18)에 파티클(particle)에 의한 핀홀(pinhole) 불량이 발생하는 경우, 제3절연층(18)의 하부에 위치하는 소스 전극(216a) 및 드레인 전극(216b), 또는 소스 전극(216a) 및 드레인 전극(216b)과 동일층에 형성된 배선이 외부에 직접 노출될 수 있다.
이와 같은 핀홀 불량이 발생했음에도 불구하고 화소 전극 제1층(114) 상부에 발광층(118)을 형성한 후, 제3절연층(180) 위에 공통 전극인 대향 전극(119)을 형성하게 되면, 소스 전극(216a) 및 드레인 전극(216b) 또는 배선과 대향 전극(119) 사이에 전기적 단락(short)이 발생하여 불량품이 발생할 수 있다.
그러나, 본 실시예에 따른 유기 발광 표시 장치(1)에 따르면, 소스 전극(216a) 및 드레인 전극(216b)의 상부, 및 소스 전극(216a) 및 드레인 전극(216b)과 동일층에 형성된 배선들 상부에 보호층(17)이 직접 형성되어, 전술한 핀홀 불량이 발생하더라도 소스 전극(216a) 및 드레인 전극(216b) 및 배선이 외부로 직접 노출되지 않도록 보호된다. 따라서, 대향 전극(119)과 소스 전극(216a) 및 드레인 전극(216b) 간의 쇼트가 방지되어, 불량품 발생을 줄일 수 있다.
본 발명의 실시예에 따른 픽셀 영역(PXL1)에는 기판(10), 버퍼층(11) 및 제1절연층(13) 상에 게이트 전극 제1층(214)과 동일한 투명도전물로 형성된 화소 전극 제1층(114)이 형성된다. 투명도전물로는 인듐틴옥사이드(indium tin oxide: ITO), 인듐징크옥사이드(indium zink oxide: IZO), 징크옥사이드(zink oxide: ZnO), 인듐옥사이드(indium oxide: In2O3), 인듐갈륨옥사이드(indium galium oxide: IGO), 및 알루미늄징크옥사이드(aluminium zink oxide: AZO)을 포함하는 그룹에서 선택된 적어도 하나 이상을 포함할 수 있다.
화소 전극 제1층(114) 상에는 발광층(118)이 형성되고, 발광층(118)에서 방출된 광은 투명도전물로 형성된 화소 전극 제1층(114)을 통하여 기판(10) 측으로 방출된다.
화소 전극 제1층(114) 하부에 위치하는 버퍼층(11)과 제1절연층(13)은 굴절률이 서로 다른 물질이 교대로 구비되어, DBR(Distributed Brag Reflector)로 기능함으로써 발광층(118)에서 방출되는 빛의 광효율을 높일 수 있다. 이와 같은 버퍼층(11)과 제1절연층(13)으로는 SiO2, SiNx 등이 사용될 수 있다. 한편, 상기 도면에는 제1절연층(13)과 버퍼층(11)이 각각 하나의 층으로 형성된 것으로 도시되어 있으나 본 발명은 이에 한정되는 아니며, 제1절연층(13)과 버퍼층(11)은 각각 복수의 층으로 형성될 수 있다.
화소 전극 제2층(115) 외곽에는 제2절연층(15)이 형성되고, 제2절연층(15)에는 화소 전극 제1층(114)을 노출시키는 제1콘택홀(C1)이 형성된다.
제2절연층(15) 상부에 보호층(17)이 형성되고, 보호층(17) 상에 제3절연층(18)이 형성된다. 제3절연층(18)에는 화소 전극 제1층(114) 상부를 노출시키는 개구(C4)가 형성된다. 상기 개구(C4) 내부에 발광층(118)이 구비된다.
발광층(118)은 저분자 유기물 또는 고분자 유기물일 수 있다. 발광층(118)이 저분자 유기물일 경우, 발광층(118)을 중심으로 홀 수송층(hole transport layer: HTL), 홀 주입층(hole injection layer: HIL), 전자 수송층(electron transport layer: ETL) 및 전자 주입층(electron injection layer: EIL) 등이 적층될 수 있다. 이외에도 필요에 따라 다양한 층들이 적층 될 수 있다. 이때, 사용 가능한 유기 재료로 구리 프탈로시아닌(CuPc: copper phthalocyanine), N'-디(나프탈렌-1-일)-N(N'-Di(naphthalene-1-yl)-N), N'-디페닐-벤지딘(N'-diphenyl-benzidine: NPB), 트리스-8-하이드록시퀴놀린 알루미늄(tris-8-hydroxyquinoline aluminum)(Alq3) 등을 비롯하여 다양하게 적용 가능하다.
한편, 발광층(118)이 고분자 유기물일 경우, 발광층(118) 외에 홀 수송층(HTL)이 포함될 수 있다. 홀 수송층은 폴리에틸렌 디히드록시티오펜 (PEDOT: poly-(2,4)-ethylene-dihydroxy thiophene)이나, 폴리아닐린(PANI: polyaniline) 등을 사용할 수 있다. 이때, 사용 가능한 유기 재료로 PPV(Poly-Phenylenevinylene)계 및 폴리플루오렌(Polyfluorene)계 등의 고분자 유기물을 사용할 수 있다.
발광층(118) 상에는 공통 전극으로 대향 전극(119)이 증착된다. 본 실시예에 따른 유기 발광 표시 장치(1)의 경우, 화소 전극 제1층(114)은 애노드로 사용되고, 대향 전극(119)은 캐소드로 사용된다. 물론 전극의 극성은 반대로 적용될 수 있음은 물론이다.
대향 전극(119)은 반사 물질을 포함하는 반사 전극으로 구성될 수 있다. 이때 상기 대향 전극(119)은 Al, Mg, Li, Ca, LiF/Ca, 및 LiF/Al에서 선택된 하나 이상의 물질을 포함할 수 있다.
대향 전극(119)이 반사 전극으로 구비됨으로써, 발광층(118)에서 방출된 빛은 대향 전극(119)에 반사되어 투명도전물로 구성된 화소 전극 제1층(114)을 투과하여 기판(10) 측으로 방출된다.
커패시터 영역(CAP1)에는 기판(10) 및 버퍼층(11) 상에, 박막 트랜지스터의 활성층(212)과 동일 재료로 형성된 커패시터의 하부 전극(312a), 화소 전극 제1층(114)과 동일 재료로 형성된 투명도전물을 포함하는 커패시터의 상부 전극(314), 및 상기 하부 전극(312a)과 상부 전극(314) 사이에 제1절연층(13)이 구비된다.
하부 전극(312a)은 박막 트랜지스터의 활성층(212)의 소스 영역(212a) 및 드레인 영역(121b)과 동일 재료로서, 이온 불순물이 도핑된 반도체를 포함할 수 있다. 만약, 하부 전극을 이온 불순물 도핑이 안된 진성 반도체로 형성할 경우, 커패시터는 상부 전극(314)과 함께 MOS(Metal Oxide Semiconductor) CAP 구조가 된다. 그러나, 하부 전극을 본 실시예와 같이 이온 불순물이 도핑된 반도체로 형성할 경우, MOS CAP 구조보다 정전용량이 큰 MIM(Metal-Insulator-Metal) CAP 구조를 형성하므로 정전용량을 극대화 시킬 수 있다. 따라서, MIM CAP 구조는 MOS CAP 구조보다 작은 면적으로도 동일한 정전용량을 구현할 수 있으므로, 커패시터의 면적을 줄일 수 있는 마진이 높아지는 만큼, 화소 전극 제1층(114)을 크게 형성하여 개구율을 높일 수 있다.
제1절연층(13)은 하부 전극(312a) 상부에는 위치하지만, 하부 전극(312a)의 외곽에는 배치되지 않는다. 이는 후술할 제2절연층(15)의 식각 시, 제1 절연층(13)이 함께 식각되기 때문이다.
제1절연층(13) 상부에 제2절연층(15)이 구비되고, 제2절연층(15)은 커패시터의 상부 전극(314)을 노출시키는 콘택홀(C2)을 구비한다. 이 콘택홀(C2)은 상부 전극보다 큰 개구를 가질 수 있다. 또한 제2절연층(15)은 전술한 제1절연층(13)과 마찬가지로 하부 전극(312a) 외곽에는 배치되지 않는다.
제2절연층(15) 상에 보호층(17)이 구비된다. 특히, 보호층(17)은 제1절연층(13) 및 제2절연층(15)이 구비되지 않은 하부 전극(312a)의 외곽에 위치한다. 보호층(17)은 하부 전극(312a) 외곽의 제1절연층(13)과 제2절연층(15)이 형성되지 않은 영역(G)에 위치함으로써, 제1절연층(13)과 제2절연층(15)이 형성되지 않은 영역(G)에 보호막이 없을 경우, 하부 전극(312a) 외곽에 형성되는 실리콘 혼합물(silicon compound)에 의해 하부 전극(312a)과 상부 전극(312) 사이에 누설전류(leakage current)가 발생하는 것을 방지할 수 있다.
한편, 도 1에는 상세히 도시되어 있지 않으나, 본 발명에 따른 보호층(17)은 하부 전극(312a)의 외곽, 특히 하부 전극(312a)과 동일층에 형성되고, 하부 전극(312a)에 연결된 배선의 연결부 상에 위치할 수 있다.
도 2는 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 커패시터 영역을 개략적으로 도시한 평면도이고, 도 3은 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 커패시터 영역을 개략적으로 도시한 단면도이다.
상기 도면을 참조하면, 제2절연층(15)에 상부 전극(314) 전체를 노출시키는 제2콘택홀(C2)이 형성되고, 상부 전극(314)의 외곽과 제2콘택홀(C2) 사이에 제2절연층(15)이 형성되지 않는 갭(G)이 형성된다.
후술하겠지만, 하부 전극(312a)과, 하부 전극(312a)과 동일층에서 연결되는 배선부(W1)는 제2절연층(15)에 형성된 제2콘택홀(C2)이 형성하는 영역(A)의 크기에 따라 이온 불순물이 도핑되는 영역이 달라지게 된다. 만약, 제2콘택홀(C2)에 의해 노출되는 상부 전극(314)의 크기가 하부 전극(312a)의 크기보다 작게 되면, 하부 전극(312a) 외곽부의 반도체물질과, 하부 전극(312a)과 배선부(W1) 사이의 연결부의 반도체물질에 이온 도핑이 안 되는 영역이 발생할 수 있다. 이 경우, 이온 도핑이 안 된 영역에서 높은 저항 값을 가지기 때문에, 커패시터 용량이 감소하거나 신호 전달 품질이 나빠질 수 있다.
그러나, 본 실시예에서 제2콘택홀(C2)은 상부 전극(314) 보다 큰 개구를 가지기 때문에, 하부 전극(312a)과 배선부(W1)는 모두 이온 불순물로 도핑된다. 따라서, 하부전극(312a)과 배선부(W1)에 이온 도핑이 안 되는 영역이 발생하지 않기 때문에, 정전 용량을 크게 하고 신호 전달 품질을 향상시킬 수 있다.
한편, 상기 도면에는 제2콘택홀(C2)이 상부 전극(314)의 모든 외곽으로부터 떨어져 있지만 본 발명은 이에 한정되지 않으며, 적어도 하부 전극(312a)의 외곽 중, 하부 전극(312a)과 배선이 연결되는 경계에서 최소한 제2콘택홀(C2)의 경계가 하부 전극(312a)의 외곽보다 크면 된다.
상부 전극(314)의 외측면과 제2콘택홀(C2) 사이에 소정의 갭(G)이 형성될 수 있다. 갭(G)이 형성된 영역에는 보호층(17)이 개재되어 있다. 보호층(17)은 하부 전극(312a) 외곽의 제1절연층(13)과 제2절연층(15)이 형성되지 않은 영역(G)에 위치함으로써, 제1절연층(13)과 제2절연층(15)이 형성되지 않은 영역(G)에 보호막이 없을 경우, 하부 전극(312a) 외곽에 형성되는 실리콘 혼합물(silicon compound)에 의해 하부 전극(312a)과 상부 전극(312) 사이에 누설전류(leakage current)가 발생하는 것을 방지할 수 있다.
한편, 보호막(17) 상에 제3절연층(18)이 구비된다. 대향 전극(119)과 상부 전극(314) 사이에 유전율이 작은 유기 절연물을 포함하는 제3절연층(18)이 개재됨으로써, 대향 전극(119)과 상부 전극(314) 사이에 형성될 수 있는 기생 용량을 줄여, 기생 용량에 의한 신호 방해를 방지할 수 있다.
도 4는 본 발명의 비교예에 따른 유기 발광 표시 장치(2)를 개략적으로 도시한 단면도이다. 도 5는 본 발명의 비교예에 따른 유기 발광 표시 장치의 커패시터 영역을 개략적으로 도시한 평면도이고, 도 6은 본 발명의 비교예에 따른 유기 발광 표시 장치의 커패시터 영역을 개략적으로 도시한 단면도이다.
도 4를 참조하면, 본 발명의 비교예에 따른 유기 발광 표시 장치(2)의 기판(10) 상에는 발광층(118)이 구비된 픽셀 영역(PXL2), 박막 트랜지스터가 구비된 트랜지스터 영역(TFT2), 및 커패시터가 구비된 커패시터 영역(CAP2)이 형성된다.
트랜지스터 영역(TFT2)의 구성은, 소스 전극 및 드레인 전극 상에 보호층 없이 직접 제3절연층이 형성되는 점을 제외하고는, 전술한 본 발명의 실시예에 따른 트랜지스터 영역(TFT1)의 구성과 동일하다.
따라서, 본 비교예에는 전술한 실시예와 같이 소스 전극(216a) 및 드레인 전극(216b)의 상부, 및 소스 전극(216a) 및 드레인 전극(216b)과 동일층에 형성된 배선들 상부에 핀홀 불량이 발생할 수 있다. 따라서, 대향 전극(119)과 소스 전극(216a) 및 드레인 전극(216b) 간의 쇼트에 의한 불량이 발생할 수 있다.
픽셀 영역(PXL2)에는 기판(10), 버퍼층(11) 및 제1절연층(13) 상에 게이트 전극 제1층(214)과 동일한 투명도전물로 형성된 화소 전극 제1층(114)이 형성되고, 화소 전극 제1층(114) 상부 외곽에 게이트 전극 제2층(215)과 동일 금속으로 형성된 화소 전극 제2층(115)이 형성된다.
커패시터 영역(CAP2)에는 기판(10) 및 버퍼층(11) 상에, 박막 트랜지스터의 활성층(212)과 동일 재료로 형성된 하부 전극(312a), 하부 전극(312a)을 덮는 제1절연층(13), 화소 전극 제1층(114)과 동일 재료로 형성된 투명도전물을 포함하는 상부 전극 제1층(314), 및 게이트 전극 제2층(215)과 동일 재료로 형성된 제2상부 전극(315)이 상부 전극 제1층(314) 외곽에 형성되어 있다.
비교예에 따른 커패시터 영역(CAP2)에는 본 실시예에 따른 커패시터 영역(CAP1)과 달리 상부 전극 제1층(314) 상부 외곽에 상부 전극 제2층(315)이 일부 남아있기 때문에, 두 실시예의 커패시터 영역(CAP1, CAP2)의 정전용량이 달라진다. 또한, 커패시터에 연결되는 배선의 신호 전달 품질이 달라진다.
도 5 및 6을 참조하면, 비교예에 따른 커패시터 영역(CAP2)에는 상부전극 제2층(315)이 상부 전극 제1층(314)의 상부 외곽에 남아있기 때문에, 제2절연층(15)에는 상부 전극 제1층(314) 전체가 아닌 상부 전극 제1층(314) 일부를 노출시키는 제2콘택홀(C2')이 형성된다. 따라서, 제2콘택홀(C2')이 형성하는 영역(A2')이 전술한 유기 발광 표시 장치(1)의 제2콘택홀(C2)이 형성하는 영역(A)의 면적보다 작아지므로, 하부 전극(312a)에 이온 불순물이 도핑되는 영역이 줄어든다. 따라서, 정전 용량이 줄어들 수 있다. 특히, 배선부(W1)와 하부 전극(312a) 사이의 연결부에 이온 도핑이 안 되는 영역(312c)이 발생하여 커패시터 배선의 신호 전달 품질이 나빠질 수 있다.
이하, 도 7 내지 15를 참조하여 본 실시예에 따른 유기 발광 표시 장치(1)의 제조 방법을 설명한다.
도 7은 본 실시예에 따른 유기 발광 표시 장치(1)의 제1마스크 공정의 결과를 개략적으로 도시한 단면도이다.
도 7을 참조하면, 버퍼층(11)이 적층된 기판(10)에 박막 트랜지스터의 활성층(212), 및 커패시터 하부 전극(312c)이 형성된다. 한편, 상기 도면에는 도시되어 있지 않으나, 제1 마스크 공정 시, 하부 전극(312c)에 연결되는 커패시터 배선(W1, 도 9 참조)도 하부 전극(312c)과 같이 형성된다.
기판(10)은 SiO2를 주성분으로 하는 투명 재질의 글라스재로 구비될 수 있고, 상기 기판(10) 상에는 기판(10)의 평활성과 불순 원소의 침투를 차단하기 위하여 SiO2 및/또는 SiNx 등을 포함하는 버퍼층(11)이 더 구비될 수 있다.
상기 도면에는 도시되어 있지 않지만, 버퍼층(11) 상에는 반도체층(미도시)이 증착되고, 반도체층(미도시) 상에 포토레지스터(미도시)가 도포된 후, 제1포토마스크(미도시)를 이용한 포토리소그라피 공정에 의해 반도체층(미도시)이 패터닝되어, 박막 트랜지스터의 활성층(212), 커패시터 하부 전극(312c), 및 커패시터 배선(미도시)이 동시에 형성된다.
포토리소그라피에 의한 제1마스크 공정은 제1포토마스크(미도시)에 노광장치(미도시)로 노광 후, 현상(developing), 식각(etching), 및 스트립핑(stripping) 또는 에싱(ashing) 등과 같은 일련의 공정을 거쳐 진행된다.
반도체층(미도시)은 비정질 실리콘(amorphous silicon) 또는 결정질 실리콘(poly silicon)으로 구비될 수 있다. 이때, 결정질 실리콘은 비정질 실리콘을 결정화하여 형성될 수도 있다. 비정질 실리콘을 결정화하는 방법은 RTA(rapid thermal annealing)법, SPC(solid phase crystallzation)법, ELA(excimer laser annealing)법, MIC(metal induced crystallzation)법, MILC(metal induced lateral crystallzation)법, SLS(sequential lateral solidification)법 등 다양한 방법에 의해 결정화될 수 있다.
도 8은 본 실시예에 따른 유기 발광 표시 장치(1)의 제2마스크 공정의 결과를 개략적으로 도시한 단면도이다.
도 8을 참조하면, 도 7의 제1마스크 공정의 결과물 상에 제1절연층(13)이 적층되고, 제1절연층(13) 상에 투명도전물 및 금속을 포함하는 층들(미도시)이 순차로 적층된 후, 투명도전물 및 금속을 포함하는 층들이 동시에 패터닝된 것이다.
패터닝 결과, 제1절연층(13) 상의 픽셀 영역(PXL1)에는 투명도전물을 포함하는 화소 전극 제1층(114) 및 금속을 포함하는 화소 전극 제2층(115)이 차례로 형성되고, 트랜지스터 영역(TFT1)에는 투명도전물을 포함하는 게이트 전극 제1층(214) 및 금속을 포함하는 게이트 전극 제2층(215)이 차례로 형성되며, 커패시터 영역(CAP1)에는 투명도전물을 포함하는 커패시터의 상부 전극 제1층(314) 및 금속을 포함하는 상부 전극 제2층(315)이 동시에 형성된다.
전술한 바와 같이 제1절연층(13)은 SiO2, SiNx 등을 단층 또는 복수층 포함할 수 있으며, 제1절연층(13)은 박막 트랜지스터의 게이트 절연막, 및 커패시터의 유전막 역할을 한다.
화소 전극 제1층(114), 게이트 전극 제1층(214) 및 상부 전극 제1층(314)은 동일한 투명도전물로 형성된다.
화소 전극 제2층(115), 게이트 전극 제2층(215), 및 상부 전극 제2층(315)은 동일한 금속 재료로 형성되며, 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 니켈(Li), 칼슘(Ca), 몰리브덴(Mo), 타이타늄(Ti), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속으로 단층 또는 다층으로 형성될 수 있다.
상기와 같은 구조물 위에 이온 불순물이 도핑된다. 이온 불순물은 B 또는 P 이온을 도핑할 수 있는데, 1×1015 atoms/㎠ 이상의 농도로 박막 트랜지스터의 활성층(212)을 타겟으로 하여 도핑(D1)한다.
이때, 게이트 전극 제1층 및 제2층(214, 215)을 셀프 얼라인(self align) 마스크로 사용하여 활성층(212)에 이온 불순물을 도핑함으로서 활성층(212)은 이온 불순물이 도핑된 소스 및 드레인 영역(212a, 212b)과, 그 사이에 채널 영역(212c)을 구비하게 된다. 즉, 게이트 전극 제1층 및 제2층(214, 215)을 셀프 얼라인 마스크로 사용함으로써, 별도의 포토 마스크를 추가하지 않고 소스 및 드레인 영역(212a, 212b)을 형성할 수 있다.
한편, 활성층(212)과 동일 재료로 형성된 하부 전극(312c)은 상부 전극 제1층 및 제2층(314, 315)이 차단 마스크 기능을 하기 때문에, 채널 영역(212c)과 마찬가지로 도핑되지 않는다. 그러나, 상부 전극 제1층 및 제2층(314, 315)이 위치하지 않는 커패시터 배선부(W1, 9 참조)에는 이온 불순물이 도핑된다.
도 9는 제2마스크 공정 후 제1도핑(D1) 공정 시, 커패시터의 하부 전극에 연결되는 배선부(W1)에 이온 불순물이 도핑 된 상태를 도시한 것이다.
상기 도면을 참조하면, 하부 전극(312c)은 상부 전극 제1층 및 제2층(314, 315)에 의해 차단되어 도핑되지 않지만, 배선부(W1)는 이온 불순물로 도핑된다(312a).
도 10은 본 실시예에 따른 유기 발광 표시 장치(1)의 제3마스크 공정의 결과를 개략적으로 도시한 단면도이다.
도 10을 참조하면, 도 8의 제2마스크 공정의 결과물 상에 제2절연층(15)이 적층되고, 제2절연층(15)을 패터닝하여 화소 전극 제2층(115)을 노출시키는 제1콘택홀(C1), 상부 전극 제1층 및 제2층(314, 315) 전체를 노출시키는 제2콘택홀(C2), 및 활성층(212)의 소스 영역(212a) 및 드레인 영역(212b)의 일부를 노출시키는 제3콘택홀(C3)이 형성된다.
제1콘택홀(C1)은 화소 전극 제2층(115)을 노출시키도록 형성된다.
제2콘택홀(C2)은 상부 전극 제1층 및 제2층(314, 315) 전체를 노출시키도록 형성되기 때문에, 상부 전극 제1층 및 제2층(314, 315)의 외측면과 제2콘택홀(C2) 사이에 갭(G)이 형성된다.
제3콘택홀(C3)은 소스 영역(212a) 및 드레인 영역(212b)의 일부를 노출시킨다. 이때, 제2절연층(15)과 제1절연층(13)이 함께 식각된다.
한편, 커패시터 영역에서도 제1절연층(13)은 제2절연층(15)과 함께 식각된다. 따라서, 제1절연층(13)과 제2절연층(15)은 동일한 식각면을 구비할 수 있으며, 상기 식각면과 하부 전극(312a)의 측면 사이에 제1절연층(13) 및 제2절연층(15)이 형성되지 않는 갭(G)이 형성된다.
한편, 상기 도면에는 제1절연층(13) 및 제2절연층(15)에만 갭(G)이 형성된 예를 도시하였으나. 제1절연층(13) 하부의 버퍼층(11)에도 갭(G)이 형성될 수 있다. 이는 제2절연층(15), 제1절연층(13)의 식각 시 버퍼층(11)도 함께 식각 될 수 있기 때문이다.
도 11은 본 실시예에 따른 유기 발광 표시 장치(1)의 제4마스크 공정의 결과를 개략적으로 도시한 단면도이다.
도 11을 참조하면, 제2절연층(15) 상에 소스 및 드레인 전극(216a, 216b)이 형성된다. 소스 및 드레인 전극(216a, 216b)를 형성하는 금속은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 니켈(Li), 칼슘(Ca), 몰리브덴(Mo), 타이타늄(Ti), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속으로 단층 또는 다층으로 형성될 수 있다.
상기 도면에는 상세히 도시되지 않았으나, 소스 및 드레인 전극(216a, 216b)은 다음과 같은 공정에 의해 형성된다. 먼저, 도 10의 제3마스크 공정의 결과물 상에 소스 및 드레인 전극(216a, 216b)를 형성하는 금속을 증착한 후, 제4포토 마스크(미도시)를 이용하여 소스 및 드레인 전극(216a, 216b) 패턴만 남도록 패터닝 한다.
이때, 소스 및 드레인 전극(216a, 216b)을 형성하는 금속과, 화소 전극 제2층(115) 및 상부 전극 제2층(315)을 형성하는 금속이 동일 재료일 경우에는 동일한 식각액을 이용한 한번의 식각 공정으로 소스 및 드레인 전극(216a, 216b)을 패터닝할 수 있다. 만약, 소스 및 드레인 전극(216a, 216b)을 형성하는 금속과, 화소 전극 제2층(115) 및 상부 전극 제2층(315)을 형성하는 금속이 서로 다른 재료일 경우에는, 1차 식각액으로 소스 및 드레인 전극(216a, 216b)을 형성하는 금속을 식각하여 소스 및 드레인 전극(216a, 216b) 패턴을 형성하고, 2차 식각액으로 화소 전극 제2층(115) 및 상부 전극 제2층(315)을 제거한다.
상술한 제4마스크 공정 및 식각 공정 후 형성된 구조물 상에 이온 불순물이 도핑된다. 이온 불순물은 B 또는 P 이온을 적절한 농도로 커패시터 하부 전극(312c)을 타겟으로 하여 도핑(D2)한다.
도 12는 제4마스크 공정 후 제2도핑(D2) 공정 시, 커패시터의 하부 전극(312a)에 이온 불순물이 도핑된 상태를 도시한 것이다.
상기 도면을 참조하면, 1차 도핑시 도핑되지 않았던 하부 전극(312c, 도 9참조)이, 2차 도핑 후 이온 불순물이 도핑된 하부 전극(312a)으로 바뀜으로써, 하부 전극(312a)의 도전성이 증가하였다. 이에 따라 커패시터의 하부 전극(312c), 제1절연층(13) 및 상부 전극 제1층(314)이 MIM CAP 구조를 형성하여, 커패시터의 정전용량을 증가시킬 수 있다.
또한, 제2절연층(15)에 상부 전극(314)보다 크게 제2콘택홀(C2)을 형성하기 때문에, 상부 전극(314) 전체가 노출되어 하부 전극(312a)과 배선부(W1) 모두 이온 불순물로 도핑된다. 따라서, 정전 용량이 감소하거나 신호 전달 품질이 저하되는 문제를 방지할 수 있다.
도 16은 본 발명의 비교예에 따른 유기 발광 표시 장치의 제조 방법으로서, 제4마스크 공정을 개략적으로 도시한 단면도이다.
도 16을 참조하면, 제1콘택홀(C1') 및 제2콘택홀(C2')이 각각 화소 전극 제1층(114) 및 상부 전극 제1층(314) 전체를 노출시키지 못하고 일부만 노출시킨다. 그 결과 화소 전극 제1층(114) 및 상부 전극 제1층(314) 외곽에 화소 전극 제2층(115) 및 상부 전극 제2층(315)이 일부 잔존한다.
상기 구조물에 이온 불순물을 도핑하게 되면, 도 17에 도시된 것과 같이 상부 전극 제2층(315)에 의해 차단되지 않은 하부 전극 영역(312a)은 도핑되나, 상부 전극 제2층(315)에 차단된 하부 영역(312c)은 여전히 도핑되지 않고 남아있다. 도핑되지 않은 영역(312c)은 하부 전극에 포함되어 전체 커패시터의 정전 용량을 감소시키거나, 배선부(W1')와의 신호 전달 품질을 저하시킬 수 있다.
도 13 내지 도 15는 본 실시예에 따른 유기 발광 표시 장치(1)의 제5마스크 공정 과정을 개략적으로 도시한 단면도이다.
도 13을 참조하면, 도 11의 제4마스크 공정의 결과물 상에 보호층(17) 및 제3절연층(18)이 차례로 적층된다.
도 11의 제3마스크 공정에서, 소스 및 드레인 전극(216a, 216b)을 형성하는 금속은 식각 공정 전에, 제1절연층(13) 및 제2절연층(15)이 없는 갭(G)에 위치한다. 이때, 소스 및 드레인 전극(216a, 216b)을 형성하는 금속 중 일부는 하부 전극(312a)과 접촉하고, 그 접촉면에서 상기 금속을 포함하는 실리콘 혼합물(예를 들어, 몰리실리사이드: Moli-sil1icide)이 형성될 수 있다.
만약, 금속을 포함하는 실리콘 혼합물이 형성된 상태에서 제5마스크 공정에서 커패시터 갭(G)에 보호층 없이 제3절연층만 형성할 경우, 갭의 하부 전극과 접촉하는 접촉면에 잔존하는 실리콘 혼합물은, 유기 절연막인 제3절연층(18)을 통하여 하부 전극(312a)과 상부 전극(314) 사이에 누설 전류를 발생시킬 수 있다.
그러나, 본 실시예에 따르면, 제3절연층(18)을 형성하기 전에 갭(G)에 보호층(17)을 미리 형성함으로써, 갭(G)에서 하부 전극(312a)과 접촉하는 접촉면에 잔존하는 실리콘 혼합물에 의해, 하부 전극(312a)과 상부 전극(314) 사이에 발생할 수 있는 누설 전류를 방지할 수 있다.
도 14를 참조하면, 제3절연층(18)을 패터닝하여 화소 전극 제1층(114)의 상부를 노출시키는 개구(C4)가 형성된다.
개구(C4)는 발광 영역을 정의해주는 역할 외에, 화소 전극(114, 115) 의 가장자리와 대향 전극(119, 도 1 참조) 사이의 간격을 넓혀, 화소 전극(114, 115)의 가장자리에서 전계가 집중되는 현상을 방지함으로써 화소 전극(114, 115)과 대향 전극(119)의 단락을 방지하는 역할을 한다. 한편, 상기 개구(C4)는 전술한 바와 같이 제2절연층(15)이 형성하는 제1콘택홀(C1)의 크기가 커짐에 따라 넓어지기 때문에, 넓어진 개구(C4) 내에 발광층(118, 도 1 참조)을 더 넓게 형성함으로써 발광영역이 확장되어 개구율을 증가시킬 수 있다.
보호층(17)이 무기 절연막으로 이루어지고, 제3절연층(18)은 유기 절연막을 이루어질 경우, 도 14와 같이 제3절연층(18)이 포토 리소그라피 공정에 의한 습식 에칭(wet etching)으로 먼저 제거된다.
도 15를 참조하면, 화소 전극 제1층(114) 상에 위치하는 보호막(17)이 건식 에칭(dry etching)으로 제거된다.
도 18은 배선부(W1)와 하부 전극(312a) 사이의 연결부 상에 보호층(17) 유무에 따른 전류-전압 특성을 개략적으로 비교한 그래프이다.
A는 배선부(W1)와 하부 전극(312a) 사이의 연결부 상에 보호층(17)이 구비되지 않는 경우의 전류-전압 특성을 도시한 그래프이고, B는 배선부(W1)와 하부 전극(312a) 사이의 연결부 상에 보호층(17)이 구비된 경우의 전류-전압 특성을 도시한 그래프이다. 가로축은 인가된 전압(MV/cm), 세로축은 게이트 전류(A)를 나타낸다. 상기 도면을 참조하면, 그래프 B에 비하여 그래프 A의 전류-전압 특성이 개선됨을 알 수 있다.
따라서, 본 발명에 따른 유기 발광 표시 장치 및 그 제조 방법에 따르면, 하부 전극(312a) 외곽의 제1절연층(13)과 제2절연층(15)이 형성되지 않은 영역(G)에 보호막을 형성함으로써, 하부 전극(312a)과 상부 전극(312) 사이에 누설전류(leakage current)가 발생하는 것을 방지할 수 있다.
본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
1, 2: 유기 발광 표시 장치
10: 기판 11: 버퍼층
13: 제1절연층 15: 제2절연층
17: 보호층 18: 제3절연층
114: 화소 전극 제1층 115: 화소 전극 제2층
118: 발광층 119: 대향 전극
212: 활성층 212a: 소스 영역
212b: 드레인 영역 212c: 채널 영역
214: 게이트 전극 제1층 215: 게이트 전극 제2층
216a: 소스 전극 216b: 드레인 전극
312: 하부 전극 314: 상부 전극 제1층
315: 상부 전극 제2층 PXL: 픽셀 영역
TFT: 트랜지스터 영역 CAP: 커패시터 영역
C1, C2, C3: 제1~제3콘택홀 G: 갭
10: 기판 11: 버퍼층
13: 제1절연층 15: 제2절연층
17: 보호층 18: 제3절연층
114: 화소 전극 제1층 115: 화소 전극 제2층
118: 발광층 119: 대향 전극
212: 활성층 212a: 소스 영역
212b: 드레인 영역 212c: 채널 영역
214: 게이트 전극 제1층 215: 게이트 전극 제2층
216a: 소스 전극 216b: 드레인 전극
312: 하부 전극 314: 상부 전극 제1층
315: 상부 전극 제2층 PXL: 픽셀 영역
TFT: 트랜지스터 영역 CAP: 커패시터 영역
C1, C2, C3: 제1~제3콘택홀 G: 갭
Claims (28)
- 기판 상에 배치되고, 활성층, 게이트 전극, 소스 전극 및 드레인 전극을 구비한 박막 트랜지스터;
상기 활성층과 동일층에 배치된 하부 전극, 및 상기 게이트 전극과 동일층에 배치된 상부 전극을 구비한 커패시터;
상기 게이트 전극 및 상부 전극과 동일층에 배치된 화소 전극;
상기 활성층과 게이트 전극, 및 상기 하부 전극과 상부 전극 사이에 배치되고, 상기 하부 전극의 외곽에 배치되지 않은 제1절연층;
상기 제1절연층과, 상기 소스 전극 및 드레인 전극 사이에 배치되고, 상기 상부 전극의 외곽 및 상기 하부 전극의 외곽에 배치되지 않은 제2절연층;
상기 하부 전극의 외곽에 배치된 보호층; 및
상기 보호층 상에 형성되고 상기 화소 전극을 노출시키는 제3절연층;을 포함하는 박막 트랜지스터 어레이 기판. - 제 1 항에 있어서,
상기 활성층은 불순물이 도핑된 반도체 물질을 포함하는 박막 트랜지스터 어레이 기판. - 제 1 항에 있어서,
상기 게이트 전극은 투명 도전물을 포함하는 제1층 및 금속을 포함하는 제2층을 구비한 박막 트랜지스터 어레이 기판. - 제 1 항에 있어서,
상기 화소 전극 및 상기 상부 전극은 투명 도전물을 포함하는 박막 트랜지스터 어레이 기판. - 제 3 항 또는 제 4 항에 있어서,
상기 투명도전물은 인듐틴옥사이드(indium tin oxide: ITO), 인듐징크옥사이드(indium zink oxide: IZO), 징크옥사이드(zink oxide: ZnO), 인듐옥사이드(indium oxide: In2O3), 인듐갈륨옥사이드(indium galium oxide: IGO), 및 알루미늄징크옥사이드(aluminium zink oxide: AZO)을 포함하는 그룹에서 선택된 적어도 하나 이상을 포함하는 박막 트랜지스터 어레이 기판. - 제 1 항에 있어서,
상기 제1절연층과 제2절연층은 동일한 식각면을 구비한 박막 트랜지스터 어레이 기판. - 제 6 항에 있어서,
상기 식각면과 상기 하부 전극 사이에 갭(gap)이 형성된 박막 트랜지스터 어레이 기판. - 제 7 항에 있어서,
상기 갭 사이에 상기 보호층이 배치된 박막 트랜지스터 어레이 기판. - 제 1 항에 있어서,
상기 하부 전극과 동일층에 상기 하부 전극에 연결되는 배선이 위치하고, 상기 제1절연층은 상기 하부 전극과 연결되는 상기 배선의 연결부 상에 위치하지 않는 박막 트랜지스터 어레이 기판. - 제 9 항에 있어서,
상기 배선 및 상기 배선 연결부는 이온 불순물이 도핑된 반도체 물질을 포함하는 박막 트랜지스터 어레이 기판. - 제 1 항에 있어서,
상기 상부 전극 외곽에 배치된 상기 제2절연층은 상기 상부 전극 보다 큰 개구를 갖는 콘택홀을 구비하는 박막 트랜지스터 어레이 기판. - 제 1 항에 있어서,
상기 보호층은 상기 소스 전극, 드레인 전극, 및 상기 상부 전극 상부에 더 배치되는 박막 트랜지스터 어레이 기판. - 제 1 항에 있어서,
상기 보호층은 무기 절연막인 박막 트랜지스터 어레이 기판. - 제 1 항에 있어서,
상기 제3절연층은 유기 절연막인 박막 트랜지스터 어레이 기판. - 제 1 항에 있어서,
상기 기판과 상기 제1절연층 사이에 제4절연층이 더 배치되고, 상기 제4절연층은 상기 하부 전극 외곽에 배치되지 않은 박막 트랜지스터 어레이 기판. - 기판 상에 배치되고, 활성층, 게이트 전극, 소스 전극 및 드레인 전극을 구비한 박막 트랜지스터;
상기 활성층과 동일층에 배치된 하부 전극, 및 상기 게이트 전극과 동일층에 배치된 상부 전극을 구비한 커패시터;
상기 게이트 전극 및 상부 전극과 동일층에 배치된 화소 전극;
상기 화소 전극 상에 배치된 유기 발광층;
상기 유기 발광층 상에 위치하는 대향 전극;
상기 활성층과 게이트 전극, 및 상기 하부 전극과 상부 전극 사이에 배치되고, 상기 하부 전극과 연결된 배선의 연결부에 배치되지 않은 제1절연층;
상기 제1절연층과, 상기 소스 전극 및 드레인 전극 사이에 배치되고, 상기 상부 전극의 외곽 및 상기 하부 전극과 연결된 배선의 연결부에 배치되지 않은 제2절연층;
상기 하부 전극과 연결된 배선이 연결부에 배치된 보호층; 및
상기 보호층 상에 형성되고 상기 화소 전극을 노출시키는 제3절연층;을 포함하는 유기 발광 표시 장치. - 제 16 항에 있어서,
상기 하부 전극 및 상기 하부 전극과 연결된 배선의 연결부는 이온 불순물이 도핑된 반도체 물질을 포함하는 유기 발광 표시 장치. - 제 16 항에 있어서,
상기 대향 전극은 상기 발광층에서 방출된 광을 반사하는 반사 물질을 포함하는 유기 발광 표시 장치. - 기판 상에 반도체층을 형성하고, 상기 반도체층을 패터닝하여 박막 트랜지스터의 활성층 및 커패시터의 하부 전극을 형성하는 제1마스크 공정;
제1절연층을 형성하고, 상기 제1절연층 상에 투명도전물 및 제1금속을 차례로 적층하고, 상기 투명도전물 및 제1금속을 패터닝하여 상기 투명도전물 및 제1금속이 차례로 적층된 화소 전극, 박막 트랜지스터의 게이트 전극, 및 커패시터의 상부 전극을 형성하는 제2마스크 공정;
제2절연층을 형성하고, 상기 제2절연층이 상기 화소 전극, 상기 활성층의 소스 영역 및 드레인 영역을 개구시키고, 상기 상부 전극 보다 큰 개구를 갖는 콘택홀을 형성하는 제3마스크 공정;
상기 제3마스크 공정의 결과물 상에 제2금속을 형성하고, 상기 제2금속을 패터닝하여 상기 소스 영역 및 드레인 영역과 접속하는 소스 전극 및 드레인 전극을 형성하고, 상기 화소 전극 및 상부 전극 상의 제1금속을 제거하는 제4마스크 공정; 및
상기 제4마스크 공정 결과물 상에 보호층 및 제3절연층을 차례로 형성하고, 상기 화소 전극 상의 보호막 및 제3절연층을 제거하는 제5마스크 공정;을 포함하는 박막 트랜지스터 어레이 기판의 제조 방법. - 제 19 항에 있어서,
상기 제1마스크 공정에서, 상기 반도체층을 패터닝하여 상기 하부 전극과 동일층에 상기 하부 전극에 연결되는 배선을 동시에 형성하는 박막 트랜지스터 어레이 기판의 제조 방법. - 제 19 항에 있어서,
상기 제2마스크 공정 후, 상기 소스 및 드레인 영역, 상기 배선에 이온 불순물을 도핑하는 박막 트랜지스터 기판의 제조 방법. - 제 19 항에 있어서,
상기 제3마스크 공정에서, 상기 제1절연층 및 상기 제2절연층이 동시에 식각되는 박막 트랜지스터 어레이 기판의 제조 방법. - 제 22 항에 있어서,
상기 제3마스크 공정에서, 상기 제1절연층 및 제2절연층의 식각면과, 상기 상부 전극 사이에 갭이 형성되는 박막 트랜지스터 어레이 기판의 제조 방법. - 제 19 항에 있어서,
상기 제4마스크 공정은 상기 제2금속을 식각하는 제1식각 공정, 상기 화소 전극 및 상부 전극 상의 제1금속을 제거하는 제2식각 공정을 포함하는 박막 트랜지스터 어레이 기판의 제조 방법. - 제 19 항에 있어서,
상기 제4마스크 공정에서, 상기 제2금속은 상기 제1금속과 동일 재료로 형성되고, 상기 제1금속 및 제2금속을 동시에 식각하는 박막 트랜지스터 어레이 기판의 제조 방법. - 제 19 항에 있어서,
상기 제4마스크 공정 후, 상기 하부 전극에 이온 불순물을 도핑하는 박막 트랜지스터 어레이 기판의 제조 방법. - 제 19 항에 있어서,
상기 제5마스크 공정에서, 상기 제3절연층 제거 후 상기 보호층을 제거하는 박막 트랜지스터 어레이 기판의 제조 방법. - 제 27 항에 있어서
상기 보호층은 드라이 에칭(dry etching)으로 제거되는 박막 트랜지스터 어레이 기판의 제조 방법.
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