KR20120136705A - 횡전계형 액정표시장치 및 이의 제조 방법 - Google Patents

횡전계형 액정표시장치 및 이의 제조 방법 Download PDF

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Abstract

본 발명은 화소전극과 데이터 배선을 동일한 마스크 공정으로 형성하여 마스크 수를 저감하며 화질 불량을 동시에 방지할 수 있는 횡전계형 액정표시장치 및 이의 제조 방법을 개시한다.

Description

횡전계형 액정표시장치 및 이의 제조 방법{In-plane switching mode liquid crystal display device and method of fabricating the same}
본 발명은 횡전계형 액정표시장치에 관한 것으로, 화질 불량의 개선 및 공정 수 절감 효과를 동시에 얻을 수 있는 횡전계형 액정표시장치 및 이의 제조 방법에 관한 것이다.
일반적으로 액정표시장치는 저소비 전력으로 구동될 뿐만 아니라 박형화의 가능으로 최근 디스플레이 산업분야에서 널리 이용되고 있다.
이와 같은 액정표시장치는 액정을 사이에 두고 서로 대응된 컬러필터 기판과 박막트랜지스터 기판을 포함한다. 여기서, 컬러필터 기판과 박막트랜지스터 기판에 각각 배치된 전극에 전압이 인가될 경우, 인가된 전압 차에 의해 형성된 상하의 수직적 전기장이 액정 분자의 방향을 제어한다. 이때, 액정 분자의 방향에 따라, 액정을 투과하는 광의 투과율이 조절되어 액정표시장치는 영상을 표시하게 된다.
여기서, 액정표시장치가 상하의 수직적 전기장에 의해 액정을 구동하는 방식을 채택할 경우, 시야각 특성이 저하되는 문제점이 있었다. 이를 해결하기 위해, 수평적 전기장을 이용하는 횡전계(In-Plane Switching ; IPS)에 의한 액정 구동 방법이 제안되었다.
이때, 횡전계형 액정표시장치는 다른 방식에 비해 시야각 특성을 향상시킬 수 있었지만, 투과율이 저하되는 문제점이 있었다. 이를 해결하기 위해, 절연막을 사이에 두고 화소전극과 공통전극을 형성하되, 화소 전극은 화소영역의 전면에 배치하며, 공통전극은 일정 간격 이격되도록 다수개로 형성하였다. 이때, 화소전극과 공통 전극 사이에 형성된 프린지 필드가 화소전극 및 공통 전극 상과 대응된 모든 화소영역의 액정을 구동하게 되므로, 액정표시장치의 투과율이 증대될 수 있었다.
하지만, 프린지 필드를 형성하기 위해 화소전극과 공통전극은 서로 다른 마스크를 이용해서 형성되므로, 투과율 개선을 위한 횡전계형 액정표시장치는 적어도 6개의 마스크 공정을 수행해서 제작될 수밖에 없었다. 즉, 투과율 개선을 위한 횡전계형 액정표시장치는 게이트 전극 및 게이트 배선을 형성하는 제 1 마스크 공정, 반도체층을 형성하는 제 2 마스크 공정, 소스 및 드레인 전극과 데이터 배선을 형성하는 제 3 마스크 공정, 화소전극을 형성하는 제 4 마스크 공정, 콘택홀을 갖는 보호층을 형성하는 제 5 마스크 공정 및 공통전극을 형성하는 제 6 마스크 공정을 포함하게 된다. 이에 따라, 횡전계형 액정표시장치는 투과율을 개선할 수 있었으나, 마스크 수의 증가로 인해 생산성이 저하되고 생산 비용이 증가하는 문제점이 있었다.
한편, 화소전극은 다수의 화소영역, 데이터 배선 및 게이트 배선의 교차 영역에 각각 배치될 수 있다. 이때, 화소전극의 일측은 데이터 배선과 일정 간격 이격되도록 배치될 수 있다. 하지만, 화소전극과 데이터 배선은 서로 다른 마스크 공정을 통해 형성함에 있어서, 포토 장비의 오차로 인해 데이터 배선 또는 화소전극의 포토 공정시 오버레이 시프트가 발생할 수 있다. 이에 따라, 데이터 배선을 사이에 두고 서로 이웃한 화소영역에 각각 배치된 두 화소 전극은 상기 데이터 배선과 서로 다른 간격을 가질 수 있다. 여기서, 화소전극과 데이터 배선의 간격 차이는 화소영역별로 화소전극과 데이터 배선간의 캐패시턴스의 차이를 발생시킬 수 있어, 결국 횡전계형 액정표시장치의 이븐/오드 세로 얼룩과 같은 화질 불량을 야기할 수 있다.
이에 따라, 횡전계형 액정표시장치는 절연막을 사이에 두고 이격공간을 갖는 다수의 공통전극과 화소전극을 형성함에 따라 투과율을 개선할 수 있었으나, 마스크 수가 증가할 뿐만 아니라 포토 공정의 오차로 인한 이븐/오드 세로 얼룩과 같은 화질 불량이 발생하는 문제점이 있었다.
따라서, 본 발명은 횡전계형 액정표시장치에서 발생될 수 있는 문제점을 해결하기 위하여 창안된 것으로서, 구체적으로 화소전극과 데이터 배선을 동일한 마스크 공정으로 형성하여 마스크 수를 저감하며 화질 불량을 동시에 방지할 수 있는 횡전계형 액정표시장치를 제공함에 그 목적이 있다.
본 발명에 따른 해결 수단의 횡전계형 액정표시장치를 제공한다. 상기 횡전계형 액정표시장치는 기판 상에 배치된 게이트 배선; 상기 게이트 배선과 교차하여 화소영역을 정의하고, 이중층으로 형성된 데이터 배선; 상기 게이트 배선과 데이터 배선의 교차에 의해 정의된 화소 영역에 배치된 박막트랜지스터; 상기 박막트랜지스터와 전기적으로 연결되며 상기 데이터 배선을 구성하는 하나의 층과 동일한 재질로 형성되고 상기 데이터 배선과 균일한 간격을 유지하며 상기 화소 영역의 전면에 배치된 화소전극; 상기 화소전극을 포함한 상기 기판 상에 배치된 보호층; 및 상기 보호층 상에 상기 화소전극과 중첩되며, 서로 전기적으로 연결되고 일정 간격으로 이격된 다수의 공통전극;을 포함할 수 있다.
여기서, 상기 박막트랜지스터는, 상기 기판상에 배치된 게이트 전극; 상기 게이트 전극을 포함하는 상기 기판상에 배치된 게이트 절연막; 상기 게이트 전극과 대응된 상기 게이트 절연막 상에 배치된 반도체 패턴; 상기 반도체 패턴상에 배치된 오믹 콘택 패턴; 상기 오믹 콘택 패턴 상에 배치되며 상기 데이터 배선을 구성하는 하나의 층이 연장되어 형성된 소스 전극; 및 상기 소스 전극과 이격되며 상기 오믹 콘택 패턴 상에 배치된 드레인 전극;을 포함할 수 있다.
또한, 상기 화소전극은 상기 드레인 전극의 일부로부터 연장되어 형성될 수 있다.
또한, 상기 반도체 패턴상의 상기 소스 및 드레인 전극의 각 식각면은 상기 오믹 콘택 패턴의 식각면과 일치할 수 있다.
또한, 상기 소스 및 드레인 전극과 상기 화소전극은 ITO 또는 IZO로 형성될 수 있다.
또한, 상기 오믹 콘택 패턴은 MoTi, MoN, MoNb, MoV 및 MoW으로 이루어진 군으로부터 선택된 적어도 어느 하나로 형성될 수 있다.
또한, 상기 데이터 배선을 구성하는 이중층은 순차적으로 적층된 투명도전패턴과 금속 패턴으로 형성될 수 있다.
본 발명에 따른 해결 수단의 횡전계형 액정표시장치의 제조 방법을 제공한다. 상기 제조 방법은 기판 상에 게이트 배선 및 박막트랜지스터를 구성하는 게이트 전극을 형성하는 단계; 상기 게이트 배선을 포함한 기판 상에 게이트 절연막을 형성하는 단계; 상기 게이트 배선을 포함한 상기 게이트 절연막 상에 배치되고 상기 게이트 배선과 교차하여 화소영역을 정의하며 이중층으로 형성된 데이터 배선과, 상기 박막트랜지스터를 구성하는 반도체 패턴, 오믹콘택 패턴 및 소스 및 드레인 전극과, 상기 박막트랜지스터와 전기적으로 연결되며 상기 데이터 배선을 구성하는 하나의 층과 동일한 재질로 형성되고 상기 데이터 배선과 균일한 간격을 유지하며 상기 화소 영역의 전면에 배치된 화소전극을 형성하는 단계; 상기 화소전극을 포함한 상기 기판 상에 배치된 보호층을 형성하는 단계; 및 상기 보호층 상에 상기 화소전극과 중첩되며, 서로 전기적으로 연결되고 일정 간격으로 이격된 다수의 공통전극을 형성하는 단계;를 포함할 수 있다.
여기서, 상기 데이터 배선, 상기 박막트랜지스터 및 상기 화소전극을 형성하는 단계는, 상기 게이트 전극과 대응된 상기 게이트 절연막 상에 순차적으로 적층된 반도체 패턴과 예비 오믹 콘택 패턴을 형성하는 단계; 상기 예비 오믹 콘택 패턴을 포함한 상기 게이트 절연막 상에 순차적으로 적층된 제 1 및 제 2 도전층을 형성하는 단계; 상기 제 1 및 제 2 도전층 상에 단차를 갖는 제 1 포토레지스트층을 형성하는 단계; 및 상기 제 1 포토레지스트층을 식각 마스크로 사용하여 상기 제 1 및 제 2 도전층을 식각하여 데이터 배선과 더미 도전패턴을 갖는 소스 전극, 드레인 전극 및 화소전극을 형성하는 단계; 상기 제 1 포토레지스트층의 단차를 제거하여 제 2 포토레지스트층을 형성하는 단계; 상기 제 2 포토레지스트층을 식각 마스크로 사용하여 상기 소스 및 드레인 전극과 상기 화소전극 상의 더미 도전패턴을 제거하는 단계; 및 상기 소스 및 드레인 전극을 식각 마스크로 사용하여 상기 예비 오믹 콘택패턴을 식각하여 오믹 콘택패턴을 형성하는 단계;를 포함할 수 있다.
여기서, 상기 화소전극은 상기 드레인 전극의 일부로부터 연장되어 형성될 수 있다.
또한, 상기 박막트랜지스터의 소스 전극은 상기 데이터 배선을 구성하는 하나의 층이 연장되어 형성될 수 있다.
또한, 상기 소스 및 드레인 전극과 상기 화소전극은 ITO 또는 IZO로 형성될 수 있다.
또한, 상기 박막트랜지스터의 오믹 콘택 패턴은 MoTi, MoN, MoNb, MoV 및 MoW으로 이루어진 군으로부터 선택된 적어도 어느 하나로 형성될 수 있다.,
또한, 상기 데이터 배선을 구성하는 이중층은 순차적으로 적층된 투명도전패턴과 금속 패턴으로 형성될 수 있다.
본 발명의 실시예에 따른 횡전계형 액정표시장치는 화소전극과 데이터 배선을 동일한 마스크 공정으로 형성함에 따라, 마스크 수를 저감하며 모든 화소에서 화소전극과 데이터 배선간의 간격을 일정하게 가질 수 있어, 종래 모든 화소에서 데이터 배선과 화소전극간의 캐패시턴스의 차이로 인한 이븐/오드 세로 얼룩의 발생을 방지할 수 있다.
또한, 본 발명의 실시예에 따른 횡전계형 액정표시장치는 화소전극과 드레인 전극이 일체로 형성되어, 종래와 대비하여 화소전극과 드레인 전극을 서로 전기적으로 연결하기 위한 콘택홀을 형성하지 않아도 되므로, 개구율을 높일 수 있다.
도 1은 본 발명의 제 1 실시예에 따른 횡전계형 액정표시장치를 개략적으로 도시한 평면도이다.
도 2는 도 1에 도시된 I-I'선, Ⅱ-Ⅱ' 선 및 Ⅲ-Ⅲ'선을 절단한 단면도이다.
도 3 내지 도 9는 본 발명의 제 2 실시예에 따른 횡전계형 액정표시장치의 공정을 설명하기 위해 도시한 단면도들이다.
본 발명의 실시예들은 횡전계형 액정표시장치의 도면을 참고하여 상세하게 설명한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되어지는 것이다.
따라서, 본 발명은 이하 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고, 도면들에 있어서, 장치의 크기 및 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 제 1 실시예에 따른 횡전계형 액정표시장치를 개략적으로 도시한 평면도이다.
도 2는 도 1에 도시된 I-I'선, Ⅱ-Ⅱ' 선 및 Ⅲ-Ⅲ'선을 절단한 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 실시예에 따른 횡전계형 액정표시장치는 기판(110)상에 배치된 게이트 배선(101), 데이터 배선(102), 박막트랜지스터(T), 화소전극(130), 보호층(140) 및 공통전극(150)을 포함할 수 있다.
기판(110)은 광을 투과할 수 있는 투명 기판으로 이루어질 수 있다. 본 발명의 실시예에서 기판(110)의 재질 및 형태를 한정하는 것은 아니다. 예컨대, 기판(110)의 재질은 유리 또는 수지일 수 있다. 또한, 기판(110)의 형태는 플레이트 또는 필름의 형태일 수 있다.
게이트 배선(101) 및 데이터 배선(102)은 서로 교차하며 다수의 화소 영역을 정의하며 기판(110)상에 배치될 수 있다. 여기서, 게이트 배선(101)과 데이터 배선(102) 사이에 게이트 절연막(120)이 개재되어 게이트 배선(101)과 데이터 배선(102)은 서로 절연되어 있을 수 있다.
게이트 배선(101)은 단일층의 도전패턴으로 이루어질 수 있으나, 본 발명의 실시예에서 이를 한정하는 것은 아니며 다층으로 형성될 수도 있다. 게이트 배선(101)을 형성하는 재질은 Cu, Al, Au, Ag 및 Mo 중 어느 하나의 단일 금속 또는 어느 하나를 포함한 합금일 수 있으며, 본 발명의 실시예에서 게이트 배선(101)의 재질을 한정하는 것은 아니다.
게이트 배선(101)의 일 끝단부에 게이트 패드부(104)가 배치될 수 있다. 여기서, 게이트 패드부(104)는 서로 전기적으로 연결된 제 1 및 제 2 게이트 패드 전극(104a, 104b)을 포함할 수 있다. 여기서, 제 1 게이트 패드 전극(104a)은 게이트 배선(101)의 일끝단에서 연장되어 형성된다. 제 2 게이트 패드 전극(104b)은 보호층(140)상에 배치되며 보호층(140)에 형성된 제 1 콘택홀(C1)을 통해 제 1 게이트 패드 전극(104a)과 전기적으로 연결되어 있을 수 있다.
데이터 배선(102)은 이중층의 도전패턴으로 형성될 수 있다. 여기서, 데이터 배선(102)은 순차적으로 적층된 제 1 및 제 2 도전패턴(102a, 102b)으로 형성될 수 있다. 이때, 제 1 도전패턴(102a)은 투명도전패턴일 수 있다. 여기서, 제 1 도전패턴(102a)을 형성하는 재질의 예로서는 ITO 또는 IZO일 수 있다. 또한, 제 2 도전패턴(102b)은 제 1 도전패턴(102a)에 비해 낮은 저항을 갖는 금속으로 형성된 금속 패턴일 수 있다. 여기서, 제 2 도전패턴(102b)은 Ag, Au 및 Cu 중 어느 하나의 단일 금속 또는 어느 하나를 포함한 합금으로 형성될 수 있다.
데이터 배선(102)의 일 끝단부에 데이터 패드부(105)가 배치될 수 있다. 여기서, 데이터 패드부(105)는 서로 전기적으로 연결된 제 1 및 제 2 데이터 패드 전극(105a, 105b)을 포함할 수 있다. 여기서, 제 1 데이터 패드 전극(105a)은 데이터 배선(102)의 일끝단이 연장되어 형성된다. 제 2 데이터 패드 전극(105b)은 보호층(140) 상에 배치되며 보호층(140)에 형성된 제 2 콘택홀(C2)을 통해 제 2 데이터 패드 전극(105b)과 전기적으로 연결되어 있을 수 있다.
이에 더하여, 기판(110)상에 게이트 배선(101)과 평행하며 공통 배선(103)이 더 배치될 수 있다. 여기서, 공통 배선(103)은 게이트 배선(101)과 동일한 도전 재질로 형성될 수 있다. 이는 공통 배선(103)과 게이트 배선(101)은 동일한 마스크 공정을 통해 형성될 수 있기 때문이다.
공통 배선(103)의 일 끝단부에 공통 패드부(106)가 배치될 수 있다. 여기서, 공통 패드부(106)는 서로 전기적으로 연결된 제 1 및 제 2 공통 패드 전극(106a, 106b)을 포함할 수 있다. 여기서, 제 1 공통 패드 전극(106a)은 공통 배선(103)의 일끝단이 연장되어 형성된다. 제 2 공통 패드 전극(106b)은 보호층(140) 상에 배치되며 보호층(140)에 형성된 제 3 콘택홀(C3)을 통해 제 2 공통 패드 전극(106b)과 전기적으로 연결되어 있을 수 있다.
여기서, 제 2 게이트 패드 전극(104b), 제 2 데이터 패드 전극(105b) 및 제 2 공통 패드 전극(106b)은 외부에 노출되는 전극으로, 다른 재질에 비해 부식성이 낮은 재질로 이루어질 수 있다. 또한, 제 2 게이트 패드 전극(104b), 제 2 데이터 패드 전극(105b) 및 제 2 공통 패드 전극(106b)은 후술 될 공통전극(150)과 동일한 마스크 공정에 의해 형성될 수 있으므로, 제 2 게이트 패드 전극(104b), 제 2 데이터 패드 전극(105b) 및 제 2 공통 패드 전극(106b)은 ITO 또는 IZO로 형성될 수 있다.
게이트 배선(101)과 데이터 배선(102)의 교차 영역, 즉 화소영역에 박막트랜지스터(T)가 배치될 수 있다.
박막트랜지스터(T)는 기판(110)상에 배치된 게이트 전극(111), 게이트 절연막(120), 반도체 패턴(112), 오믹 콘택 패턴(113) 및 소스 및 드레인 전극(114, 115)을 포함할 수 있다.
구체적으로, 게이트 전극(111)은 기판(110) 상에 배치되어 있다. 이때, 게이트 전극(111)은 게이트 배선(101)의 일부가 돌출되어 형성되어 있을 수 있다. 즉, 게이트 전극(111)과 게이트 배선(101)은 일체로 이루어질 수 있다.
게이트 절연막(120)은 게이트 전극(111)을 포함한 기판(110) 상에 배치되어 있다. 게이트 절연막(120)을 형성하는 재질의 예로서는 실리콘 산화막 또는 실리콘 질화막일 수 있다.
게이트 전극(111)과 대응된 게이트 절연막(120) 상에 반도체 패턴(112)과 오믹 콘택 패턴(113)이 순차적으로 적층되어 있다. 여기서, 반도체 패턴(112)은 비정질 실리콘 또는 폴리 실리콘으로 이루어질 수 있다. 또한, 오믹 콘택 패턴(113)은 후술 될 화소전극(130)을 이루는 물질과 오믹콘택을 이룰 수 있는 금속, 즉 Mo계 합금으로 이루어질 수 있다. 이때, Mo계 합금의 예로서는 MoTi, MoN, MoNb, MoV 및 MoW 등일 수 있다. 오믹 콘택 패턴(113)은 채널영역을 사이에 두고 배치된 반도체 패턴(112)의 양측 상부에 각각 배치될 수 있다. 즉, 오믹 콘택 패턴(113)은 반도체 패턴의 채널 영역을 노출하며 반도체 패턴(112)상에 배치될 수 있다.
소스 및 드레인 전극(114, 115)은 오믹 콘택 패턴(113) 상에 배치될 수 있다. 소스 및 드레인 전극(114, 115)은 반도체 패턴(112)의 채널 영역을 노출하도록 형성될 수 있다. 여기서, 반도체 패턴(112) 상에 배치된 소스 및 드레인 전극(114, 115)의 식각면은 오믹 콘택 패턴(113)의 식각면과 일치하도록 형성될 수 있다. 이는 소스 및 드레인 전극(114, 115)을 식각 마스크로 사용하여 오믹 콘택 패턴(113)이 형성될 수 있기 때문이다.
소스 전극(114)은 데이터 배선(102)과 전기적으로 연결되어 있을 수 있다. 여기서, 소스 전극(114)은 데이터 배선(102)을 구성하는 이중층 중 어느 하나, 예컨대 제 1 도전패턴(102a)의 연장으로 형성될 수 있다. 소스 전극(114)은 드레인 전극(115)의 적어도 삼측면을 감쌀 수 있도록 'U'자형의 형태를 가질 수 있다. 이에 따라, 소스 전극(114)과 드레인 전극(115) 사이의 채널 영역의 표면적을 증대시킬 수 있어, 박막트랜지스터(T)의 전기적 특성을 향상시킬 수 있다.
드레인 전극(115)은 소스 전극(114)과 동일한 재질, 즉 데이터 배선(102)의 제 1 도전패턴(102a)과 동일한 재질로 형성될 수 있다. 이때, 소스 및 드레인 전극(114, 115)은 투명한 도전물질, 예컨대 ITO 또는 IZO로 형성될 수 있다.
화소전극(130)은 박막트랜지스터(T)와 전기적으로 연결되며 화소 영역의 전면에 배치될 수 있다. 화소전극(130)은 드레인 전극(115)의 일부가 연장되어 형성될 수 있다. 즉, 화소전극(130)과 드레인 전극(115)은 일체로 이루어질 수 있다. 이에 따라, 화소전극(130)은 박막트랜지스터(T)와 전기적으로 연결될 수 있다. 여기서, 종래 화소전극과 드레인 전극은 그 사이에 콘택홀을 구비한 보호층을 개재시키고, 화소전극과 드레인 전극은 콘택홀을 통해 서로 전기적 접속을 이루었다. 이에 따라, 종래 화소전극과 드레인 전극의 전기적 접속을 위해 콘택홀 형성 영역을 구비하여야 했다. 하지만, 본 발명에서는 콘택홀 없이 화소전극(130)과 드레인 전극(115)은 직접적으로 전기적으로 연결되므로, 종래와 대비하여 화소전극(130)과 드레인 전극(115)의 전기적 접속을 위한 콘택홀이 필요하지 않게 되어, 결국 종래보다 개구율을 향상시킬 수 있다.
여기서, 각 화소영역에서 화소전극(130)과 데이터 배선(102)의 간격은 일정할 수 있다. 이는 화소전극(130)과 데이터 배선(102)을 동일한 마스크 공정에 의해 형성하기 때문에 가능할 수 있다.
보호층(140)은 화소전극(130) 및 박막트랜지스터(T)를 포함한 게이트 절연막(120)상에 배치되어 있다. 여기서, 보호층(140)은 제 1 게이트 패드 전극(104a), 제 1 데이터 패드 전극(105a), 제 1 공통 패드 전극(106a) 및 공통 배선(103)의 각 일부를 노출하는 제 1 내지 제 4 콘택홀(C1, C2, C3, C4)을 구비할 수 있다.
보호층(140)을 형성하는 재질을 본 발명의 실시예에서 한정하는 것은 아니지만, 보호층(140)을 형성하는 재질의 예로서는 실리콘 산화막 또는 실리콘 질화막일 수 있다.
보호층(140) 상에 다수의 공통전극(150)이 배치될 수 있다. 여기서, 다수의 공통전극(150)은 일정 간격 이격되어 있을 수 있다. 이때, 다수의 공통전극(150)은 서로 전기적으로 연결되어 제 4 콘택홀(C4)을 통해 공통 배선(103)과 전기적으로 연결될 수 있다.
여기서, 다수의 공통전극(150)과 화소전극(130)은 그 사이에 보호층(140)을 사이에 두고 중첩되도록 배치되어 있다. 이에 따라, 공통전극(150)과 화소전극(130) 사이에 전압이 인가될 경우, 공통전극(150)과 화소전극(130)상, 즉 화소 영역의 전 영역에서 액정의 구동을 위한 프린지 필드가 형성될 수 있으므로, 횡전계형 액정표시장치의 투과율이 향상될 수 있다.
이에 더하여, 공통 전극(150)은 데이터 배선(102)과 중첩되도록 형성하여, 스토리지 캐패시턴스를 형성할 수도 있다.
이에 따라, 본 발명의 실시예에서와 같이, 횡전계형 액정표시장치는 데이터 배선(102)과 화소전극(130)간의 간격을 일정하게 가짐으로써, 이븐/오드 세로 불량과 같은 화질 불량이 발생하는 것을 방지할 수 있다.
도 3 내지 도 9는 본 발명의 제 2 실시예에 따른 횡전계형 액정표시장치의 공정을 설명하기 위해 도시한 단면도들이다.
도 3을 참조하면, 본 발명의 실시예에 따른 횡전계형 액정표시장치를 제조하기 위해, 먼저 기판(110)을 제공한다.
기판(110)은 광을 투과할 수 있는 투명 기판일 수 있다. 기판(110)의 재질은 유리 또는 수지일 수 있다. 또한, 기판(110)의 형태는 플레이트 또는 필름의 형태일 수 있다. 그러나, 본 발명의 실시예에서, 기판(110)의 형태나 재질을 한정하는 것은 아니다.
기판(110)상에 제 1 마스크 공정을 수행하여 게이트 배선(101) 및 게이트 전극(111)을 형성할 수 있다.
구체적으로 게이트 배선(101) 및 게이트 전극(111)을 형성하기 위해, 기판(110) 상에 금속막을 형성한 후, 금속막 상에 마스크를 이용한 포토 공정을 통해 일정한 패턴 형상을 갖는 제 1 포토레지스트 패턴을 형성한다. 여기서, 금속막을 형성하는 재질의 예로서는 Cu, Al, Au, Ag 및 Mo 중 어느 하나의 단일 금속 또는 어느 하나를 포함한 합금일 수 있다. 이때, 금속막은 스퍼터링법 또는 진공증착법을 통해 형성할 수 있다. 이후, 제 1 포토레지스트 패턴을 식각 마스크로 사용하여 금속막을 식각하여 게이트 배선(101) 및 게이트 전극(111)이 형성될 수 있다. 여기서, 게이트 전극(111)은 게이트 배선(101)의 일부에서 돌출되어 형성될 수 있다. 즉, 게이트 전극(111)은 게이트 배선(101)과 일체로 형성될 수 있다.
도면상에 도시되지 않았으나, 게이트 배선(101) 및 게이트 전극(111)을 형성하는 공정에서 제 1 게이트 패드 전극(104a), 공통 배선(103), 제 1 공통 패드 전극(106a)이 기판(110) 상에 형성될 수 있다. 즉, 금속막의 식각으로 인해, 제 1 게이트 패드 전극(104a), 공통 배선(103), 제 1 공통 패드 전극(106a)이 형성될 수 있다. 여기서, 제 1 게이트 패드 전극(104a)은 게이트 배선(101)의 일끝단의 연장으로 형성될 수 있다. 즉, 제 1 게이트 패드 전극(104a)과 게이트 배선(101)은 일체로 이루어질 수 있다. 또한, 공통 배선(103)은 게이트 배선(101)과 평행하며 기판(110)상에 배치될 수 있다. 여기서, 제 1 공통 패드 전극(106a)은 공통 배선(103)의 일끝단의 연장으로 형성될 수 있다. 즉, 제 1 공통 패드 전극(106a)과 공통 배선(103)은 일체로 이루어질 수 있다.
도 4를 참조하면, 게이트 배선(101) 및 게이트 전극(111)을 형성한 후, 게이트 배선(101) 및 게이트 전극(111)을 포함한 기판(110) 상에 게이트 절연막(120)을 형성한다. 여기서, 게이트 절연막(120)은 실리콘 질화막 또는 실리콘 산화막으로 형성될 수 있다. 이때, 게이트 절연막(120)을 형성하는 방법의 예로서는 화학기상증착법을 들 수 있다.
게이트 절연막(120)을 형성한 후, 제 2 마스크 공정으로 반도체 패턴(112) 및 예비 오믹 콘택 패턴(113b)을 형성한다.
구체적으로, 게이트 절연막(120)상에 반도체층(112a) 및 오믹콘택층(113a)을 형성한다. 여기서, 반도체층(112a)은 비정질 실리콘 또는 폴리 실리콘으로 형성할 수 있다. 이때, 반도체층(112a)을 형성하는 방법의 예로서는 화학기상증착법을 들 수 있다. 또한, 오믹콘택층(113a)은 후술될 소스 및 드레인 전극(114, 115)과 오믹 콘택을 이룰 수 있는 재질, 예컨대 Mo계 합금으로 형성될 수 있다. 이때, Mo계 합금의 예로서는 MoTi, MoN, MoNb, MoV 및 MoW 등일 수 있다. 여기서, 오믹콘택층(113a)을 형성하는 방법의 예로서는 스퍼터링법을 들 수 있다.
이후, 오믹콘택층(113a) 상에 포토 공정을 수행하여 마스크를 이용한 포토 공정을 통해 일정한 패턴 형상을 갖는 제 2 포토레지스트 패턴(210)을 형성한다. 이후, 제 2 포토레지스트 패턴(210)을 식각 마스크로 사용하여, 반도체층(112a)과 오믹 콘택층(113a)을 일괄 식각하여 도 5에서와 같이, 반도체 패턴(112)과 예비 오믹 콘택 패턴(113b)을 형성한다. 여기서, 반도체 패턴(112)과 예비 오믹 콘택 패턴(113b)은 게이트 전극(111)과 대응된 게이트 절연막(120)상에 배치될 수 있다.
도 6을 참조하면, 반도체 패턴(112)과 예비 오믹 콘택 패턴(113b)을 형성한 후, 제 3 마스크 공정을 통해 데이터 배선(102), 소스 및 드레인 전극(114, 115) 및 화소전극(130)을 형성한다.
구체적으로, 예비 오믹 콘택 패턴(113b)을 포함한 게이트 절연막(120) 상에 제 1 및 제 2 도전층(114a, 114b)을 순차적으로 형성한다. 여기서, 제 1 도전층(114a)은 투명도전물질, 예컨대 ITO 또는 IZO로 형성할 수 있다. 또한, 제 2 도전층(114b)은 제 1 도전층(114a)에 비해 낮은 저항 특성을 갖는 금속, 예컨대 Ag, Au 및 Cu 중 어느 하나의 단일 금속 또는 어느 하나를 포함한 합금으로 형성될 수 있다. 이때, 제 1 및 제 2 도전층(114a, 114b)을 형성하는 방법의 예로서는 스퍼터링법 또는 진공증착법을 통해 형성할 수 있다.
이후, 제 2 도전층(114b) 상에 하프톤 마스크 또는 슬릿 마스크를 통해 단차를 가지며 일정한 패턴 형상의 제 3 포토레지스트 패턴(220a)을 형성한다. 여기서, 하프톤 마스크 또는 슬릿 마스크는 영역별로 다른 광 투과율을 가짐에 따라, 포토레지스트에 선택적으로 제공되는 노광량을 조절할 수 있다. 이에 따라, 제 3 포토레지스트패턴(220a)은 영역별로 다른 노광량으로 인한 포토공정으로 단차를 가질 수 있다.
이후, 제 3 포토레지스트 패턴(220a)을 식각 마스크로 사용하여 제 1 및 제 2 도전층(114a, 114b)을 식각하여, 도 7에서와 같이 데이터 배선(102), 소스 및 드레인 전극(114, 115), 화소전극(130) 및 제 1 데이터 패드 전극(105a)이 형성될 수 있다. 여기서, 데이터 배선(102)과 제 1 데이터 패드 전극(105a)은 제 1 및 제 2 도전층(114a, 114b)의 식각으로 인해 형성된 제 1 및 제 2 도전패턴(102a, 102b)을 포함할 수 있다. 즉, 데이터 배선(102)과 제 1 데이터 패드 전극(105a)은 투명 도전패턴과 금속 패턴의 적층 구조로 이루어질 수 있다. 여기서, 제 1 데이터 패드 전극(105a)은 데이터 배선(102)의 일끝단이 연장되어 형성될 수 있다.
여기서, 소스 및 드레인 전극(114, 115)과 화소전극(130)은 제 3 포토레지스트 패턴(220a)을 식각 마스크로 사용하는 식각 공정을 통해 형성되므로, 소스 및 드레인 전극(114, 115)과 화소전극(130) 상에 데이터 배선(102)을 구성하는 제 2 도전패턴(102b)과 동일한 재질로 형성된 더미 도전패턴(114c)이 더 배치될 수 있다.
이후, 제 3 포토레지스트 패턴(220a)에 단차가 제거될 때까지 에싱 공정을 수행하여 제 4 포토레지스트 패턴(220b)을 형성한다.
도 8을 참조하면, 제 4 포토레지스트 패턴(220b)을 식각 마스크로 사용하여, 소스 및 드레인 전극(114, 115)과 화소전극(130) 상의 더미 도전 패턴(114c)을 제거한다. 이에 따라, 화소 영역에 배치된 소스 및 드레인 전극(114, 115)과 화소전극(130)은 제 1 도전패턴(102a)과 동일한 재질, 즉 투명한 도전물질로만 형성되어, 광 투과율을 향상시킬 수 있다.
이후, 소스 및 드레인 전극(114, 115)을 식각 마스크로 사용하여, 예비 오믹 콘택 패턴(113b)을 식각하여, 반도체 패턴(112)의 채널 영역을 노출하는 오믹 콘택 패턴(113)이 형성될 수 있다. 이때, 제 4 포토레지스트 패턴(220b)은 오믹 콘택 패턴(113)을 형성하기 이전 또는 이후에 제거될 수 있다.
이에 따라, 데이터 배선(102), 소스 및 드레인 전극(114, 115)과 화소전극(130)은 동일한 마스크 공정을 통해 형성될 수 있다. 이때, 데이터 배선(102)과 화소전극(130)은 동일한 마스크 공정을 통해 형성됨에 따라, 포토 장비의 오차로 인해 데이터 배선(102)과 화소전극(130)의 간격이 화소별로 달라지는 것을 방지할 수 있다. 즉, 모든 화소영역에서 데이터 배선(102)과 화소전극(130)은 일정한 간격을 유지할 수 있다.
또한, 화소전극(130)은 드레인 전극(115)의 일부가 연장되어 형성되어 있을 수 있다. 즉, 화소전극(130)과 드레인 전극(115)은 일체로 형성될 수 있다. 이에 따라, 종래와 같이 화소전극(130)과 드레인 전극(115)의 전기적 접속을 위해 콘택홀을 형성할 필요없이, 본 발명의 화소전극(130)과 드레인 전극(115)은 직접적으로 전기적으로 연결될 수 있다.
도 9를 참조하면, 소스 및 드레인 전극(114, 115)과 화소전극(130)을 포함하는 게이트 절연막(120) 상에 보호층(140)을 형성한다.
여기서, 보호층(140)은 산화실리콘막 또는 질화실리콘막으로 형성할 수 있다. 이때, 보호층(140)을 형성하는 방법의 예로서는 화학기상증착법일 수 있다.
이후, 제 4 마스크 공정을 통해, 보호층에 제 1 게이트 패드 전극(104a), 제 1 공통 패드 전극(106a), 제 1 데이터 패드 전극(105a) 및 공통 배선(103)의 일부를 각각 노출하는 제 1 내지 제 4 콘택홀(C1, C2, C3, C4)을 형성한다.
이후, 제 1 내지 제 4 콘택홀(C1, C2, C3, C4)에 각각 노출된 제 1 게이트 패드 전극(104a), 제 1 공통 패드 전극(106a), 제 1 데이터 패드 전극(105a) 및 공통 배선(103)에 각각 전기적으로 연결되는 제 2 게이트 패드 전극(104b), 제 2 공통 패드 전극(106b), 제 2 데이터 패드 전극(105b) 및 공통전극(150)을 형성한다. 여기서, 제 2 게이트 패드 전극(104b), 제 2 공통 패드 전극(106b), 제 2 데이터 패드 전극(105b) 및 다수의 공통전극(150)은 제 5 마스크 공정을 통해 형성할 수 있다.
구체적으로, 제 1 내지 제 4 콘택홀(C1, C2, C3, C4)을 구비한 보호층(140) 상에 도전막을 형성한다. 여기서, 도전막은 투명 도전 물질, 예컨대 ITO 또는 IZO로 형성할 수 있다. 이때, 도전막을 형성하는 방법의 예로서는 스퍼터링법 또는 진공증착법일 수 있다. 이후, 도전막 상에 마스크를 이용한 노광공정을 통해 일정한 패턴을 갖는 제 5 포토레지스트 패턴을 형성한다. 제 5 포토레지스트 패턴을 식각 마스크로 사용하여 도전막을 식각하여, 제 2 게이트 패드 전극(104b), 제 2 공통 패드 전극(106b), 제 2 데이터 패드 전극(105b) 및 다수의 공통전극(150)이 형성될 수 있다. 이때, 다수의 공통전극(150)은 일정 간격으로 이격되어 있되, 서로 전기적으로 연결되어 있을 수 있다. 이때, 다수의 공통전극은 일정 간격의 개구들을 다수개 구비한 플레이트 형상을 가질 수 있다.
본 발명의 실시예에 따른 횡전계형 액정표시장치는 화소전극(130)과 데이터 배선(102)을 동일한 마스크 공정으로 형성함에 따라, 마스크 수를 저감하며 모든 화소에서 화소전극(130)과 데이터 배선(102)간의 간격을 일정하게 가질 수 있다. 이에 따라, 종래 모든 화소에서 데이터 배선(102)과 화소전극(130)간의 캐패시턴스의 차이로 인한 이븐/오드 세로 얼룩의 발생을 방지할 수 있다.
또한, 본 발명의 실시예에 따른 횡전계형 액정표시장치는 화소전극(130)과 드레인 전극(115)이 일체로 형성되어, 종래와 대비하여 화소전극(130)과 드레인 전극(115)을 서로 전기적으로 연결하기 위한 콘택홀을 형성하지 않아도 되므로, 개구율을 높일 수 있다.
101 : 게이트 배선 102 : 데이터 배선
103 : 공통 배선 110 : 기판
111 : 게이트 전극 112 : 반도체 패턴
113 : 오믹 콘택 패턴 114 : 소스 전극
115 : 드레인 전극 120 : 게이트 절연막
130 : 화소전극 140 : 보호층
150 : 공통전극

Claims (14)

  1. 기판 상에 배치된 게이트 배선;
    상기 게이트 배선과 교차하여 화소영역을 정의하고, 이중층으로 형성된 데이터 배선;
    상기 게이트 배선과 데이터 배선의 교차에 의해 정의된 화소 영역에 배치된 박막트랜지스터;
    상기 박막트랜지스터와 전기적으로 연결되며 상기 데이터 배선을 구성하는 하나의 층과 동일한 재질로 형성되고 상기 데이터 배선과 균일한 간격을 유지하며 상기 화소 영역의 전면에 배치된 화소전극;
    상기 화소전극을 포함한 상기 기판 상에 배치된 보호층; 및
    상기 보호층 상에 상기 화소전극과 중첩되며, 서로 전기적으로 연결되고 일정 간격으로 이격된 다수의 공통전극;
    을 포함하는 횡전계형 액정표시장치.
  2. 제 1 항에 있어서,
    상기 박막트랜지스터는
    상기 기판상에 배치된 게이트 전극;
    상기 게이트 전극을 포함하는 상기 기판상에 배치된 게이트 절연막;
    상기 게이트 전극과 대응된 상기 게이트 절연막 상에 배치된 반도체 패턴;
    상기 반도체 패턴상에 배치된 오믹 콘택 패턴;
    상기 오믹 콘택 패턴 상에 배치되며 상기 데이터 배선을 구성하는 하나의 층이 연장되어 형성된 소스 전극; 및
    상기 소스 전극과 이격되며 상기 오믹 콘택 패턴 상에 배치된 드레인 전극;
    을 포함하는 횡전계형 액정표시장치.
  3. 제 2 항에 있어서,
    상기 화소전극은 상기 드레인 전극의 일부로부터 연장되어 형성된 횡전계형 액정표시장치.
  4. 제 2 항에 있어서,
    상기 반도체 패턴상의 상기 소스 및 드레인 전극의 각 식각면은 상기 오믹 콘택 패턴의 식각면과 일치하는 횡전계형 액정표시장치.
  5. 제 2 항에 있어서,
    상기 소스 및 드레인 전극과 상기 화소전극은 ITO 또는 IZO로 형성된 횡전계형 액정표시장치.
  6. 제 5 항에 있어서,
    상기 오믹 콘택 패턴은 MoTi, MoN, MoNb, MoV 및 MoW으로 이루어진 군으로부터 선택된 적어도 어느 하나로 형성된 횡전계형 액정표시장치.
  7. 제 1 항에 있어서,
    상기 데이터 배선을 구성하는 이중층은 순차적으로 적층된 투명도전패턴과 금속 패턴으로 형성된 횡전계형 액정표시장치.
  8. 기판 상에 게이트 배선 및 박막트랜지스터를 구성하는 게이트 전극을 형성하는 단계;
    상기 게이트 배선을 포함한 기판 상에 게이트 절연막을 형성하는 단계;
    상기 게이트 배선을 포함한 상기 게이트 절연막 상에 배치되고 상기 게이트 배선과 교차하여 화소영역을 정의하며 이중층으로 형성된 데이터 배선과, 상기 박막트랜지스터를 구성하는 반도체 패턴, 오믹콘택 패턴 및 소스 및 드레인 전극과, 상기 박막트랜지스터와 전기적으로 연결되며 상기 데이터 배선을 구성하는 하나의 층과 동일한 재질로 형성되고 상기 데이터 배선과 균일한 간격을 유지하며 상기 화소 영역의 전면에 배치된 화소전극을 형성하는 단계;
    상기 화소전극을 포함한 상기 기판 상에 배치된 보호층을 형성하는 단계; 및
    상기 보호층 상에 상기 화소전극과 중첩되며, 서로 전기적으로 연결되고 일정 간격으로 이격된 다수의 공통전극을 형성하는 단계;
    를 포함하는 횡전계형 액정표시장치의 제조 방법.
  9. 제 8 항에 있어서,
    상기 데이터 배선, 상기 박막트랜지스터 및 상기 화소전극을 형성하는 단계는,
    상기 게이트 전극과 대응된 상기 게이트 절연막 상에 순차적으로 적층된 반도체 패턴과 예비 오믹 콘택 패턴을 형성하는 단계;
    상기 예비 오믹 콘택 패턴을 포함한 상기 게이트 절연막 상에 순차적으로 적층된 제 1 및 제 2 도전층을 형성하는 단계;
    상기 제 1 및 제 2 도전층 상에 단차를 갖는 제 1 포토레지스트층을 형성하는 단계; 및
    상기 제 1 포토레지스트층을 식각 마스크로 사용하여 상기 제 1 및 제 2 도전층을 식각하여 데이터 배선과 더미 도전패턴을 갖는 소스 전극, 드레인 전극 및 화소전극을 형성하는 단계;
    상기 제 1 포토레지스트층의 단차를 제거하여 제 2 포토레지스트층을 형성하는 단계;
    상기 제 2 포토레지스트층을 식각 마스크로 사용하여 상기 소스 및 드레인 전극과 상기 화소전극 상의 더미 도전패턴을 제거하는 단계; 및
    상기 소스 및 드레인 전극을 식각 마스크로 사용하여 상기 예비 오믹 콘택패턴을 식각하여 오믹 콘택패턴을 형성하는 단계;
    를 포함하는 횡전계형 액정표시장치의 제조 방법.
  10. 제 8 항에 있어서,
    상기 화소전극은 상기 드레인 전극의 일부로부터 연장되어 형성된 횡전계형 액정표시장치의 제조 방법.
  11. 제 8 항에 있어서,
    상기 박막트랜지스터의 소스 전극은 상기 데이터 배선을 구성하는 하나의 층이 연장되어 형성되는 횡전계형 액정표시장치의 제조 방법.
  12. 제 8 항에 있어서,
    상기 소스 및 드레인 전극과 상기 화소전극은 ITO 또는 IZO로 형성된 횡전계형 액정표시장치의 제조 방법.
  13. 제 8 항에 있어서,
    상기 박막트랜지스터의 오믹 콘택 패턴은 MoTi, MoN, MoNb, MoV 및 MoW으로 이루어진 군으로부터 선택된 적어도 어느 하나로 형성된 횡전계형 액정표시장치의 제조 방법.
  14. 제 8 항에 있어서,
    상기 데이터 배선을 구성하는 이중층은 순차적으로 적층된 투명도전패턴과 금속 패턴으로 형성된 횡전계형 액정표시장치의 제조 방법.
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