KR20120134687A - 발광 소자 및 발광 소자 패키지 - Google Patents

발광 소자 및 발광 소자 패키지 Download PDF

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KR20120134687A
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Abstract

실시 예에 따른 발광 소자는 제1 도전형 반도체층, 활성층, 및 제2 도전형 반도체층을 포함하며, 상기 제1 도전형 반도체층을 노출하는 복수의 홈들을 갖는 발광 구조물, 상기 홈들 내에 배치되고, 상기 노출되는 제1 도전형 반도체층과 접촉하는 제1 전극, 상기 홈들 내의 상기 제2 도전형 반도체층과 상기 제1 전극 사이, 및 상기 활성층과 상기 제1 전극 사이에 배치되는 절연층, 및 상기 제2 도전형 반도체층 상에 배치되는 제2 전극을 포함한다.

Description

발광 소자 및 발광 소자 패키지{A light emitting device and a light emitting device package}
실시 예는 발광 소자 및 발광 소자 패키지에 관한 것이다.
발광 소자가 조명용으로 응용되기 위해서는 LED를 이용하여 백색광을 얻을 수 있어야 한다. 백색 반도체 발광 장치를 구현하는 방법에는 크게 3가지가 알려져 있다.
첫 번째 방법은 빛의 삼원색인 적색, 녹색, 청색을 내는 3개의 LED를 조합하여 백색을 구현하는 방법이다. 두 번째 방법은 자외선 LED를 광원으로 이용하여 삼원색 형광체를 여기시켜 백색을 구현하는 방법으로서, R,G,B 형광체를 발광 물질로서 이용한다. 세 번째 방법은 청색 LED를 광원으로 이용하여 황색 형광체를 여기시킴으로써 백색을 구현하는 방법이며, YAG:Ce 형광체를 발광 물질로서 이용한다.
실시 예는 발광 효율을 향상시키고, 고출력을 구현할 수 있는 발광 소자 및 발광 소자 패키지를 제공한다.
실시 예에 따른 발광 소자는 제1 도전형 반도체층, 활성층, 및 제2 도전형 반도체층을 포함하며, 상기 제1 도전형 반도체층을 노출하는 복수의 홈들을 갖는 발광 구조물; 상기 홈들 내에 배치되고, 상기 노출되는 제1 도전형 반도체층과 접촉하는 제1 전극; 상기 홈들 내의 상기 제2 도전형 반도체층과 상기 제1 전극 사이, 및 상기 활성층과 상기 제1 전극 사이에 배치되는 절연층; 및 상기 제2 도전형 반도체층 상에 배치되는 제2 전극을 포함한다.
상기 제1 전극은 상기 홈들 각각의 내부에 배치되는 제1 본딩부들을 포함할 수 있다. 상기 발광 소자는 상기 제2 도전형 반도체층과 상기 제2 전극 사이에 배치되는 오믹층을 더 포함할 수 있다.
상기 제1 전극은 인접하는 제1 본딩부들 사이를 연결하도록 상기 오믹층 상에 배치되는 제1 연결 전극을 더 포함하며, 상기 절연층은 상기 오믹층과 상기 제1 연결 전극 사이에 배치될 수 있다. 상기 제1 본딩부들은 행과 열을 갖는 매트릭스(matrix) 형태로 상기 발광 구조물 내에 배치될 수 있다.
상기 제2 전극은 상기 제1 본딩부들 중 인접하는 2개의 제1 본딩부들 사이의 오믹층 상에 배치되는 제2 본딩부를 포함할 수 있다.
또한 상기 제2 전극은 상기 제1 본딩부들 중 인접하는 4개의 본딩부들로 둘러싸이도록 오믹층 상에 배치되는 제2 본딩부를 포함할 수 있다.
상기 제1 본딩부들은 지름은 1.0um ~ 3.0um이고, 서로 인접하는 제1 본딩부들 사이의 이격 거리는 5.0um ~ 20.0um일 수 있다. 상기 제1 본딩부들 각각은 육각뿔 형상일 수 있다. 상기 제1 본딩부들 각각의 지름과 깊이의 비는 1:0.8~1.2이고, 상기 제1 본딩부들 각각의 상면과 측면이 이루는 각은 54°~ 56°일 수 있다.
상기 제2 전극은 인접하는 제1 본딩부들 사이에 배치되는 제2 본딩부들 및 인접하는 제2 본딩부들을 서로 연결하도록 오믹층 상에 배치되는 연결 전극을 포함할 수 있다.
상기 제1 본딩부들 중 2개 이상은 서로 전기적으로 연결되거나, 상기 제2 본딩부들 중 2개 이상은 서로 전기적으로 연결될 수 있다.
실시 예에 따른 발광 소자 패키지는 제1 도전형 반도체층, 활성층, 및 제2 도전형 반도체층을 포함하며, 상기 제1 도전형 반도체층을 노출하는 복수의 홈들을 갖는 발광 구조물; 상기 홈들 내에 배치되고, 상기 노출되는 제1 도전형 반도체층과 접촉하는 제1 전극; 상기 홈들 내의 상기 제2 도전형 반도체층과 상기 제1 전극 사이, 및 상기 활성층과 상기 제1 전극 사이에 배치되는 절연층; 상기 제2 도전형 반도체층 아래에 배치되는 오믹층; 상기 오믹층 아래에 배치되는 제2 전극; 제1 금속층 및 제2 금속층을 포함하는 서브 마운트; 상기 제1 전극과 상기 제1 금속층을 전기적으로 연결하는 제1 범퍼부; 및 상기 제2 전극과 상기 제2 금속층을 전기적으로 연결하는 제2 범퍼부를 포함한다.
상기 제1 전극은 상기 홈들 각각의 내부에 배치되는 제1 본딩부를 포함하며, 상기 제1 범퍼부는 상기 제1 본딩부와 상기 제1 금속층을 연결할 수 있다. 상기 제2 전극은 상기 제1 본딩부들 사이의 오믹층 상에 배치되는 제2 본딩부를 포함하며, 상기 제2 범퍼부는 상기 제2 본딩부와 상기 제2 금속층을 연결할 수 있다.
실시 예는 발광 효율을 향상시키고, 고출력을 구현할 수 있다.
도 1은 제1 실시 예에 따른 발광 소자의 평면도를 나타낸다.
도 2는 도 1에 도시된 발광 소자의 AB방향의 단면도를 나타낸다.
도 3은 제2 실시 예에 따른 발광 소자의 평면도를 나타낸다.
도 4는 제3 실시 예에 따른 발광 소자를 나타낸다.
도 5는 도 4에 도시된 발광 소자의 CD 방향의 단면도를 나타낸다.
도 6은 제4 실시 예에 따른 발광 소자를 나타낸다.
도 7은 도 6에 도시된 발광 소자의 EF 방향의 단면도를 나타낸다.
도 8은 실시 예에 따른 발광 소자 패키지를 나타낸다.
도 9는 다른 실시 예에 따른 발광 소자 패키지를 나타낸다.
도 10은 도 1에 도시된 발광 구조물에 형성되는 서로 이격하는 홈들을 나타낸다.
도 11은 도 1에 도시된 발광 구조물에 형성되는 홈의 평면도를 나타낸다.
도 12는 도 1에 도시된 발광 구조물에 형성되는 홈의 단면도를 나타낸다.
도 13은 실시 예에 따른 발광 소자 패키지를 포함하는 조명 장치의 분해 사시도이다.
도 14a는 실시 예에 따른 발광 소자 패키지를 포함하는 표시 장치를 나타낸다.
도 14b는 도 14a에 도시된 표시 장치의 광원 부분의 단면도이다.
이하, 실시 예들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 실시예들의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "위(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "위(on)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제 크기를 전적으로 반영하는 것은 아니다. 이하, 첨부된 도면을 참조하여 실시 예에 따른 발광 소자 및 발광 소자 패키지에 대해 설명한다.
도 1은 제1 실시 예에 따른 발광 소자(100)의 평면도를 나타내고, 도 2는 도 1에 도시된 발광 소자(100)의 AB방향의 단면도를 나타낸다.
도 1 및 도 2를 참조하면, 발광 소자(100)는 성장 기판(110), 발광 구조물(120), 오믹층(130), 절연층(140), 제1 전극(150), 및 제2 전극(160)을 포함한다.
성장 기판(110)은 발광 구조물(120)을 지지하며, 투광성 기판일 수 있다. 성장 기판(110)은 사파이어(Al2O3), SiC, GaAs, GaN, ZnO, Si, GaP, InP, Ge 중 적어도 하나로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
발광 구조물(120)은 성장 기판(110) 상에 배치되며, 광을 발생시킨다. 발광 구조물(120)은 제1 도전형 반도체층(122), 활성층(124), 및 제2 도전형 반도체층(126)을 포함할 수 있다. 예컨대, 발광 구조물(120)은 성장 기판(110) 상에 제1 도전형 반도체층(122), 활성층(124), 및 제2 도전형 반도체층(126)이 순차로 적층된 구조일 수 있다.
제1 도전형 반도체층(122)은 성장 기판(110) 상에 배치되고, 제1 도전형 도펀트가 도핑된 3족-5족 원소의 화합물 반도체층일 수 있다. 제1 도전형 반도체층(122)은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료, 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택될 수 있으며, Si, Ge, Sn, Se, Te 등의 n형 도펀트가 도핑될 수 있다. 제1 도전형 반도체층(122)은 단층 또는 다층으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
활성층(124)은 제1 도전형 반도체층(122) 상에 배치되며, 3족-5족 원소의 화합물 반도체층일 수 있다. 활성층(124)은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 가지는 반도체 재료를 포함하여 형성할 수 있으며, 단일 양자 우물 구조(single Quantum Well), 다중 양자 우물(Multi Quantum Well) 구조, 양자점(Quantum dot) 구조 또는 양자선(Quantum wire) 구조 중 어느 하나를 포함할 수 있다.
활성층(124)은 3족-5족 원소의 화합물 반도체 재료를 이용하여 우물층과 장벽층, 예를 들면 InGaN 우물층/GaN 장벽층 또는 InGaN 우물층/AlGaN 장벽층으로 형성될 수 있다.
제2 도전형 반도체층(126)은 활성층(124) 상에 배치되고, 제2 도전형 도펀트가 도핑된 3족-5족 원소의 화합물 반도체층일 수 있다. 제2 도전형 반도체층(126)은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료, 예를 들어, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택될 수 있으며, Mg, Zn, Ca, Sr, Ba 등의 p형 도펀트가 도핑될 수 있다. 제2 도전형 반도체층(126)은 단층 또는 다층으로 형성될 수 있으며, 이에 대해 한정하지는 않는다. 제2 도전형 반도체층(126)의 상면은 광 추출 효율을 위해 러프니스(roughness, 미도시)가 형성될 수 있다.
활성층(124)과 제1 도전형 반도체층(122) 사이 또는 활성층(124)과 제2 도전형 반도체층(126) 사이에는 도전형 클래드층이 배치될 수도 있으며, 도전형 클래드층은 AlGaN계 반도체로 형성될 수 있다.
상술한 설명에서는 제1 도전형 반도체층(122)이 n형 반도체층을 포함하고, 제2 도전형 반도체층(126)이 p형 반도체층을 포함하는 것을 예시하였으나, 실시 예가 이에 한정되는 것은 아니다. 다른 실시 예에서는 제1 도전형 반도체층(122)이 p형 반도체층을 포함하고, 제2 도전형 반도체층(126)이 n형 반도체층을 포함할 수도 있다. 또한 제2 도전형 반도체층(126) 아래에 n형 또는 p형 반도체층이 배치될 수도 있다. 이에 따라 발광 구조물(120)은 np, pn, npn, 또는 pnp 접합 구조 중 적어도 하나를 포함할 수 있다.
또한 제1 도전형 반도체층(122) 및 제2 도전형 반도체층(126) 내의 도펀트의 도핑 농도는 균일할 수도 있고, 불균일할 수도 있다. 발광 구조물(120)의 구조는 다양하게 변형될 수 있다. 발광 구조물(120)은 다양한 파장대의 빛을 발광할 수 있다. 예컨대, 발광 구조물(120)은 UV 파장, 예컨대, 180nm ~ 400nm이 파장을 갖는 빛을 발광할 수 있다.
발광 구조물(120)은 제1 도전형 반도체층(122)을 노출하는 복수 개의 서로 이격하는 홈들(405; 예컨대, 401,402)을 갖는다.
도 10은 도 1에 도시된 발광 구조물(120)에 형성되는 서로 이격하는 홈들을 나타내고, 도 11은 도 1에 도시된 발광 구조물(120)에 형성되는 홈의 평면도를 나타내고, 도 12는 도 1에 도시된 발광 구조물(120)에 형성되는 홈의 단면도를 나타낸다.
도 10 내지 도 12를 참조하면, 홈들(405) 각각은 제2 도전형 반도체층(126), 및 활성층(124)을 관통하고, 제1 도전형 반도체층(122)을 노출할 수 있다. 홈들(405)은 제2 도전형 반도체층(126), 및 활성층(124)을 관통하기 때문에 제2 도전형 반도체층(126), 및 활성층(124)을 일 부분을 노출할 수 있다.
홈들(405)은 규칙적으로 서로 이격하여 배치될 수 있다. 예컨대, 홈들(405)은 열과 행을 포함하는 매트릭스(matrix) 형태로 배치될 수 있다. 홈(405)의 지름 및 서로 인접하는 홈들(예컨대, 401,402) 사이의 이격 거리(M)는 홈(405)의 깊이와 상관이 있다. 안정적인 Fab 공정 및 균일한 프로파일을 갖는 홈(405)을 형성하기 위하여 홈의 지름(N)은 1.0um ~ 3.0um이고, 서로 인접하는 홈들(예컨대, 401,402) 사이의 이격 거리(M)는 5.0um ~ 20.0um일 수 있다.
예컨대, 홈들(405) 각각은 육각뿔 형상일 수 있다. 홈들(405)의 상면은 육각뿔의 밑면에 해당하고, 홈들(405)의 하부는 육각뿔의 뿔 부분에 해당할 수 있다.
홈의 지름(N)과 홈의 깊이(K)의 비는 1:0.8 ~ 1:1.2일 수 있고, 홈들(405)의 상면과 측면이 이루는 각(θ)은 54°~ 56°일 수 있다.
홈들(405)은 후술하는 제2 도전형 반도체층(126)에 배치되는 오믹층(130)을 식각 마스크로 이용하여 발광 구조물(120)을 습식 식각함으로써 형성할 수 있다. 예컨대, 제2 도전형 반도체층(126)에 배치되는 오믹층(130)을 일정한 형태로 패터닝하고, 패터닝된 오믹층(130)을 식각 마스크로 이용하여 제2 도전형 반도체층(126), 활성층(124), 및 제1 도전형 반도체층(122)의 일부를 습식 식각하여 홈들(405)을 형성할 수 있다.
오믹층(130)은 제2 도전형 반도체층(126) 상에 배치된다. 오믹층(130)은 제2 도전형 반도체층(126)과 오믹 접촉한다. 오믹층(130)은 제2 전극(160)과 제2 도전형 반도체층(126)을 오믹 접촉시키고, 발광 소자(100)의 광 추출 효율을 향상시킬 수 있다.
오믹층(130)은 투광성 전도층일 수 있다. 또한 발광 소자가 플립 칩용일 경우에는 오믹층(130)은 비투광성 전도층일 수 있다. 오믹층(130)은 홈들(405)이 마련된 영역들을 제외한 제2 도전형 반도체층(126) 상에 배치될 수 있다.
오믹층(130)은 투광성 전도층과 금속을 선택적으로 사용할 수 있다. 예컨대, 오믹층(130)은 In, Zn, Sn, Ni, Pt, 및 Ag 중 적어도 하나를 포함할 수 있다 또한 오믹층(130)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IrOx, RuOx, RuOx/ITO, Ni, Ag, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO 중 하나 이상을 포함하며, 단층 또는 다층으로 구현할 수 있다.
절연층(140)은 홈들(405) 각각의 측벽을 덮는다. 절연층(140)은 홈들(405) 내에 위치하는 제1 도전형 반도체층(122)을 노출시킨다. 예컨대, 절연층(140)은 홈들(405) 내에 위치하는 제2 도전형 반도체층(126), 및 활성층(124)을 덮을 수 있다. 또한 절연층(140)은 홈들(405) 내에 위치하는 활성층(124)에 인접하는 제1 도전형 반도체층(122)의 일부를 덮을 수 있다.
제1 전극(150; 예컨대, 152 내지 158)은 홈들(405) 각각의 내부에 배치된다. 제1 전극(150)은 홈들(405)을 통하여 제1 도전형 반도체층(122)과 접촉한다. 이때 제1 전극(150)은 홈들(405) 내의 노출되는 제1 도전형 반도체층(122)과 오믹 접촉할 수 있다.
홈들(405)의 상부에 배치되는 제1 전극(150) 부분을 제1 본딩부(170)라 한다. 도 6에서 후술하는 바와 같이, 제1 본딩부(170)는 외부로부터 제1 전원 공급을 위하여 제1 범프부(240)가 본딩되는 부분일 수 있다. 예컨대, 제1 본딩부(170)들은 홈들(405) 내에 채워진 부분에 위치하는 제1 전극(150) 부분일 수 있다.
제1 전극(150)은 Ag, Ni, Cr, Ti, Rh, Pd, Ir, Sn, In, Ru Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함할 수 있다.
제1 본딩부들(170)은 열과 행을 포함하는 매트릭스 형태로 발광 구조물(120) 내에 배치될 수 있다. 또한 제1 본딩부들(170)은 지름은 1.0um ~ 3.0um이고, 서로 인접하는 제1 본딩부들(170) 사이의 이격 거리는 5.0um ~ 20.0um일 수 있다.
또한 제1 본딩부들(170) 각각은 다각뿔, 예컨대, 육각뿔 형상일 수 있다. 그리고 제1 본딩부들(170)의 지름과 깊이의 비는 1: 0.8 ~ 1: 1.2일 수 있고, 제1 본딩부들(170)의 상면과 측면이 이루는 각은 54°~ 56°일 수 있다.
절연층(140)은 홈들(405) 각각의 측벽과 제1 전극(150) 사이에 배치된다. 예컨대, 절연층(140)은 제1 전극(150)과 홈들(405) 내에 위치하는 제2 도전형 반도체층(126) 및 활성층(124) 사이에 배치될 수 있다. 예컨대, 절연층(140)은 SiO2, AlN, TiN, Si3N4, Al2O3, 또는 TiOx(x는 양의 실수) 중 선택된 적어도 하나로 이루어질 수 있다.
제2 전극(160)은 오믹층(130) 상에 배치된다. 예컨대, 제2 전극(160)은 복수의 제2 본딩부들(180; 예컨대, 162 내지 166)을 포함할 수 있다. 도 6에서 후술하는 바와 같이, 제2 본딩부(180)는 외부로부터 제2 전원 공급을 위하여 제2 범프부(250)가 본딩되는 부분일 수 있다.
제2 본딩부들(180) 각각은 인접하는 제1 본딩부들(170) 사이의 오믹층(130) 상에 배치될 수 있다. 도 1에 도시된 실시 예는 가로 방향으로 정렬되는 제1 본딩부들(170) 사이의 오믹층(130) 상에 배치되는 제2 본딩부들(180; 예컨대, 162 내지 166)을 포함하나, 이에 한정되는 것은 아니다. 다른 실시 예는 세로 방향으로 정렬되는 제1 본딩부들(170) 사이의 오믹층(130) 상에 배치되는 제2 본딩부들(180)을 포함할 수 있다.
오믹층(130)이 생략되는 다른 실시 예서는 제2 전극(160)은 제2 도전형 반도체층(126) 상에 배치될 수 있다. 예컨대, 제1 전극(150)은 n형 전극이고, 제2 전극(160)은 p형 전극일 수 있다 . 그러나 실시 예는 이에 한정되는 것은 아니며, 그 반대일 수도 있다.
제1 실시 예는 제1 본딩부(170) 및 제2 본딩부(180)가 발광 구조물(120)의 전면에 균일하게 배치되기 때문에 발광 소자(100)에 공급되는 전류를 발광 구조물에 균일하게 분배시킬 수 있어 발광 효율을 향상시킬 수 있다. 특히 제1 본딩부(170)의 크기가 마이크로 스케일(micro scale)이기 때문에 발광 소자(100)는 마이크로 스케일의 전류 공급 소스(source)를 가지며, 이로 인하여 실시 예에 따른 발광 소자(100)는 고출력을 구현할 수 있다.
도 3은 제2 실시 예에 따른 발광 소자(200)의 평면도를 나타낸다. 도 1에 개시된 실시 예와 동일한 부분에 대해서는 동일 부호로 처리하며, 중복 설명은 생략한다.
도 3을 참조하면, 발광 소자(200)의 제2 전극(160-1)은 복수의 제2 본딩부들(예컨대, 162-1 내지 166-1)을 포함한다. 복수의 제2 본딩부들(162-1 내지 166-2) 각각은 인접하는 4개의 홈들 내에 배치되는 제1 본딩부들(예컨대, 151-1,152-1,153-1,154-1)로 둘러싸이도록 오믹층(130) 상에 배치될 수 있다.
제2 실시 예는 제1 실시 예와 비교할 때, 제1 전극(150)과 제2 전극(160) 사이의 전류의 흐름을 더 원활하게 하고, 발광 구조물(120) 내의 전류의 흐름을 더욱 균일하게 하여 발광 효율을 향상시킬 수 있다.
도 4는 제3 실시 예에 따른 발광 소자(300)를 나타내며, 도 5는 도 4에 도시된 발광 소자(300)의 CD 방향의 단면도를 나타낸다. 도 1에 개시된 실시 예와 동일한 부분에 대해서는 동일 부호로 처리하며, 중복 설명은 생략한다.
도 4 및 도 5를 참조하면, 발광 소자(300)는 성장 기판(110), 발광 구조물(120), 오믹층(130), 절연층(140-1), 제1 전극(150-1), 및 제2 전극(160-1)을 포함한다.
도 4 및 도 5를 참조하면, 절연층(140-1)은 홈들(405) 내에 위치하는 제1 도전형 반도체층(122)을 노출하도록 홈들(401,402) 각각의 측벽을 덮는다. 예컨대, 절연층(140-1)은 홈들(405) 내에 위치하는 제2 도전형 반도체층(126), 및 활성층(124)을 덮을 수 있다. 또한 절연층(140)은 홈들(405) 내에 위치하는 활성층(124)에 인접하는 제1 도전형 반도체층(122)의 일부를 덮을 수 있다. 절연층(140-1)은 홈들(405) 중 적어도 하나(예컨대, 401)와 인접하는 오믹층(130) 상에 배치될 수 있다.
제1 전극(150-1)은 홈들(405) 각각의 내부에 배치된다. 제1 전극(150-1)은 홈들(405)을 통하여 제1 도전형 반도체층(122)과 접촉한다. 이때 제1 전극(150-1)은 홈들(405) 내의 노출되는 제1 도전형 반도체층(122)과 오믹 접촉할 수 있다.
제1 전극(150-1 내지 158-1)은 홈들과 인접하는 오믹층(130) 상에 배치되는 절연층(140-1) 상에 배치될 수 있다. 제1 전극(150-1)은 오믹층(130) 상으로 확장할 수 있으며, 오믹층(130) 상으로 확장된 부분과 오믹층(130) 사이에는 절연층(140-1)이 개재될 수 있다.
제1 전극(150-1)은 제1 본딩부들(170-1)을 포함할 수 있으며, 제2 전극은 제1 본딩부들 사이에 배치되는 제2 본딩부들(180-1)을 포함할 수 있다. 제1 본딩부들(170-1) 중 2개 이상은 서로 전기적으로 연결될 수 있다. 또한 제2 본딩부들(180-1) 중 2개 이상은 서로 전기적으로 연결될 수 있다.
예컨대, 제1 전극(150-1)은 제1 본딩부들(170-1)과 제1 연결 전극(175)을 포함할 수 있다. 제1 본딩부(170-1)는 홈들(405) 각각의 내부에 배치되며, 일부는 오믹층(130) 상으로 확장될 수 있다. 제1 연결 전극(175)은 인접하는 제1 본딩부들(170-1) 사이를 연결하도록 오믹층(130) 상에 배치될 수 있다.
그리고 절연층(140-1)은 제1 전극(150)과 홈들(405) 내에 위치하는 제2 도전형 반도체층(126) 및 활성층(124) 사이에 배치될 수 있다. 또한 절연층(140-1)은 제1 연결 전극(175)과 오믹층(130) 사이에 배치될 수 있다. 즉 절연층(140-1)은 제1 연결 전극(175)과 오믹층(130)을 전기적으로 서로 절연시킨다.
도 4에 도시된 제1 본딩부들(170-1)과 제1 연결 전극(175) 사이의 연결은 하나의 실시 예에 지나지 않으며, 다양한 형태로 구현될 수 있다.
예컨대, 제2 전극(160-1)은 제2 본딩부들(180-1) 및 제2 연결 전극(예컨대, 191, 192,193)을 포함할 수 있다. 제2 본딩부들(180-1) 각각은 인접하는 제1 본딩부들(170-1) 사이에 배치될 수 있으며, 제2 연결 전극(예컨대, 191, 192, 193)은 인접하는 제2 본딩부들(180-1)을 서로 연결하도록 오믹층(130) 상에 배치될 수 있다.
도 4에 도시된 제2 본딩부들(180-1)과 제2 연결 전극(예컨대, 191, 192, 193) 사이의 연결은 하나의 실시 예에 지나지 않으며, 다양한 형태로 구현될 수 있다.
도 6은 제4 실시 예에 따른 발광 소자(400)를 나타내며, 도 7은 도 6에 도시된 발광 소자(400)의 EF 방향의 단면도를 나타낸다. 도 1에 개시된 실시 예와 동일한 부분에 대해서는 동일 부호로 처리하며, 중복 설명은 생략한다.
도 6 및 도 7을 참조하면, 발광 소자(400)는 성장 기판(110), 발광 구조물(120), 오믹층(130), 절연층(140-2), 제1 전극(150-2), 및 제2 전극(160-2)을 포함한다.
도 6 및 도 7을 참조하면, 발광 구조물(120)은 제1 도전형 반도체층(122)을 노출하는 복수 개의 서로 이격하는 홈들(405)을 갖는다. 오믹층(130)은 제2 도전형 반도체층(126) 상에 배치된다. 오믹층(130)은 홈들(405)이 마련된 영역들을 제외한 제2 도전형 반도체층(126) 상에 배치될 수 있다. 제2 전극(160-2)은 오믹층(130) 상에 배치된다.
절연층(140-2)은 홈들(405) 각각의 측벽을 덮으며, 홈들(405) 내에 위치하는 제1 도전형 반도체층(122)을 노출시킨다. 예컨대, 절연층(140)은 홈들(405) 내에 위치하는 제2 도전형 반도체층(126), 및 활성층(124)을 덮을 수 있다. 또한 절연층(140)은 홈들(405) 내에 위치하는 활성층(124)에 인접하는 제1 도전형 반도체층(122)의 일부를 덮을 수 있다. 또한 절연층(140-2)은 홈들(405)에 인접하는 오믹층(130)을 측면을 덮으며, 홈들(405)에 인접하는 오믹층(130) 상에 배치되는 제2 전극(140-2)의 일부 영역 상에도 배치될 수 있다.
제1 전극(150-2)은 홈들(405) 각각의 내부에 배치되는 제1 본딩부들(170-2)을 포함한다. 제1 본딩부들(170-2) 각각은 홈들(405)을 통하여 제1 도전형 반도체층(122)과 접촉한다. 이때 제1 본딩부들(170-2)은 홈들(405)에 의하여 노출되는 제1 도전형 반도체층(122)과 오믹 접촉할 수 있다.
제1 본딩부들(170-2)은 홈들(405)에 인접하는 오믹층(130) 상의 제2 전극(140-2)의 일부 영역 상으로 확장될 수 있다. 이때 절연층(140-2)은 제1 본딩부들(170-2)과 홈들(405)에 인접하는 오믹층(130) 상의 제2 전극(160-2)의 일부 영역 사이에 배치될 수 있다.
즉 제1 본딩부들(170-2)은 홈들(405)의 측면을 덮고, 홈들(405)에 인접하는 오믹층(130) 상에 배치되는 제2 전극(160-2)의 일부 영역 상을 덮는 절연층(140-2) 상에도 배치되도록 확장될 수 있다. 즉 제1 전극(150-2)은 수직 방향으로 제2 전극(160-2)과 적어도 일부분이 오버랩될 수 있다.
제1 전극(150-2)의 제1 본딩부(170-2)는 홈들(405) 각각의 내부에 배치되는 부분뿐만 아니라, 제2 전극(140-2)의 일부 영역 상을 덮는 절연층(140-2) 상에 배치되는 확장 부분도 포함한다. 제2 전극(160-2)은 제1 본딩부들(170-2) 사이의 오믹층(130) 상에 배치될 수 있다.
제1 내지 제4 실시 예에서 설명한 제1 전극(150, 150-1,150-2)과 제2 전극(160, 160-1,160-2)의 배치는 일 실시 예에 지나지 않으며, 제1 전극(150,150-1,150-2) 및 제2 전극(160, 160-1,160-2)의 배치가 이에 한정되는 것은 아니고, 다양한 형태로 배치될 수 있다.
상술한 실시 예에 따른 발광 소자(100 내지 400)는 발광 구조물 전체에 전류를 균일하게 분배함으로써 발광 효율을 향상시키고, 고출력을 구현할 수 있다.
도 8은 실시 예에 따른 발광 소자 패키지(500)를 나타낸다. 도 1에 개시된 실시 예와 동일한 부분에 대해서는 동일 부호로 처리하며, 중복 설명은 생략한다.
도 8을 참조하면, 발광 소자 패키지(500)는 발광 소자(100), 서브 마운트(submount, 210), 제1 금속층(220; 예컨대, 220-1 내지 220-4), 제2 금속층(230; 230-1 내지 230-3), 제1 범퍼부들(240), 제2 범퍼부들(250)을 포함한다. 도 6에서도 1의 발광 소자(100)를 180°회전하여 도시한다.
서브 마운트(210)는 발광 소자(100)를 실장한다. 서브 마운트(210)는 패키지 몸체(package body) 또는 인쇄 회로 기판(Printed Circuit Board) 등과 같은 다양한 형태로 구현될 수 있으며, 발광 소자(100)가 본딩[예컨대, 플립 칩 본딩(flip chip bonding)]될 수 있는 다양한 형태일 수 있다.
서브 마운트(210)는 폴리프탈아미드(PolyPhthal Amide, PPA), 액정 고분자(Liquid Crystal Polymer, LCP), 폴리아미드9T(PolyAmide9T, PA9T), 등과 같은 수지, 금속, 감광성 유리(photo sensitive glass), 사파이어, 세라믹, 실리콘, 인쇄회로기판(Printed Circuit Board, PCB) 등을 포함할 수 있다. 그러나 실시 예에 따른 서브 마운트(210)가 이러한 물질로 한정되는 것은 아니다.
제1 금속층(220) 및 제2 금속층(230)은 서브 마운트(210) 상에 전기적으로 분리되어 배치된다. 발광 소자(100)는 제1 전극(150)이 제1 금속층(220)과 마주보고, 제2 전극(160)이 제2 금속층(230)을 마주보도록 서브 마운트(210) 상에 배치될 수 있다. 서브 마운트(210)는 발광 소자(100)로부터 입사하는 빛을 반사시키는 반사층(미도시)을 더 포함할 수 있다.
발광 소자(100)는 도 1에서 설명한 성장 기판(110), 발광 구조물(120), 오믹층(130), 절연층(140), 제1 전극(150), 및 제2 전극(160)을 포함할 수 있다.
제1 범퍼부들(240)은 제1 전극(150)과 제1 금속층(220) 사이에 배치되며, 전기적으로 연결되도록 제1 전극(150)과 제1 금속층(220)을 접합시킨다. 예컨대, 제1 범퍼부들(240) 각각은 제1 본딩부(170)와 제1 금속층(220) 사이에 배치될 수 있다.
제2 범퍼부들(250)은 제2 전극(160)과 제2 금속층(230) 사이에 배치되며, 전기적으로 연결되도록 제2 전극(160)과 제2 금속층(230)을 접합시킨다. 제2 범퍼부들(250) 각각은 제2 본딩부(180)와 제2 금속층(230) 사이에 배치될 수 있다.
제1 범퍼부들(240) 각각은 제1 확산 방지 접착층(241), 제1 범퍼(243), 및 제2 확산 방지 접착층(242)을 포함할 수 있다.
제1 범퍼(243)는 제1 전극(150)과 제1 금속층(220) 사이에 배치된다. 제1 확산 방지 접착층(241)은 제1 전극(150)과 제1 범퍼(242) 사이에 배치되어, 제1 전극(150)과 제1 범퍼(243)를 접착시킨다. 제2 확산 방지 접착층(242)은 제1 범퍼(242)와 제1 금속층(220) 사이에 배치되어 제1 범퍼(243)와 제1 금속층(220)을 서로 접착시킨다.
제1 확산 방지 접착층(241)은 제1 범퍼(243)와 제1 전극(142) 사이의 접착력을 향상시키고, 제1 범퍼(243)에 포함된 이온이 제1 전극(150)을 통하여 발광 구조물(120)로 침투 또는 확산하는 것을 방지할 수 있다.
제2 확산 방지 접착층(242)은 제1 금속층(220)과 제1 범퍼(243) 사이의 접착력을 향상시키고, 제1 범퍼(243)에 포함된 이온이 제1 금속층(220)을 통하여 서브 마운트(210)로 침투 또는 확산하는 것을 방지할 수 있다.
제2 범퍼부들(250) 각각은 제3 확산 방지 접착층(251), 제2 범퍼(253), 및 제4 확산 방지 접착층(252)을 포함할 수 있다.
제2 범퍼(253)는 제2 전극(160)과 제2 금속층(230) 사이에 배치된다. 제3 확산 방지 접착층(251)은 제2 전극(160)과 제2 범퍼(253) 사이에 배치되어, 제2 전극(160)과 제2 범퍼(253)를 접착시킨다. 제4 확산 방지 접착층(252)은 제2 범퍼(253)와 제2 금속층(230) 사이에 배치되어 제2 범퍼(253)와 제2 금속층(230)을 서로 접착시킨다.
제3 확산 방지 접착층(251)은 제2 범퍼(253)와 제2 전극(160) 사이의 접착력을 향상시키고, 제2 범퍼(253)에 포함된 이온이 제2 전극(160)을 통하여 발광 구조물(120)로 침투 또는 확산하는 것을 방지할 수 있다.
제4 확산 방지 접착층(252)은 제2 금속층(230)과 제2 범퍼(253) 사이의 접착력을 향상시키고, 제2 범퍼(253)에 포함된 이온이 제2 금속층(230)을 통하여 서브 마운트(210)로 침투 또는 확산하는 것을 방지할 수 있다. 이때 제1 범퍼(243) 및 제2 범퍼(253)는 도전성 물질, 예컨대, Sn, Ag, Au 중 적어도 하나의 금속일 수 있다.
제1 범퍼부들(220) 각각은 발광 구조물(120) 전면에 균일하게 배치되는 제1 본딩부들(170)과 연결되고, 제2 본딩부들(180) 각각은 발광 구조물(120) 전면에 배치되는 제2 본딩부들(180)과 연결될 수 있다. 따라서 실시 예에 따른 발광 소자 패키지(500)는 전류 분배를 향상시켜, 발광 효율을 향상시킬 수 있다. 특히 제1 본딩부들(170)의 크기가 마이크로 스케일(micro scale)이기 때문에 발광 소자 패키지(500)는 고출력을 구현할 수 있다.
도 8에는 서브 마운트(210) 상에 발광 소자(100)가 마운트되는 것을 도시하였지만, 이에 한정되는 것은 아니며, 도 3 및 도 6에 도시된 발광 소자(200,400)가 마운트될 수 있다. 다만 다른 실시 예에서는 제1 본딩부들(170-1) 또는 제2 본딩부들(180-2)의 위치가 다르므로 제1 범프부들 또는 제2 범프부들의 배치가 다를 수 있다
도 9는 다른 실시 예에 따른 발광 소자 패키지(600)를 나타낸다. 도 5 및 도 8에 개시된 실시 예와 동일한 부분에 대해서는 동일 부호로 처리하며, 중복 설명은 생략한다.
도 5, 도 8 및 도 9를 참조하면, 발광 소자 패키지(600)는 발광 소자(300), 서브 마운트(210), 제1 금속층(220'; 예컨대, 220-1',220-2,220-3,220-4'), 제2 금속층(230), 제1 범프부들(240-1), 및 제2 범퍼부들(250-1)을 포함한다.
제1 범프부들(240-1) 각각은 제1 금속층(220')과 제1 전극(150-1)의 제1 본딩부(170-1) 사이에 배치되고, 제2 범프부들(250-1) 각각은 제2 금속층(230)과 제2 전극(160-1)의 제2 본딩부(180-1) 사이에 배치될 수 있다.
도 8에 도시된 실시 예와 비교할 때, 도 9에 도시된 실시 예는 제1 범프부들(240-1)들의 배치가 다를 수 있다. 도 8 및 도 9에 도시된 제1 범프부들(240-1) 및 제2 범프부(250-1)의 배치는 일 실시 예에 지나지 않으며, 다른 실시 예에서는 다양한 형태로 배치될 수 있다.
도 9에 도시된 실시 예는 도 8에서 설명한 바와 동일한 이유로 발광 효율을 향상시키고, 고출력을 구현할 수 있다.
또 다른 실시 예는 상술한 실시 예들에 기재된 발광 소자 패키지를 포함하는 표시 장치, 지시 장치, 조명 시스템으로 구현될 수 있다.
도 13은 실시 예에 따른 발광 소자 패키지를 포함하는 조명 장치의 분해 사시도이다. 도 13을 참조하면, 실시 예에 따른 조명 장치는 광을 투사하는 광원(750)과 광원(7500)이 내장되는 하우징(700)과 광원(750)의 열을 방출하는 방열부(740) 및 광원(750)과 방열부(740)를 하우징(700)에 결합하는 홀더(760)를 포함한다.
하우징(700)은 전기 소켓(미도시)에 결합되는 소켓 결합부(710)와, 소켓 결합부(710)와 연결되고 광원(750)이 내장되는 몸체부(730)를 포함한다. 몸체부(730)에는 하나의 공기 유동구(720)가 관통하여 형성될 수 있다.
하우징(700)의 몸체부(730) 상에 복수 개의 공기 유동구(720)가 구비되며, 공기 유동구(720)는 하나이거나, 복수 개일 수 있다. 공기 유동구(720)는 몸체부(730)에 방사상으로 배치되거나 다양한 형태로 배치될 수 있다.
광원(750)은 기판(754) 상에 구비되는 복수 개의 발광 소자 패키지(752)를 포함한다. 기판(754)은 하우징(700)의 개구부에 삽입될 수 있는 형상일 수 있으며, 후술하는 바와 같이 방열부(740)로 열을 전달하기 위하여 열전도율이 높은 물질로 이루어질 수 있다. 복수 개의 발광 소자 패키지는 상술한 실시 예들 중 어느 하나일 수 있다.
광원(750)의 하부에는 홀더(760)가 구비되며, 홀더(760)는 프레임 및 다른 공기 유동구를 포함할 수 있다. 또한, 도시되지는 않았으나 광원(750)의 하부에는 광학 부재가 구비되어 광원(750)의 발광 소자 패키지(752)에서 투사되는 빛을 확산, 산란 또는 수렴시킬 수 있다.
도 14a는 실시 예에 따른 발광 소자 패키지를 포함하는 표시 장치를 나타내고, 도 14b는 도 14a에 도시된 표시 장치의 광원 부분의 단면도이다.
도 14a 및 도 14b를 참조하면, 표시 장치는 백라이트 유닛 및 액정 표시 패널(860), 탑 커버(Top cover, 870), 고정부재(850)를 포함한다.
백라이트 유닛은 바텀 커버(Bottom cover, 810)와, 바텀 커버(810)의 내부의 일측에 마련되는 발광 모듈(880)과, 바텀 커버(810)의 전면에 배치되는 반사판(820)과, 반사판(820)의 전방에 배치되며 발광 모듈(880)에서 발산되는 빛을 표시 장치 전방으로 안내하는 도광판(830)과, 도광판(30)의 전방에 배치되는 광학 부재(840)를 포함한다. 액정 표시 장치(860)는 광학 부재(840)의 전방에 배치되며, 탑 커버(870)는 액정 표시 패널(860)의 전방에 마련되며, 고정 부재(850)는 바텀 커버(810)와 탑 커버(870) 사이에 배치되어 바텀 커버(810)와 탑 커버(870)를 함께 고정시킨다.
도광판(830)은 발광 모듈(880)에서 방출되는 광이 면광원 형태로 출사되도록 안내하는 역할을 하고, 도광판(830)의 후방에 배치되는 반사판(820)은 발광 모듈(880)에서 방출된 광이 도광판(830)방향으로 반사되도록 하여 광 효율을 높이는 역할을 한다. 다만, 반사판(820)은 본 도면처럼 별도의 구성요소로 마련될 수도 있고, 도광판(830)의 후면이나, 바텀 커버(810)의 전면에 반사도가 높은 물질로 코팅되는 형태로 마련되는 것도 가능하다. 여기서, 반사판(820)은 반사율이 높고 초박형으로 사용 가능한 소재를 사용할 수 있고, 폴리에틸렌 테레프탈레이트(PolyEthylene Terephtalate; PET)를 사용할 수 있다.
도광판(830)은 발광 모듈(880)에서 방출되는 빛을 산란시켜 그 빛이 액정 표시 장치의 화면 전영역에 걸쳐 균일하게 분포되도록 한다. 따라서, 도광판(830)은 굴절률과 투과율이 좋은 재료로 이루어지는데, 폴리메틸메타크릴레이트(PolyMethylMethAcrylate; PMMA), 폴리카보네이트(PolyCarbonate; PC), 또는 폴리에틸렌(PolyEthylene; PE) 등으로 형성될 수 있다.
광학 부재(840)가 도광판(830)의 상부에 구비되어 도광판(830)에서 출사되는 빛을 소정 각도로 확산시킨다. 광학 부재(840)는 도광판(830)에 의해 인도된 빛을 액정 표시 패널(860) 방향으로 균일하게 조사되도록 하다. 광학 부재(840)로는 확산 시트, 프리즘 시트 또는 보호 시트 등의 광학 시트가 선택적으로 적층되거나, 마이크로 렌즈 어레이를 사용할 수도 있다. 이때, 복수 개의 광학 시트를 사용할 수도 있으며, 광학 시트는 아크릴 수지, 폴리우레탄 수지 또는 실리콘 수지 등과 같은 투명 수지로 이루어질 수 있다. 그리고, 상술한 프리즘 시트 내에 형광 시트가 포함될 수도 있음은 상술한 바와 동일하다.
광학 부재(840)의 전면에는 액정 표시 패널(860)이 구비될 수 있다. 여기서, 액정 표시 패널(860) 외에 광원을 필요로 하는 다른 종류의 디스플레이 장치가 구비될 수 있음은 당연하다. 바텀 커버(810) 상에는 반사판(820)이 놓이게 되고, 반사판(820)의 위에는 도광판(830)이 놓이게 된다. 그리하여 반사판(820)은 방열부재(미도시)와 직접 접촉될 수도 있다. 발광 모듈(880)은 발광 소자 패키지(882) 및 인쇄회로기판(881)을 포함한다. 발광 소자 패키지(882)는 인쇄회로기판(881) 상에 실장된다. 여기서 발광 소자 패키지(881)은 상술한 실시 예들 중 어느 하나일 수 있다.
인쇄회로기판(881)은 브라켓(812) 상에 접합될 수 있다. 여기서, 브라켓(812)은 발광 소자 패키지(882)의 고정 외에 열방출을 위하여 열전도율이 높은 물질로 이루어질 있고, 도시되지는 않았으나, 브라켓(812)과 발광 소자 패키지(882) 사이에는 열 패드가 구비되어 열 전달을 용이하게 할 수 있다. 그리고, 브라켓(812)는 도시된 바와 같이 'ㄴ'자 타입으로 구비되어, 가로부(812a)는 바텀 커버(810)에 의하여 지지되고, 세로부(812b)는 인쇄회로기판(881)을 고정할 수 있다.
이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
110: 성장 기판 120: 발광 구조물
122: 제1 도전형 반도체층 124: 활성층
126: 제2 도전형 반도체층 130: 오믹층
140: 절연층 150,150-1,150-2: 제1 전극
160,160-1,160-2: 제2 전극 170: 제1 본딩부
180: 제2 본딩부 210: 서브 마운트
220: 제1 금속층 230: 제2 금속층
240: 제1 범프부 250: 제2 범프부
241,242, 251, 252: 확산 방지 접착층 243,253: 범퍼.

Claims (15)

  1. 제1 도전형 반도체층, 활성층, 및 제2 도전형 반도체층을 포함하며, 상기 제1 도전형 반도체층을 노출하는 복수의 홈들을 갖는 발광 구조물;
    상기 홈들 내에 배치되고, 상기 노출되는 제1 도전형 반도체층과 접촉하는 제1 전극;
    상기 홈들 내의 상기 제2 도전형 반도체층과 상기 제1 전극 사이, 및 상기 활성층과 상기 제1 전극 사이에 배치되는 절연층; 및
    상기 제2 도전형 반도체층 상에 배치되는 제2 전극을 포함하는 발광 소자.
  2. 제1항에 있어서,
    상기 제2 도전형 반도체층과 상기 제2 전극 사이에 배치되는 오믹층을 더 포함하는 발광 소자.
  3. 제2항에 있어서,
    상기 제1 전극은 상기 홈들 각각의 내부에 배치되는 제1 본딩부들을 포함하는 발광 소자.
  4. 제3항에 있어서,
    상기 제1 전극은 인접하는 제1 본딩부들 사이를 연결하도록 상기 오믹층 상에 배치되는 제1 연결 전극을 더 포함하며,
    상기 절연층은,
    상기 오믹층과 상기 제1 연결 전극 사이에 배치되는 발광 소자.
  5. 제3항에 있어서,
    상기 제1 본딩부들은 행과 열을 갖는 매트릭스(matrix) 형태로 상기 발광 구조물 내에 배치되는 발광 소자.
  6. 제5항에 있어서,
    상기 제2 전극은 제2 본딩부들을 포함하며,
    상기 제2 본딩부들 각각은 상기 제1 본딩부들 중 인접하는 2개의 제1 본딩부들 사이의 오믹층 상에 배치되는 발광 소자.
  7. 제5항에 있어서,
    상기 제2 전극은 제2 본딩부들을 포함하며,
    상기 제2 본딩부들 각각은 상기 제1 본딩부들 중 인접하는 4개의 본딩부들로 둘러싸이도록 오믹층 상에 배치되는 발광 소자.
  8. 제3항에 있어서,
    상기 제1 본딩부들은 지름은 1.0um ~ 3.0um이고, 서로 인접하는 제1 본딩부들 사이의 이격 거리는 5.0um ~ 20.0um인 발광 소자.
  9. 제3항에 있어서,
    상기 제1 본딩부들 각각은 육각뿔 형상인 발광 소자.
  10. 제9항에 있어서,
    상기 제1 본딩부들 각각의 지름과 깊이의 비는 1:0.8 ~ 1:1.2이고, 상기 제1 본딩부들 각각의 상면과 측면이 이루는 각은 54°~ 56°인 발광 소자.
  11. 제5항에 있어서, 상기 제2 전극은,
    인접하는 제1 본딩부들 사이에 배치되는 제2 본딩부들; 및
    인접하는 제2 본딩부들을 서로 연결하도록 오믹층 상에 배치되는 연결 전극을 포함하는 발광 소자.
  12. 제6항에 있어서,
    상기 제1 본딩부들 중 2개 이상은 서로 전기적으로 연결되거나, 상기 제2 본딩부들 중 2개 이상은 서로 전기적으로 연결되는 발광 소자.
  13. 제1 도전형 반도체층, 활성층, 및 제2 도전형 반도체층을 포함하며, 상기 제1 도전형 반도체층을 노출하는 복수의 홈들을 갖는 발광 구조물;
    상기 홈들 내에 배치되고, 상기 노출되는 제1 도전형 반도체층과 접촉하는 제1 전극;
    상기 홈들 내의 상기 제2 도전형 반도체층과 상기 제1 전극 사이, 및 상기 활성층과 상기 제1 전극 사이에 배치되는 절연층;
    상기 제2 도전형 반도체층 아래에 배치되는 오믹층;
    상기 오믹층 아래에 배치되는 제2 전극;
    제1 금속층 및 제2 금속층을 포함하는 서브 마운트(submount);
    상기 제1 전극과 상기 제1 금속층을 전기적으로 연결하는 제1 범퍼부; 및
    상기 제2 전극과 상기 제2 금속층을 전기적으로 연결하는 제2 범퍼부를 포함하는 발광 소자 패키지.
  14. 제13항에 있어서,
    상기 제1 전극은 상기 홈들 각각의 내부에 배치되는 제1 본딩부를 포함하며,
    상기 제1 범퍼부는 상기 제1 본딩부와 상기 제1 금속층을 연결하는 발광 소자 패키지.
  15. 제13항에 있어서,
    상기 제2 전극은 상기 제1 본딩부들 사이의 오믹층 상에 배치되는 제2 본딩부를 포함하며,
    상기 제2 범퍼부는 상기 제2 본딩부와 상기 제2 금속층을 연결하는 발광 소자 패키지.
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