KR20120133181A

KR20120133181A - Method for fabricating the array substrate in liquid crystal display device

Info

Publication number: KR20120133181A
Application number: KR1020110051721A
Authority: KR
Inventors: 남경진; 백정선
Original assignee: 엘지디스플레이 주식회사
Priority date: 2011-05-30
Filing date: 2011-05-30
Publication date: 2012-12-10

Abstract

본 발명은 액정표시장치에 관한 것으로, 포토레지스트층 하부에 희생 반사층을 구비한 후 노광 및 현상 공정을 거침에 따라 미세 패턴을 갖는 포토레지스트 패턴을 형성하여 미세 선폭을 갖는 전극의 형성이 가능해지므로 광투과율을 개선할 수 있는 액정표시장치 어레이 기판의 제조 방법을 개시한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal display, and includes a sacrificial reflective layer under a photoresist layer, and then forms a photoresist pattern having a fine pattern as a result of exposure and development, thereby forming an electrode having a fine line width. A method of manufacturing a liquid crystal display device array substrate capable of improving transmittance is disclosed.

Description

Method for fabricating the array substrate in liquid crystal display device

본 발명은 액정표시장치에 관한 것으로, 전극의 미세 패턴화로 인해 광투과율을 개선할 수 있는 액정표시장치 어레이 기판의 제조 방법에 관한 것이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal display, and more particularly, to a method of manufacturing a liquid crystal display array substrate capable of improving light transmittance due to fine patterning of electrodes.

일반적으로 액정표시장치는 저소비 전력으로 구동될 뿐만 아니라 박형화의 가능으로 최근 디스플레이 산업분야에서 널리 이용되고 있다. In general, the liquid crystal display device is not only driven by low power consumption, but also widely used in the display industry because of its thinness.

이와 같은 액정표시장치는 액정을 사이에 두고 서로 대응된 컬러필터 기판과 박막트랜지스터 기판을 포함한다. 여기서, 컬러필터 기판과 박막트랜지스터 기판에 각각 배치된 전극에 전압이 인가될 경우, 인가된 전압 차에 의해 형성된 상하의 수직적 전기장이 액정 분자의 방향을 제어한다. 이때, 액정 분자의 방향에 따라, 액정을 투과하는 광의 투과율이 조절되어 액정표시장치는 영상을 표시하게 된다.Such a liquid crystal display device includes a color filter substrate and a thin film transistor substrate corresponding to each other with a liquid crystal interposed therebetween. Here, when voltage is applied to the electrodes disposed on the color filter substrate and the thin film transistor substrate, the vertical electric fields formed by the applied voltage difference control the direction of the liquid crystal molecules. At this time, according to the direction of the liquid crystal molecules, the transmittance of the light passing through the liquid crystal is adjusted so that the liquid crystal display displays an image.

여기서, 액정표시장치가 상하의 수직적 전기장에 의해 액정을 구동하는 방식을 채택할 경우, 시야각 특성이 저하되는 문제점이 있었다. 이를 해결하기 위해, 수평적 전기장을 이용하는 횡전계(In-Plane Switching ; IPS)에 의한 액정 구동 방법이 제안되었다.Here, when the liquid crystal display adopts a method of driving the liquid crystal by vertical electric fields up and down, there is a problem that the viewing angle characteristics are deteriorated. In order to solve this problem, a liquid crystal driving method using an in-plane switching (IPS) using a horizontal electric field has been proposed.

이와 같은 횡전계형 액정표시장치는 각 화소에 바(bar) 형태를 갖는 화소전극과 공통전극을 일정간격을 두고 교대로 배치한다. 여기서, 화소전극에 데이터 전압을 인가하고 공통전극에 공통 전압을 인가할 경우, 횡전계형 액정표시장치는 기판에 대해 수평한 방향의 횡전계를 형성한다. 이때, 횡전계에 의해 액정은 구동되어 좌우 대칭적인 시야각 특성이 우수한 영상을 제공할 수 있다.In such a transverse electric field type liquid crystal display, a pixel electrode having a bar shape and a common electrode are alternately arranged at predetermined intervals in each pixel. When the data voltage is applied to the pixel electrode and the common voltage is applied to the pixel electrode, the transverse electric field type liquid crystal display forms a transverse electric field in a horizontal direction with respect to the substrate. In this case, the liquid crystal is driven by the transverse electric field to provide an image having excellent left and right symmetrical viewing angle characteristics.

하지만, 횡전계형 액정표시장치는 다른 방식에 비해 시야각 특성을 향상시킬 수 있었지만, 화소전극의 상부와 공통전극의 상부에 대응된 액정이 구동되지 않아 액정표시장치를 투과하는 광 투과율이 저하되는 문제점이 있었다. However, the transverse electric field type liquid crystal display device has improved viewing angle characteristics compared to other methods, but the liquid crystal corresponding to the upper portion of the pixel electrode and the upper portion of the common electrode is not driven, so that the light transmittance through the liquid crystal display device is reduced. there was.

더욱이 공통전극과 화소전극 중 적어도 하나의 전극이 광을 투과할 수 없는 재질로 형성될 경우, 액정표시장치의 광투과율이 더욱 감소될 수 있었다.
Furthermore, when at least one of the common electrode and the pixel electrode is formed of a material that cannot transmit light, the light transmittance of the liquid crystal display may be further reduced.

따라서, 본 발명은 액정표시장치에서 발생될 수 있는 문제점을 해결하기 위하여 창안된 것으로서, 구체적으로 전극의 미세 패턴화로 인해 광투과율을 개선할 수 있는 액정표시장치 어레이 기판의 제조 방법을 제공함에 그 목적이 있다.
Accordingly, the present invention has been made to solve a problem that may occur in a liquid crystal display device, and in particular, to provide a method of manufacturing a liquid crystal display array substrate capable of improving light transmittance due to fine patterning of electrodes. There is this.

본 발명에 따른 해결 수단의 액정표시장치 어레이 기판의 제조 방법을 제공한다. 상기 제조 방법은 다수의 화소를 갖는 기판 상의 각 화소에 일정 간격을 가지며 다수개로 구비된 전극을 갖는 액정표시장치 어레이 기판의 제조 방법에 있어서,Provided is a method of manufacturing a liquid crystal display array substrate of a solution according to the present invention. In the manufacturing method of the liquid crystal display device array substrate having a plurality of electrodes having a predetermined interval and each pixel on the substrate having a plurality of pixels,

상기 전극을 형성하는 단계는, 상기 기판 상에 도전층을 형성하는 단계; 상기 도전층 상에 희생 광반사층을 형성하는 단계; 상기 희생 광반사층 상에 포토 레지스트층을 형성하는 단계; 상기 포토레지스트층 상에 마스크를 이용한 노광 및 현상 공정을 수행하여 포토레지스트 패턴을 형성하는 단계; 상기 포토 레지스트 패턴을 식각 마스크로 사용하여 희생 광반사층과 도전층을 패터닝하는 단계; 및 상기 포토레지스트 패턴과 상기 희생 광반사층을 제거하는 단계;를 포함할 수 있다.The forming of the electrode may include forming a conductive layer on the substrate; Forming a sacrificial light reflection layer on the conductive layer; Forming a photoresist layer on the sacrificial light reflection layer; Forming a photoresist pattern by performing an exposure and development process using a mask on the photoresist layer; Patterning a sacrificial light reflection layer and a conductive layer using the photoresist pattern as an etching mask; And removing the photoresist pattern and the sacrificial light reflection layer.

여기서, 상기 기판 상에 도전층을 형성하는 단계와 상기 도전층 상에 희생 광반사층을 형성하는 단계 사이에, 상기 도전층과 상기 희생 광반사층 사이에 접합 보조층을 형성하는 단계를 더 포함할 수 있다.Here, the method may further include forming a bonding auxiliary layer between the conductive layer and the sacrificial light reflection layer between forming the conductive layer on the substrate and forming the sacrificial light reflection layer on the conductive layer. have.

또한, 상기 접합 보조층은 상기 희생 광반사층과 동일한 에천트에 의해 식각되는 재질로 형성될 수 있다.In addition, the bonding auxiliary layer may be formed of a material etched by the same etchant as the sacrificial light reflection layer.

또한, 상기 접합 보조층은 Mo로 형성할 수 있다.In addition, the bonding auxiliary layer may be formed of Mo.

또한, 상기 접합 보조층은 50Å 내지 100Å의 두께 범위로 형성할 수 있다.In addition, the bonding auxiliary layer may be formed in a thickness range of 50 kPa to 100 kPa.

또한, 상기 희생 반사층은 Al, AlNd 및 AlPaCu 중 어느 하나로 형성될 수 있다.In addition, the sacrificial reflective layer may be formed of any one of Al, AlNd, and AlPaCu.

또한, 상기 도전막은 ITO, IZO 및 MoTi 중 어느 하나로 형성된 단일층 또는 둘 이상의 적층으로 형성될 수 있다.In addition, the conductive layer may be formed of a single layer formed of any one of ITO, IZO, and MoTi, or a laminate of two or more.

또한, 상기 전극은 2㎛ 내지 3㎛의 선폭을 가질 수 있다.In addition, the electrode may have a line width of 2㎛ to 3㎛.

또한, 상기 전극은 화소전극 및 공통전극 중 적어도 어느 하나일 수 있다.In addition, the electrode may be at least one of a pixel electrode and a common electrode.

또한, 상기 희생 광반사층 상에 엠보싱 패턴을 더 구비할 수 있다.In addition, an embossing pattern may be further provided on the sacrificial light reflection layer.

또한, 상기 엠보싱 패턴은 상기 마스크의 개구부와 대응된 상기 희생 광반사층상에 형성될 수 있다.
In addition, the embossing pattern may be formed on the sacrificial light reflection layer corresponding to the opening of the mask.

본 발명의 실시예에 따른 액정표시장치 어레이 기판은 포토레지스트층 하부에 희생 반사층을 구비한 후 노광 및 현상 공정을 거침에 따라 미세 패턴을 갖는 포토레지스트 패턴을 형성할 수 있다. 이에 따라, 포토레지스트 패턴의 미세 패턴화로 인해, 미세 선폭을 갖는 전극의 형성이 가능해지므로, 액정표시장치의 광 투과율을 향상시킬 수 있다.
The liquid crystal display array substrate according to the exemplary embodiment of the present invention may form a photoresist pattern having a fine pattern as a sacrificial reflective layer is provided under the photoresist layer and then subjected to an exposure and development process. Accordingly, due to the fine patterning of the photoresist pattern, it is possible to form an electrode having a fine line width, thereby improving the light transmittance of the liquid crystal display device.

도 1은 본 발명의 제 1 실시예에 따른 액정표시장치 어레이 기판을 개략적으로 도시한 평면도이다.
도 2는 도 1에 도시된 I-I'선을 따라 절단한 단면도이다.
도 3 내지 도 8은 본 발명의 제 2 실시예에 따른 액정표시장치 어레이 기판의 제조 공정을 설명하기 위해 도시한 단면도들이다.
도 9 내지 도 12는 본 발명의 제 3 실시예에 따른 액정표시장치 어레이 기판의 제조 공정을 설명하기 위해 도시한 단면도들이다.
도 13은 비교예에 따른 포토레지스트 패턴의 측면을 보여주는 사진이다.
도 14 및 도 15는 실험예 1 및 2에 따른 포토레지스트 패턴의 측면을 보여주는 사진이다.
도 16은 실험예 3에 따른 포토레지스트 패턴, Mo 패턴, AlNd 및 ITO 패턴의 측면을 보여주는 사진이다.1 is a plan view schematically illustrating a liquid crystal display array substrate according to a first embodiment of the present invention.
FIG. 2 is a cross-sectional view taken along the line II ′ of FIG. 1.
3 to 8 are cross-sectional views illustrating a manufacturing process of a liquid crystal display array substrate according to a second embodiment of the present invention.
9 to 12 are cross-sectional views illustrating a manufacturing process of a liquid crystal display array substrate according to a third embodiment of the present invention.
13 is a photograph showing a side of a photoresist pattern according to a comparative example.
14 and 15 are photographs showing the side surfaces of the photoresist patterns according to Experimental Examples 1 and 2. FIG.
16 is a photograph showing the side surface of the photoresist pattern, Mo pattern, AlNd and ITO pattern according to Experimental Example 3.

본 발명의 실시예들은 액정표시장치 어레이 기판의 도면을 참고하여 상세하게 설명한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되어지는 것이다. Embodiments of the present invention will be described in detail with reference to the drawings of the liquid crystal display array substrate. The following embodiments are provided by way of example so that those skilled in the art can fully understand the spirit of the present invention.

따라서, 본 발명은 이하 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고, 도면들에 있어서, 장치의 크기 및 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.Therefore, the present invention is not limited to the embodiments described below, but may be embodied in other forms. In the drawings, the size and thickness of an apparatus may be exaggerated for convenience. Like numbers refer to like elements throughout.

도 1은 본 발명의 제 1 실시예에 따른 액정표시장치 어레이 기판을 개략적으로 도시한 평면도이다.1 is a plan view schematically illustrating a liquid crystal display array substrate according to a first embodiment of the present invention.

도 2는 도 1에 도시된 I-I'선을 따라 절단한 단면도이다.FIG. 2 is a cross-sectional view taken along the line II ′ of FIG. 1.

도 1 및 도 2를 참조하면, 본 발명의 실시예에 따른 액정표시장치 어레이 기판은 기판(100), 게이트 배선(101), 데이터 배선(102), 공통배선(103), 박막트랜지스터(Tr), 화소전극(132) 및 공통전극(136)을 포함할 수 있다.1 and 2, a liquid crystal display array substrate according to an exemplary embodiment of the present invention may include a substrate 100, a gate wiring 101, a data wiring 102, a common wiring 103, and a thin film transistor Tr. The pixel electrode 132 and the common electrode 136 may be included.

구체적으로, 기판(100)은 광을 투과할 수 있는 투명 기판으로 이루어질 수 있다. 본 발명의 실시예에서 기판(100)의 재질 및 형태를 한정하는 것은 아니다. 예컨대, 기판(100)의 재질은 유리 또는 수지일 수 있다. 또한, 기판(100)의 형태는 플레이트 또는 필름의 형태일 수 있다.In detail, the substrate 100 may be formed of a transparent substrate that may transmit light. In an embodiment of the present invention, the material and shape of the substrate 100 are not limited. For example, the material of the substrate 100 may be glass or resin. In addition, the shape of the substrate 100 may be in the form of a plate or film.

기판(100) 상에 다수의 화소 영역이 정의되어 있을 수 있다. 여기서, 다수의 화소 영역은 기판(100) 상에 서로 교차하며 배치된 게이트 배선(101)과 데이터 배선(102)에 의해 정의될 수 있다. 여기서, 게이트 배선(101)과 데이터 배선(102)은 그 사이에 개재된 게이트 절연막(110)에 의해 서로 절연되어 있을 수 있다. A plurality of pixel areas may be defined on the substrate 100. Here, the plurality of pixel regions may be defined by the gate wiring 101 and the data wiring 102 arranged to cross each other on the substrate 100. Here, the gate wiring 101 and the data wiring 102 may be insulated from each other by the gate insulating film 110 interposed therebetween.

공통배선(103)은 게이트 배선(101)과 이격되며 기판(100)상에 배치되어 있을 수 있다. 이때, 게이트 배선(101)과 공통배선(103)은 동일한 도전물질로 형성되어 있을 수 있다.The common wiring 103 may be spaced apart from the gate wiring 101 and disposed on the substrate 100. In this case, the gate wiring 101 and the common wiring 103 may be formed of the same conductive material.

기판(100)의 각 화소 영역에 박막트랜지스터(Tr)가 배치되어 있을 수 있다. 여기서, 박막트랜지스터(Tr)는 게이트 전극(104), 게이트 절연막(110), 반도체 패턴(124), 소스 및 드레인 전극(134, 144)을 포함할 수 있다.The thin film transistor Tr may be disposed in each pixel area of the substrate 100. The thin film transistor Tr may include a gate electrode 104, a gate insulating layer 110, a semiconductor pattern 124, and source and drain electrodes 134 and 144.

게이트 전극(104)은 게이트 배선(101)과 전기적으로 연결되어 있을 수 있다. 여기서, 게이트 전극(104)은 게이트 배선(101)의 일부가 돌출되어 형성되어 있을 수 있다. 즉, 게이트 전극(104)과 게이트 배선(101)은 일체로 형성되어 있을 수 있다. The gate electrode 104 may be electrically connected to the gate wiring 101. Here, the gate electrode 104 may be formed by protruding a part of the gate wiring 101. That is, the gate electrode 104 and the gate wiring 101 may be integrally formed.

게이트 절연막(110)은 게이트 전극(104)을 포함하는 기판(100) 상에 배치되어 있다. 여기서, 게이트 절연막(110)은 실리콘 산화막 또는 실리콘 질화막으로 형성될 수 있으며, 본 발명의 실시예에서 이를 한정하는 것은 아니다.The gate insulating layer 110 is disposed on the substrate 100 including the gate electrode 104. Here, the gate insulating layer 110 may be formed of a silicon oxide film or a silicon nitride film, but the embodiment is not limited thereto.

반도체 패턴(124)은 활성 패턴(124a)과 오믹 콘택 패턴(124b)을 포함할 수 있다. 여기서, 오믹 콘택 패턴(124b)은 활성 패턴(124a)과 소스 전극(134) 사이와 활성 패턴(124a)과 드레인 전극(144) 사이에 개재될 수 있다. 여기서, 활성 패턴(124a)은 비정질 실리콘으로 형성될 수 있다. 또한, 오믹 콘택 패턴(124b)은 불순물이 도핑된 비정질 실리콘으로 형성될 수 있다. The semiconductor pattern 124 may include an active pattern 124a and an ohmic contact pattern 124b. Here, the ohmic contact pattern 124b may be interposed between the active pattern 124a and the source electrode 134 and between the active pattern 124a and the drain electrode 144. Here, the active pattern 124a may be formed of amorphous silicon. In addition, the ohmic contact pattern 124b may be formed of amorphous silicon doped with impurities.

소스 및 드레인 전극(134, 144)은 반도체 패턴(124) 상에서 서로 일정 간격 이격된 공간, 즉 채널 영역을 사이에 두고 배치될 수 있다. 여기서, 소스 전극(134)은 반도체 패턴(124)상에 배치되며 데이터 배선(102)과 전기적으로 연결되어 있다. 여기서, 소스 전극(134)은 데이터 배선(102)의 일부가 돌출되어 형성될 수 있다. 즉, 소스 전극(134)과 데이터 배선(102)은 일체로 형성될 수 있다. 이때, 소스 전극(134)은 드레인 전극(144)의 적어도 삼면을 둘러싸도록 형성될 수 있다. 여기서, 소스 전극(134)은 'U'자형의 형태를 가질 수 있다. 이에 따라, 소스 전극(134)과 드레인 전극(144) 사이의 채널 영역의 표면적이 증대될 수 있어, 박막트랜지스터(Tr)의 전기적 특성이 향상될 수 있다.The source and drain electrodes 134 and 144 may be disposed on the semiconductor pattern 124 with a space spaced apart from each other, that is, a channel region. Here, the source electrode 134 is disposed on the semiconductor pattern 124 and is electrically connected to the data line 102. Here, the source electrode 134 may be formed by protruding a part of the data line 102. That is, the source electrode 134 and the data wire 102 may be integrally formed. In this case, the source electrode 134 may be formed to surround at least three surfaces of the drain electrode 144. Here, the source electrode 134 may have a 'U' shape. Accordingly, the surface area of the channel region between the source electrode 134 and the drain electrode 144 may be increased, and thus the electrical characteristics of the thin film transistor Tr may be improved.

박막트랜지스터(Tr)를 포함한 기판(100) 상에 보호막(120)이 배치되어 있을 수 있다. 여기서, 보호막(120)은 절연물질로 이루어질 수 있다. The passivation layer 120 may be disposed on the substrate 100 including the thin film transistor Tr. Here, the passivation layer 120 may be made of an insulating material.

화소전극(132)과 공통전극(136)은 각 화소 영역에 배치되어 액정 구동을 위한 전계를 형성할 수 있다. 여기서, 화소전극(132)과 공통전극(136)은 보호막(120) 상에 배치될 수 있다. 여기서, 화소전극(132)은 보호막(120)에 형성된 콘택홀을 통해 박막트랜지스터(Tr)의 드레인 전극(144)과 전기적으로 접속할 수 있다. The pixel electrode 132 and the common electrode 136 may be disposed in each pixel area to form an electric field for driving the liquid crystal. The pixel electrode 132 and the common electrode 136 may be disposed on the passivation layer 120. The pixel electrode 132 may be electrically connected to the drain electrode 144 of the thin film transistor Tr through a contact hole formed in the passivation layer 120.

화소전극(132)은 광을 투과할 수 있는 투명한 도전물질로 형성될 수 있다. 예를 들어, 화소전극(132)은 ITO 또는 IZO로 형성될 수 있다. 또는, 화소전극(132)은 MoTi, ITO와 MoTi의 이중층 및 IZO와 MoTi의 이중층 중 어느 하나로 형성될 수도 있다.The pixel electrode 132 may be formed of a transparent conductive material that can transmit light. For example, the pixel electrode 132 may be formed of ITO or IZO. Alternatively, the pixel electrode 132 may be formed of any one of a double layer of MoTi, ITO and MoTi, and a double layer of IZO and MoTi.

그러나, 본 발명의 실시예에서 화소전극(132)의 배치 형태를 한정하는 것은 아니며, 다른 예로 화소전극(132)은 게이트 절연막(110) 상에 배치되며, 드레인 전극(144)과 일체로 형성될 수도 있다. However, the embodiment of the present invention does not limit the arrangement of the pixel electrode 132, and as another example, the pixel electrode 132 is disposed on the gate insulating layer 110 and integrally formed with the drain electrode 144. It may be.

화소전극(132)은 제 1 및 제 2 화소전극(132a, 132b)을 포함할 수 있다. 여기서, 제 1 화소전극(132a)은 화소영역에서 이격 공간을 가지며 다수개로 배치될 수 있다. 제 1 화소전극(132a)은 바형태를 가질 수 있다. 이때, 제 1 화소전극(132a)은 시야각을 더욱 향상시키기 위해 꺽인 구조를 가질 수 있다. 또한, 제 2 화소전극(132b)은 다수의 제 1 화소전극(132a)들을 서로 전기적으로 연결하는 역할을 할 수 있다. 제 2 화소전극(132b)은 제 1 화소전극(132a)들과 일체로 이루어질 수 있다. 제 2 화소전극(132b)의 일부는 박막트랜지스터(Tr)의 드레인 전극(144)과 전기적으로 연결되어 있을 수 있다. 또한, 제 2 화소전극(132b)은 공통배선(103)과 절연막, 예컨대 게이트 절연막(110) 및 보호막(120)을 사이에 두고 중첩되어 스토리지 캐패시턴스를 형성할 수도 있다.The pixel electrode 132 may include first and second pixel electrodes 132a and 132b. Here, the first pixel electrode 132a may be spaced apart from each other in the pixel area. The first pixel electrode 132a may have a bar shape. In this case, the first pixel electrode 132a may have a bent structure to further improve the viewing angle. In addition, the second pixel electrode 132b may serve to electrically connect the plurality of first pixel electrodes 132a with each other. The second pixel electrode 132b may be integrally formed with the first pixel electrodes 132a. A portion of the second pixel electrode 132b may be electrically connected to the drain electrode 144 of the thin film transistor Tr. In addition, the second pixel electrode 132b may overlap the common wiring 103 with an insulating layer, for example, the gate insulating layer 110 and the passivation layer 120, to form a storage capacitance.

공통전극(136)은 보호막(120) 상에 배치될 수 있다. 여기서, 공통전극(136)은 광을 투과할 수 있는 투명한 도전체로 형성될 수 있다. 예를 들어, 공통전극(136)은 ITO 또는 IZO로 형성될 수 있다. 또는, 공통전극(136)은 MoTi, ITO와 MoTi의 이중층 및 IZO와 MoTi의 이중층 중 어느 하나로 형성될 수도 있다.The common electrode 136 may be disposed on the passivation layer 120. Here, the common electrode 136 may be formed of a transparent conductor that can transmit light. For example, the common electrode 136 may be formed of ITO or IZO. Alternatively, the common electrode 136 may be formed of any one of a double layer of MoTi, ITO and MoTi, and a double layer of IZO and MoTi.

공통전극(136)은 제 1 및 제 2 공통전극(136a, 136b)을 포함할 수 있다. 여기서, 제 1 공통전극(136a)은 화소영역에서 이격 공간을 가지며 다수개로 배치될 수 있다. 이때, 제 1 공통전극(136a)은 제 1 화소전극(132a)과 교대로 배치될 수 있다. 이에 따라, 제 1 공통전극(136a)들은 제 1 화소전극(132a)과 같이 꺽인 구조를 가질 수 있다. 또한, 제 2 공통전극(136)은 제 1 공통전극(136a)들을 서로 전기적으로 연결시키는 역할을 할 수 있다. 여기서, 제 2 공통전극(136)은 보호막(120) 및 게이트 절연막(110)에 형성된 공통 콘택홀을 통해 공통배선과 전기적으로 연결되어 있을 수 있다. The common electrode 136 may include first and second common electrodes 136a and 136b. Here, the first common electrode 136a may be spaced apart from each other in the pixel area. In this case, the first common electrode 136a may be alternately disposed with the first pixel electrode 132a. Accordingly, the first common electrodes 136a may have a bent structure like the first pixel electrode 132a. In addition, the second common electrode 136 may serve to electrically connect the first common electrodes 136a to each other. Here, the second common electrode 136 may be electrically connected to the common wiring through the common contact hole formed in the passivation layer 120 and the gate insulating layer 110.

본 발명의 실시예에서 공통전극(136)은 보호막 상에 배치되는 것으로 설명하였으나, 이를 한정하는 것은 아니며, 다른 예로 공통전극(136)은 기판(100) 상에 배치되며, 게이트 전극(104)과 동일한 재질로 형성될 수도 있다. In the embodiment of the present invention, the common electrode 136 is described as being disposed on the passivation layer, but the present invention is not limited thereto. In another example, the common electrode 136 is disposed on the substrate 100, and the gate electrode 104 is disposed on the protective layer. It may be formed of the same material.

또한, 본 발명의 실시예에서, 액정표시장치는 서로 교대로 배치된 화소전극과 공통전극이 구비되는 것으로 설명하였으나 이에 한정되는 것은 아니며, 액정표시장치는 프린지 필드를 형성하기 위해 화소전극과 공통전극 중 어느 하나의 전극은 이격 공간을 가지며 다수개로 배치될 수 있으며, 다른 하나의 전극은 화소 영역의 전영역에 플레이트 형태로 배치될 수도 있다. 이때, 화소전극과 공통전극 사이에 절연막, 예컨대 게이트 절연막 또는 보호막이 개재될 수 있다.Further, in the exemplary embodiment of the present invention, the liquid crystal display is described as having alternately arranged pixel electrodes and a common electrode, but the present invention is not limited thereto. The liquid crystal display device includes a pixel electrode and a common electrode to form a fringe field. Any one of the electrodes may be spaced apart from each other, and the other electrode may be disposed in the form of a plate in the entire area of the pixel area. In this case, an insulating film, for example, a gate insulating film or a protective film may be interposed between the pixel electrode and the common electrode.

여기서, 화소전극(132)에 상기 박막트랜지스터(Tr)의 전기적 신호가 인가되고, 공통전극(136)에 공통전압이 인가될 경우, 제 1 공통전극(136a)과 제 1 화소전극(132a) 사이에 횡전계가 형성될 수 있다. 이때, 제 1 공통전극(136a)과 제 1 화소전극(132a) 중 적어도 어느 하나는 종래보다 작은 선폭, 예컨대 2㎛ 내지 3㎛의 선폭을 가질 수 있다. 여기서, 종래 액정표시장치의 제 1 화소전극이나 제 1 공통전극의 선폭은 공정상의 제약 조건에 의해 3㎛를 초과하도록 형성될 수밖에 없었다. 이에 따라, 종래와 대비하여 본원 발명의 실시예에서 제 1 공통전극(136a)이나 제 1 화소 전극(132a)의 선폭을 줄일 수 있어, 액정표시장치의 광투과율을 증대시킬 수 있다.
Here, when the electrical signal of the thin film transistor Tr is applied to the pixel electrode 132 and the common voltage is applied to the common electrode 136, between the first common electrode 136a and the first pixel electrode 132a. A transverse electric field may be formed in the. In this case, at least one of the first common electrode 136a and the first pixel electrode 132a may have a line width smaller than that of the prior art, for example, 2 μm to 3 μm. Here, the line width of the first pixel electrode or the first common electrode of the conventional liquid crystal display device is inevitably formed to exceed 3 μm due to process constraints. Accordingly, the line width of the first common electrode 136a or the first pixel electrode 132a can be reduced in the exemplary embodiment of the present invention, and the light transmittance of the liquid crystal display can be increased.

도 3 내지 도 8은 본 발명의 제 2 실시예에 따른 액정표시장치 어레이 기판의 제조 공정을 설명하기 위해 도시한 단면도들이다.3 to 8 are cross-sectional views illustrating a manufacturing process of a liquid crystal display array substrate according to a second embodiment of the present invention.

도 3을 참조하면, 액정표시장치 어레이 기판을 제조하기 위해, 먼저 기판(100)상에 서로 교차하는 게이트 배선(101)과 데이터 배선(102), 게이트 배선(101)과 이격된 공통배선(103), 그리고 게이트 배선(101)과 데이터 배선(102)의 교차 영역, 즉 화소 영역에 박막트랜지스터(Tr)를 형성한다.Referring to FIG. 3, in order to manufacture a liquid crystal display array substrate, first, the common wiring 103 spaced apart from the gate wiring 101, the data wiring 102, and the gate wiring 101 intersecting each other on the substrate 100. In addition, the thin film transistor Tr is formed in the intersection region of the gate wiring 101 and the data wiring 102, that is, the pixel region.

구체적으로, 기판(100) 상에 제 1 도전막을 형성한 후, 제 1 도전막을 일정한 형태로 패터닝하여 게이트 배선(101), 게이트 배선(101)과 연결된 게이트 전극(104), 게이트 배선(101)과 일정 간격 이격된 공통배선(103)을 형성한다. Specifically, after the first conductive film is formed on the substrate 100, the first conductive film is patterned in a predetermined shape to form the gate wiring 101, the gate electrode 104 connected to the gate wiring 101, and the gate wiring 101. And common wiring 103 spaced apart from each other.

이후, 게이트 전극(104), 게이트 배선(101) 및 공통배선(103)을 포함하는 기판(100) 상에 게이트 절연막(110)을 형성한다. 여기서, 게이트 절연막(110)은 산화 실리콘막 또는 질화 실리콘막으로 형성될 수 있다. 이때, 게이트 절연막(110)은 화학기상증착법을 통해 형성될 수 있다.Thereafter, the gate insulating layer 110 is formed on the substrate 100 including the gate electrode 104, the gate wiring 101, and the common wiring 103. Here, the gate insulating layer 110 may be formed of a silicon oxide film or a silicon nitride film. In this case, the gate insulating layer 110 may be formed through chemical vapor deposition.

이후, 게이트 전극(104)과 대응된 게이트 절연막(110) 상에 반도체 패턴(124)을 형성한다. 여기서, 반도체 패턴(124)은 비정질 실리콘층과 불순물이 도핑된 비정질 실리콘층을 패터닝하여 형성된 활성 패턴(124a) 및 오믹 콘택 패턴(124b)을 포함할 수 있다.Thereafter, the semiconductor pattern 124 is formed on the gate insulating layer 110 corresponding to the gate electrode 104. The semiconductor pattern 124 may include an active pattern 124a and an ohmic contact pattern 124b formed by patterning an amorphous silicon layer and an amorphous silicon layer doped with impurities.

이후, 반도체 패턴(124)을 포함한 게이트 절연막(110) 상에 제 2 도전막을 형성한 후, 제 2 도전막을 일정한 형태로 패터닝하여 게이트 배선(101)과 교차하는 데이터 배선(102), 데이터 배선(102)과 전기적으로 연결되며 반도체 패턴(124) 상에 배치된 소스 전극(134), 소스 전극(134)과 이격되며 반도체 패턴(124) 상에 배치된 드레인 전극(144)이 형성될 수 있다. 여기서, 소스 및 드레인 전극(134, 144)을 식각 마스크로 사용하여, 오믹 콘택 패턴(124b)을 식각하여 활성 패턴(124a) 상의 소스 및 드레인 전극(134, 144)의 이격 공간, 즉 활성 패턴(124a)의 채널 영역을 노출시킬 수 있다.Subsequently, after the second conductive film is formed on the gate insulating film 110 including the semiconductor pattern 124, the second conductive film is patterned in a predetermined shape to intersect the data wiring 102 and the data wiring (intersecting with the gate wiring 101). A source electrode 134 electrically connected to the 102 and disposed on the semiconductor pattern 124 and a drain electrode 144 spaced apart from the source electrode 134 and disposed on the semiconductor pattern 124 may be formed. Here, the ohmic contact pattern 124b is etched using the source and drain electrodes 134 and 144 as an etch mask, so that the space between the source and drain electrodes 134 and 144 on the active pattern 124a, that is, the active pattern ( The channel region of 124a may be exposed.

도 4를 참조하면, 게이트 배선(101), 데이터 배선(102), 공통배선(103) 및 박막트랜지스터(Tr)를 형성한 후, 게이트 배선(101), 데이터 배선(102), 공통배선(103) 및 박막트랜지스터(Tr)를 포함한 게이트 절연막(110) 상에 박막트랜지스터(Tr)의 드레인 전극(144)을 노출하는 콘택홀(121)을 갖는 보호막(120)을 형성한다. Referring to FIG. 4, after the gate wiring 101, the data wiring 102, the common wiring 103, and the thin film transistor Tr are formed, the gate wiring 101, the data wiring 102, and the common wiring 103 are formed. ) And a passivation layer 120 having a contact hole 121 exposing the drain electrode 144 of the thin film transistor Tr on the gate insulating layer 110 including the thin film transistor Tr.

여기서, 보호막(120)을 형성하기 위해, 게이트 배선(101), 데이터 배선(102), 공통배선(103) 및 박막트랜지스터(Tr)를 포함한 게이트 절연막(110) 상에 무기절연 물질을 증착하여 무기 절연막을 형성한 후, 무기 절연막을 패터닝하여 드레인 전극(144)을 노출하는 콘택홀(121)을 형성할 수 있다. 여기서, 무기절연 물질의 예로서는 질화실리콘막 또는 산화실리콘막일 수 있다. 이때, 무기 절연막은 화학기상증착법을 통해 형성될 수 있다. In order to form the passivation layer 120, an inorganic insulating material is deposited on the gate insulating layer 110 including the gate wiring 101, the data wiring 102, the common wiring 103, and the thin film transistor Tr. After forming the insulating film, the inorganic insulating film may be patterned to form a contact hole 121 exposing the drain electrode 144. Here, the inorganic insulating material may be a silicon nitride film or a silicon oxide film. In this case, the inorganic insulating layer may be formed through chemical vapor deposition.

보호막(120)에 드레인 전극(144)을 노출하는 콘택홀(121)을 형성하는 공정에서, 도면에는 도시되지 않았으나, 보호막(120)과 게이트 절연막(110)에 공통배선(103)의 일부를 노출하는 공통 콘택홀이 더 형성될 수 있다.In the process of forming the contact hole 121 exposing the drain electrode 144 in the passivation layer 120, although not shown in the drawing, a part of the common wiring 103 is exposed to the passivation layer 120 and the gate insulating layer 110. The common contact hole may be further formed.

본 발명의 실시에에서, 보호막을 무기 절연막으로 형성하는 것으로 설명하였으나, 이에 한정되는 것은 아니며, 보호막은 유기 절연막으로 형성할 수도 있다.In the embodiment of the present invention, the protective film is formed of an inorganic insulating film, but the present invention is not limited thereto. The protective film may be formed of an organic insulating film.

도 5를 참조하면, 콘택홀(121)을 구비한 보호막(120)을 형성한 후, 보호막(120) 상에 도전층(130)과 희생 광반사층(140)을 순차적으로 형성한다.Referring to FIG. 5, after forming the passivation layer 120 including the contact hole 121, the conductive layer 130 and the sacrificial light reflection layer 140 are sequentially formed on the passivation layer 120.

여기서, 도전층(130)은 ITO, IZO, MoTi, ITO와 MoTi의 이중층 및 IZO와 MoTi의 이중층 중 어느 하나로 형성될 수 있다. 또한, 희생 광반사층(140)은 다른 재질에 비해 높은 반사율을 갖는 재질, 예컨대 Al, AlNd 및 AlPaCu 중 어느 하나로 형성될 수 있다.The conductive layer 130 may be formed of any one of ITO, IZO, MoTi, a double layer of ITO and MoTi, and a double layer of IZO and MoTi. In addition, the sacrificial light reflection layer 140 may be formed of a material having a higher reflectance than other materials, such as Al, AlNd, and AlPaCu.

여기서, 도전층(130)과 희생 광반사층(140)을 형성하는 방법의 예로서는 스퍼터링법 또는 진공증착법을 들 수 있다.Here, as an example of the method of forming the conductive layer 130 and the sacrificial light reflection layer 140, a sputtering method or a vacuum deposition method may be mentioned.

이에 더하여, 도면에는 도시되지 않았으나, 도전층(130)과 희생 광반사층(140) 사이에 접합 보조층이 더 형성될 수 있다. 여기서, 접합 보조층은 포토 공정에서 도전층(130)으로부터 희생 광반사층(140)이 필링되는 것을 방지하는 역할을 할 수 있다. 이때, 접합 보조층은 희생 광반사층(140)과 동일한 에천트를 통해 식각되는 재질로 형성할 수 있다. 이에 따라, 접합 보조층을 형성하더라도 별도의 에천트를 준비해야 하거나 식각 공정 또는 별도의 제거 공정이 추가되는 것을 방지할 수 있다. 예컨대, 접합 보조층은 Mo로 형성될 수 있다.In addition, although not illustrated, a bonding auxiliary layer may be further formed between the conductive layer 130 and the sacrificial light reflection layer 140. Here, the bonding auxiliary layer may serve to prevent the sacrificial light reflection layer 140 from filling the conductive layer 130 in the photo process. In this case, the bonding auxiliary layer may be formed of a material that is etched through the same etchant as the sacrificial light reflection layer 140. Accordingly, even if the bonding auxiliary layer is formed, it may be necessary to prepare a separate etchant, or to add an etching process or a separate removal process. For example, the bonding auxiliary layer may be formed of Mo.

또한, 접합 보조층은 50Å 내지 100Å의 두께 범위로 형성될 수 있다. 여기서, 접합 보조층이 50Å 미만으로 형성될 경우, 공정 상 균일한 박막을 형성하기 어려울 수 있기 때문이다. 또한, 접합 보조층이 100Å의 두께를 초과하도록 형성할 경우, 접합 보조층에 의한 식각 공정 시간이 증가될 수 있기 때문이다. In addition, the bonding auxiliary layer may be formed in a thickness range of 50 kPa to 100 kPa. This is because when the bonding auxiliary layer is formed to be less than 50 GPa, it may be difficult to form a uniform thin film in the process. In addition, when the bonding auxiliary layer is formed to exceed the thickness of 100 kHz, the etching process time by the bonding auxiliary layer can be increased.

도전층(130)과 희생 광반사층(140)을 형성한 후, 희생 광반사층(140)상에 포토레지스트층(151)을 형성한다. 여기서, 포토레지스트층(151)은 일반적인 코팅 공정을 통해 형성될 수 있다.After forming the conductive layer 130 and the sacrificial light reflection layer 140, a photoresist layer 151 is formed on the sacrificial light reflection layer 140. Here, the photoresist layer 151 may be formed through a general coating process.

포토레지스트층(151)을 형성한 후, 개구부(M1)와 차단부(M2)를 갖는 마스크(M)를 제공한다. After the photoresist layer 151 is formed, a mask M having an opening M1 and a blocking portion M2 is provided.

이후, 마스크(M)를 포함한 포토레지스트층(151) 상으로 광을 조사하는 노광 공정을 수행한다. 여기서, 광은 마스크(M)의 개구부(M1)와 대응된 포토레지스트층(151) 상으로 조사될 수 있다. 이때, 광은 희생 광반사층(140)에 의해 반사되어 마스크(M)의 차단부(M2)와 대응된 포토레지스트층(151)으로 확산될 수 있다.Thereafter, an exposure process of irradiating light onto the photoresist layer 151 including the mask M is performed. The light may be irradiated onto the photoresist layer 151 corresponding to the opening M1 of the mask M. In this case, the light may be reflected by the sacrificial light reflection layer 140 to be diffused into the photoresist layer 151 corresponding to the blocking portion M2 of the mask M. FIG.

도 6을 참조하면, 노광 공정을 수행한 후, 노광된 포토레지스트층(151)을 현상하여 포토레지스트 패턴(152)을 형성한다. 여기서, 포토레지스트 패턴(152)은 희생 광반사층(140)의 광 반사로 인해 개구부보다 작은 CD를 가지도록 형성될 수 있다. Referring to FIG. 6, after performing an exposure process, the exposed photoresist layer 151 is developed to form a photoresist pattern 152. Here, the photoresist pattern 152 may be formed to have a smaller CD than the opening due to the light reflection of the sacrificial light reflection layer 140.

도 7을 참조하면, 포토레지스트 패턴(152)을 식각 마스크로 사용하여 희생 광반사층(140)과 도전층(130)을 순차적으로 식각하여, 희생 광반사 패턴(141)과 화소전극(132) 및 공통전극(136)이 형성될 수 있다. 이때, 화소전극(132)과 공통전극(136) 상에 희생 광반사 패턴(141)이 배치된다.Referring to FIG. 7, the sacrificial light reflection layer 140 and the conductive layer 130 are sequentially etched using the photoresist pattern 152 as an etch mask, so that the sacrificial light reflection pattern 141 and the pixel electrode 132 and The common electrode 136 may be formed. In this case, the sacrificial light reflection pattern 141 is disposed on the pixel electrode 132 and the common electrode 136.

여기서, 화소전극(132)은 제 1 및 제 2 화소전극(132a, 132b)을 포함할 수 있다. 여기서, 제 1 화소전극(132a)은 화소 영역상에 서로 이격되도록 다수개로 배치될 수 있다. 제 2 화소전극(132b)은 제 1 화소전극(132a)들을 서로 전기적으로 연결하며 박막트랜지스터(Tr)의 드레인 전극(144)과 전기적으로 접속될 수 있다. 또한, 공통전극(136)은 제 1 및 제 2 공통전극(136a, 136b)을 포함할 수 있다. 여기서, 제 1 공통전극(136a)은 제 1 화소전극(132a)과 교대로 배치되며 화소영역에 다수개로 배치될 수 있다. 제 2 공통전극(136)은 제 1 공통전극(136a)들을 서로 전기적으로 연결하며, 공통배선(103)과 전기적으로 연결될 수 있다.The pixel electrode 132 may include first and second pixel electrodes 132a and 132b. Here, a plurality of first pixel electrodes 132a may be disposed on the pixel area to be spaced apart from each other. The second pixel electrode 132b may electrically connect the first pixel electrodes 132a to each other and may be electrically connected to the drain electrode 144 of the thin film transistor Tr. In addition, the common electrode 136 may include first and second common electrodes 136a and 136b. Here, the first common electrode 136a may be alternately disposed with the first pixel electrode 132a and disposed in a plurality of pixel regions. The second common electrode 136 may electrically connect the first common electrodes 136a to each other, and may be electrically connected to the common wiring 103.

여기서, 식각 공정은 습식 식각 공정에 의해 이루어질 수 있다. 이때, 습식 식각 공정의 특성상 희생 광반사 패턴(141)은 포토레지스트 패턴(152)에 비해 작은 CD를 가지도록 형성될 수 있다. 또한, 희생 광반사 패턴(141)을 형성한 후, 화소전극(132)과 공통전극(136)을 형성하기 위한 식각 공정을 수행함에 따라, 화소전극(132)과 공통전극(136)은 희생 광반사 패턴(141)보다 작은 CD를 가지도록 형성될 수 있다.Here, the etching process may be performed by a wet etching process. In this case, the sacrificial light reflection pattern 141 may be formed to have a smaller CD than the photoresist pattern 152 due to the nature of the wet etching process. In addition, after the sacrificial light reflection pattern 141 is formed, an etching process for forming the pixel electrode 132 and the common electrode 136 is performed, so that the pixel electrode 132 and the common electrode 136 are sacrificial light. It may be formed to have a smaller CD than the reflective pattern 141.

이때, 화소전극(132)과 공통전극(136)은 2㎛ 내지 3㎛의 선폭을 가지도록 형성될 수 있다.In this case, the pixel electrode 132 and the common electrode 136 may be formed to have a line width of 2 μm to 3 μm.

본 발명의 실시예에서, 화소전극(132)과 공통전극(136)은 동일한 마스크 공정을 통해 서로 교대로 배치되도록 형성되는 것으로 설명하였으나, 이에 한정되는 것은 아니다. 예컨대, 화소전극(132)과 공통전극(136) 중 어느 하나의 전극은 게이트 절연막(110) 상에 화소영역의 전 영역에 배치하도록 형성하고, 나머지 하나의 전극은 보호막(120) 상에 이격 간격을 가지도록 다수개 형성될 수 있다. 이에 따라, 액정표시장치는 프린지 필드를 형성할 수 있어 광 투과율을 더욱 증대시킬 수 있다. 이때, 화소영역에 이격공간을 갖는 다수개의 전극을 형성할 때, 희생 광반사층을 이용한 패터닝 공정을 통해 형성될 수 있다.In the exemplary embodiment of the present invention, the pixel electrode 132 and the common electrode 136 are described as being alternately arranged with each other through the same mask process, but embodiments are not limited thereto. For example, any one of the pixel electrode 132 and the common electrode 136 is formed on the gate insulating layer 110 to be disposed in the entire region of the pixel region, and the other electrode is spaced apart on the passivation layer 120. It may be formed to have a plurality. Accordingly, the liquid crystal display device can form a fringe field, thereby further increasing the light transmittance. In this case, when forming a plurality of electrodes having a spaced space in the pixel region, it may be formed through a patterning process using a sacrificial light reflection layer.

도 8을 참조하면, 공통전극(136) 및 화소전극(132)을 형성한 후, 포토레지스트 패턴(152)과 희생 광반사 패턴(141)을 제거한다. 여기서, 접합 보조층을 형성할 경우, 희생 광반사 패턴(141)을 제거하는 공정에서 접합 보조층도 제거될 수 있다. 이는 접합 보조층은 희생 광반사 패턴(141)과 동일한 에천트에 의해 식각될 수 있는 재질로 이루어졌기 때문이다.Referring to FIG. 8, after forming the common electrode 136 and the pixel electrode 132, the photoresist pattern 152 and the sacrificial light reflection pattern 141 are removed. Here, when the bonding auxiliary layer is formed, the bonding auxiliary layer may also be removed in the process of removing the sacrificial light reflection pattern 141. This is because the bonding auxiliary layer is made of a material that can be etched by the same etchant as the sacrificial light reflection pattern 141.

본 발명의 실시예에서, 공통전극(136) 및 화소 전극(132)의 선폭을 미세하게 형성하기 위해 희생 광반사층(140)을 이용한 포토 공정을 수행하는 것으로 한정하여 설명하였으나, 이에 한정되는 것은 아니다. 예컨대, 희생 광반사층(140)을 이용한 포토 공정은 박막트랜지스터(Tr)와 배선, 예컨대 게이트 배선(101), 데이터 배선(102) 및 공통배선(103)을 형성하기 위한 패터닝 공정에 적용하여, 박막트랜지스터(Tr)나 배선이 미세한 선폭을 가지도록 형성될 수도 있다.In the exemplary embodiment of the present invention, the photo process using the sacrificial light reflection layer 140 is performed to form fine line widths of the common electrode 136 and the pixel electrode 132, but the present invention is not limited thereto. . For example, the photo process using the sacrificial light reflection layer 140 is applied to the patterning process for forming the thin film transistor Tr and the wirings, for example, the gate wiring 101, the data wiring 102, and the common wiring 103. The transistor Tr or the wiring may be formed to have a fine line width.

따라서, 본 발명의 실시예에서와 같이, 공통전극(136) 및 화소전극(132)을 형성하는 포토 공정에서 포토레지스트층(151) 하부에 희생 광반사층(140)을 구비함에 따라, 종래와 대비하여 포토레지스트 패턴(152)의 미세 패턴화가 가능해질 수 있다. 이와 더불어 포토레지스트 패턴(152)의 미세화로 인해 미세 선폭을 갖는 공통전극(136)과 화소전극(132)을 형성할 수 있다. 또한, 희생 광반사층(140)을 식각한 후, 공통전극(136)과 화소전극(132)을 식각함에 따라, 희생 광반사층(140)이 없을 때보다 포토레지스트 패턴(152)보다 더욱 작은 CD를 가지도록 형성할 수 있어, 공통전극(136)과 화소전극(132)의 선폭을 더욱 줄일 수 있다.Therefore, as in the embodiment of the present invention, the sacrificial light reflection layer 140 is provided below the photoresist layer 151 in the photo process for forming the common electrode 136 and the pixel electrode 132, compared with the prior art. Thus, fine patterning of the photoresist pattern 152 may be possible. In addition, due to the miniaturization of the photoresist pattern 152, the common electrode 136 and the pixel electrode 132 having a fine line width may be formed. In addition, after etching the sacrificial light reflection layer 140, the common electrode 136 and the pixel electrode 132 are etched so that a CD smaller than the photoresist pattern 152 may be removed than when the sacrificial light reflection layer 140 is not present. The width of the common electrode 136 and the pixel electrode 132 can be further reduced.

이와 같이, 종래보다 본원 발명의 실시예에 따라 형성된 화소전극(132) 및 공통전극(136)을 미세 선폭을 가질 수 있어, 액정표시장치의 광 투과율을 더욱 향상시킬 수 있다.
As described above, the pixel electrode 132 and the common electrode 136 formed according to the exemplary embodiment of the present invention may have a fine line width, thereby further improving the light transmittance of the liquid crystal display.

도 9 내지 도 12는 본 발명의 제 3 실시예에 따른 액정표시장치 어레이 기판의 제조 공정을 설명하기 위해 도시한 단면도들이다.9 to 12 are cross-sectional views illustrating a manufacturing process of a liquid crystal display array substrate according to a third embodiment of the present invention.

여기서, 희생 반사층에 엠보싱 패턴을 형성하는 것을 제외하고 앞서 설명한 제 2 실시예와 동일한 제조 공정을 포함할 수 있다. 이에 따라, 제 2 실시예와 반복된 설명은 생략하기로 한다.Here, the same manufacturing process as the second embodiment described above may be included except that the embossing pattern is formed on the sacrificial reflective layer. Accordingly, repeated description with the second embodiment will be omitted.

도 9를 참조하면, 액정표시장치 어레이 기판을 제조하기 위해, 먼저 기판(100)상에 게이트 배선(101), 데이터 배선(102), 공통배선(103) 그리고 게이트 배선(101)과 데이터 배선의 교차 영역에 박막트랜지스터(Tr)를 형성한다.Referring to FIG. 9, in order to manufacture a liquid crystal display array substrate, first of all, the gate wiring 101, the data wiring 102, the common wiring 103, and the gate wiring 101 and the data wiring on the substrate 100 are formed. The thin film transistor Tr is formed in the intersection area.

이후, 박막트랜지스터(Tr)를 포함한 기판(100)상에 박막트랜지스터(Tr)의 드레인 전극(144)을 노출하는 콘택홀을 구비한 보호막(120)을 형성한다.Subsequently, a passivation layer 120 including a contact hole exposing the drain electrode 144 of the thin film transistor Tr is formed on the substrate 100 including the thin film transistor Tr.

이후, 보호막(120) 상에 도전층(130)과 희생 광반사층(140)을 형성한다. 후술 될 마스크(M)의 차단부(M2)와 대응된 희생 광반사층(140) 상에 엠보싱 패턴(145)을 더 형성할 수 있다. 여기서, 엠보싱 패턴(145)은 수지의 패터닝 공정 또는 엠보싱 형태의 필름을 부착하여 형성할 수 있다. 엠보싱 패턴(145)을 형성하는 다른 방법으로 희생 광반사층(140)의 표면을 패터닝하여 형성할 수도 있다. 이때, 엠보싱 패턴(145)은 희생 광반사층(140)과 일체로 이루어질 수 있다.Thereafter, the conductive layer 130 and the sacrificial light reflection layer 140 are formed on the passivation layer 120. An embossing pattern 145 may be further formed on the sacrificial light reflection layer 140 corresponding to the blocking portion M2 of the mask M to be described later. Here, the embossing pattern 145 may be formed by attaching a film in a patterning process or an embossing form of resin. Another method of forming the embossing pattern 145 may be formed by patterning the surface of the sacrificial light reflection layer 140. In this case, the embossing pattern 145 may be integrally formed with the sacrificial light reflection layer 140.

본 발명의 실시예에서, 엠보싱 패턴(145)은 마스크(M)의 차단부(M2)와 대응되도록 배치하하는 것으로 설명하였으나, 이에 한정되는 것은 아니며, 엠보싱 패턴(145)은 희생 광반사층(140)의 전면 상에 배치될 수도 있다.In the exemplary embodiment of the present invention, the embossing pattern 145 is described as being disposed to correspond to the blocking portion M2 of the mask M, but is not limited thereto. The embossing pattern 145 may be a sacrificial light reflection layer 140. It may be disposed on the front of the).

도 10을 참조하면, 엠보싱 패턴(145)을 형성한 후, 엠보싱 패턴(145)을 포함한 희생 광반사층(140) 상에 포토레지스트층(151)을 형성한다.Referring to FIG. 10, after the embossing pattern 145 is formed, the photoresist layer 151 is formed on the sacrificial light reflection layer 140 including the embossing pattern 145.

이후, 포토레지스트층(151) 상에 개구부(M1)와 차단부(M2)를 갖는 마스크(M)를 제공한 후, 노광 공정을 수행한다. 노광공정에서 마스크(M)의 개구부(M1)를 통과한 광은 희생 반사층(140)에 의해 반사되어 마스크(M)의 차단부(M2)와 대응된 포토레지스트층(151)으로 광이 확산될 수 있다. 이때, 엠보싱 패턴(145)에 의해 반사광은 마스크(M)의 차단부(M2)와 대응된 영역으로 더욱 균일하게 확산될 수 있다.Thereafter, a mask M having an opening M1 and a blocking portion M2 is provided on the photoresist layer 151, and then an exposure process is performed. In the exposure process, the light passing through the opening M1 of the mask M is reflected by the sacrificial reflective layer 140 so that the light is diffused into the photoresist layer 151 corresponding to the blocking portion M2 of the mask M. Can be. In this case, the reflected light may be diffused more uniformly to the region corresponding to the blocking portion M2 of the mask M by the embossing pattern 145.

도 11을 참조하며, 포토레지스트층(151)에 노광 공정을 진행한 후, 노광된 포토레지스트층(151)에 현상 공정을 수행하여 포토레지스트 패턴(152)을 형성한다.Referring to FIG. 11, an exposure process is performed on the photoresist layer 151, and a photoresist pattern 152 is formed by performing a developing process on the exposed photoresist layer 151.

이후, 포토레지스트 패턴(152)을 식각 마스크로 하여 희생 광반사층(140)을 식각하여 희생 광반사 패턴(141)을 형성한다. 여기서, 희생 광반사 패턴(141)을 형성하기 위한 식각 공정은 습식 식각 공정일 수 있다,Thereafter, the sacrificial light reflection layer 140 is etched using the photoresist pattern 152 as an etching mask to form the sacrificial light reflection pattern 141. Here, the etching process for forming the sacrificial light reflection pattern 141 may be a wet etching process.

이후, 포토레지스트 패턴(152) 또는 희생 광반사 패턴(141)을 식각마스크로 사용하여 도전층(130)을 식각하여 제 1 및 제 2 화소전극(132a, 132b)을 포함한 화소전극(132)과 제 1 및 제 2 공통전극(136a, 136b)을 포함한 공통전극(136)을 형성할 수 있다.Thereafter, the conductive layer 130 is etched using the photoresist pattern 152 or the sacrificial light reflection pattern 141 as an etching mask, and the pixel electrode 132 including the first and second pixel electrodes 132a and 132b and The common electrode 136 including the first and second common electrodes 136a and 136b may be formed.

도 12를 참조하면, 공통전극(136) 및 화소전극(132)을 형성한 후, 공통전극(136) 및 화소전극(132) 상에 배치된 포토레지스트 패턴(152)과 엠보싱 패턴(145)을 구비한 희생 광반사패턴(141)을 제거한다.Referring to FIG. 12, after the common electrode 136 and the pixel electrode 132 are formed, the photoresist pattern 152 and the embossing pattern 145 disposed on the common electrode 136 and the pixel electrode 132 are formed. The sacrificial light reflection pattern 141 is removed.

본 발명의 실시예에서와 같이, 희생 광반사층(140)에 마스크의 차단부와 대응된 포토레지스트층으로 광을 균일하게 확산시킬 수 있는 엠보싱 패턴(145)을 구비함에 따라 더욱 미세한 포토레지스트 패턴(152)을 형성할 수 있다. 이에 따라, 더욱 미세한 선폭을 가진 화소전극(132) 및 공통전극(136)을 형성할 수 있다.
As in the embodiment of the present invention, as the sacrificial light reflection layer 140 is provided with an embossing pattern 145 capable of uniformly diffusing light into the photoresist layer corresponding to the blocking portion of the mask, a finer photoresist pattern ( 152 may be formed. Accordingly, the pixel electrode 132 and the common electrode 136 having finer line widths can be formed.

도 13은 비교예에 따른 포토레지스트 패턴의 측면을 보여주는 사진이다.13 is a photograph showing a side of a photoresist pattern according to a comparative example.

도 14 및 도 15는 실험예 1 및 2에 따른 포토레지스트 패턴의 측면을 보여주는 사진이다.14 and 15 are photographs showing the side surfaces of the photoresist patterns according to Experimental Examples 1 and 2. FIG.

여기서, 비교예에 따른 포토레지스트 패턴(PR)은 기판 상에 ITO층 및 포토레지스트층을 순착적으로 형성한 후, 포토레지스트층에 노광공정 및 현상공정을 수행하여 형성할 수 있었다. 이때, 포토레지스트층은 노볼락계 수지를 이용하였다. 또한, 노광 공정은 4㎛ 선폭의 개구를 갖는 마스크를 이용하였다.Here, the photoresist pattern PR according to the comparative example may be formed by sequentially forming an ITO layer and a photoresist layer on a substrate, and then performing an exposure process and a developing process on the photoresist layer. At this time, novolak-type resin was used for the photoresist layer. In addition, the exposure process used the mask which has an opening of a 4 micrometer line width.

이후, 포토레지스트 패턴(PR)을 식각마스크로 사용하여, ITO층을 패터닝하였다.Thereafter, the ITO layer was patterned by using the photoresist pattern PR as an etching mask.

실험예 1은 ITO층과 포토레지스트층 사이에 희생 광반사층을 형성하는 것을 제외하고 비교예와 동일한 공정을 통해 포토레지스트 패턴(PR)을 형성하였다. 여기서, 희생 광반사층은 AlNd를 500Å의 두께로 형성하였다. In Experimental Example 1, a photoresist pattern PR was formed through the same process as in Comparative Example except that a sacrificial light reflection layer was formed between the ITO layer and the photoresist layer. Here, the sacrificial light reflection layer formed AlNd at a thickness of 500 kPa.

실험예 2는 희생 광반사층은 AlNd로 1000Å의 두께로 형성하는 것을 제외하고, 실험예 1과 동일한 공정을 통해 포토레지스트 패턴(PR)을 형성하였다. In Experimental Example 2, the photoresist pattern PR was formed through the same process as in Experimental Example 1, except that the sacrificial light reflection layer was formed to have a thickness of 1000 GPa with AlNd.

도 13에서와 같이, 비교예에 따른 포토레지스트 패턴(PR)의 CD는 4㎛이었다. 또한, ITO 패턴의 CD는 3.6㎛이었다. 반면, 도 14에서와 같이, 실시예 1에 따른 포토레지스트 패턴(PR)의 CD는 3.3㎛이었으며, 도 15에서와 같이, 실시예 2에 따른 포토레지스트 패턴(PR)의 CD는 3.4㎛이었다.As shown in FIG. 13, the CD of the photoresist pattern PR according to the comparative example was 4 μm. Moreover, CD of ITO pattern was 3.6 micrometers. On the other hand, as shown in FIG. 14, the CD of the photoresist pattern PR according to Example 1 was 3.3 μm, and as shown in FIG. 15, the CD of the photoresist pattern PR according to Example 2 was 3.4 μm.

이에 따라, 포토레지트층 하부에 희생 광반사층을 구비할 경우에 미세 선폭을 갖는 포토레지스트 패턴(PR)을 형성할 수 있음을 확인할 수 있었다. 또한, 희생 광반사층의 두께는 포토레지스트 패턴(PR)의 CD에 큰 영향을 미치지 않는 것을 확인할 수 있었다.Accordingly, it was confirmed that when the sacrificial light reflection layer was provided under the photoresist layer, the photoresist pattern PR having a fine line width could be formed. In addition, it was confirmed that the thickness of the sacrificial light reflection layer did not significantly affect the CD of the photoresist pattern PR.

도 16은 실험예 3에 따른 포토레지스트 패턴, Mo 패턴, AlNd 및 ITO 패턴의 측면을 보여주는 사진이다.16 is a photograph showing the side surface of the photoresist pattern, Mo pattern, AlNd and ITO pattern according to Experimental Example 3.

여기서, 실험예 3에서, 포토레지스트 패턴(PR)과 ITO 패턴 기판 상에 ITO층, 접합 보조층, 희생 광반사층 및 포토레지스트층을 순착적으로 형성한 후, 포토레지스트층에 노광공정 및 현상공정을 수행하여, 포토레지스트 패턴(PR)을 형성하였다. 이때, 접합 보조층은 Mo를 100Å의 두께로 형성하였다. 또한, 희생 광반사층은 AlNd를 500Å의 두께로 형성하였다. 또한, 포토레지스트층은 노볼락계 수지를 이용하였다. 또한, 노광 공정은 4㎛ 선폭의 개구를 갖는 마스크를 이용하였다.Here, in Experimental Example 3, an ITO layer, a bonding auxiliary layer, a sacrificial light reflection layer, and a photoresist layer were sequentially formed on the photoresist pattern PR and the ITO pattern substrate, and then an exposure process and a developing process on the photoresist layer. Was performed to form the photoresist pattern PR. At this time, the bonding auxiliary layer was formed to a thickness of 100 kPa. In addition, the sacrificial light reflection layer formed AlNd at a thickness of 500 kPa. In addition, novolak-type resin was used for the photoresist layer. In addition, the exposure process used the mask which has an opening of a 4 micrometer line width.

이후, 포토레지스트 패턴(PR)을 식각 마스크로 사용하여, ITO층, 희생 광반사층 및 포토레지스트층을 습식 식각하여, ITO 패턴, 희생 광반사 패턴을 형성할 수 있었다.Thereafter, the ITO layer, the sacrificial light reflection layer, and the photoresist layer were wet etched using the photoresist pattern PR as an etching mask to form an ITO pattern and a sacrificial light reflection pattern.

도 16에서와 같이, 접합 보조층을 더 구비할 경우에 3.6㎛의 CD를 갖는 포토레지스트 패턴을 형성할 수 있었다. 이에 따라, 접합 보조층을 더 구비할 지라도, 포토레지스트 패턴의 CD를 줄이는 효과가 있었다.As shown in FIG. 16, when the bonding auxiliary layer was further provided, a photoresist pattern having a CD of 3.6 μm could be formed. Accordingly, even if the bonding auxiliary layer is further provided, there is an effect of reducing the CD of the photoresist pattern.

또한, 희생 광반사 패턴, 즉 AlNd의 CD는 3㎛이었으며, ITO 패턴의 CD는 2.6㎛이었다. 이에 따라, 희생 광반사층을 이용한 포토공정 및 패터닝 공정을 통해 3㎛이하의 선폭을 가진 ITO 패턴을 형성할 수 있음을 확인할 수 있었다.
In addition, the CD of the sacrificial light reflection pattern, i.e., AlNd, was 3 mu m, and the CD of the ITO pattern was 2.6 mu m. Accordingly, it was confirmed that an ITO pattern having a line width of 3 μm or less was formed through a photo process and a patterning process using a sacrificial light reflection layer.

101 : 게이트 배선 102 : 데이터 배선
103 : 공통 배선 110 : 게이트 절연막
120 : 보호막 132 : 화소전극
136 : 공통전극 140 : 희생 광반사층
141 : 희생 광반사 패턴 145 : 엠보싱 패턴
Tr : 박막트랜지스터101: gate wiring 102: data wiring
103: common wiring 110: gate insulating film
120: protective film 132: pixel electrode
136: common electrode 140: sacrificial light reflection layer
141: sacrificial light reflection pattern 145: embossed pattern
Tr: thin film transistor

Claims

In the method of manufacturing a liquid crystal display device array substrate having a plurality of electrodes having a predetermined interval and each pixel on a substrate having a plurality of pixels,
The step of forming the electrode
Forming a conductive layer on the substrate;
Forming a sacrificial light reflection layer on the conductive layer;
Forming a photoresist layer on the sacrificial light reflection layer;
Forming a photoresist pattern by performing an exposure and development process using a mask on the photoresist layer;
Patterning a sacrificial light reflection layer and a conductive layer using the photoresist pattern as an etching mask; And
Removing the photoresist pattern and the sacrificial light reflection layer;
Method of manufacturing a liquid crystal display array substrate comprising a.

The method of claim 1,
Between forming a conductive layer on the substrate and forming a sacrificial light reflection layer on the conductive layer,
And forming a bonding auxiliary layer between the conductive layer and the sacrificial light reflection layer.

The method of claim 2,
And the bonding auxiliary layer is formed of a material etched by the same etchant as the sacrificial light reflection layer.

The method of claim 2,
And wherein the bonding auxiliary layer is formed of Mo.

The method of claim 2,
The bonding auxiliary layer is a liquid crystal display device array substrate manufacturing method of forming a thickness in the range of 50Å to 100Å.

The method of claim 1,
And the sacrificial reflective layer is formed of any one of Al, AlNd, and AlPaCu.

The method of claim 1,
The conductive film is a single layer formed of any one of ITO, IZO and MoTi or a method of manufacturing a liquid crystal display array substrate formed of two or more laminates.

The method of claim 1,
The electrode is a method of manufacturing a liquid crystal display device array substrate having a line width of 2㎛ 3㎛.

The method of claim 1,
And the electrode is at least one of a pixel electrode and a common electrode.

The method of claim 1,
And an embossing pattern on the sacrificial light reflection layer.

11. The method of claim 10,
And the embossing pattern is formed on the sacrificial light reflection layer corresponding to the opening of the mask.