KR20120129976A - 마이크로폰의 제어 - Google Patents

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한 엠 슈어맨스
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엔엑스피 비 브이
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Abstract

마이크로폰 회로는 아날로그 대 디지털 컨버터(ADC, 12) 출력이 임계값에 도달했을 때를 검출하는 클립 검출 회로(30)를 갖는다. 마이크로폰(11)과 연관된 가변 입력 로드로서 기능하는, 가변 캐패시턴스(34a, 34b, 34c, 34d)는, 클립 검출 회로 출력에 기초하여 제어되고, 따라서 피드백은 ADC 출력 레벨에 기초하며, 이 신호의 프로세싱은 신호의 기저대역 프로세싱을 필요로 하는 것 없이 실행될 수 있다?이는 단순하게 ADC 출력의 상태에 기초할 수 있다.

Description

마이크로폰의 제어{CONTROL OF A MICROPHONE}
본 발명은 마이크로폰의 제어에 관한 것이다.
확성기 및 마이크로폰은 기본적으로 탈착가능 다이어프램(a movable diaphragm) 또는 음압파와 전기신호 사이의 변환을 제공하는 다른 부재(member)를 포함한다.
확성기의 출력은 입력 신호에 의해 단순하게 구동되지 않는 이러한 방식으로 제어되어야함이 잘 알려져 있다. 예를 들어, 확성기 고장의 중요한 원인은 제조사에 의해 일반적으로 공급되는, 특정 한계를 초과하여 확성기 다이어프램이 이동될 때 발생하는 기계적 결함이다. 이 이동 한계를 초과하는 것은 확성기를 즉시 손상시키거나, 이의 기대 수명 상당히 감소시킬 수 있다.
예를 들어, 가변 컷오프 필터(고 대역 통과 또는 다른 것)로 입력 신호를 프로세싱함으로써 확성기의 다이어프램의 이동을 제한하는 다수의 방법이 존재하고, 이의 특징은 피드포워드(a feedforward) 또는 피드백 제어 루프를 통해 제어된다.
마이크로폰과 관련하여 유사한 이슈가 발생한다. 마이크로폰은 통상적인 아날로그 마이크로폰에서 디지털 마이크로폰 모듈로 이동하고 있다. 이들 마이크로폰 모듈은 통상적으로 마이크로전자기계 시스템(a micro-electro-mechanical system;MEMS) 공정으로 제조된 센서 및 아날로그 대 디지털 컨버터(an analogy to digital converter)로 구성된다. ADC의 출력(통상적으로 시그마 델타 타입 컨버터)은 기저대역 프로세서로 데이터를 출력하는 PDM(pulse density modulation;펄스 밀도 변조) 스트림이다.
보통의 음향 레벨은 약 94dBSPL(음압의 1pA)에 있다. 마이크로폰 센서로부터의 전압은 5mV @ 94dBSPL이다. 모듈에 대해 필요한 신호 대 잡음비는 통상적으로 61dB이다. 이는 센서에 대해서는 64dB 및 ADC에 대해서는 64dB를 의미한다. ADC 입력에서 등가의 잡음 레벨은 3uV이다.
120dBSPL에 대응하는, 마이크로폰 센서의 출력 전압은 100mV만큼 높을 수 있다. 또한 ADC의 동적 범위는 90dB가 될 필요가 있다.
락 콘서트 동안 이루어진 레코딩에 대해, 콘서트 스피커에 근접한 매우 높은 음압은 모듈에 부담을 준다. 결과로서, 이후에 청취할 때 레코딩 음은 왜곡된다. MEMS 센서 자체는 기계적 손상이 발생할 것 같기 전에 음압을 140dBSPL까지 처리하는 것이 가능하다. 하지만, ADC는 필요한 신호 대 잡음비를 제공할 수 없고 따라서 가장 약한 링크이다.
배경 잡음, 특히 바람 잡음이 존재할 때, 고음압 레벨이 발생할 수 있다. 이 바람 잡음은 또한 ADC의 클리핑(clipping)을 야기할 것이다. 신호는 왜곡되고 비선형이기 때문에, 이후에 잡음 제거기에서 잡음을 제거하는 것은 왜곡 없이 달성될 수 없다.
본 발명은 ADC의 오버로딩(클리핑)에 대한 이 문제점에 관한 것이다.
본 발명에 따라, 청구항 제 1 항에서 청구된 바와 같은 마이크로폰 회로가 제공된다.
본 발명은 ADC의 클리핑에 기초하여 가변 감쇠를 제공함으로써 최대 음압의 확장을 가능하게 한다. 클리핑의 조기 검출이 가능하여서 신속한 어택(attack)이 발생할 수 있다.
가변 감쇠기는 ADC가 더 이상 클리핑하지 않을 때까지 입력 신호를 감소시키는데 사용되는, 가변 입력 로드를 포함한다.
가변 입력 로드는 가변 캐패시턴스를 포함한다. 이 가변 캐패시턴스는 또한 마이크로폰 자체의 캐패시턴스와 직렬로 연결될 수 있어서, 가변 캐패시터 분할 회로가 형성된다.
가변 캐패시턴스는 마이크로폰 출력과 제어 단말 사이에서 병렬인 캐패시터의 어레이를 포함할 수 있고, 어레이의 캐패시터는 병렬 회로 안으로 또는 밖으로 개별적으로 스위치가능하다. 예를 들어, 가변 캐패시턴스는 캐패시터의 이진 가중 어레이(a binary weighted array)를 포함할 수 있다.
제어 회로는 클립 검출 신호(a clip-detection signal) 및 무클립 검출 신호(no-clip-detection signal) 중 하나에 응답하여 증가하고, 클립 검출 신호 및 무클립 검출 신호 중 다른 하나에 응답하여 감소하도록 제어되는, 카운터를 포함할 수 있다. 따라서, ADC가 이의 한계에 도달하고 입력 음압이 신호 감쇠가 필요하다는 것을 의미함을 나타내는 클리핑이 존재할 때, 카운터는 변경되며, 캐패시터 네트워크 구성이 변경된다. 클리핑이 중지될 때에만 캐패시터 네트워크 구성은 이의 이전 상태로 복귀한다. 이는 단순한 제어 스킴을 제공한다.
아날로그 대 디지털 컨버터는 펄스 밀도 변조 출력을 갖는 1비트 시그마 델타 컨버터를 포함할 수 있다. 클립 검출은 또한 임계값에 도달하는 펄스 밀도 변조 신호에 기초할 수 있다. 임계값은 예를 들어 주어진 길이의 비트 스트림에서 1초 중 주어진 부분을 포함할 수 있다.
본 발명은 또한 청구항 제 7 항에서 청구된 바와 같은, 마이크로폰 출력 신호를 프로세싱하는 방법을 제공한다.
이제 본 발명의 예시는 첨부 도면을 참조하여 자세하게 설명될 것이다.
도 1은 이미 알려진 마이크로폰 회로를 도시한다.
도 2는 이미 알려진 마이크로폰 회로를 도시한다.
도 3은 본 발명의 마이크로폰 회로 중 일례를 도시한다.
도 4는 도 3의 회로에서 이용되는 제어 스킴을 설명하기 위해 사용된다.
본 발명은 마이크로폰 회로에서 ADC의 동적 범위를 확장하는 방법에 관한 것이다.
동적 범위를 확장하는 다수의 알려진 방식이 존재한다.
제 1 예시는 도 1에서 도시된다. 프로그래밍가능한 이득 증폭기(a programmable gain amplifier;PGA)(10)(예를 들어, 1dB 단위로 0부터 20dB까지의 감쇠를 프로그래밍가능)는 ADC(12)의 입력에서 제공된다. 프로그래밍가능한 증폭기는 증폭기(13)에 의해 증폭되는 마이크로폰(11)의 신호를 프로세싱한다. 기저대역(BB) 프로세서(14) 또는 다른 서브 시스템은 제어부를 구현하고, PGA(10)는 적합한 증폭 레벨로 설정된다. 단점은 BB 프로세서(14)가 어택 시간을 결정하고 느리다는 것이다. 또한 PGA의 이득(1dB 단위)은 보상될 필요 있고 그렇지 않으면 PGA의 스위칭 동안 클릭(clicks)이 들릴 수 있다.
클릭 이슈를 해결하기 위해 두 개의 ADC를 제공하는 것이 또한 가능할 수 있다. 도 2에서 트윈(twin) ADC 배치가 도시된다. 표준 ADC(12a)는 100mV rms를 처리한다. 제 2 ADC(12b)는 1Vrms(20dB 이상)를 처리한다. 두 경로는 상이한 이득을 갖는다. 따라서, BB 프로세서(14)에 연결된 두 데이터 스트림(예를 들어, PDM 스트림)이 존재한다. BB 프로세서는 두 스트림을 하나의 왜곡되지 않은 신호로 통합하는 일부 포스트 프로세싱(post processing)을 수행할 필요가 있다. 하나의 스트림에서 다른 스트림으로의 스위치 오버(switching over)는 매우 빠를 수 있고 BB 프로세서 내부에서 구현된다. 두 스트림을 매칭시키는 것에 있어서 주의해야할 필요가 있다.
두 ADC의 각각은, 차동 ADC 컨버터의 하나의 입력에 대해 전압을 설정하기 위한 전압 기준 소스(22a,22b)의 형태인 제어 회로, 및 ADC 입력 단말 사이의 하이 임피던스 요소(24a, 24b)를 갖는다. 도시된 예시에서, 이는 두 개의 백투백 다이오드(back to back diode)를 포함한다. 이들은 전도성이 아니고, 마이크로폰으로부터의 입력 전압은 100mV의 단위이며 따라서 다이오드의 전도 임계값 이하이다. 이들은 상이한 고 임피던스 요소에 의해 대체될 수 있다. 각각의 ADC 회로는 일정한 이득을 갖는다.
두 경로에 대한 상이한 이득은 마이크로폰의 캐패시턴스로 캐패시터 분할 네트워크를 정의하는 캐패시터(28a, 28b)에 의해 구현된다.
압축/압축해제 시스템이 또한 사용될 수 있다. 마이크로폰 모듈은 또한 ADC의 동적 범위에 적합하도록 신호를 압축한다. BB 프로세서에서, 역함수(inverse fuction)가 필요하고 왜곡되지 않은 오디오 신호를 재생성하기 위해 신호를 압축해제한다.
이들 솔루션의 단점은 BB 프로세서가 마이크로폰 모듈의 동적 범위 확장을 구현할 필요가 있다는 것이다. 모든 경우에서, 유입 신호는 증폭되거나 감쇠될 필요가 있다.
이는 기저대역 제어기에서 특수화된 제어 알고리즘이 필요하다는 것을 의미한다. 제어는 마이크로폰 모듈 외부에서 발생하기 때문에, 시간 지연(a time lag)은 마이크로폰 회로 특성에 대해 필요한 구성을 만드는 것을 야기할 수 있다. BB 프로세서는 또한 마이크로폰 회로의 확장한 동적 범위에 대응하는 확장된 동적 범위를 갖는 것이 필요할 것이다.
본 발명은 마이크로폰 모듈 자체가 마이크로폰 이득의 설정을 구현하는 접근방식에 기초한다.
본 발명은 클립 검출 회로가 아날로그 대 디지털 컨버터 출력이 임계값에 도착할 때를 검출하는 마이크로폰 회로를 제공한다. 바람직하게 마이크로폰과 연관된 가변 입력 로드의 형식인, 가변 감쇠기는, 클립 검출 회로 출력에 기초하여 제어된다. 따라서 피드백은 ADC 출력 레벨에 기초하고, 이 신호의 프로세싱은 신호의 기저대역 프로세싱을 요구하지 않고 실현될 수 있다?이는 단순히 ADC 출력의 상태에 기초할 수 있다. 결과로서, 피드백 경로는 마이크로폰 모듈 내에서 기저대역 프로세싱 이전에 구현될 수 있다. 따라서, 피드백 제어를 제공하도록 사용되는 검출된 신호는 바로 ADC의 출력에 있다.
샘플 주파수가 높기 때문에, 클립 이벤트가 검출되기 이전에 지연은 매우 낮다. 따라서 어택 시간이 빨라질 수 있다.
위에서 설명된 시스템에서와 같이, 증폭 또는 감쇠가 필요하다. 마이크로폰은 캐패시터의 전기 특성을 갖도록 고려될 수 있다. 효과적인 값은 3pF의 범위에 있다. 본 발명의 바람직한 일 구현에서, 마이크로폰 센서로부터 유입하는 신호는 (프로그래밍가능한) 캐패시터와 함께 로딩됨으로써 감쇠된다.
도 3은 본 발명의 마이크로폰 회로 중 일례를 도시한다.
ADC는 기준 입력과 마이크로폰 아날로그 입력 사이에서 하이 임피던스 및 전압 기준 소스를 갖고, 도 2를 참조하여 설명된 바와 동일한 방식으로 구동된다.
ADC(12)의 출력은 클립 검출 회로(30)에 제공된다. 클리핑은 디지털 출력이 임계값에 도달한다는 것을 의미하여서 ADC는 이의 바람직한 동작 범위의 한계에 있다. 이 클리핑은 ADC의 최대 디지털 출력에 또는 근처에 존재할 수 있다. 그러나, ADC의 신호 대 잡음비는 이 최대값이 도달되기 이전에 떨어질 수 있고, 따라서 임계값이 예를 들어, 최대 디지털 출력의 70 내지 90%로 더 낮게 설정될 수 있다.
클립 검출은 마이크로폰 신호의 감쇠를 야기하는데 사용된다. 감쇠 제어부(32)는 팔요한 제어 신호를 생성한다.
감쇠는 도 1에서 도시된 바와 같은 프로그래밍가능한 증폭기를 포함하지만, ADC(120)의 출력에 의해 직접 제어되는 많은 상이한 방식으로 구현될 수 있다. 하지만, 도 3에서 도시된 바와 같은 바람직한 구현에서, 가변 입력 로드가 제공된다. 이는 캐패시터 스위치 유닛(34a, 34b, 34c, 34d)의 어레이를 포함하는, 이진 가중 용량성 감쇠기(a binary weighted capacitive attenuator)로서 도 3에서 구현된다.
캐패시터의 어레이는 마이크로폰(11)의 출력과 제어 단말(접지) 사이에서 병렬이다. 어레이의 캐패시터는 연관된 스위치에 의해 병렬 회로의 출력 안으로 또는 밖으로 개별적으로 스위치가능하다.
20dB의 최대 감쇠가 달성될 필요가 있으면, 총 캐패시턴스는 마이크로폰 캐패시턴스보다 약 10배 더 높은 값을 필요로 한다. 3pF 마이크로폰의 예시에서, 30pF의 최대 캐패시턴스가 필요하다. 이진 가중 함수를 사용하면, 캐패시터는 8비트 감쇠기에 대해 약 16pF, 8pF, 4pF, 2pF, 1pF, 0.5pF, 0.25pF, 0.125pF로 설정될 수 있다. 모든 캐패시터가 스위치 온 될 때, 감쇠는 최대이다.
도 4는 위에서 개략된 8비트 제어 시스템에 대한 코드의 함수으로서의 감쇠를 도시한다.
감쇠기 제어는 업/다운 카운터에 의해 구현될 수 있다. 일례에서, 코드 0은 감쇠 없음을 의미하고 코드 255는 최대 감쇠를 의미한다.
클립 검출이 활성화되자마자, 카운터는 카운트 업(counts up)한다. 이는 빠른 방식(어택)으로 수행되고 속도는 프로그래밍 가능할 수 있다. 0.04, 0.08 또는 0.16의 프로그래밍가능한 증분 값은 예시의 방식으로 사용될 수 있다.
클립이 검출되지 않을 때, 카운터는 예시의 방식으로, 0.04e-3, 0.08e-3 또는 0.16e-3의 프로그램 가능한 증분 값으로, 즉, 클립 검출 신호에 대한 응답보다 1000배 더 느리게, 카운트 다운한다. 그러나, 카운터는 ADC와 같은 동일한 클록 상에서 구동 중이어서, 이는 매우 빠르게 카운트한다. 카운터는 실제 업/다운 카운터로서 구현될 수 있거나 적분기의 형태로서 구현될 수 있다.
클립 검출기는 ADC 출력을 입력으로서 갖는다.
ADC의 타입은 통상적으로 1비트 시그마 델타 컨버터이다. 출력은 1비트 데이터의 PDM 스트림이다. 주어진 스트림 길이에 대한 펄스 밀도는 0%(모두 '0')에서 100%(모두 '1')까지의 범위이다. 데이터 스트림의 특정 시간 프레임에서 최대 개수의 '1'에 대한 실제 개수의 '1'의 비율은 임계값으로서 기능하고 입력 신호의 실제 값을 결정한다. 예를 들어, 10비트의 데이터 스트림에 대해, 3개의 논리적 '1'값이 ADC로부터 수신된다면, 이는 최대의 30%의 값이 코딩된다는 것을 의미한다.
1비트 시그마 델타 ADC의 최대로 왜곡되지 않은 출력 레벨은 70% 내지 80%의 범위에 있어서, 클립 검출기는 8개의 '1'값(최대 출력의 80%)의 임계값을 갖는 10비트의 스트림에서 '1'을 카운트하는 것에 기초할 수 있다. 그러면 클립 검출 신호는 검출 활성화되고 그 결과로 감쇠기 제어는 ADC의 입력 신호를 감소시킨다. 클립 검출은 10비트를 검사함으로써 ADC 출력에 대하여 작동하기 때문에, 클립 검출은 ADC의 10개의 클럭 사이클 내에서 발견될 수 있다. 통상적인 클럭 주파수는 3MHz의 범위에 있다. 이는 약 3us(10 x 1/f)의 검출 시간을 야기한다.
본 발명은, 증가된 동적 범위는 예를 들어 120dBSPL을 초과하는, 높은 로드 이벤트를 처리할 필요가 있는, 디지털 마이크로폰 모듈에서 사용될 수 있다. 기저대역 프로세서는 이 확장된 동적 범위를 필요로 하지 않고 이로써 표준 기저대역 프로세서는 수정 없이 사용될 수 있다.
확장된 동적 범위가 기저대역 프로세서 내부에서 필요하다면 또는 일정한 이득이 필요하다면(음향 에코 제거기에서와 같이), 감쇠기에 의해 구현되는 역함수는 기적대역 프로세서 내부에 구현될 수 있다. 이는 복잡한 피드백 또는 피드포워드 경로를 필요로 하는 것 없이 구현될 수 있으며, 클립 검출 함수는 마이크로폰 모듈뿐만 아니라 기저대역 프로세서에서 모두 사용가능한 PDM 스트림에 기초하기 때문이다.
본 발명은 일 비트 시그마 델타 컨버터를 참조하여 설명된다. 하지만, ADC 클리핑 검출은 멀티 비트 시그마 델타, 매쉬 및 나이퀴스트(nyquist) ADC와 같이, 다른 컨버터로 구현될 수 있다.
정적 이득 제어는 하나의 입력에 대한 기준 전압을 갖는 차동 ADC에 기초하여 도시되었다. 하지만, 다른 제어 또는 바이어싱 스킴은 본 발명의 감쇠 제어와 조합될 수 있다.
그 결과가 아날로그 대 디지털 컨버터에 의해 프로세싱되기 이전에 마이크로폰 신호가 감쇠되는 것인 한, 캐패시터 어레이는 예를 들어 순수하게 용량성 로드가 아닌, 상이한 가변 로드(a different variable load)로 대체될 수 있다.
위의 캐패시턴스의 값은 오직 예시의 방식이고, 본 발명은 상이한 마이크로폰 디자인에 적용될 수 있다. 본 발명의 개념은 마이크로폰 전기 출력 신호의 감쇠 함수를 제어하는 파라미터로서 아날로그 대 디지털 컨버터의 디지털 레벨의 사용이다.
다양한 수정은 당업자에게 명백할 것이다.

Claims (11)

  1. 마이크로폰(11)과,
    상기 마이크로폰의 출력에서의 아날로그 대 디지털 컨버터(12)와,
    상기 아날로그 대 디지털 컨버터 출력이 임계값에 도달할 때를 검출하기 위한 클립 검출 회로(30)와,
    상기 마이크로폰(11)과 연관된 가변 입력 로드로서 기능하는 가변 캐패시턴스(34a, 34b, 34c, 34d)와,
    상기 클립 검출 회로의 출력에 기초하여 상기 가변 캐패시턴스를 제어하기 위한 제어 회로(32)를 포함하는
    마이크로폰 회로.
  2. 제 1 항에 있어서,
    상기 가변 캐패시턴스는 상기 마이크로폰 출력과 제어 단말 사이에서 병렬인 캐패시터(34a, 34b, 34c, 34d)의 어레이를 포함하고, 상기 어레이의 캐패시터는 병렬 회로의 안으로 또는 밖으로 개별적으로 스위치가능한
    마이크로폰 회로.
  3. 제 2 항에 있어서,
    상기 가변 캐패시턴스는 캐패시터(34a, 34b, 34c, 34d)의 이진 가중 어레이(a binary weighted array)를 포함하는
    마이크로폰 회로.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제어 회로(32)는 카운터를 포함하고 상기 카운터는 클립 검출 신호(a clip-detection signal) 및 무클립 검출 신호(a no-clip-detection signal) 중 하나에 응답하여 증가하고, 상기 클립 검출 신호 및 상기 무클립 검출 신호 중 다른 하나에 응답하여 감소하도록 제어되는
    마이크로폰 회로.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 아날로그 대 디지털 컨버터(12)는 펄스 밀도 변조 출력을 갖는 1 비트 시그마 델타 컨버터를 포함하는
    마이크로폰 회로.
  6. 제 5 항에 있어서,
    클립 검출은 임계값에 도달하는 펄스 밀도 변조 신호에 기초하는
    마이크로폰 회로.
  7. 마이크로폰 출력 신호를 프로세싱하는 방법에 있어서,
    아날로그 대 디지털 컨버터(12)를 사용하여 상기 마이크로폰(11)의 상기 아날로그 출력 신호를 디지털로 변환하는 단계와,
    상기 아날로그 대 디지털 컨버터(12) 출력이 임계값에 도달할 때를 검출함으로써 클립 검출을 실행하는 단계와,
    상기 클립 검출에 기초하여 상기 마이크로폰(11)과 연관된 가변 입력 로드로서 기능하는 가변 캐패시턴스(34a, 34b, 34c, 34d)를 제어하는 단계를 포함하는
    방법.
  8. 제 7 항에 있어서,
    상기 가변 캐패시턴스는 병렬 캐패시터(34a, 34b, 34c, 34d)의 어레이를 포함하고
    상기 가변 입력 로드를 제어하는 단계는 상기 어레이의 캐패시터를 회로의 안으로 또는 밖으로 개별적으로 스위칭하는 단계를 포함하는
    방법.
  9. 제 7 항 또는 제 8 항에 있어서,
    상기 제어 단계는 카운터를 작동시키는 단계를 포함하고, 상기 카운터는 클립 검출 신호 및 무클립 검출 신호 중 하나에 응답하여 증가하고, 상기 클립 검출 신호 및 상기 무클립 검출 신호 중 다른 하나에 응답하여 감소하도록 제어되는
    방법.
  10. 제 7 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 변환하는 단계는 펄스 밀도 변조 출력을 갖는 1 비트 시그마 델타 컨버터를 사용하는 단계를 포함하는
    방법.
  11. 제 10 항에 있어서,
    상기 클립 검출은 임계값에 도달하는 상기 펄스 밀도 변조 신호에 기초하는
    방법.
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