KR20120128038A - Clip for semiconductor package, semiconductor package using the same amd method for fabricating the package - Google Patents

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KR20120128038A
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Abstract

PURPOSE: A clip for a semiconductor package, the semiconductor package using the same, and a fabricating method for the semiconductor package are provided to increase working speed by reducing on-resistance by connecting both a source and a gate of a semiconductor die to a lead frame. CONSTITUTION: A source gate integrated clip(30) comprises a source clip part(31), a gate clip part(32), and a connection part(33). The source clip part electrically connects a source area of a semiconductor die and a source lead of a lead frame. The gate clip part electrically connects a gate region of the semiconductor die and a gate lead of the lead frame. The connection part connects the source clip part and the gate clip part. The source clip part, the source clip part, and the gate clip part are made of the same material.

Description

반도체 패키지용 클립, 이를 이용한 반도체 패키지 및 그 제조방법{Clip for semiconductor package, semiconductor package using the same amd method for fabricating the package}Clip for semiconductor package, semiconductor package using same and manufacturing method thereof {Clip for semiconductor package, semiconductor package using the same amd method for fabricating the package}

본 발명은 반도체 패키지용 클립, 이를 이용한 반도체 패키지 및 그 제조방법에 관한 것이다.The present invention relates to a clip for a semiconductor package, a semiconductor package using the same and a method of manufacturing the same.

일반적으로 전력용 반도체 소자, 예를 들면 파워 모스펫(power MOSFET) 또는 IGBT를 구현하는 반도체 패키지는 작은 스위칭 손실과 도통 손실을 가지며, 낮은 드레인-소스　간 온저항(Rds(ON))을 갖는 것을 요구하고 있다. 이러한 반도체 패키지는 스위칭 모드 파워 서플라이, DC-DC 컨버터, 형광등용 전자식 안정기, 전동기용 인버터 등의 소자들에 사용되어 소자들의 에너지 효율을 높이고 발열을 줄임으로써, 최종적인 제품의 크기를 줄여 자원 절약을 이룰 수 있다.In general, power semiconductor devices, such as power MOSFETs or semiconductor packages implementing IGBTs, require small switching losses and conduction losses and require low drain-to-source on-resistance (Rds (ON)). Doing. These semiconductor packages are used in devices such as switching mode power supplies, DC-DC converters, electronic ballasts for fluorescent lamps, and inverters for electric motors to increase energy efficiency and reduce heat generation of the devices, thereby reducing the size of the final product to save resources. Can be achieved.

종래의 반도체 패키지는 드레인 리드를 갖는 다이 패드에 반도체 다이를 전기적으로 접속하고, 이어서 그 외주연의 게이트 리드와 소스 리드를 상기 반도체 다이에 골드(Au) 또는 알루미늄(Al)과 같은 도전성 와이어로 상호간 본딩한다. 이어서, 다이 패드, 게이트 리드, 소스 리드 및 반도체 다이는 봉합수지로 밀봉된다.A conventional semiconductor package electrically connects a semiconductor die to a die pad having a drain lead, and then connects the outer peripheral gate leads and source leads to the semiconductor die with conductive wires such as gold (Au) or aluminum (Al). Bond The die pad, gate lead, source lead and semiconductor die are then sealed with a suture resin.

이러한 종래의 반도체 패키지는 리드프레임과 반도체 다이를 전기적으로 연결하기 위해 주로 골드(Au) 또는 알루미늄(Al) 등의 도전성 와이어를 하나 이상 구비하여 본딩하는 방식을 이용하였다. 이러한 본딩 방식은　반도체 패키지의 본딩 면적 및 전류 용량을 고려하여, 다수의 금속 와이어 본딩이 필요하다. 따라서 다수의 재료 및 공정이 필요하고, 본딩 면적이 작으므로 전기적 특성 및 신뢰성이 저하되는 문제가 있다.The conventional semiconductor package uses a method of bonding one or more conductive wires such as gold (Au) or aluminum (Al) in order to electrically connect the lead frame and the semiconductor die. This bonding method requires a plurality of metal wire bonding in consideration of the bonding area and the current capacity of the semiconductor package. Therefore, a large number of materials and processes are required, and since the bonding area is small, electrical characteristics and reliability are deteriorated.

이에 따라, 금속을 클립(clip) 형상으로 구현하여 반도체 다이와 리드프레임을 전기적으로 연결하는 방식이 개발되었다.Accordingly, a method of electrically connecting a semiconductor die and a lead frame by implementing a metal in a clip shape has been developed.

도 1은 클립(clip)을 이용하여 반도체 다이와 리드프레임을 전기적으로 연결한 반도체 패키지의 일 예를 도시한 단면도로서, 대한민국 등록특허 제10-1014915호를 참조한 것이다.FIG. 1 is a cross-sectional view illustrating an example of a semiconductor package in which a semiconductor die and a lead frame are electrically connected using a clip, and refer to Korean Patent No. 10-1014915.

도 1을 참조하면, 종래의 반도체 패키지(10)는 전력 반도체 다이(13)가 실장된 다이 패드(11)와, 상기 다이 패드(11)와 소정 간격 이격되어 형성되며 일단이 몰딩(16)의 외부로 돌출된 리드(12)와, 상기 반도체 다이(13)와 리드(12)의 상부에 위치하면서 도전성 접착제(14)를 통하여 상기 리드(20)와 전기적으로 연결되어 있는 클립(15)을 포함한다. 상기 클립(15)은 도전성 접착제(14)를 통하여 반도체 다이(13) 및 리드(12)와 전기적으로 연결된다.Referring to FIG. 1, a conventional semiconductor package 10 is formed by a die pad 11 on which a power semiconductor die 13 is mounted, spaced apart from the die pad 11 by a predetermined interval, and has one end of the molding 16. A lead 12 protruding to the outside and a clip 15 positioned on the semiconductor die 13 and the lead 12 and electrically connected to the lead 20 through a conductive adhesive 14. do. The clip 15 is electrically connected to the semiconductor die 13 and the lead 12 via a conductive adhesive 14.

이와 같이, 도전성 와이어 대신 클립을 이용하여 연결하면 도전성 접착제(14)의 접착 면적이 상대적으로 증가하게 되므로, 클립(15)의 접착력이 강화되고 열응력 발생시 균열의 진행을 완화시켜 열피로 특성을 향상시키게 된다. 이러한 장점들로 인하여 최근에는 클립을 이용하여 반도체 다이와 리드를 연결한 패키지들이 제안되고 있다.As such, when the connection is made by using a clip instead of a conductive wire, the adhesive area of the conductive adhesive 14 is relatively increased. Therefore, the adhesive force of the clip 15 is enhanced and the thermal fatigue property is improved by reducing the progress of cracking when the thermal stress is generated. Let's go. Due to these advantages, recently, packages using semiconductor clips to connect semiconductor dies with leads have been proposed.

도 2는 클립을 이용한 종래의 반도체 패키지의 일 예를 도시한 평면도이다.2 is a plan view illustrating an example of a conventional semiconductor package using a clip.

도 2를 참조하면, 리드프레임 패드(21) 상에 반도체 다이(23)가 실장되고, 상기 리드프레임 패드(21)와 소정 간격 이격되어 소스 리드(22a) 및 게이트 리드(22b)가 배치된다. 반도체 다이(23)의 소스 영역(23a)과 소스 리드(22a)는 클립(25)을 통해 전기적으로 연결되고, 반도체 다이(23)의 게이트 영역(23b)과 게이트 리드(22b)는 도전성 와이어(27)를 통해 전기적으로 연결된다.Referring to FIG. 2, a semiconductor die 23 is mounted on the leadframe pad 21, and the source lead 22a and the gate lead 22b are disposed to be spaced apart from the leadframe pad 21 by a predetermined distance. The source region 23a and the source lead 22a of the semiconductor die 23 are electrically connected through the clip 25, and the gate region 23b and the gate lead 22b of the semiconductor die 23 are electrically conductive wires ( 27) are electrically connected.

종래의 반도체 패키지의 경우, 반도체 다이(23)의 소스 영역(23a)은 클립(25)을 이용하여 소스 리드(22a)와 연결하였지만, 게이트 영역(23b)은 와이어(27)를 이용하여 게이트 리드(22b)와 연결하였다. 그 이유 중 하나는, 클립으로 반도체 다이의 게이트 영역과 게이트 리드를 연결하기 위해서는 클립과 게이트 영역, 클립과 게이트 리드를 각각 솔더(solder)로 본딩하여야 한다. 따라서, 게이트 영역의 최상층이 알루미늄(Al)과 같이 솔더 본딩이 가능한 금속으로 형성되어야 하는데, 게이트 영역의 경우 소스 영역에 비해 면적이 좁고 여러 가지 공정상의 이유로 도시된 바와 같이 게이트 영역의 경우 와이어를 이용하여 리드와 연결해 왔었다.In the case of the conventional semiconductor package, the source region 23a of the semiconductor die 23 is connected to the source lead 22a using the clip 25, but the gate region 23b is connected to the gate lead using the wire 27. (22b). One of the reasons is that in order to connect the gate region and the gate lead of the semiconductor die with the clip, the clip and the gate region, the clip and the gate lead, respectively, must be bonded with solder. Therefore, the uppermost layer of the gate area should be formed of a solder bondable metal such as aluminum (Al). The gate area is narrower than the source area and wires are used in the gate area as shown for various process reasons. I've been connecting with Reed.

따라서, 게이트 영역(23b)과 게이트 리드(22b) 사이에는 충분한 전류가 흐르기 어렵고 전류가 흐르는 면적이 좁기 때문에 온 저항(Rds ( on ))이 큰 문제점이 여전히 남아 있었다.
Thus, the on-resistance (R ds (on)) greater problem because the gate region (23b) and the gate lead (22b) has a surface area that is difficult to flow a sufficient current between the current flowing through the narrow remained.

따라서, 본 발명이 이루고자 하는 기술적 과제는, 반도체 다이의 소스와 게이트 모두를 도전성 클립으로 리드프레임과 연결함으로써 온 저항을 감소시켜 동작 속도를 증가시키고 열피로를 줄일 수 있으며 결과적으로 신뢰성을 향상시킬 수 있도록 하는 반도체 패키지의 클립 구조를 제공하는 데 있다.Therefore, the technical problem to be achieved by the present invention is to connect both the source and the gate of the semiconductor die with the lead frame with a conductive clip to reduce the on-resistance to increase the operating speed and reduce thermal fatigue and consequently improve the reliability. It is to provide a clip structure of the semiconductor package.

본 발명이 이루고자 하는 다른 기술적 과제는, 반도체 다이의 소스와 게이트가 도전성 클립으로 리드프레임과 연결되어 온 저항이 감소되고 동작 속도가 증가되며 열피로가 감소되어 신뢰성이 향상된 구조의 반도체 패키지를 제공하는 데 있다.Another object of the present invention is to provide a semiconductor package having a structure having improved reliability by reducing resistance, increasing operating speed, and reducing thermal fatigue, in which a source and a gate of a semiconductor die are connected to a lead frame by a conductive clip. There is.

본 발명이 이루고자 하는 또 다른 기술적 과제는 상기 개선된 구조의 반도체 패키지의 적합한 제조방법을 제공하는 데 있다.
Another object of the present invention is to provide a suitable method for manufacturing a semiconductor package having the improved structure.

상기 기술적 과제를 이루기 위하여 본 발명의 실시예에 따른 반도체 패키지의 클립은, 수평한 제1 표면을 갖는 주 부분; 상기 주 부분으로부터 연장되며, 상기 주 부분의 표면으로부터 일정 각도 구부러진 벤딩부를 갖는 다운셋 부분; 및 상기 벤딩부의 바깥쪽에, 스프링 백(spring back)을 방지하기 위하여 형성된 노치(notch)를 포함하는 것을 특징으로 한다.In order to achieve the above technical problem, a clip of a semiconductor package according to an embodiment of the present invention includes a main portion having a horizontal first surface; A downset portion extending from said main portion, said downset portion having a bending portion bent at an angle from a surface of said main portion; And a notch formed at an outer side of the bending part to prevent a spring back.

상기 노치(notch)는 소정 각도를 가지거나, 라운드형일 수 있다.The notch may have a predetermined angle or may be round.

상기 클립의 말단이, 상기 클립이 접촉되는 표면과 평행하도록 벤딩될 수 있다.The end of the clip can be bent to be parallel to the surface to which the clip is in contact.

상기 기술적 과제를 이루기 위하여 본 발명의 실시예에 따른 반도체 패키지의 클립은, 패키지 내에 실장되는 반도체 다이와 리드프레임을 전기적으로 연결하여 상기 반도체 다이의 전기적 신호가 상기 리드프레임을 통해 패키지의 외부로 전달되도록 하는 클립에 있어서, 상기 반도체 다이의 소스 영역과 상기 리드프레임의 소스 리드를 전기적으로 연결하는 소스 클립부; 상기 반도체 다이의 게이트 영역과 상기 리드프레임의 게이트 리드를 전기적으로 연결하는 게이트 클립부; 및 상기 소스 클립부와 게이트 클립부 사이를 연결하는 연결부를 포함하는 것을 특징으로 한다.In order to achieve the above technical problem, a clip of a semiconductor package according to an embodiment of the present invention electrically connects a semiconductor die and a lead frame mounted in the package so that an electrical signal of the semiconductor die is transmitted to the outside of the package through the lead frame. A clip comprising: a source clip portion electrically connecting a source region of the semiconductor die and a source lead of the lead frame; A gate clip portion electrically connecting a gate region of the semiconductor die and a gate lead of the lead frame; And a connection part connecting the source clip part and the gate clip part.

상기 연결부는 상기 소스 클립부의 일 단 및 상기 게이트 클립부의 일 단으로부터 각각 연장된 타이 바(tie bar)일 수 있다.The connection portion may be a tie bar extending from one end of the source clip portion and one end of the gate clip portion.

상기 연결부는 상기 소스 클립부의 일 단 및 상기 게이트 클립부의 일 단으로부터 각각 연장된 제1 타이 바(tie bar)와, 상기 소스 클립부의 다른 단 및 상기 게이트 클립부의 다른 단으로부터 각각 연장된 제2 타이 바(tie bar)로 이루어질 수 있다.The connection portion includes a first tie bar extending from one end of the source clip portion and one end of the gate clip portion, and a second tie extending from the other end of the source clip portion and the other end of the gate clip portion, respectively. It may consist of a tie bar.

상기 연결부는 상기 소스 클립부 및 상기 게이트 클립부 사이에 배치된 세라믹층일 수 있다.The connection part may be a ceramic layer disposed between the source clip part and the gate clip part.

상기 소스 클립부 또는 상기 게이트 클립부는 상기 반도체 다이와 연결되며 수평한 제1 표면을 갖는 주 부분, 및 상기 주 부분으로부터 연장되며 상기 제1 표면으로부터 일정 각도 구부러진 다운셋 부분을 포함할 수 있다.The source clip portion or the gate clip portion may include a main portion connected to the semiconductor die and having a first horizontal surface, and a downset portion extending from the main portion and bent at an angle from the first surface.

상기 다운셋 부분은 적어도 하나 이상의 단차를 포함할 수 있으며, 패키징시 반도체 다이의 가장자리와 접촉되지 않도록 형성된 홈을 구비할 수 있다.The downset portion may include at least one step and may have a groove formed so as not to contact the edge of the semiconductor die during packaging.

상기 제1 표면으로부터 일정 각도 구부러진 다운셋 부분에, 상기 구부러진 각도의 바깥쪽에 스프링 백(spring back)을 방지하기 위하여 형성된 노치(notch)를 포함할 수 있다.The downset portion bent at an angle from the first surface may include a notch formed to prevent spring back outside the bent angle.

상기 소스 클립부 또는 상기 게이트 클립부 중 적어도 어느 하나는, 상기 반도체 다이 또는 리드프레임과 접촉되는 일 단의 적어도 어느 하나가, 상기 반도체 다이 또는 리드프레임과 평행하도록 벤딩될 수 있다. 이때, 상기 소스 클립부 또는 상기 게이트 클립부의 다운셋 부분에, 다운셋의 구부러진 각도의 바깥쪽에 스프링 백(spring back)을 방지하기 위하여 형성된 노치(notch)를 포함할 수 있다.At least one of the source clip portion and the gate clip portion may be bent such that at least one end of the one end contacting the semiconductor die or the lead frame is parallel to the semiconductor die or the lead frame. At this time, the source clip portion or the downset portion of the gate clip portion, may include a notch (notch) formed to prevent the spring back (outside back) of the down angle of the downset.

상기 다른 기술적 과제를 이루기 위하여 본 발명에 따른 반도체 패키지는, 반도체 다이; 상기 반도체 다이가 부착되는 제1면과, 상기 제1면과 대향하는 제2면을 갖는 리드프레임; 상기 반도체 다이의 소스 영역과 상기 리드프레임의 소스 리드, 상기 반도체 다이의 게이트 영역과 상기 리드프레임의 게이트 리드를 전기적으로 연결하는 클립; 및 상기 반도체 다이가 탑재된 리드프레임의 외부 연결 단자를 제외한 나머지 부분을 감싸면서, 상기 리드프레임의 제2면의 일부를 노출하는 봉합 수지를 포함하는 것을 특징으로 한다.In accordance with another aspect of the present invention, a semiconductor package includes: a semiconductor die; A lead frame having a first surface to which the semiconductor die is attached and a second surface opposite to the first surface; A clip electrically connecting the source region of the semiconductor die and the source lead of the leadframe, the gate region of the semiconductor die, and the gate lead of the leadframe; And an encapsulation resin exposing a portion of the second surface of the lead frame while covering the remaining portion except for the external connection terminal of the lead frame on which the semiconductor die is mounted.

본 발명에 있어서, 상기 클립은, 상기 반도체 다이의 소스 영역과 상기 리드프레임의 소스 리드를 전기적으로 연결하는 소스 클립부와, 상기 반도체 다이의 게이트 영역과 상기 리드프레임의 게이트 리드를 전기적으로 연결하는 게이트 클립부, 및 상기 소스 클립부와 게이트 클립부 사이를 연결하는 연결부를 포함할 수 있다.In an embodiment, the clip may include: a source clip portion electrically connecting a source region of the semiconductor die and a source lead of the lead frame; and electrically connecting a gate region of the semiconductor die and a gate lead of the lead frame. The gate clip unit may include a connection unit connecting the source clip unit and the gate clip unit.

상기 연결부는 상기 소스 클립부의 일 단 및 상기 게이트 클립부의 일 단으로부터 각각 연장된 타이 바(tie bar)일 수 있다.The connection portion may be a tie bar extending from one end of the source clip portion and one end of the gate clip portion.

상기 연결부는 상기 소스 클립부의 일 단 및 상기 게이트 클립부의 일 단으로부터 각각 연장된 제1 타이 바(tie bar)와, 상기 소스 클립부의 다른 단 및 상기 게이트 클립부의 다른 단으로부터 각각 연장된 제2 타이 바(tie bar)로 이루어진 것일 수 있다.The connection portion includes a first tie bar extending from one end of the source clip portion and one end of the gate clip portion, and a second tie extending from the other end of the source clip portion and the other end of the gate clip portion, respectively. It may consist of a tie bar.

상기 연결부는 상기 소스 클립부 및 상기 게이트 클립부 사이에 배치된 세라믹층일 수 있다.The connection part may be a ceramic layer disposed between the source clip part and the gate clip part.

상기 소스 클립부 또는 상기 게이트 클립부는, 상기 반도체 다이와 연결되며 수평한 제1 표면을 갖는 주 부분, 및 상기 주 부분으로부터 연장되며 상기 제1 표면으로부터 일정 각도 구부러진 다운셋 부분을 포함할 수 있다.The source clip portion or the gate clip portion may include a main portion connected to the semiconductor die and having a first horizontal surface, and a downset portion extending from the main portion and bent at an angle from the first surface.

상기 다운셋 부분은 적어도 하나 이상의 단차를 포함할 수 있으며, 상기 다운셋 부분에, 패키징시 반도체 다이의 가장자리와 접촉되지 않도록 형성된 홈을 구비할 수 있다.The downset portion may include at least one or more steps, and the downset portion may include a groove formed so as not to contact the edge of the semiconductor die during packaging.

상기 클립은, 상기 반도체 다이 또는 리드프레임 리드 중 적어도 어느 하나와 접착 부재를 개재하지 않고 직접 접촉할 수 있다.The clip may be in direct contact with at least one of the semiconductor die or leadframe lead without interposing an adhesive member.

상기 클립은 울트라소닉 웰딩(ultrasonic welding)에 의해 상기 반도체 다이 또는 리드프레임 리드 중 적어도 어느 하나에 직접 부착된 것일 수 있다.The clip may be directly attached to at least one of the semiconductor die or leadframe lead by ultrasonic welding.

상기 패키지 내에, 상기 클립 상부에 부착된 제2 반도체 다이와, 상기 제2 반도체 다이의 소스 영역과 상기 리드프레임의 소스 리드, 상기 제2 반도체 다이의 게이트 영역과 상기 리드프레임의 게이트 리드를 전기적으로 연결하는 제2 클립을 더 포함할 수 있다. 이때, 상기 클립은 다운셋 부분의 일부가 돌출된 푸쉬 아웃(push out) 타입의 클립이고, 상기 제2 클립은 다운셋 부분이 소정 각도 구부러진 벤딩(bending) 타입의 클립일 수 있다.A second semiconductor die attached to the upper portion of the clip, a source region of the second semiconductor die and a source lead of the leadframe, a gate region of the second semiconductor die, and a gate lead of the leadframe are electrically connected to the package. It may further include a second clip. In this case, the clip may be a push-out clip in which a portion of the downset portion protrudes, and the second clip may be a bending type clip in which the downset portion is bent at an angle.

상기 다른 기술적 과제를 이루기 위하여 본 발명에 따른 반도체 패키지의 제조방법은, 반도체 다이가 부착될 리드프레임 패드와, 외부와의 신호 전달을 위한 리드를 포함하는 리드프레임 구조를 준비하는 단계; 상기 리드프레임 패드 상에 반도체 다이를 부착하는 단계; 상기 반도체 다이의 소스 영역과 상기 리드프레임의 소스 리드, 상기 반도체 다이의 게이트 영역과 상기 리드프레임의 게이트 리드가 각각 클립으로 연결되도록 상기 반도체 다이 및 리드프레임의 리드에 소스-게이트 일체형 클립을 부착하는 단계; 상기 클립이 부착된 리드프레임을 봉합수지로 몰딩하는 단계; 및 상기 소스-게이트 일체형 클립의 연결부를 제거하여 상기 반도체 다이의 소스 영역 및 게이트 영역을 전기적으로 분리하는 단계를 포함하는 것을 특징으로 한다.According to another aspect of the present invention, there is provided a method of manufacturing a semiconductor package, the method including: preparing a lead frame structure including a lead frame pad to which a semiconductor die is attached and a lead for transmitting a signal to the outside; Attaching a semiconductor die on the leadframe pad; Attaching a source-gate integral clip to the semiconductor die and the lead of the lead frame such that the source region of the semiconductor die and the source lead of the lead frame, the gate region of the semiconductor die, and the gate lead of the lead frame are each connected by a clip. step; Molding the lead frame to which the clip is attached with a sealing resin; And electrically separating the source region and the gate region of the semiconductor die by removing the connection portion of the source-gate integral clip.

소스-게이트 일체형 클립은, 상기 반도체 다이의 소스 영역과 상기 리드프레임의 소스 리드를 전기적으로 연결하는 소스 클립부와, 상기 반도체 다이의 게이트 영역과 상기 리드프레임의 게이트 리드를 전기적으로 연결하는 게이트 클립부, 및 상기 소스 클립부와 게이트 클립부 사이를 연결하는 연결부를 포함할 수 있다.The source-gate integrated clip may include a source clip portion electrically connecting the source region of the semiconductor die and the source lead of the lead frame, and a gate clip electrically connecting the gate region of the semiconductor die and the gate lead of the lead frame. And a connection part connecting the source clip part and the gate clip part.

상기 연결부는 상기 소스 클립부의 일 단 및 상기 게이트 클립부의 일 단으로부터 각각 연장된 타이 바(tie bar)일 수 있다.The connection portion may be a tie bar extending from one end of the source clip portion and one end of the gate clip portion.

상기 연결부는 상기 소스 클립부의 일 단 및 상기 게이트 클립부의 일 단으로부터 각각 연장된 제1 타이 바(tie bar)와, 상기 소스 클립부의 다른 단 및 상기 게이트 클립부의 다른 단으로부터 각각 연장된 제2 타이 바(tie bar)로 이루어질 수 있다.The connection portion includes a first tie bar extending from one end of the source clip portion and one end of the gate clip portion, and a second tie extending from the other end of the source clip portion and the other end of the gate clip portion, respectively. It may consist of a tie bar.

상기 연결부는 상기 소스 클립부 및 상기 게이트 클립부 사이에 배치된 세라믹층일 수 있다.The connection part may be a ceramic layer disposed between the source clip part and the gate clip part.

상기 반도체 다이 및 리드프레임의 리드에 소스-게이트 일체형 클립을 부착하는 단계에서, 상기 클립을 도전성 접착제를 이용하여 상기 반도체 다이 및 리드프레임의 리드에 부착하거나, 울트라소닉 웰딩(ultra sonic welding) 공정을 이용하여 접착 부재 없이 상기 클립을 상기 반도체 다이 및/또는 리드프레임의 리드에 직접 부착할 수 있다.
In the attaching the source-gate integrated clip to the lead of the semiconductor die and the lead frame, attaching the clip to the lead of the semiconductor die and lead frame using a conductive adhesive, or the ultra sonic welding process Can be attached directly to the leads of the semiconductor die and / or leadframe without adhesive members.

본 발명에 따르면, 반도체 다이의 소스와 게이트 모두를 리드프레임과 연결할 수 있도록 함으로써 온 저항을 감소시켜 반도체 소자의 동작 속도를 증가시키고 열 피로를 줄일 수 있으며 결과적으로 패키지의 신뢰성을 향상시킬 수 있도록 할 수 있다.According to the present invention, it is possible to connect both the source and the gate of the semiconductor die with the leadframe, thereby reducing the on-resistance, thereby increasing the operating speed of the semiconductor device, reducing thermal fatigue, and consequently improving the reliability of the package. Can be.

또한, 소스 클립부와 게이트 클립부가 세라믹 연결부로 연결된 클립의 경우 세라믹 연결부를 방열판으로 이용할 수 있으므로 패키지의 열을 외부로 효과적으로 방출할 수 있어 패키지 및 소자의 신뢰성을 더욱 향상시킬 수 있으며, 패키징 단계에서 연결부를 잘라내야 하는 번거로움이 없어 공정을 단순화할 수 있다.
In addition, in the case of the clip in which the source clip part and the gate clip part are connected to the ceramic connection part, the ceramic connection part can be used as a heat sink, thereby effectively dissipating heat from the package to the outside, thereby further improving the reliability of the package and the device. There is no need to cut the connection, which simplifies the process.

도 1은 클립(clip)을 이용하여 반도체 다이와 리드프레임을 전기적으로 연결한 반도체 패키지의 일 예를 도시한 단면도이다.
도 2는 클립을 이용한 종래의 반도체 패키지의 일 예를 도시한 평면도이다.
도 3은 본 발명의 일 실시예에 따른 소스-게이트 일체형 클립 구조를 나타내보인 평면도이다.
도 4 및 도 5는 도 3에 도시된 평면도의 각 절단선을 자른 단면도들이다.
도 6은 본 발명의 다른 실시예에 따른 소스-게이트 일체형 클립 구조를 나타내보인 평면도이다.
도 7 및 도 8은 도 6에 도시된 평면도의 각 절단선을 자른 단면도들이다.
도 9는 본 발명의 또 다른 실시예에 따른 소스-게이트 일체형 클립 구조를 나타내보인 평면도이다.
도 10은 도 9에 도시된 평면도의 각 절단선을 자른 단면도들을 나타낸다.
도 11은 본 발명의 또 다른 실시예에 따른 소스-게이트 일체형 클립 구조를 나타내보인 평면도이다.
도 12는 도 11에 도시된 평면도의 각 절단선을 자른 단면도들을 나타낸다.
도 13은 본 발명의 또 다른 실시예에 따른 소스-게이트 일체형 클립 구조를 나타내보인 평면도이다.
도 14a 내지 도 14c는 도 13의 각 절단선을 자른 단면을 나타낸다.
도 15a, 도 16a, 도 17a 및 도 18a는 세라믹층의 크기와 두께에 따른 실시예를 도시한 평면도들이고, 도 15b, 도 16b, 도 17b 및 도 18b는 각 평면도의 B-B'선을 자른 단면을 나타낸다.
도 19 및 도 20은 소스-게이트 일체형 클립이 다수 개 배열된 멀티 클립 어레이(multi-clip array)의 예들을 나타내보인 평면도들이다.
도 21 내지 도 24는 본 발명의 일 실시예에 따른 소스-게이트 일체형 클립의 제조방법을 설명하기 위하여 도시한 도면들이다.
도 25는 종래의 벤딩 타입 클립의 예를 나타내보인 단면도이다.
도 26a 및 도 26b는 본 발명의 일 실시예에 따른 벤딩 타입 클립을 나타내보인 단면도들이다.
도 27a 내지 도 27c는 본 발명의 다른 실시예에 따른 벤딩 타입 클립을 나타내보인 단면도들이다.
도 28은 본 발명의 일 실시예에 따른 소스-게이트 일체형 클립 구조를 채용한 반도체 패키지를 나타내보인 평면도이다.
도 29는 도 28의 A-A'선을 자른 단면도이다.
도 30은 본 발명의 다른 실시예에 따른 소스-게이트 일체형 클립 구조를 채용한 반도체 패키지를 나타내보인 평면도이다.
도 31은 도 30의 A-A'선을 자른 단면도이다.
도 32 내지 도 35는 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법을 설명하기 위하여 나타내보인 평면도들이다.1 is a cross-sectional view illustrating an example of a semiconductor package in which a semiconductor die and a lead frame are electrically connected by using a clip.
2 is a plan view illustrating an example of a conventional semiconductor package using a clip.
3 is a plan view illustrating a source-gate integrated clip structure according to an exemplary embodiment of the present invention.
4 and 5 are cross-sectional views cut along the cutting line of the plan view shown in FIG.
6 is a plan view illustrating a source-gate integrated clip structure according to another embodiment of the present invention.
7 and 8 are cross-sectional views of respective cutting lines of the plan view of FIG. 6.
9 is a plan view illustrating a source-gate integrated clip structure according to another embodiment of the present invention.
FIG. 10 is a cross-sectional view of each cut line of the plan view of FIG. 9.
11 is a plan view illustrating a source-gate integrated clip structure according to another embodiment of the present invention.
12 is a cross-sectional view of each cut line of the plan view of FIG. 11.
Figure 13 is a plan view showing a source-gate integrated clip structure according to another embodiment of the present invention.
14A to 14C are cross-sectional views taken along cut lines of FIG. 13.
15A, 16A, 17A, and 18A are plan views illustrating an embodiment according to the size and thickness of a ceramic layer, and FIGS. 15B, 16B, 17B, and 18B are cut lines B-B 'of each plan view. It shows a cross section.
19 and 20 are plan views illustrating examples of a multi-clip array in which a plurality of source-gate integrated clips are arranged.
21 to 24 are diagrams for explaining a method of manufacturing a source-gate integrated clip according to an embodiment of the present invention.
25 is a cross-sectional view showing an example of a conventional bending type clip.
26A and 26B are cross-sectional views illustrating a bending type clip according to an embodiment of the present invention.
27A to 27C are cross-sectional views illustrating bending type clips according to another exemplary embodiment of the present invention.
28 is a plan view illustrating a semiconductor package including a source-gate integrated clip structure according to an exemplary embodiment of the present invention.
FIG. 29 is a cross-sectional view taken along line AA ′ of FIG. 28.
30 is a plan view illustrating a semiconductor package including a source-gate integrated clip structure according to another exemplary embodiment of the present invention.
FIG. 31 is a cross-sectional view taken along the line AA ′ of FIG. 30.
32 to 35 are plan views illustrating a method of manufacturing a semiconductor package according to an embodiment of the present invention.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명한다.
DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention.

소스-게이트 일체형 클립 구조  Source-gate integrated clip structure

본 발명의 소스-게이트 일체형 클립 구조는 패키지에 실장될 때 반도체 다이와 접촉되는 부분의 제작 방식에 따라서 스탬핑 타입(stamping type)과 하프 에칭 타입(half etching type)으로 나눌 수 있다. 또한, 스탬핑 타입과 하프 에칭 타입은 푸쉬 아웃 타입(push out type)과 벤딩 타입(bending)으로 각각 나눌 수 있다.The source-gate integrated clip structure of the present invention may be divided into a stamping type and a half etching type according to a manufacturing method of a part contacting the semiconductor die when mounted in a package. In addition, the stamping type and the half etching type may be divided into a push out type and a bending type, respectively.

도 3은 본 발명의 일 실시예에 따른 소스-게이트 일체형 클립 구조를 나타내보인 평면도이고, 도 4 및 도 5는 상기 평면도의 각 절단선을 자른 단면도들이다. 도 4 및 도 5에서 (A)는 도 3의 A-A'선을 자른 단면도이고, (B)는 도 3의 B-B'선을 자른 단면도이다.3 is a plan view illustrating a source-gate integrated clip structure according to an exemplary embodiment of the present invention, and FIGS. 4 and 5 are cross-sectional views cut along cut lines of the plan view. 4 and 5 (A) is a cross-sectional view taken along the line AA 'of Figure 3, (B) is a cross-sectional view taken along the line B-B' of FIG.

먼저, 도 3을 참조하면, 스탬핑 타입(stamping type) 클립으로서, 본 발명의 일 실시예에 따른 소스-게이트 일체형 클립(30)은 소스 클립부(31), 게이트 클립부(32) 및 이들을 연결하는 연결부(33)를 포함하여 구성된다.First, referring to FIG. 3, as a stamping type clip, the source-gate integrated clip 30 according to an embodiment of the present invention connects the source clip portion 31, the gate clip portion 32, and these. It is configured to include a connecting portion 33.

소스 클립부(31)는 반도체 다이의 소스 영역과 리드프레임의 소스 리드를 전기적으로 연결한다. 게이트 클립부(32)는 반도체 다이의 게이트 영역과 리드 프레임의 게이트 리드를 전기적으로 연결한다. 그리고, 연결부는 상기 소스 클립부(31)와 게이트 클립부(32)를 연결한다.The source clip portion 31 electrically connects the source region of the semiconductor die and the source lead of the leadframe. The gate clip 32 electrically connects the gate region of the semiconductor die and the gate lead of the lead frame. The connection portion connects the source clip portion 31 and the gate clip portion 32.

도시된 바와 같이 본 발명의 클립(30)은 소스 클립부(31)와 게이트 클립부(32)가, 상기 소스 클립부(31)의 일 단 및 게이트 클립부(32)의 일 단으로부터 연장된 하나의 연결부(tie bar, 33)로 연결된다. 따라서, 본 발명의 클립(30)을 이루는 소스 클립부(31), 게이트 클립부(32) 및 연결부(33)는 모두 동일한 물질로 이루어진다. 상기 클립(30)은 모든 적절한 물질로 이루어질 수 있다. 예를 들어, 구리(Cu), 알루미늄(Al), 귀금속(noble metal), 및 이들의 합금들과 같은 도전성 물질들이 사용될 수 있다. 또한 필요한 경우, 클립(30)은 솔더(solder) 가능한 층들로 도금될 수 있다.As shown in the clip 30 of the present invention, the source clip portion 31 and the gate clip portion 32 extend from one end of the source clip portion 31 and one end of the gate clip portion 32. It is connected by a tie bar 33. Therefore, the source clip portion 31, the gate clip portion 32 and the connecting portion 33 constituting the clip 30 of the present invention are all made of the same material. The clip 30 may be made of any suitable material. For example, conductive materials such as copper (Cu), aluminum (Al), noble metals, and alloys thereof can be used. In addition, if desired, the clip 30 may be plated with solderable layers.

상기 소스 클립부(31) 및 게이트 클립부(32)는 각각 수평한 주 부분과(31a, 32a)과, 주 부분으로부터 연장되며 주 부분의 표면으로부터 일정 각도 구부러진 다운셋 부분(31b, 32b)을 포함한다. 주 부분(31a, 32a)은 반도체 다이와 접속되는 부분이고, 다운셋 부분(31b, 32b)은 주 부분과 소스 및 게이트 리드 사이에 위치한다. 상기 소스 클립부 및 게이트 클립부의 다운셋 부분(31b, 32b)은 단차 구조 또는 지그재그(zigzag) 구조를 포함할 수 있다. 단차의 경우 하나 또는 둘 이상의 다중 단차를 포함할 수 있다.The source clip portion 31 and the gate clip portion 32 respectively include horizontal main portions 31a and 32a, and downset portions 31b and 32b extending from the main portion and bent at an angle from the surface of the main portion. Include. Main portions 31a and 32a are portions that are connected to the semiconductor die, and downset portions 31b and 32b are located between the main portion and the source and gate leads. The downset portions 31b and 32b of the source clip portion and the gate clip portion may include a stepped structure or a zigzag structure. The step may include one or more than one multiple steps.

클립부의 단차 다운셋 부분(31b, 32b)은 많은 이점을 제공한다. 예를 들어, 단차 구조는 리드의 하측 표면과 리드 프레임 구조의 하측 표면 사이에 더 좋은 정렬 공차(tolerance)를 제공한다. 또한, 다운셋 부분(31b, 32b)은 구부러지기 때문에, 단차없는 다운셋에 비하여 더 유연(flex)할 수 있다. 그리고, 상기 다운셋 부분(31b, 32b)은 패키징 단계에서 반도체 다이의 가장자리와 접촉되지 않도록 하기 위하여 형성된 홈을 포함할 수 있다.The stepped downset portions 31b and 32b of the clip portion provide many advantages. For example, the stepped structure provides better alignment tolerance between the bottom surface of the lead and the bottom surface of the lead frame structure. In addition, since the downset portions 31b and 32b are bent, they can be more flexible than the downset without step difference. The downset portions 31b and 32b may include grooves formed so as not to contact the edges of the semiconductor die in the packaging step.

상기 소스 클립부 및 게이트 클립부는 다운셋 부분의 제작 방식에 따라 푸쉬 아웃(push out) 타입과 벤딩(bending) 타입으로 나눌 수 있다.The source clip part and the gate clip part may be divided into a push out type and a bending type according to a manufacturing method of the downset part.

도 4는 푸쉬 아웃(push out) 타입의 클립을 나타내고, 도 5는 벤딩(bending) 타입의 클립을 나타낸다. 도 4 및 도 5의 (A)는 도 3의 A-A'선을 자른 단면을, (B)는 도 3의 B-B'선을 자른 단면을 각각 나타낸다.4 shows a push out type clip, and FIG. 5 shows a bending type clip. 4 and 5 (A) show a cross section taken along line AA ′ of FIG. 3, and (B) shows a cross section taken along line BB ′ of FIG. 3.

상기 푸쉬 아웃(push out) 타입의 클립과 벤딩(bending) 타입의 클립은 각각 패키지 구조에 따라 적절히 선택하여 적용할 수 있다. 예를 들면, 하나의 패키지 내에 하나의 반도체 다이가 실장되는 패키지의 경우, 반도체 다이와 리드프레임 사이의 높이 차이가 크지 않기 때문에 도 4의 푸쉬 아웃 타입의 클립이 유용하다. 반면, 하나의 패키지 내에 둘 이상의 반도체 다이가 실장되는 스택형 패키지의 경우에는, 반도체 다이와 리드프레임 사이의 높이 차이가 비교적 크고, 벤딩 타입 클립의 경우 벤딩되는 길이를 조절할 수 있으므로, 도 5에 도시된 벤딩 타입의 클립이 유용하게 적용될 수 있다. 그러나 이에 한정되는 것은 아니고, 패키지에 따라 적절하게 사용할 수 있다.
The push-out clip and the bending-type clip may be appropriately selected and applied according to the package structure, respectively. For example, in the case of a package in which one semiconductor die is mounted in one package, the push-out clip of FIG. 4 is useful because the height difference between the semiconductor die and the lead frame is not large. On the other hand, in the case of a stack-type package in which two or more semiconductor dies are mounted in one package, the height difference between the semiconductor die and the leadframe is relatively large, and in the case of the bending type clip, the length to be bent can be adjusted. A bending type clip can be usefully applied. However, the present invention is not limited thereto and may be appropriately used depending on the package.

도 6은 본 발명의 다른 실시예에 따른 소스-게이트 일체형 클립을 나타내보인 평면도이고, 도 7 및 도 8은 상기 평면도의 각 절단선을 자른 단면도들이다.6 is a plan view illustrating a source-gate integrated clip according to another exemplary embodiment of the present invention, and FIGS. 7 and 8 are cross-sectional views cut along cut lines of the plan view.

도 6을 참조하면, 하프 에칭 타입(half-etching type) 클립으로서, 도 3의 스탬핑 타입과 마찬가지로 클립(30)은, 반도체 다이의 소스 영역과 리드프레임의 소스 리드를 전기적으로 연결하는 소스 클립부(31)와, 반도체 다이의 게이트 영역과 리드프레임의 게이트 리드를 전기적으로 연결하는 게이트 클립부(32)가 하나의 연결부(33)로 연결되어 일체형을 이루고 있다.Referring to FIG. 6, a half-etching type clip, similar to the stamping type of FIG. 3, the clip 30 includes a source clip portion electrically connecting a source region of a semiconductor die and a source lead of a lead frame. 31 and the gate clip 32 which electrically connects the gate region of the semiconductor die and the gate lead of the lead frame are connected by one connecting portion 33 to form an integrated body.

하프 에칭 타입의 클립의 경우에도 다운셋 부분의 제작 방식에 따라 푸쉬 아웃(push out) 타입과 벤딩(bending) 타입으로 나눌 수 있다. 도 7은 푸쉬 아웃(push out) 타입의 클립 구조를 나타내고, 도 8은 벤딩(bending) 타입의 클립을 나타낸다. 도 7 및 도 8의 (A)는 도 6의 A-A'선을 자른 단면을, (B)는 도 6의 B-B'선을 자른 단면을 각각 나타낸다.
In the case of the half etching type clip, the clip may be divided into a push out type and a bending type according to the manufacturing method of the downset part. 7 illustrates a push out type clip structure, and FIG. 8 illustrates a bending type clip. 7 and 8 (A) show a cross section taken along the line AA ′ of FIG. 6, and (B) shows a cross section taken along the line BB ′ of FIG. 6.

도 9는 본 발명의 또 다른 실시예에 따른 소스-게이트 일체형 클립을 나타내보인 평면도이고, 도 10은 상기 평면도의 각 절단선을 자른 단면도들을 나타낸다.9 is a plan view illustrating a source-gate integrated clip according to another embodiment of the present invention, and FIG. 10 is a cross-sectional view of each cut line of the plan view.

도 9를 참조하면, 스탬핑 타입(stamping type)으로서, 클립(40)은, 반도체 다이의 소스 영역과 리드프레임의 소스 리드를 전기적으로 연결하는 소스 클립부(41)와, 반도체 다이의 게이트 영역과 리드프레임의 게이트 리드를 전기적으로 연결하는 게이트 클립부(42)가, X축 방향 및 Y축 방향으로 두 개의 연결부(43, 44)로 연결되어 일체형을 이루고 있다. 따라서, 도 3 및 도 6에 도시된 하나의 연결부로 연결된 클립(30)에 비해 전류의 흐름이 더욱 원활해지고, 구조적으로 안정되어 패키지의 신뢰성을 더욱 향상시킬 수 있다.Referring to FIG. 9, as a stamping type, the clip 40 includes a source clip portion 41 for electrically connecting a source region of a semiconductor die and a source lead of a lead frame, a gate region of the semiconductor die, The gate clip part 42 which electrically connects the gate lead of the lead frame is connected by two connection parts 43 and 44 in the X-axis direction and the Y-axis direction to form an integrated body. Therefore, compared to the clip 30 connected to one connection shown in FIGS. 3 and 6, the flow of current is smoother and structurally stable, thereby further improving the reliability of the package.

도 3의 클립과 마찬가지로, 소스 클립부(41), 게이트 클립부(42) 및 연결부(43, 44)는 모두 동일한 물질로 이루어진다. 예를 들면, 반도체 패키지의 클립 재료로 널리 사용되는 도전성 물질, 예를 들면 알루미늄(Al)으로 이루어질 수 있으나 이에 한정되는 것은 아니다. 그 외의 부분은 도 3의 클립과 동일하므로 설명을 생략한다.
Like the clip of FIG. 3, the source clip portion 41, the gate clip portion 42 and the connecting portions 43 and 44 are all made of the same material. For example, it may be made of a conductive material widely used as a clip material of a semiconductor package, for example, aluminum (Al), but is not limited thereto. Other parts are the same as the clip of FIG. 3, and description is abbreviate | omitted.

도 11은 본 발명의 또 다른 실시예에 따른 소스-게이트 일체형 클립을 나타내보인 평면도이고, 도 12는 도 11의 A-A'선, B-B'선 및 C-C'선을 각각 자른 단면을 나타낸다.11 is a plan view illustrating a source-gate integrated clip according to still another embodiment of the present invention, and FIG. 12 is a cross-sectional view taken along line A-A ', line B-B', and line C-C 'of FIG. 11, respectively. Indicates.

도 11 및 도 12를 참조하면, 하프 에칭 타입(half-etching type)으로서, 도 9의 스탬핑 타입과 마찬가지로 클립(40)은, 반도체 다이의 소스 영역과 리드프레임의 소스 리드를 전기적으로 연결하는 소스 클립부(41)와, 반도체 다이의 게이트 영역과 리드프레임의 게이트 리드를 전기적으로 연결하는 게이트 클립부(42)가 두 개의 연결부(43, 44)로 연결되어 일체형을 이루고 있다.
Referring to FIGS. 11 and 12, as a half-etching type, similar to the stamping type of FIG. 9, the clip 40 includes a source for electrically connecting the source region of the semiconductor die and the source lead of the lead frame. The clip portion 41 and the gate clip portion 42 electrically connecting the gate region of the semiconductor die and the gate lead of the lead frame are connected by two connecting portions 43 and 44 to form an integrated structure.

도 13은 본 발명의 또 다른 실시예에 따른 소스-게이트 일체형 클립을 나타내보인 평면도이고, 도 14a 내지 도 14c는 도 13의 A-A', B-B' 및 C-C' 선을 각각 자른 단면을 나타낸다.FIG. 13 is a plan view illustrating a source-gate integrated clip according to still another embodiment of the present invention, and FIGS. 14A to 14C are cross-sectional views taken along line A-A ', B-B', and C-C 'of FIG. 13, respectively.

본 발명의 클립(50)은, 반도체 다이의 소스 영역과 리드프레임의 소스 리드를 전기적으로 연결하는 소스 클립부(51)와, 반도체 다이의 게이트 영역과 리드프레임의 게이트 리드를 전기적으로 연결하는 게이트 클립부(52)가 세라믹 연결부(53)로 연결되어 일체형을 이루고 있다.The clip 50 of the present invention includes a source clip portion 51 for electrically connecting a source region of a semiconductor die and a source lead of a lead frame, and a gate electrically connecting the gate region of the semiconductor die and a gate lead of a lead frame. The clip portion 52 is connected to the ceramic connecting portion 53 to form an integrated unit.

소스 클립부(51) 및 게이트 클립부(52)는 모든 적절한 물질로 이루어질 수 있다. 예를 들어, 구리(Cu), 알루미늄(Al), 귀금속(noble metal), 및 이들의 합금들과 같은 도전성 물질들이 사용될 수 있다. 또한 필요한 경우, 클립(231)은 솔더 가능한 층들로 도금될 수 있다.The source clip portion 51 and the gate clip portion 52 may be made of any suitable material. For example, conductive materials such as copper (Cu), aluminum (Al), noble metals, and alloys thereof can be used. Also, if desired, the clip 231 may be plated with solderable layers.

상기 소스 클립부(51) 및 게이트 클립부(52)는 수평한 주 부분과(51a, 52a)과, 주 부분으로부터 연장되며 주 부분의 표면으로부터 일정 각도 구부러진 다운셋 부분(51b, 52b)을 포함한다. 주 부분(51a, 52a)은 반도체 다이와 접속되는 부분이고, 다운셋 부분(51b, 52b)은 주 부분과 소스 및 게이트 리드 사이에 위치한다. 상기 소스 클립부 및 게이트 클립부의 다운셋 부분(51b, 52b)은 단차 구조 또는 지그재그(zigzag) 구조를 포함할 수 있는데, 상기 다운셋 부분의 제작 방식에 따라 푸쉬 아웃(push out) 타입과 벤딩(bending) 타입으로 나눌 수 있다. 도 14a 및 도 14b의 (A)는 푸쉬 아웃(push out) 타입을 나타내고, (B)는 벤딩(bending) 타입을 각각 나타낸다.The source clip portion 51 and the gate clip portion 52 include horizontal main portions 51a and 52a and downset portions 51b and 52b extending from the main portion and bent at an angle from the surface of the main portion. do. Main portions 51a and 52a are portions that are connected with the semiconductor die, and downset portions 51b and 52b are located between the main portion and the source and gate leads. The downset portions 51b and 52b of the source clip portion and the gate clip portion may include a stepped structure or a zigzag structure. According to a manufacturing method of the downset portion, a push out type and a bending ( bending) type. (A) of FIG. 14A and FIG. 14B shows a push out type, (B) shows a bending type, respectively.

상기 세라믹 연결부를 이용한 소스-게이트 일체형 클립의 경우, 세라믹 연결부의 크기와 두께에 따라 여러 가지로 다양하게 변형될 수 있다.In the case of the source-gate integrated clip using the ceramic connection part, various modifications may be made according to the size and thickness of the ceramic connection part.

도 15a, 도 16a, 도 17a 및 도 18a는 세라믹층의 크기와 두께에 따른 실시예를 도시한 평면도들이고, 도 15b, 도 16b, 도 17b 및 도 18b는 상기 각 평면도의 B-B'선을 자른 단면을 나타낸다.15A, 16A, 17A, and 18A are plan views illustrating an embodiment according to the size and thickness of a ceramic layer, and FIGS. 15B, 16B, 17B, and 18B are lines B-B 'of the respective plan views. The cut section is shown.

도 15a 및 도 15b는 세라믹 연결부(53)가 소스 클립부(51) 및 게이트 클립부(52) 사이의 공간에만 위치하며, 그 두께가 소스 클립부(51) 및 게이트 클립부(52)의 두께와 동일한 경우를 나타낸다.15A and 15B show that the ceramic connecting portion 53 is located only in the space between the source clip portion 51 and the gate clip portion 52, and the thickness thereof is the thickness of the source clip portion 51 and the gate clip portion 52. And the same case as.

도 16a 및 도 16b는 세라믹 연결부(53)가 소스 클립부(51)와 게이트 클립부(52) 사이 공간의 일부 두께를 채우면서, 세라믹 연결부(53)의 일부가 소스 클립부(51) 및 게이트 클립부(52)의 일부와 오버랩(overlap)되는 경우를 나타낸다.16A and 16B show that a portion of the ceramic connection 53 is the source clip 51 and the gate while the ceramic connection 53 fills a portion of the space between the source clip 51 and the gate clip 52. The case where it overlaps with a part of clip part 52 is shown.

도 17a 및 도 17b는 세라믹 연결부(53)가 소스 클립부(51)와 게이트 클립부(52)의 상부에 위치하면서 세라믹 연결부(53)가 소스 클립부(51) 및 게이트 클립부(52)의 주 부분과 오버랩(overlap)되는 경우를 나타낸다.17A and 17B show that the ceramic connecting portion 53 is positioned above the source clip portion 51 and the gate clip portion 52 while the ceramic connecting portion 53 is formed of the source clip portion 51 and the gate clip portion 52. The case overlaps with the main part.

도 18a 및 도 18b는 세라믹 연결부(53)가 소스 클립부(51)와 게이트 클립부(52) 사이 공간의 일부 두께를 채우면서, 세라믹 연결부(53)가 소스 클립부(51) 및 게이트 클립부(52)의 주 부분과 오버랩(overlap)되는 경우를 나타낸다.18A and 18B show that the ceramic connector 53 fills a portion of the space between the source clip 51 and the gate clip 52 while the ceramic connector 53 fills the source clip 51 and the gate clip. The case where it overlaps with the main part of (52) is shown.

도 13 내지 도 18b와 같이 세라믹 연결부(53)를 이용하여 소스 클립부(51)와 게이트 클립부(52)를 연결할 경우, 패키징 단계에서 연결부를 잘라내야 하는 번거로움이 없어 공정을 단순화할 수 있다. 또한, 상기 세라믹 연결부(53)는 절연성 및 열전도율이 높기 때문에 반도체 다이에서 발생한 열을 외부로 더욱 효과적으로 방출할 수 있다. 특히, 도 16a 내지도 18b와 같이 소스 클립부 및 게이트 클립부 상부에 세라믹 연결부를 넓게 배치할 경우 열 방출 효과를 더욱 높일 수 있다.
When connecting the source clip portion 51 and the gate clip portion 52 using the ceramic connection portion 53 as shown in Figure 13 to 18b, there is no hassle to cut the connection portion in the packaging step can simplify the process. . In addition, since the ceramic connector 53 has high insulation and high thermal conductivity, heat generated from the semiconductor die may be more effectively discharged to the outside. In particular, as shown in FIGS. 16A to 18B, when the ceramic connection part is widely disposed on the source clip part and the gate clip part, the heat dissipation effect may be further enhanced.

도 19 및 도 20은 소스-게이트 일체형 클립이 다수 개 배열된 멀티 클립 어레이(multi-clip array)의 예들을 나타내보인 평면도들이다.19 and 20 are plan views illustrating examples of a multi-clip array in which a plurality of source-gate integrated clips are arranged.

도 19를 참조하면, 반도체 다이의 소스 영역과 리드프레임의 소스 리드를 전기적으로 연결하는 소스 클립부(41)와, 반도체 다이의 게이트 영역과 리드프레임의 게이트 리드를 전기적으로 연결하는 게이트 클립부(42)가 두 개의 연결부(43, 44)로 연결되어 일체형을 이루는 다수 개의 클립(40)들이 매트릭스(matrix) 형태로 배열되어 있다. 각각의 단위 클립(40)들의 연결부(43, 44)들이 X축 및 Y축 방향으로 연장되어 매트릭스 형태를 이루고 있다.Referring to FIG. 19, a source clip portion 41 electrically connecting a source region of a semiconductor die and a source lead of a lead frame, and a gate clip portion electrically connecting a gate region of the semiconductor die and a gate lead of a lead frame ( A plurality of clips 40, which are connected to each other by the two connecting parts 43 and 44 to form a single piece, are arranged in a matrix form. The connecting portions 43 and 44 of the unit clips 40 extend in the X-axis and Y-axis directions to form a matrix.

도 20을 참조하면, 반도체 다이의 소스 영역과 리드프레임의 소스 리드를 전기적으로 연결하는 소스 클립부(51)와, 반도체 다이의 게이트 영역과 리드프레임의 게이트 리드를 전기적으로 연결하는 게이트 클립부(52)가 세라믹 연결부(53)로 연결되어 일체형을 이루는 다수 개의 클립(50)들이 매트릭스 형태로 배열되어 있다.Referring to FIG. 20, a source clip portion 51 electrically connecting a source region of a semiconductor die and a source lead of a lead frame, and a gate clip portion electrically connecting a gate region of the semiconductor die and a gate lead of a lead frame ( 52 is connected to the ceramic connecting portion 53 to form a plurality of clips 50 are formed in a matrix form.

패키징 단계에서 이와 같은 멀티 클립 어레이를 이용할 경우 다수의 반도체 다이를 동시에 패키징할 수 있는 이점이 있다.
Using such a multi-clip array in the packaging step has the advantage of packaging multiple semiconductor dies simultaneously.

클립 구조의 제조방법  Manufacturing method of clip structure

도 21 내지 도 24는 본 발명의 일 실시예에 따른 소스-게이트 일체형 클립의 제조방법을 설명하기 위하여 도시한 도면들로서, 세라믹 연결부를 포함하는 일체형 클립의 경우를 나타낸다.21 to 24 are views for explaining a method of manufacturing a source-gate integrated clip according to an embodiment of the present invention, which shows a case of an integrated clip including a ceramic connection portion.

도 21을 참조하면, 먼저 소스 클립부(51)와 게이트 클립부(52)를 준비한다. 소스 클립부(51)와 게이트 클립부(52)는 모든 적절한 물질로 이루어진 것일 수 있다. 예를 들어, 구리(Cu), 알루미늄(Al), 귀금속(noble metal), 및 이들의 합금들과 같은 도전성 물질들이 사용될 수 있다. 또한 필요한 경우, 솔더 가능한 층들로 도금될 수 있다. 도시된 것과 같이, 소스 클립부(51)와 게이트 클립부(52)가 매트릭스 형태로 다수 개 배열되어 프레임(55)에 연결된 멀티 어레이 스트립을 구성할 경우 다수 개의 클립을 동시에 제조할 수 있다. 소스 클립부(51)와 게이트 클립부(52)는 패키징하고자 하는 반도체 다이와 리드프레임을 고려하여 그 크기 및 형상을 결정할 수 있다.Referring to FIG. 21, first, a source clip portion 51 and a gate clip portion 52 are prepared. The source clip portion 51 and the gate clip portion 52 may be made of any suitable material. For example, conductive materials such as copper (Cu), aluminum (Al), noble metals, and alloys thereof can be used. It may also be plated with solderable layers, if desired. As shown in the drawing, when the plurality of source clip portions 51 and the gate clip portions 52 are arranged in a matrix to form a multi-array strip connected to the frame 55, a plurality of clips may be simultaneously manufactured. The source clip unit 51 and the gate clip unit 52 may determine the size and shape thereof in consideration of the semiconductor die and lead frame to be packaged.

도 22를 참조하면, 소스 클립부(51) 및 게이트 클립부(52)가 준비되면, 소스 클립부(51)와 게이트 클립부(52)를 연결하는 세라믹 연결부를 형성하기 위한 금형(57)을 준비한다. 세라믹 연결부를 형성하기 위한 금형(57)은 통상적으로 사용되는 방식을 이용하여 마련할 수 있다.Referring to FIG. 22, when the source clip portion 51 and the gate clip portion 52 are prepared, a mold 57 for forming a ceramic connection portion connecting the source clip portion 51 and the gate clip portion 52 is formed. Prepare. The mold 57 for forming the ceramic connection can be prepared using a conventionally used method.

금형이 준비되면, 소스 클립부(51) 및 게이트 클립부(52) 또는 도 21의 멀티 어레이 스트립을 금형(57) 내에 삽입하고, 금형(57)의 입구로 세라믹(53a)을 주입한다. 이때, 세라믹은 페이스트(paste) 타입으로 주입될 수 있다. 세라믹(53a)을 금형 내부로 주입한 다음에는, 세라믹이 단단히 굳을 수 있도록 일정 시간 동안 열처리한다. 세라믹이 큐어링되면서 분리되어 있던 소스 클립부(51)와 게이트 클립부(52)가 세라믹 연결부에 접착되고, 두 클립부(51, 52)가 서로 연결된다.When the mold is prepared, the source clip 51 and the gate clip 52 or the multi-array strip of FIG. 21 are inserted into the mold 57 and the ceramic 53a is injected into the inlet of the mold 57. In this case, the ceramic may be implanted in a paste type. After the ceramic 53a is injected into the mold, the ceramic 53a is heat-treated for a predetermined time so that the ceramic can be firmly hardened. The source clip portion 51 and the gate clip portion 52 which are separated while the ceramic is cured are adhered to the ceramic connecting portion, and the two clip portions 51 and 52 are connected to each other.

도 23을 참조하면, 세라믹 연결부를 형성하기 위한 금형을 제거한 다음, 소스 클립부(51) 및 게이트 클립부(52)의 다운셋 부분을 형성하기 위하여, 소스 클립부(51) 및 게이트 클립부(52)의 일부를 푸쉬아웃(push out) 또는 벤딩(bending)하는 공정을 실시한다.Referring to FIG. 23, after removing the mold for forming the ceramic connection portion, the source clip portion 51 and the gate clip portion (to form a downset portion of the source clip portion 51 and the gate clip portion 52) are formed. The process of pushing out or bending a part of 52 is performed.

도 24를 참조하면, 소스 및 게이트 클립부의 다운셋 부분까지 형성되면, 점선으로 도시된 것과 같이 멀티 어레이 스트립의 연결부를 절단하여 각각의 클립 구조를 완성한다.
Referring to FIG. 24, when the source and gate clip portions are formed down to the downset portions, the connection portions of the multi-array strips are cut as shown by the dotted lines to complete each clip structure.

클립의  Clip 벤딩Bending 구조  rescue

하나의 패키지 내에 하나의 반도체 다이가 실장되는 경우, 반도체 다이와 리드프레임을 클립으로 연결할 때 반도체 다이와 리드프레임 사이의 높이 차이가 크지 않기 때문에 도 4에 예시된 푸쉬 아웃(push out) 타입의 클립이 유용하다. 반면, 하나의 패키지 내에 둘 이상의 반도체 다이가 실장되는 스택형 패키지의 경우에는, 반도체 다이와 리드프레임 사이의 높이 차이가 비교적 크기 때문에 벤딩되는 길이를 조절할 수 있는 도 5, 도 8, 도 14a 및 도 14b에 예시되어 있는 벤딩 타입의 클립이 유용하게 적용된다.When one semiconductor die is mounted in one package, a push out type clip illustrated in FIG. 4 is useful because the height difference between the semiconductor die and the leadframe is not large when the semiconductor die and the leadframe are clipped. Do. On the other hand, in the case of a stacked package in which two or more semiconductor dies are mounted in one package, since the height difference between the semiconductor die and the lead frame is relatively large, the length to be bent can be adjusted, FIGS. 5, 8, 14A, and 14B. The bending type clip illustrated in Fig. 1 is usefully applied.

그런데, 통상 알루미늄(Al)과 같은 금속으로 이루어진 클립의 끝을 구부려 벤딩 타입으로 가공할 때, 도 25에 도시된 바와 같이, 금속의 탄성에 의해 원래의 모양으로 되돌아가려는 스프링 백(spring back) 현상이 일어나고 이로 인해 클립(60)을 원하는 각도로 정확하게 벤딩하기 어려운 점이 있다. 이러한 스프링 백 현상이 패키징된 후 예를 들면 제품 사용과정에서 발생한다면 클립(60)과 리드프레임 사이의 접촉이 불량해져 제품의 신뢰성에 큰 문제가 발생할 수 있다.By the way, when bending the end of the clip made of a metal such as aluminum (Al) in the bending type, as shown in Figure 25, the spring back phenomenon to return to its original shape by the elasticity of the metal This happens and it is difficult for the clip 60 to bend exactly at the desired angle. If this spring back phenomenon occurs after packaging, for example, during product use, the contact between the clip 60 and the lead frame may be poor, which may cause a big problem in the reliability of the product.

이에 본 발명에서는 벤딩 타입의 클립에서 발생하는 스프링 백 현상을 방지하여 제품의 신뢰성을 향상시키고 제조 비용을 절감하고 제작 기간을 단축할 수 있는 클립의 벤딩 구조를 제시한다.Accordingly, the present invention proposes a bending structure of a clip that can prevent the spring back phenomenon occurring in the bending type clip to improve the reliability of the product, reduce the manufacturing cost and shorten the manufacturing period.

도 26a 및 도 26b는 본 발명의 일 실시예에 따른 밴딩 타입의 클립을 나타내보인 단면도들이다.26A and 26B are cross-sectional views illustrating clips of a bending type according to an embodiment of the present invention.

도 26a 및 도 26b를 참조하면, 벤딩 타입의 클립을 형성하기 위하여 클립(65)을 구부릴 때 도시된 바와 같이 벤딩부의 바깥쪽(동그라미로 표시된 부분)에 노치(notch)(67, 68)를 삽입한다. 노치(67, 68)는 도 26a에 도시된 것과 같이 소정 각도를 갖도록 삽입하거나, 도 26b에 도시된 것과 같이 라운드(round) 형태로 삽입될 수 있다. 이와 같이 클립 벤딩부의 바깥쪽에 노치(67, 68)을 삽입하면 클립을 구성하는 금속의 탄성에 의한 스프링 백(spring mack) 현상이 방지되므로 적은 힘으로도 원하는 각도로 벤딩된 클립을 구현할 수 있다.Referring to Figures 26A and 26B, notches 67 and 68 are inserted into the outside of the bending portion (marked with circles) as shown when bending the clip 65 to form a bending type clip. do. Notches 67 and 68 may be inserted to have a predetermined angle as shown in FIG. 26A, or may be inserted in a round form as shown in FIG. 26B. As such, when the notches 67 and 68 are inserted into the outside of the clip bending part, a spring mack phenomenon due to the elasticity of the metal constituting the clip is prevented, so that the clip bent at a desired angle with a small force can be realized.

한편, 벤딩 타입 클립의 경우 말단이 반도체 다이 또는 리드프레임과 접촉하게 되는데, 접촉되는 부분의 면적이 좁을 뿐만 아니라 균일한 면적에 접촉되지 않아 장시간 사용에 부적합하고 용접에 의해 접촉시키더라도 그 응력이 클립별로 차이가 있어 제품의 신뢰성에 좋지 않은 영향을 미칠 수 있다.On the other hand, in the case of the bending type clip, the end is in contact with the semiconductor die or the lead frame, and the contact area is not only narrow but also does not contact the uniform area, which is unsuitable for long time use and the stress is not affected even when contacted by welding. It can be very different and may adversely affect the reliability of the product.

도 27a 내지 도 27c는 본 발명의 다른 실시예에 따른 벤딩형 클립을 나타내보인 단면도들이다.27A to 27C are cross-sectional views illustrating a bending clip according to another exemplary embodiment of the present invention.

도시된 바와 같이, 반도체 다이 또는 리드프레임과 접촉하는 클립(65)의 말단(69)을 반도체 다이 또는 리드프레임과의 접촉이 용이하도록 평행하게 벤딩한다. 그러면, 반도체 다이 또는 리드프레임과 접촉하는 부분의 면적이 증가하여 접촉이 용이하게 된다. 또한, 이때에도 벤딩부의 바깥쪽에 도 27b 및 도 27c와 같이 스프링 백을 방지하기 위한 노치(67, 68)를 삽입할 경우 접촉의 신뢰성을 더욱 증가시킬 수 있게 된다.As shown, the end 69 of the clip 65 in contact with the semiconductor die or leadframe is bent in parallel to facilitate contact with the semiconductor die or leadframe. Then, the area of the portion in contact with the semiconductor die or the lead frame is increased to facilitate contact. In this case, when the notches 67 and 68 are inserted into the outer side of the bending part to prevent the spring back, as shown in FIGS. 27B and 27C, the contact reliability may be further increased.

본 발명의 이러한 클립의 벤딩 구조는 소스-게이트 일체형 클립 뿐만 아니라, 일반적인 벤딩 타입의 클립에도 그 목적에 따라 유용하게 적용할 수 있다.
The bending structure of this clip of the present invention can be usefully applied to not only the source-gate integrated clip but also the general bending type clip according to the purpose.

패키지 구조  Package structure

도 28은 본 발명의 일 실시예에 따른 소스-게이트 일체형 클립 구조를 채용한 반도체 패키지를 나타내보인 평면도이고, 도 29는 도 28의 A-A'선을 자른 단면도이다.28 is a plan view illustrating a semiconductor package employing a source-gate integrated clip structure according to an exemplary embodiment of the present invention, and FIG. 29 is a cross-sectional view taken along line AA ′ of FIG. 28.

도 28 및 도 29를 참조하면, 본 발명의 반도체 패키지(100)는, 리드프레임(110), 반도체 다이(120) 및 클립(130)을 포함한다.28 and 29, the semiconductor package 100 of the present invention includes a lead frame 110, a semiconductor die 120, and a clip 130.

리드프레임(110)은 실질적으로 반도체 칩 또는 다이(120)가 실장되는 리드프레임 패드(111)와 패키지 외부로의 신호전달을 위한 리드(112, 113)로 구성된다. 리드프레임 패드(111)는 상호 반대되는 제1면(111a) 및 제2면(111b)을 가지며, 제1면(111a) 상에 반도체 다이(120)가 부착된다.The lead frame 110 is substantially composed of a lead frame pad 111 on which a semiconductor chip or die 120 is mounted, and leads 112 and 113 for signal transmission to the outside of the package. The lead frame pad 111 has a first surface 111a and a second surface 111b opposite to each other, and the semiconductor die 120 is attached to the first surface 111a.

리드프레임 패드(111)의 주변 영역에는 소정의 갭(gap)을 두고서 다수의 리드들(112, 113)이 배치된다. 리드 프레임 패드(111)의 제2면(111b)과 리드(112, 113)의 밑면은 몰딩재에 의하여 패키지 외부로 노출된다. 이때, 리드프레임 패드의 제2면(111b) 및 리드의 밑면(112b)은 모두가 노출될 수 있으며, 또는 도시된 바와 같이 일부만이 노출될 수도 있다. 리드프레임(110)의 상기 노출된 하측 표면은 반도체 패키지(100)를 위한 추가적인 드레인 연결 및 추가적인 냉각 경로를 제공하게 된다.A plurality of leads 112 and 113 are disposed in a peripheral area of the lead frame pad 111 with a predetermined gap. The second surface 111b of the lead frame pad 111 and the bottom surfaces of the leads 112 and 113 are exposed to the outside of the package by the molding material. In this case, both the second surface 111b of the lead frame pad and the bottom surface 112b of the lead may be exposed, or only a portion of the lead frame pad may be exposed. The exposed lower surface of the leadframe 110 will provide additional drain connections and additional cooling paths for the semiconductor package 100.

리드프레임(110)은 모든 적절한 물질을 포함할 수 있다. 예를 들어, 리드프레임(110)은 구리(Cu), 구리 합금들, 또는 다른 모든 적절한 전도성 물질을 포함할 수 있다. 필요한 경우, 솔더 가능한 금속으로 도금될 수도 있다.Leadframe 110 may comprise any suitable material. For example, leadframe 110 may include copper (Cu), copper alloys, or any other suitable conductive material. If desired, it may be plated with a solderable metal.

반도체 다이(120)는 예를 들면 에폭시 접착제 또는 솔더(solder) 등의 절연성 접착제 또는 절연성 테이프(tape)를 통해 리드프레임 패드(111)의 제1면(111a) 상에 부착된다. 접착제의 종류에는 특별한 제한이 없다. 반도체 다이(120)는 모든 적절한 반도체 소자를 포함할 수 있다. 적절한 반도체 소자들은 실리콘과 같은 반도체 물질을 포함할 수 있고, 수직 또는 수평 소자들을 포함할 수 있다.The semiconductor die 120 is attached on the first surface 111a of the leadframe pad 111 through, for example, an insulating adhesive such as an epoxy adhesive or a solder or an insulating tape. There is no particular limitation on the type of adhesive. Semiconductor die 120 may include any suitable semiconductor device. Suitable semiconductor devices may include semiconductor materials such as silicon, and may include vertical or horizontal elements.

반도체 다이(120) 내의 반도체 소자는 예를 들면 다이오드, 트랜지스터, 다이리스터(thyristor), 또는 IGBT와 같은 전원 반도체 장치, 선형 장치, 집적 회로(IC), 논리 회로 등 다양한 반도체 장치를 포함할 수 있다.The semiconductor device in the semiconductor die 120 may include various semiconductor devices such as a diode, a transistor, a thyristor, or a power supply semiconductor device such as an IGBT, a linear device, an integrated circuit (IC), a logic circuit, and the like. .

패키지 바디(140)는 에폭시 몰딩 컴파운드(Epoxy Molding Compound, EMC)와 같은 몰딩제로 이루어진다. 패키지 바디(140)는 적어도 리드의 밑면(112b) 및 측면(112c)과 리드프레임 패드(111)의 제2면(111b)의 일부를 노출하면서, 상기한 갭(gap)을 채우고 리드프레임 패드(111), 반도체 다이(120), 리드(112, 113) 및 클립 구조(130)를 둘러싼다. 패키지 바디(140)의 측면은 도시된 것과 같이 패키지 바디(140)의 하부 면에 대해 수직한 구조이거나 비스듬하게 경사를 갖는 구조일 수 있다.The package body 140 is formed of a molding agent such as an epoxy molding compound (EMC). The package body 140 fills the above-mentioned gaps while exposing at least the bottom 112b and the side surfaces 112c of the lid and the part of the second surface 111b of the leadframe pad 111 and leads the leadframe pad ( 111, the semiconductor die 120, the leads 112, 113, and the clip structure 130. The side surface of the package body 140 may be a structure perpendicular to the bottom surface of the package body 140 as shown, or may have a structure inclined obliquely.

클립(130)은 소스 클립부(131) 및 게이트 클립부(132)를 포함한다. 소스 클립부(131)는 반도체 다이(120)의 소스 영역과 리드프레임의 소스 리드(112)를 전기적으로 연결하고, 게이트 클립부(132)는 반도체 다이(120)의 게이트 영역과 리드프레임의 게이트 리드(113)를 전기적으로 연결한다. 상기 소스 클립부(131) 및 게이트 클립부(132)는 모든 적절한 물질로 이루어질 수 있다. 예를 들어, 구리(Cu), 알루미늄(Al), 귀금속(noble metal), 및 이들의 합금들과 같은 도전성 물질들이 사용될 수 있다. 또한 필요한 경우, 클립(130)은 솔더 가능한 층들로 도금될 수 있다.The clip 130 includes a source clip portion 131 and a gate clip portion 132. The source clip portion 131 electrically connects the source region of the semiconductor die 120 and the source lead 112 of the leadframe, and the gate clip portion 132 is the gate region of the semiconductor die 120 and the gate of the leadframe. The lead 113 is electrically connected. The source clip 131 and the gate clip 132 may be made of any suitable material. For example, conductive materials such as copper (Cu), aluminum (Al), noble metals, and alloys thereof can be used. Also, if desired, the clip 130 may be plated with solderable layers.

클립(130)은 반도체 다이(120)와 리드프레임(110)에 부착되는데, 솔더(solder) 또는 은(Ag) 에폭시와 같은 도전성 접착제를 이용하여 부착하거나, 울트라 소닉 웰딩(ultra sonic welding) 공정을 이용하여 어떠한 접착 부재도 사용하지 않고 직접 부착할 수 있다.The clip 130 is attached to the semiconductor die 120 and the lead frame 110, and is attached using a conductive adhesive such as solder or silver epoxy, or an ultra sonic welding process. It can be attached directly without using any adhesive member.

상기 소스 클립부(131) 및 게이트 클립부(132)에 대한 설명은 앞에서 상세히 하였으므로 생략하기로 한다.Since the source clip 131 and the gate clip 132 have been described in detail above, the description thereof will be omitted.

본 발명의 반도체 패키지에 따르면, 반도체 다이의 소스 영역뿐만 아니라 게이트 영역도 도전성 클립을 통해 리드와 전기적으로 연결되므로, 온 저항을 감소시켜 동작 속도를 증가시키고 열 피로를 줄일 수 있으며 패키지의 신뢰성을 향상시킬 수 있다.
According to the semiconductor package of the present invention, the gate region as well as the source region of the semiconductor die are electrically connected to the leads through the conductive clip, thereby reducing the on resistance, increasing the operation speed, reducing the thermal fatigue, and improving the reliability of the package. You can.

도 30은 본 발명의 다른 실시예에 따른 소스-게이트 일체형 클립 구조를 채용한 반도체 패키지를 나타내보인 평면도이고, 도 31은 도 30의 A-A'선을 자른 단면도이다.30 is a plan view illustrating a semiconductor package employing a source-gate integrated clip structure according to another exemplary embodiment of the present invention, and FIG. 31 is a cross-sectional view taken along line AA ′ of FIG. 30.

도 30 및 도 31을 참조하면, 본 발명의 반도체 패키지(200)는 복수 개의 반도체 다이가 하나의 패키지에 실장된 스택(stack)형 구조로서, 리드프레임(210), 복수 개의 반도체 다이들(220, 222) 및 클립 구조(230, 240)를 포함한다. 도면에는 두 개의 반도체 다이(220, 222)가 스택되어 있는 구조를 도시하고 있지만, 더 많은 반도체 다이가 스택될 수 있음은 물론이다.30 and 31, the semiconductor package 200 of the present invention has a stack-type structure in which a plurality of semiconductor dies are mounted in one package, and includes a lead frame 210 and a plurality of semiconductor dies 220. 222, and clip structures 230, 240. Although the figure shows a structure in which two semiconductor dies 220 and 222 are stacked, more semiconductor dies may be stacked.

리드프레임(210)은 실질적으로 반도체 다이(220, 222)가 실장되는 리드프레임 패드(211)와, 패키지 외부로의 신호전달을 위한 리드(212, 213, 214, 215)로 구성된다. 리드프레임 패드(211)의 주변 영역에는 소정의 갭(gap)을 두고서 다수의 리드들(212, 213, 214, 215)들이 배치된다.The lead frame 210 is substantially composed of a lead frame pad 211 on which the semiconductor dies 220 and 222 are mounted, and leads 212, 213, 214, and 215 for signal transmission to the outside of the package. A plurality of leads 212, 213, 214, and 215 are disposed in a peripheral area of the leadframe pad 211 with a predetermined gap.

상기 패키지(200)에는 두 개의 반도체 다이(220, 222)가 실장되어 있다. 리드프레임 패드(211) 상에 부착된 제1 반도체 다이(220)는 푸쉬 아웃(push out) 타입의 제1 클립 구조(230)를 통해 리드(212, 213)와 전기적으로 연결되고, 상기 제1 클립 구조 상에 실장된 제2 반도체 다이(222)는 벤딩 타입의 제2 클립 구조(240)를 통해 리드(214, 215)와 전기적으로 연결된다. 제1 클립 구조(230)의 소스 클립부(231)는 제1 반도체 다이(220)의 소스 영역과 리드프레임의 소스 리드(212)를 연결하고, 제1 클립 구조(230)의 게이트 클립부(232)는 제1 반도체 다이(220)의 게이트 영역과 리드프레임의 게이트 리드(213)를 연결한다. 그리고, 제2 클립 구조(240)의 소스 클립부(241)는 제2 반도체 다이(223)의 소스 영역과 리드프레임의 다른 소스 리드(214)를 연결하고, 제2 클립 구조(240)의 게이트 클립부(242)는 제1 반도체 다이(222)의 게이트 영역과 리드프레임의 다른 게이트 리드(215)를 연결한다. Two semiconductor dies 220 and 222 are mounted on the package 200. The first semiconductor die 220 attached on the leadframe pad 211 is electrically connected to the leads 212 and 213 through a push out type first clip structure 230 and the first semiconductor die 220. The second semiconductor die 222 mounted on the clip structure is electrically connected to the leads 214 and 215 through the bending type second clip structure 240. The source clip portion 231 of the first clip structure 230 connects the source region of the first semiconductor die 220 and the source lead 212 of the lead frame, and the gate clip portion of the first clip structure 230. 232 connects the gate region of the first semiconductor die 220 and the gate lead 213 of the lead frame. The source clip portion 241 of the second clip structure 240 connects the source region of the second semiconductor die 223 and the other source lead 214 of the lead frame to the gate of the second clip structure 240. The clip portion 242 connects the gate region of the first semiconductor die 222 and the other gate lead 215 of the lead frame.

제1 반도체 다이(220)의 경우 리드프레임 패드(211) 상에 실장되기 때문에 리드와의 높이 차이가 크지 않다. 따라서, 도시된 바와 같이 푸쉬 아웃(push out) 타입의 클립이 유용하다. 반면에, 제2 반도체 다이(222)의 경우에는 제1 클립 구조(230)의 상부에 실장되기 때문에 리드와의 높이 차이가 크다. 따라서, 제2 반도체 다이(222)의 경우 벤딩 타입의 클립 구조가 유용하다.Since the first semiconductor die 220 is mounted on the lead frame pad 211, the height difference from the lead is not large. Thus, push out type clips as shown are useful. On the other hand, in the case of the second semiconductor die 222, the height difference from the lead is large because it is mounted on the upper portion of the first clip structure 230. Accordingly, in the case of the second semiconductor die 222, a bending type clip structure is useful.

그 외의 패키지의 구조에 대해서는 도 28 및 도 29에 도시된 반도체 패키지와 동일 또는 유사하므로 상세한 설명은 생략하기로 한다.
Other structures of the package are the same as or similar to those of the semiconductor package illustrated in FIGS. 28 and 29, and thus detailed descriptions thereof will be omitted.

패키지 제조방법  Package manufacturing method

도 32 내지 도 35는 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법을 설명하기 위하여 나타내보인 평면도들로서, 도 28 및 도 29에 도시된 단일 반도체 다이가 실장된 패키지의 제조방법을 나타낸다. 따라서, 도 28 및 도 29과 동일한 참조번호는 동일한 부분을 나타낸다.32 to 35 are plan views illustrating a method of manufacturing a semiconductor package according to an embodiment of the present invention, and illustrate a method of manufacturing a package on which a single semiconductor die shown in FIGS. 28 and 29 is mounted. Therefore, the same reference numerals as those in Figs. 28 and 29 denote the same parts.

도 32를 참조하면, 반도체 다이가 부착될 리드프레임 패드(111)와, 외부와의 신호 전달을 위한 리드(112, 113)를 포함하는 리드프레임 구조가 매트릭스 형태로 다수 개 배열되어 있는 멀티 리드프레임 어레이를 준비한다. 도면에서 각 리드프레임들이 연결된 테두리인 프레임(frame)이 생략되어 있다. 하나의 패키지를 제조하는 경우에는 멀티 리드프레임 어레이 대신에, 리드프레임 패드(111) 및 리드(112, 113)를 포함하는 하나의 리드프레임 구조를 준비하면 됨은 물론이다.Referring to FIG. 32, a multi lead frame in which a plurality of lead frame structures including a lead frame pad 111 to which a semiconductor die is attached and leads 112 and 113 for signal transmission to the outside are arranged in a matrix form. Prepare the array. In the drawing, a frame, which is a border to which each lead frame is connected, is omitted. In the case of manufacturing one package, one lead frame structure including the lead frame pad 111 and the leads 112 and 113 may be prepared instead of the multi lead frame array.

상기 각 리드프레임 패드(111) 상에 패키징하고자 하는 반도체 다이(120)를 부착한다. 반도체 다이(120)는 솔더(solder) 또는 은(Ag) 에폭시(epoxy)와 같은 도전성 접착제를 사용하여 리드프레임 패드(111) 상에 부착할 수 있다. 또는, 울트라 소닉 웰딩(ultra sonic welding)을 이용하여 어떠한 접착 부재도 사용하지 않고 리드프레임 패드(111) 상에 직접 부착할 수 있다. 상기 반도체 다이(120)는 예를 들면 파워 반도체 장치일 수 있으며, 소스 영역(121)과 게이트 영역(122)을 포함한다.The semiconductor die 120 to be packaged is attached on each of the leadframe pads 111. The semiconductor die 120 may be attached onto the leadframe pad 111 using a conductive adhesive such as solder or silver epoxy. Alternatively, ultra sonic welding may be used to directly attach the lead frame pad 111 without using any adhesive member. The semiconductor die 120 may be, for example, a power semiconductor device, and includes a source region 121 and a gate region 122.

도 33을 참조하면, 리드프레임 상에 부착되어 있는 상기 반도체 다이(120) 위에, 본 발명의 소스-게이트 일체형 클립(130)을 부착한다. 이때 일체형 클립(130)의 소스 클립부(131)는 반도체 다이의 소스 영역(121)과 리드프레임의 소스 리드(112) 상에 위치하고, 일체형 클립의 게이트 클립부(132)는 반도체 다이의 게이트 영역(122)과 리드프레임의 게이트 리드(113) 상에 위치하도록 정렬한 다음, 솔더 또는 은(Ag) 에폭시와 같은 도전성 접착제를 이용하여 부착하거나, 울트라 소닉 웰딩 공정을 이용하여 접착 부재 없이 직접 부착할 수 있다. Referring to FIG. 33, the source-gate integrated clip 130 of the present invention is attached to the semiconductor die 120 attached to the lead frame. In this case, the source clip portion 131 of the integrated clip 130 is positioned on the source region 121 of the semiconductor die and the source lead 112 of the lead frame, and the gate clip portion 132 of the integrated clip is the gate region of the semiconductor die. 122 to be positioned on the gate lead 113 of the leadframe and then attached using a conductive adhesive such as solder or silver epoxy, or directly attached without an adhesive member using an ultra sonic welding process. Can be.

울트라 소닉 웰딩 공정을 이용하여 클립(130)을 직접 부착하는 공정을 보다 상세히 설명하면, 클립(130)과 반도체 다이(120), 리드프레임 리드(112, 113)의 표면에 일정 주파수의 초음파를 가하면, 클립(130)을 구성하는 금속의 분자와 반도체 다이(120)의 표면 및 리드프레임 리드(112, 113)를 구성하는 분자가 진동을 하게 된다. 진동에 의해 분자끼리 충돌하고, 그 충돌에 의해 접합면의 분자 결합 구조가 깨어지고 그 결과 클립(130)과 반도체 다이(120), 클립(130)과 리드프레임 리드(112, 113) 사이의 접착이 이루어지게 된다. In more detail, a process of directly attaching the clip 130 using the ultra sonic welding process may be performed by applying ultrasonic waves of a predetermined frequency to the surface of the clip 130, the semiconductor die 120, and the lead frame leads 112 and 113. The molecules of the metal constituting the clip 130, the surface of the semiconductor die 120, and the molecules constituting the leadframe leads 112 and 113 vibrate. The molecules collide with each other by vibration, and the collision breaks the molecular bonding structure of the bonding surface, resulting in adhesion between the clip 130 and the semiconductor die 120, the clip 130, and the leadframe leads 112 and 113. This is done.

이러한 울트라 소닉 웰딩 공정을 이용한 클립과 부착면의 직접 부착은 본 실시예의 소스-게이트 일체형 클립 외에도, 기존의 일반적인 소스 클립과 리드프레임 및/또는 반도체 다이의 접촉에도 적용할 수 있다.The direct attachment of the clip and the attachment surface using this ultra sonic welding process can be applied to the contact between the existing general source clip and the leadframe and / or the semiconductor die, in addition to the source-gate integral clip of the present embodiment.

도 34를 참조하면, 반도체 다이와 리드에 클립을 부착한 다음에는, 몰딩 장비로 이동시켜 몰딩 공정을 실시한다. 몰딩 공정의 일 예를 들면, 반도체 다이 및 클립이 부착된 리드프레임 상부를 덮는 상부 몰드 다이(도시되지 않음)와, 리드프레임의 하부를 덮는 하부 몰드 다이(도시되지 않음)를 근접시키고, 몰드 다이의 게이트를 통해 봉합수지(EMC)(140)를 두 몰드 다이 사이의 공간에 흘려보낸다. 봉합수지(140)는 액체로 변한 상태에서 몰드 내부의 공간에 균형있게 채워지게 되고, 이후 열과 압력에 의해 고체 상태로 변하게 된다. 밀봉 공정이 완료된 후 리드프레임을 몰딩 장비로부터 언로딩(unloading)하면 패키지 바디가 완성된다.Referring to FIG. 34, after the clips are attached to the semiconductor die and the leads, the molding process is performed by moving them to molding equipment. As an example of the molding process, an upper mold die (not shown) covering the upper part of the lead frame to which the semiconductor die and the clip are attached and a lower mold die (not shown) covering the lower part of the lead frame are brought into close proximity, and the mold die is closed. Suture resin (EMC) 140 is flowed into the space between the two mold dies through the gate. The sealing resin 140 is filled into the space inside the mold in a state where it is turned into a liquid, and then changes to a solid state by heat and pressure. After the sealing process is completed, unloading the leadframe from the molding equipment completes the package body.

그런데, 이 상태에서는 반도체 다이의 소스 영역과 게이트 영역이 소스-게이트 일체형 클립 구조를 통해 전기적으로 연결되기 때문에, 소스 영역과 게이트 영역 사이를 분리하는 다음의 공정을 실시하여야 한다.In this state, however, since the source region and the gate region of the semiconductor die are electrically connected through the source-gate integrated clip structure, the following process of separating the source region and the gate region should be performed.

도 35를 참조하면, 몰딩 공정이 끝난 상태에서 소잉 블레이드(sawing blade), 워터 젯(water jet) 또는 레이저(laser) 등의 절단 수단(150)을 이용하여 패키지의 절단면을 절단하여 소스와 게이트에 연결된 연결부를 분리한다. 그러면, 반도체 다이의 소스 영역과 리드프레임의 소스 리드, 반도체 다이의 게이트 영역과 리드프레임의 게이트 리드가 각각 도전성 클립으로 연결되어 전기적 특성이 향상된 반도체 패키지가 완성된다.Referring to FIG. 35, the cutting surface of the package may be cut using a cutting means 150 such as a sawing blade, water jet, or laser in a state where the molding process is finished to cut the cut surface of the package to the source and the gate. Disconnect the connected connection. Then, the source region of the semiconductor die, the source lead of the lead frame, the gate region of the semiconductor die, and the gate lead of the lead frame are respectively connected by conductive clips, thereby completing a semiconductor package having improved electrical characteristics.

이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.
Although the present invention has been described in detail with reference to preferred embodiments, the present invention is not limited to the above embodiments, and various modifications may be made by those skilled in the art within the technical spirit of the present invention. Do.

Claims (38)

수평한 제1 표면을 갖는 주 부분;
상기 주 부분으로부터 연장되며, 상기 주 부분의 표면으로부터 일정 각도 구부러진 벤딩부를 갖는 다운셋 부분; 및
상기 벤딩부의 바깥쪽에, 스프링 백(spring back)을 방지하기 위하여 형성된 노치(notch)를 포함하는 것을 특징으로 하는 클립.A main portion having a first horizontal surface;
A downset portion extending from said main portion, said downset portion having a bending portion bent at an angle from a surface of said main portion; And
And a notch formed on the outside of the bending portion to prevent spring back. 제1항에 있어서,
상기 노치(notch)는 소정 각도를 가지거나, 라운드형인 것을 특징으로 하는 클립.The method of claim 1,
The notch (notch) has a predetermined angle, characterized in that the clip is round. 제1항에 있어서,
상기 클립의 말단이, 상기 클립이 접촉되는 표면과 평행하도록 벤딩된 것을 특징으로 하는 클립.The method of claim 1,
And the end of the clip is bent to be parallel to the surface to which the clip is in contact. 패키지 내에 실장되는 반도체 다이와 리드프레임을 전기적으로 연결하여 상기 반도체 다이의 전기적 신호가 상기 리드프레임을 통해 패키지의 외부로 전달되도록 하는 클립에 있어서,
상기 반도체 다이의 소스 영역과 상기 리드프레임의 소스 리드를 전기적으로 연결하는 소스 클립부;
상기 반도체 다이의 게이트 영역과 상기 리드프레임의 게이트 리드를 전기적으로 연결하는 게이트 클립부; 및
상기 소스 클립부와 게이트 클립부 사이를 연결하는 연결부를 포함하는 것을 특징으로 하는 소스-게이트 일체형 클립.A clip for electrically connecting a semiconductor die mounted in a package and a lead frame to transmit electrical signals from the semiconductor die to the outside of the package through the lead frame.
A source clip unit electrically connecting a source region of the semiconductor die and a source lead of the leadframe;
A gate clip portion electrically connecting a gate region of the semiconductor die and a gate lead of the lead frame; And
And a connection portion connecting the source clip portion and the gate clip portion. 제4항에 있어서,
상기 연결부는 상기 소스 클립부의 일 단 및 상기 게이트 클립부의 일 단으로부터 각각 연장된 타이 바(tie bar)인 것을 특징으로 하는 소스-게이트 일체형 클립.5. The method of claim 4,
And the connection portion is a tie bar extending from one end of the source clip portion and one end of the gate clip portion, respectively. 제4항에 있어서,
상기 연결부는 상기 소스 클립부의 일 단 및 상기 게이트 클립부의 일 단으로부터 각각 연장된 제1 타이 바(tie bar)와,
상기 소스 클립부의 다른 단 및 상기 게이트 클립부의 다른 단으로부터 각각 연장된 제2 타이 바(tie bar)로 이루어진 것을 특징으로 하는 소스-게이트 일체형 클립.5. The method of claim 4,
The connection part comprises a first tie bar extending from one end of the source clip part and one end of the gate clip part,
And a second tie bar extending from the other end of the source clip portion and the other end of the gate clip portion, respectively. 제5항 또는 제6항에 있어서,
상기 소스 클립부, 게이트 클립부 및 연결부는 도전성 물질로 이루어진 것을 특징으로 하는 소스-게이트 일체형 클립.The method according to claim 5 or 6,
And the source clip, the gate clip and the connecting portion are made of a conductive material. 제4항에 있어서,
상기 연결부는 상기 소스 클립부 및 상기 게이트 클립부 사이에 배치된 세라믹층인 것을 특징으로 하는 소스-게이트 일체형 클립.5. The method of claim 4,
And the connection portion is a ceramic layer disposed between the source clip portion and the gate clip portion. 제8항에 있어서,
상기 연결부는 상기 소스 클립부 및 상기 게이트 클립부의 두께와 같거나 얇은 것을 특징으로 하는 소스-게이트 일체형 클립.9. The method of claim 8,
And the connection portion is equal to or thinner than the thickness of the source clip portion and the gate clip portion. 제4항에 있어서,
상기 연결부는 적어도 그 일부가, 상기 소스 클립부 또는 상기 게이트 클립부와 오버랩되도록 배치된 것을 특징으로 하는 소스-게이트 일체형 클립.5. The method of claim 4,
And at least a portion of the connection portion overlaps the source clip portion or the gate clip portion. 제4항에 있어서,
상기 소스 클립부 또는 상기 게이트 클립부는,
상기 반도체 다이와 연결되며 수평한 제1 표면을 갖는 주 부분, 및
상기 주 부분으로부터 연장되며 상기 제1 표면으로부터 일정 각도 구부러진 다운셋 부분을 포함하는 것을 특징으로 하는 소스-게이트 일체형 클립.5. The method of claim 4,
The source clip portion or the gate clip portion,
A main portion connected to the semiconductor die and having a horizontal first surface, and
And a downset portion extending from said main portion and bent at an angle from said first surface. 제11항에 있어서,
상기 다운셋 부분은 적어도 하나 이상의 단차를 포함하는 것을 특징으로 하는 소스-게이트 일체형 클립.The method of claim 11,
And the downset portion comprises at least one step. 제11항에 있어서,
상기 다운셋 부분에, 패키징시 반도체 다이의 가장자리와 접촉되지 않도록 형성된 홈을 구비하는 것을 특징으로 하는 소스-게이트 일체형 클립.The method of claim 11,
And the groove in the downset portion is formed so as not to contact the edge of the semiconductor die during packaging. 제11항에 있어서,
상기 제1 표면으로부터 일정 각도 구부러진 다운셋 부분에, 상기 구부러진 각도의 바깥쪽에 스프링 백(spring back)을 방지하기 위하여 형성된 노치(notch)를 포함하는 것을 특징으로 하는 소스-게이트 일체형 클립.The method of claim 11,
And a notch formed in the downset portion at an angle bent from the first surface to prevent spring back outside the bent angle. 제11항에 있어서,
상기 소스 클립부 또는 상기 게이트 클립부 중 적어도 어느 하나는,
상기 반도체 다이 또는 리드프레임과 접촉되는 일 단의 적어도 어느 하나가, 상기 반도체 다이 또는 리드프레임과 평행하도록 벤딩된 것을 특징으로 하는 소스-게이트 일체형 클립.The method of claim 11,
At least one of the source clip portion or the gate clip portion,
At least one end of the end in contact with the semiconductor die or leadframe is bent to be parallel to the semiconductor die or leadframe. 제15항에 있어서,
상기 소스 클립부 또는 상기 게이트 클립부의 다운셋 부분에,
다운셋의 구부러진 각도의 바깥쪽에 스프링 백(spring back)을 방지하기 위하여 형성된 노치(notch)를 포함하는 것을 특징으로 하는 소스-게이트 일체형 클립.16. The method of claim 15,
In the downset portion of the source clip portion or the gate clip portion,
And a notch formed to prevent spring back outside of the bent angle of the downset. 반도체 다이;
상기 반도체 다이가 부착되는 제1면과, 상기 제1면과 대향하는 제2면을 갖는 리드프레임;
상기 반도체 다이의 소스 영역과 상기 리드프레임의 소스 리드, 상기 반도체 다이의 게이트 영역과 상기 리드프레임의 게이트 리드를 전기적으로 연결하는 클립; 및
상기 반도체 다이가 탑재된 리드프레임의 외부 연결 단자를 제외한 나머지 부분을 감싸면서, 상기 리드프레임의 제2면의 일부를 노출하는 봉합 수지를 포함하는 것을 특징으로 하는 반도체 패키지.Semiconductor die;
A lead frame having a first surface to which the semiconductor die is attached and a second surface opposite to the first surface;
A clip electrically connecting the source region of the semiconductor die and the source lead of the leadframe, the gate region of the semiconductor die, and the gate lead of the leadframe; And
And a sealing resin exposing a part of the second surface of the lead frame while covering the remaining portion except for the external connection terminal of the lead frame on which the semiconductor die is mounted. 제17항에 있어서, 상기 클립은,
상기 반도체 다이의 소스 영역과 상기 리드프레임의 소스 리드를 전기적으로 연결하는 소스 클립부;
상기 반도체 다이의 게이트 영역과 상기 리드프레임의 게이트 리드를 전기적으로 연결하는 게이트 클립부; 및
상기 소스 클립부와 게이트 클립부 사이를 연결하는 연결부를 포함하는 것을 특징으로 하는 반도체 패키지.The method of claim 17, wherein the clip,
A source clip unit electrically connecting a source region of the semiconductor die and a source lead of the leadframe;
A gate clip portion electrically connecting a gate region of the semiconductor die and a gate lead of the lead frame; And
And a connection part connecting the source clip part and the gate clip part. 제18항에 있어서,
상기 연결부는 상기 소스 클립부의 일 단 및 상기 게이트 클립부의 일 단으로부터 각각 연장된 타이 바(tie bar)인 것을 특징으로 하는 반도체 패키지.19. The method of claim 18,
And wherein the connection portion is a tie bar extending from one end of the source clip portion and one end of the gate clip portion. 제18항에 있어서,
상기 연결부는 상기 소스 클립부의 일 단 및 상기 게이트 클립부의 일 단으로부터 각각 연장된 제1 타이 바(tie bar)와,
상기 소스 클립부의 다른 단 및 상기 게이트 클립부의 다른 단으로부터 각각 연장된 제2 타이 바(tie bar)로 이루어진 것을 특징으로 하는 반도체 패키지.19. The method of claim 18,
The connection part comprises a first tie bar extending from one end of the source clip part and one end of the gate clip part,
And a second tie bar extending from the other end of the source clip portion and the other end of the gate clip portion, respectively. 제19항 또는 제20항에 있어서,
상기 소스 클립부, 게이트 클립부 및 연결부는 금속으로 이루어진 것을 특징으로 하는 반도체 패키지.21. The method according to claim 19 or 20,
And the source clip portion, the gate clip portion and the connection portion are made of metal. 제17항에 있어서,
상기 연결부는 상기 소스 클립부 및 상기 게이트 클립부 사이에 배치된 세라믹층인 것을 특징으로 하는 반도체 패키지.18. The method of claim 17,
And the connection part is a ceramic layer disposed between the source clip part and the gate clip part. 제22항에 있어서,
상기 연결부는 상기 소스 클립부 및 상기 게이트 클립부의 두께와 같거나 얇은 것을 특징으로 하는 반도체 패키지.The method of claim 22,
And the connection part is equal to or thinner than a thickness of the source clip part and the gate clip part. 제22항에 있어서,
상기 연결부는 적어도 그 일부가, 상기 소스 클립부 또는 상기 게이트 클립부와 오버랩되도록 배치된 것을 특징으로 하는 반도체 패키지.The method of claim 22,
And at least a portion of the connection portion overlaps the source clip portion or the gate clip portion. 제22항에 있어서,
상기 패키지에서 발생한 열을 방출하도록 상기 연결부의 적어도 일부가 패키지 외부로 노출된 것을 특징으로 하는 반도체 패키지.The method of claim 22,
And at least a portion of the connection portion is exposed to the outside of the package to release heat generated from the package. 제17항에 있어서,
상기 소스 클립부 또는 상기 게이트 클립부는,
상기 반도체 다이와 연결되며 수평한 제1 표면을 갖는 주 부분, 및
상기 주 부분으로부터 연장되며 상기 제1 표면으로부터 일정 각도 구부러진 다운셋 부분을 포함하는 것을 특징으로 하는 반도체 패키지.18. The method of claim 17,
The source clip portion or the gate clip portion,
A main portion connected to the semiconductor die and having a horizontal first surface, and
And a downset portion extending from said main portion and bent at an angle from said first surface. 제26항에 있어서,
상기 다운셋 부분은 적어도 하나 이상의 단차를 포함하는 것을 특징으로 하는 반도체 패키지.The method of claim 26,
And the downset portion comprises at least one step. 제26항에 있어서,
상기 다운셋 부분에, 패키징시 반도체 다이의 가장자리와 접촉되지 않도록 형성된 홈을 구비하는 것을 특징으로 하는 반도체 패키지.The method of claim 26,
And a groove formed in the downset portion so as not to contact the edge of the semiconductor die during packaging. 제17항에 있어서,
상기 클립은, 상기 반도체 다이 또는 리드프레임 리드 중 적어도 어느 하나와 접착 부재를 개재하지 않고 직접 접촉하는 것을 특징으로 하는 반도체 패키지.18. The method of claim 17,
And the clip is in direct contact with at least one of the semiconductor die or leadframe lead without interposing an adhesive member. 제29항에 있어서,
상기 클립은 울트라소닉 웰딩(ultrasonic welding)에 의해 상기 반도체 다이 또는 리드프레임 리드 중 적어도 어느 하나에 직접 부착된 것을 특징으로 하는 반도체 패키지.30. The method of claim 29,
And the clip is directly attached to at least one of the semiconductor die or leadframe leads by ultrasonic welding. 제17항에 있어서, 상기 패키지 내에,
상기 클립 상부에 부착된 제2 반도체 다이;
상기 제2 반도체 다이의 소스 영역과 상기 리드프레임의 소스 리드, 상기 제2 반도체 다이의 게이트 영역과 상기 리드프레임의 게이트 리드를 전기적으로 연결하는 제2 클립을 더 포함하는 것을 특징으로 하는 반도체 패키지.The method of claim 17, wherein in the package,
A second semiconductor die attached to an upper portion of the clip;
And a second clip electrically connecting the source region of the second semiconductor die and the source lead of the leadframe, the gate region of the second semiconductor die, and the gate lead of the leadframe. 제31항에 있어서,
상기 클립은 다운셋 부분의 일부가 돌출된 푸쉬 아웃(push out) 타입의 클립이고,
상기 제2 클립은 다운셋 부분이 소정 각도 구부러진 벤딩(bending) 타입의 클립인 것을 특징으로 하는 반도체 패키지.32. The method of claim 31,
The clip is a push out type clip in which a portion of the downset portion protrudes,
The second clip is a semiconductor package, characterized in that the clip of the bending (bending) type in which the downset portion is bent a predetermined angle. 반도체 다이가 부착될 리드프레임 패드와, 외부와의 신호 전달을 위한 리드를 포함하는 리드프레임 구조를 준비하는 단계;
상기 리드프레임 패드 상에 반도체 다이를 부착하는 단계;
상기 반도체 다이의 소스 영역과 상기 리드프레임의 소스 리드, 상기 반도체 다이의 게이트 영역과 상기 리드프레임의 게이트 리드가 각각 클립으로 연결되도록 상기 반도체 다이 및 리드프레임의 리드에 소스-게이트 일체형 클립을 부착하는 단계;
상기 클립이 부착된 리드프레임을 봉합수지로 몰딩하는 단계; 및
상기 소스-게이트 일체형 클립의 연결부를 제거하여 상기 반도체 다이의 소스 영역 및 게이트 영역을 전기적으로 분리하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지 제조방법.Preparing a leadframe structure including a leadframe pad to which a semiconductor die is attached and a lead for transmitting a signal to the outside;
Attaching a semiconductor die on the leadframe pad;
Attaching a source-gate integral clip to the semiconductor die and the lead of the lead frame such that the source region of the semiconductor die and the source lead of the lead frame, the gate region of the semiconductor die, and the gate lead of the lead frame are each connected by a clip. step;
Molding the lead frame to which the clip is attached with a sealing resin; And
Removing the connection of the source-gate integral clip to electrically separate the source region and the gate region of the semiconductor die. 제33항에 있어서,
소스-게이트 일체형 클립은,
상기 반도체 다이의 소스 영역과 상기 리드프레임의 소스 리드를 전기적으로 연결하는 소스 클립부와,
상기 반도체 다이의 게이트 영역과 상기 리드프레임의 게이트 리드를 전기적으로 연결하는 게이트 클립부, 및
상기 소스 클립부와 게이트 클립부 사이를 연결하는 연결부를 포함하는 것을 특징으로 하는 반도체 패키지 제조방법.34. The method of claim 33,
The source-gate integrated clip is
A source clip portion electrically connecting the source region of the semiconductor die and the source lead of the leadframe;
A gate clip portion electrically connecting the gate region of the semiconductor die and the gate lead of the lead frame;
And a connection portion connecting the source clip portion and the gate clip portion. 제34항에 있어서,
상기 연결부는 상기 소스 클립부의 일 단 및 상기 게이트 클립부의 일 단으로부터 각각 연장된 타이 바(tie bar)인 것을 특징으로 하는 반도체 패키지 제조방법.35. The method of claim 34,
And wherein the connection part is a tie bar extending from one end of the source clip part and one end of the gate clip part. 제34항에 있어서,
상기 연결부는 상기 소스 클립부의 일 단 및 상기 게이트 클립부의 일 단으로부터 각각 연장된 제1 타이 바(tie bar)와,
상기 소스 클립부의 다른 단 및 상기 게이트 클립부의 다른 단으로부터 각각 연장된 제2 타이 바(tie bar)로 이루어진 것을 특징으로 하는 반도체 패키지 제조방법.35. The method of claim 34,
The connection part comprises a first tie bar extending from one end of the source clip part and one end of the gate clip part,
And a second tie bar extending from the other end of the source clip portion and the other end of the gate clip portion, respectively. 제34항에 있어서,
상기 연결부는 상기 소스 클립부 및 상기 게이트 클립부 사이에 배치된 세라믹층인 것을 특징으로 하는 반도체 패키지 제조방법.35. The method of claim 34,
And the connection part is a ceramic layer disposed between the source clip part and the gate clip part. 제33항에 있어서,
상기 반도체 다이 및 리드프레임의 리드에 소스-게이트 일체형 클립을 부착하는 단계에서,
상기 클립을 도전성 접착제를 이용하여 상기 반도체 다이 및 리드프레임의 리드에 부착하거나,
울트라소닉 웰딩(ultra sonic welding) 공정을 이용하여 접착 부재 없이 상기 클립을 상기 반도체 다이 및 리드프레임의 리드에 직접 부착하는 것을 특징으로 하는 반도체 패키지 제조방법.


34. The method of claim 33,
Attaching a source-gate integral clip to the leads of the semiconductor die and leadframe,
Attach the clip to the leads of the semiconductor die and leadframe with a conductive adhesive,
And attaching the clip directly to the leads of the semiconductor die and the lead frame without an adhesive member by using an ultra sonic welding process.


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