KR200483254Y1 - Semiconductor package - Google Patents

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KR200483254Y1
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정윤재
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Abstract

반도체 패키지가 제공된다. 본 고안의 일 실시예에 따른 반도체 패키지는, 도전성 물질을 포함하며, 제1 두께를 가지는 다이 패들; 다이 패들의 상면 상에 배치되고, 다이 패들과 전기적으로 연결되는 반도체 칩; 다이 패들과 연결되고, 제1 두께보다 작은 제2 두께를 가지는 리드; 및 다이 패들의 하면 상에 배치되고, 열방출 표면을 가지는 기저층을 포함한다.A semiconductor package is provided. According to an embodiment of the present invention, a semiconductor package comprises: a die paddle including a conductive material and having a first thickness; A semiconductor chip disposed on the upper surface of the die pads and electrically connected to the die paddle; A lead connected to the die paddle and having a second thickness less than the first thickness; And a base layer disposed on the lower surface of the die pads and having a heat releasing surface.

Description

반도체 패키지{Semiconductor package} [0001]

본 고안의 기술적 사상은 반도체 패키지에 관한 것으로서, 더욱 상세하게는, 다이 패들을 포함하는 반도체 패키지에 관한 것이다.Technical aspects of the present invention relate to a semiconductor package, and more particularly to a semiconductor package including die paddles.

최근 들어 전자기기의 고속도화, 대용량화 및 소형화가 진행되면서 반도체 패키지에서 발생하는 열을 효과적으로 방출할 수 있는 구조 및 제조방법에 대한 요구가 증가되고 있다. 2. Description of the Related Art In recent years, with the progress of high-speed, large-capacity and miniaturization of electronic devices, there is a growing demand for a structure and a manufacturing method that can effectively dissipate heat generated in a semiconductor package.

미국 특허공고 제US 6,313,520 B1호(2011년 11월 6일)U.S. Patent Publication No. 6,313,520 B1 (November 6, 2011)

본 고안의 기술적 사상이 이루고자 하는 기술적 과제는, 제조 효율이 높으며 우수한 열방출 효율을 갖는 반도체 패키지를 제공하는 것이다. A technical problem to be solved by the technical idea of the present invention is to provide a semiconductor package having high manufacturing efficiency and excellent heat emission efficiency.

본 고안의 일 실시예에 따른 반도체 패키지가 제공된다. 상기 반도체 패키지는, 도전성 물질을 포함하며, 제1 두께를 가지는 다이 패들; 상기 다이 패들의 상면 상에 배치되고, 상기 다이 패들과 전기적으로 연결되는 반도체 칩; 상기 다이 패들과 연결되고, 상기 제1 두께보다 작은 제2 두께를 가지는 리드; 및 상기 다이 패들의 하면 상에 배치되고, 열방출 표면을 가지는 기저층을 포함한다.A semiconductor package according to an embodiment of the present invention is provided. The semiconductor package comprising: a die paddle including a conductive material and having a first thickness; A semiconductor chip disposed on an upper surface of the die paddle and electrically connected to the die paddle; A lead connected to the die paddle and having a second thickness less than the first thickness; And a base layer disposed on a lower surface of the die pads and having a heat releasing surface.

본 고안의 일부 실시예들에서, 상기 기저층은 고열전도성 에폭시를 포함할 수 있다.In some embodiments of the present invention, the base layer may comprise a high thermal conductivity epoxy.

본 고안의 일부 실시예들에서, 상기 반도체 칩, 상기 다이 패들, 및 상기 리드의 일부를 감싸며, 상기 기저층의 하부면을 노출시키는 밀봉 부재를 더 포함할 수 있다.In some embodiments of the present invention, the semiconductor package may further include a sealing member surrounding the semiconductor chip, the die paddle, and a portion of the lead, and exposing a lower surface of the base layer.

본 고안의 일부 실시예들에서, 상기 기저층은 상기 몰딩 부재의 일부를 이룰 수 있다.In some embodiments of the present invention, the base layer may form part of the molding member.

본 고안의 일부 실시예들에서, 상기 리드 및 상기 다이 패들은, 상기 리드 및 상기 다이 패들의 사이에, 초음파 또는 레이저에 의해 용접(welding)된 연결부가 형성될 수 있다.In some embodiments of the present invention, the lead and the die paddle may be formed with an ultrasonic or laser welded connection between the lead and the die paddle.

본 고안의 일부 실시예들에서, 상기 제1 두께는 상기 제2 두께의 2 배 내지 3 배의 치수일 수 있다.In some embodiments of the present invention, the first thickness may be a dimension that is two to three times the second thickness.

본 고안의 일부 실시예들에서, 상기 제1 두께는 1 mm 내지 2 mm의 범위를 가질 수 있다.In some embodiments of the present invention, the first thickness may range from 1 mm to 2 mm.

본 고안의 기술적 사상에 따른 반도체 패키지에 따르면,　금속의 다이 패들을 상대적으로 두껍게 형성하고, 하부에 상대적으로 얇은 고전도성 에폭시의 기저층을 배치함으로써, 효과적으로 열을 방출할 수 있으며, 반도체 패키지의 성능을 안정적으로 구현할 수 있다.According to the semiconductor package according to the technical idea of the present invention, it is possible to effectively dissipate heat by forming a relatively thick die paddle of metal and a base layer of relatively thin high-conductivity epoxy at the bottom, And can be stably implemented.

또한, 본 고안의 기술적 사상에 따른 반도체 패키지에 따르면, 다이 패들과 리드를 용접에 의해 접합시킴으로써, 제조 효율과 반도체 패키지의 신뢰성을 향상시킬 수 있다.Further, according to the semiconductor package according to the technical idea of the present invention, by bonding the die paddle and the lead by welding, the manufacturing efficiency and the reliability of the semiconductor package can be improved.

도 1은 본 고안의 일 실시예에 따른 반도체 패키지를 도시하는 사시도이다.
도 2는 도 1의 반도체 패키지의 단면도이다.
도 3a 내지 도 3d는 도 1 및 도 2의 반도체 패키지의 예시적인 제조 방법을 설명하기 위한 단면도들이다.
도 4는 본 고안의 일 실시예에 따른 반도체 패키지를 도시하는 단면도이다.
도 5는 본 고안의 일 실시예에 따른 반도체 패키지를 도시하는 단면도이다.1 is a perspective view showing a semiconductor package according to an embodiment of the present invention.
2 is a cross-sectional view of the semiconductor package of FIG.
Figs. 3A to 3D are cross-sectional views for explaining an exemplary manufacturing method of the semiconductor package of Figs. 1 and 2. Fig.
4 is a cross-sectional view showing a semiconductor package according to an embodiment of the present invention.
5 is a cross-sectional view showing a semiconductor package according to an embodiment of the present invention.

이하, 첨부된 도면을 참조하여 본 고안의 바람직한 실시예를 상세히 설명하기로 한다. 본 고안의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 고안을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 고안의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 고안의 사상을 완전하게 전달하기 위하여 제공되는 것이다. Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. Embodiments of the present invention are provided to more fully illustrate the present invention to those skilled in the art, and the following embodiments may be modified in various ways, The present invention is not limited to the embodiment. Rather, these embodiments are provided so that this disclosure will be more thorough and complete, and will fully convey the concept of the invention to those skilled in the art.

도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 고안의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다. 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 고안은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되지 않는다. In the figures, for example, variations in the shape shown may be expected, depending on manufacturing techniques and / or tolerances. Accordingly, the embodiments of the present invention should not be construed as being limited to the particular shapes of the regions shown herein, but should include, for example, changes in shape resulting from manufacturing. The same reference numerals denote the same elements at all times. Further, various elements and regions in the drawings are schematically drawn. Accordingly, the present invention is not limited by the relative size or spacing depicted in the accompanying drawings.

도 1은 본 고안의 일 실시예에 따른 반도체 패키지를 도시하는 사시도이다.1 is a perspective view showing a semiconductor package according to an embodiment of the present invention.

도 2는 도 1의 반도체 패키지의 단면도이다. 도 2는 도 1의 절단선 Ⅱ-Ⅱ'를 따라 절단한 단면을 도시한다.2 is a cross-sectional view of the semiconductor package of FIG. Fig. 2 shows a section cut along the cutting line II-II 'in Fig.

도 1에서는 설명의 편의를 위하여 내부 부재를 보호하기 위한 몰딩 부재(180)를 생략하고 도시하였으나, 이는 도 2에 의해 완전히 개시된다. Although the molding member 180 for protecting the inner member is omitted in FIG. 1 for convenience of explanation, this is fully disclosed by FIG.

도 1 및 도 2를 참조하면, 반도체 패키지(1000)는 다이 패들(110), 다이 패들(110) 하부의 기저층(100) 및 반도체 칩들(160a, 160b, 160c)을 포함한다. 또한, 반도체 패키지(1000)는 제1 리드(120), 제2 리드(130), 제1 내지 제4 도전성 와이어들(171, 173, 175, 177: 170) 및 몰딩 부재(180)를 더 포함한다. 1 and 2, a semiconductor package 1000 includes a die paddle 110, a base layer 100 under the die paddle 110, and semiconductor chips 160a, 160b, and 160c. The semiconductor package 1000 further includes a first lead 120, a second lead 130, first through fourth conductive wires 171, 173, 175, 177 and a molding member 180 do.

다이 패들(110)은 기저층(100)의 상면 상에 배치되며, 제1 리드(120)와 연결부(125)에 의해 접합된 형태를 갖는다. 연결부(125)는 다이 패들(110)과 제1 리드(120)가 초음파 또는 레이저에 의해 용접(welding)되어 형성될 수 있다. 다이 패들(110)은 금속 물질을 포함할 수 있다. 다이 패들(110)은 예를 들어, 구리(Cu)로 이루어질 수 있으며, 두 개 이상의 금속들의 복합층으로 이루어질 수도 있다. 다이 패들(110)은 제1 두께(T1)를 가지며, 상기 제1 두께(T1)는 1 mm 내지 2 mm의 범위일 수 있다. 상기 제1 두께(T1)는 제1 리드(120)의 제2 두께(T2)보다 크며, 예를 들어, 상기 제1 두께(T1)는 제2 두께(T2)의 2 배 내지 3 배일 수 있다. 다이 패들(110)을 상대적으로 두꺼운 금속 물질로 형성함으로써, 다이 패들(110)의 열 방출 및 열 퍼짐(spreading) 효과를 향상시킬 수 있다.The die paddle 110 is disposed on the upper surface of the base layer 100 and has a shape joined by the first lead 120 and the connection portion 125. [ The connection portion 125 may be formed by welding the die paddle 110 and the first lead 120 with ultrasonic waves or a laser. The die paddle 110 may comprise a metallic material. The die paddle 110 may be made of, for example, copper (Cu) and may be composed of a composite layer of two or more metals. The die paddle 110 has a first thickness T1 and the first thickness T1 can range from 1 mm to 2 mm. The first thickness T1 is greater than the second thickness T2 of the first lead 120. For example, the first thickness T1 may be two to three times the second thickness T2 . By forming the die paddle 110 with a relatively thick metal material, the heat dissipation and spreading effect of the die paddle 110 can be improved.

제1 반도체 칩(160a) 및 제2 반도체 칩(160b)이 다이 패들(110) 상에 접착층(150)에 의해 탑재된다. 접착층(150))은, 예를 들면, 금속성 에폭시 또는 솔더일 수 있다. 반도체 칩들(160a, 160b)의 크기나 개수는 도면에 도시된 것에 한정되지 않으며 다양할 수 있다. The first semiconductor chip 160a and the second semiconductor chip 160b are mounted on the die paddle 110 by the adhesive layer 150. [ Adhesive layer 150) may be, for example, a metallic epoxy or a solder. The size and number of the semiconductor chips 160a and 160b are not limited to those shown in the drawings and may vary.

제3 반도체 칩(160c)은 제1 반도체 칩(160a) 및 제2 반도체 칩(160b)과의 사이에서 발생할 수 있는 열적 간섭(thermal cross talking)을 감소 또는 억제하기 위하여, 다이 패들(110)과 이격된 서브 다이 패들(135) 상에 탑재될 수 있다. The third semiconductor chip 160c may include a die paddle 110 and a second semiconductor die 160b to reduce or suppress thermal cross talk that may occur between the first semiconductor die 160a and the second semiconductor die 160b. Can be mounted on spaced sub-die paddles 135.

서브 다이 패들(135)은 제2 리드(130)로부터 연장되어 일체형으로 형성될 수 있다. 따라서, 서브 다이 패들(135)의 제3 두께(T3)는 제2 리드(130)의 제4 두께(T4)와 동일할 수 있다. 또한, 상기 제3 두께(T3)는 제1 리드(120)의 제2 두께(T2)와 동일할 수 있다. 다른 실시예에서, 서브 다이 패들(135) 대신, 제2 리드(130)와 분리된 별개의 제어 소자용 기판이 사용될 수도 있다. The sub die paddle 135 may extend from the second lead 130 and may be integrally formed. The third thickness T3 of the sub die paddle 135 may be the same as the fourth thickness T4 of the second lead 130. [ The third thickness T3 may be the same as the second thickness T2 of the first lead 120. [ In another embodiment, a separate substrate for a control element separated from the second lead 130 may be used instead of the sub-die paddle 135. [

반도체 칩들(160a, 160b, 160c)은 상호간 및 리드들(120, 130)과 도전성 와이어들(170)에 의해 전기적으로 연결될 수 있다. 반도체 칩들(160a, 160b, 160c)은 전력 소자 및/또는 제어 소자를 포함할 수 있다. 상기 전력 소자는 모터 드라이브, 전력-인버터, 전력-컨버터, 전력-피에프씨(power factor correctoin;PFC) 또는 디스플레이 드라이브에 응용될 수 있다. 그러나, 본 발명의 범위는 이에 한정되지 않는다. 다른 실시예에서, 반도체 칩들(160a, 160b, 160c)은 능동 소자(active device)를 포함할 수 있다. 예를 들어, 상기 능동 소자는 MOSFET, IGBT, 다이오드 또는 이들의 임의의 조합으로부터 선택된 소자들을 포함할 수 있다. The semiconductor chips 160a, 160b and 160c may be electrically connected to each other and between the leads 120 and 130 and the conductive wires 170. [ The semiconductor chips 160a, 160b, 160c may include power devices and / or control devices. The power device may be applied to a motor drive, a power-inverter, a power-converter, a power factor correctoin (PFC), or a display drive. However, the scope of the present invention is not limited thereto. In another embodiment, the semiconductor chips 160a, 160b, 160c may comprise an active device. For example, the active element may comprise elements selected from MOSFETs, IGBTs, diodes, or any combination thereof.

제1 리드(120)는 다이 패들(110)과 연결되며, 몰딩 부재(180)의 외부로 연장될 수 있다. 제2 리드(130)도 몰딩 부재(180)의 외부로 연장될 수 있다. 리드들(120, 130)은 외부 회로와의 연결을 위해 반도체 칩들(160a, 160b, 160c)에 전기적으로 연결되며, 리드 프레임(미도시)에 의해 제공된다. 도면에서는 하나의 제1 리드(120) 및 제2 리드(130)만을 도시하였으나, 리드들(120, 130)은 복수 개 배치될 수도 있다. The first lead 120 is connected to the die paddle 110 and may extend outside the molding member 180. The second lead 130 may also extend outside the molding member 180. The leads 120 and 130 are electrically connected to the semiconductor chips 160a, 160b, and 160c for connection to an external circuit, and are provided by a lead frame (not shown). Although only one first lead 120 and a second lead 130 are shown in the drawing, a plurality of leads 120 and 130 may be disposed.

기저층(100)은 다이 패들(110)의 하면 상에 배치된다. 기저층(100)은 고열전도성 에폭시를 포함할 수 있다. 에폭시로 기저층(100)을 형성함으로써, 기저층(100)을 상대적으로 얇게 형성하는 것이 가능하다. 따라서 기저층(100)의 하면으로의 열 방출이 효율적으로 이루어질 수 있다. 변형된 실시예에서, 기저층(100)은 에폭시 몰드 컴파운드(EMC, Epoxy Mold Compound) 또는 세라믹(ceramic)을 포함할 수 있다. 상기 EMC 혹은 세라믹은 스퍼터링(sputtering) 또는 코팅(coating)에 의해 형성될 수 있다. The base layer 100 is disposed on the lower surface of the die paddle 110. The base layer 100 may comprise a high thermal conductivity epoxy. By forming the base layer 100 with epoxy, it is possible to form the base layer 100 relatively thin. Thus, heat can be efficiently emitted to the bottom surface of the base layer 100. In a modified embodiment, the base layer 100 may comprise an epoxy mold compound (EMC) or a ceramic. The EMC or ceramic may be formed by sputtering or coating.

기저층(100)은 다이 패들(110)의 제1 두께(T1)보다 작은 제5 두께(T5)를 가질 수 있다. 상기 제5 두께(T5)는 약 300 ㎛ 내지 700 ㎛, 예를 들어, 500 ㎛일 수 있다. 기저층(100)의 하부면은 몰딩 부재(180)의 외부로 적어도 일부가 노출되어, 열방출 표면으로서 기능할 수 있다. 열 방출 효율을 증가시키기 위하여, 기저층(100)의 하부면 상에 방열판(미도시)이 더 결합될 수도 있다.The base layer 100 may have a fifth thickness T5 that is less than the first thickness T1 of the die paddle 110. [ The fifth thickness T5 may be about 300 [mu] m to 700 [mu] m, for example, 500 [mu] m. The lower surface of the base layer 100 is at least partially exposed to the outside of the molding member 180 and can function as a heat releasing surface. A heat sink (not shown) may be further coupled on the bottom surface of the base layer 100 to increase heat dissipation efficiency.

본 고안에 따르면, 리드들(120, 130)의 밴딩(bending) 각도 및 위치를 일정하게 유지하면서도, 다이 패들(110)을 상대적으로 두껍게 형성함으로써 기저층(100)을 얇게 형성할 수 있게 되며, 반도체 패키지(1000)의 전체적인 열 방출 효율을 증가시킬 수 있게 된다.According to the present invention, the base layer 100 can be formed thin by forming the die paddle 110 relatively thick while maintaining the bending angle and position of the leads 120 and 130, The overall heat dissipation efficiency of the package 1000 can be increased.

도전성 와이어들(170)는 반도체 칩들(160a, 160b, 160c) 및 리드들(120, 130) 상의 도시되지 않은 접속 패드들(미도시)을 통해 전기적 신호를 전달할 수 있다.Conductive wires 170 may transmit electrical signals through unshown connection pads (not shown) on semiconductor chips 160a, 160b, 160c and leads 120,

몰딩 부재(180)는, 반도체 칩들(160a, 160b, 160c), 다이 패들(110), 서브 다이 패들(135) 및 리드들(120, 130)의 일부를 밀봉한다. 몰딩 부재(180)는 기저층(100)의 하부면은 노출시키도록 형성될 수 있다. 몰딩 부재(180)는, 예를 들어, 에폭시 몰드 컴파운드(EMC, Epoxy Mold Compound)로 형성될 수 있다.The molding member 180 seals a portion of the semiconductor chips 160a, 160b and 160c, the die paddle 110, the sub die paddle 135 and the leads 120 and 130. The molding member 180 may be formed to expose the bottom surface of the base layer 100. The molding member 180 may be formed of, for example, an epoxy mold compound (EMC).

도 3a 내지 도 3d는 도 1 및 도 2의 반도체 패키지의 예시적인 제조 방법을 설명하기 위한 단면도들이다.Figs. 3A to 3D are cross-sectional views for explaining an exemplary manufacturing method of the semiconductor package of Figs. 1 and 2. Fig.

도 3a를 참조하면, 먼저 다이 패들(110) 상에 반도체 칩들(160a, 160b)이 접착층(150)을 이용하여 탑재된다. 본 단계에서의 다이 패들(110)은 독립적인 금속 기판의 형태일 수 있다. 다이 패들(110)은 금속 물질을 포함할 수 있다. 다이 패들(110)은 예를 들어, 구리(Cu)로 이루어질 수 있으며, 두 개 이상의 금속들의 복합층으로 이루어질 수도 있다. 다이 패들(110)은 1 mm 내지 2 mm 범위의 두께를 가질 수 있다. 접착층(150))은, 도전성 물질을 포함할 수 있으며, 예를 들면, 금속성 에폭시 또는 솔더일 수 있다.Referring to FIG. 3A, semiconductor chips 160a and 160b are mounted on the die paddle 110 using an adhesive layer 150. FIG. The die paddle 110 in this step may be in the form of an independent metal substrate. The die paddle 110 may comprise a metallic material. The die paddle 110 may be made of, for example, copper (Cu) and may be composed of a composite layer of two or more metals. The die paddle 110 may have a thickness ranging from 1 mm to 2 mm. Adhesive layer 150) may comprise a conductive material, for example, a metallic epoxy or a solder.

도 3b를 참조하면, 리드 프레임(미도시)으로부터 제1 리드(120) 및 제2 리드(130)가 제공되며, 제1 리드(120)가 다이 패들(110)에 부착된다. 상기 부착 공정은 초음파 또는 레이저에 의한 용접 공정일 수 있다. 리드들(120, 130) 및 다이 패들(110)의 두께가 다르기 때문에, 처음부터 다이 패들(110)을 제1 리드(120)와 일체로 형성하는 공정은 고비용을 요할 수 있다. 그러나, 본 고안과 같이, 용접 공정에 의해 접합시키는 경우, 제조 비용이 감소될 수 있으며, 반도체 패키지의 신뢰성이 향상될 수 있다.Referring to FIG. 3B, a first lead 120 and a second lead 130 are provided from a lead frame (not shown), and a first lead 120 is attached to the die paddle 110. The attachment process may be an ultrasonic or laser welding process. Since the thicknesses of the leads 120 and 130 and the die paddle 110 are different from each other, the process of integrally forming the die paddle 110 with the first lead 120 from the beginning may require high cost. However, as in the present invention, when bonding is performed by a welding process, the manufacturing cost can be reduced and the reliability of the semiconductor package can be improved.

도 3c를 참조하면, 먼저, 제2 리드(130)와 연결된 서브 다이 패들(135) 상에 제3 반도체 칩(160c)을 탑재한다. 서브 다이 패들(135)은 제2 리드(130)의 일부를 이룰 수 있으며, 다른 실시예에서, 별도의 제어 소자용 기판으로 마련될 수도 있다.Referring to FIG. 3C, the third semiconductor chip 160c is mounted on the sub-die paddle 135 connected to the second lead 130. FIG. The sub-die paddle 135 may form part of the second lead 130, and in another embodiment may be provided as a separate substrate for a control element.

다음으로, 제1 내지 제4 도전성 와이어들(171, 173, 175, 177: 170)을 이용하여 반도체 칩들(160a, 160b, 160c)과 리드들(120, 130)을 전기적으로 연결시키는 와이어 본딩 공정이 수행된다.Next, a wire bonding process for electrically connecting the semiconductor chips 160a, 160b, and 160c to the leads 120 and 130 using the first to fourth conductive wires 171, 173, 175, and 177 Is performed.

도 3d를 참조하면, 반도체 칩들(160a, 160b, 160c), 다이 패들(110), 서브 다이 패들(135), 및 리드들(120, 130)의 일부를 밀봉하는 몰딩 부재(180)를 형성하는 공정이 수행된다. 본 단계에서, 몰딩 부재(180)는 다이 패들(110)의 하부면 상에는 형성되지 않으며, 상기 하부면을 노출시키는 리세스 영역(R)이 형성된다.Referring to Figure 3D, a molding member 180 is formed that seals a portion of the semiconductor chips 160a, 160b, 160c, die paddle 110, sub die paddle 135, and leads 120, The process is carried out. In this step, the molding member 180 is not formed on the lower surface of the die paddle 110, and a recess region R exposing the lower surface is formed.

다음으로, 도 1 및 도 2를 함께 참조하면, 기저층(100)을 형성하는 공정이 수행된다. 기저층(100)은 고열전도성 에폭시로 리세스 영역(R)을 매립한 후, 경화(curing)시켜 형성할 수 있다. 상기 경화 공정에 의해, 최종적으로 도 1 및 도 2의 반도체 패키지(1000)가 형성된다.Next, referring to FIGS. 1 and 2 together, a process of forming the base layer 100 is performed. The base layer 100 may be formed by filling a high thermal conductive epoxy recess region R and then curing it. The semiconductor package 1000 of Figs. 1 and 2 is finally formed by the curing process.

도 4는 본 고안의 일 실시예에 따른 반도체 패키지를 도시하는 단면도이다.4 is a cross-sectional view showing a semiconductor package according to an embodiment of the present invention.

도 4에서 도 1 및 도 2와 동일한 참조 번호는 동일한 구성 요소를 나타내며, 따라서 중복되는 설명은 생략한다.In FIG. 4, the same reference numerals as in FIG. 1 and FIG. 2 denote the same components, and a duplicate description will be omitted.

도 4를 참조하면, 반도체 패키지(2000)는 다이 패들(110), 다이 패들(110) 하부의 기저층(100a) 및 반도체 칩들(160a, 160b, 160c)을 포함한다. 또한, 반도체 패키지(2000)는 제1 리드(120) 및 제2 리드(130), 도전성 와이어들(170) 및 몰딩 부재(180)를 더 포함한다. 4, the semiconductor package 2000 includes a die paddle 110, a base layer 100a under the die paddle 110, and semiconductor chips 160a, 160b, and 160c. The semiconductor package 2000 further includes a first lead 120 and a second lead 130, conductive wires 170, and a molding member 180.

기저층(100a)은 다이 패들(110)의 하면 상에 배치된다. 기저층(100a)은, 순차적으로 적층된 제1 층(101), 제2 층(102) 및 제3 층(103)을 포함한다. 기저층(100a)은 예를 들어, DBC(direct bond copper) 기판 또는 절연 금속기판(IMS, insulated metal substrate)으로 이루어질 수 있다. The base layer 100a is disposed on the lower surface of the die paddle 110. [ The base layer 100a includes a first layer 101, a second layer 102 and a third layer 103 that are sequentially stacked. The base layer 100a may be made of, for example, a direct bond copper (DBC) substrate or an insulated metal substrate (IMS).

기저층(100a)이 DBC 기판으로 이루어지는 경우, 제2 층(102)은 세라믹 절연물을 포함할 수 있으며, 예를 들어, Al2O3, AlN, SiO2 또는 BeO을 포함할 수 있다. 제1 층(101)과 제3 층(103)은 도전 물질을 포함할 수 있으며, 예를 들어, 구리(Cu)를 포함할 수 있다. If the base layer (100a) is made of a DBC substrate, the second layer 102 may include a ceramic insulating material, may comprise, for example, the Al 2 O 3, AlN, SiO 2 , or BeO. The first layer 101 and the third layer 103 may comprise a conductive material and may comprise, for example, copper (Cu).

기저층(100a)이 IMS 기판으로 이루어지는 경우, 제1 층(101)은 방열성이 우수한 알루미늄(Al) 플레이트를 포함할 수 있다. 제2 층(102)은 내열성 및 절연성이 우수한 에폭시 수지를 포함할 수 있다. 또한, 제3 층(103)은 전도성을 우수한 금속 물질, 예를 들어 구리(Cu), 금(Au), 은(Ag), 알루미늄(Al) 및 니켈(Ni) 중 적어도 하나를 포함할 수 있다.When the base layer 100a is formed of an IMS substrate, the first layer 101 may include an aluminum (Al) plate having excellent heat dissipation. The second layer 102 may include an epoxy resin having excellent heat resistance and insulation properties. The third layer 103 may include at least one of a metal material having excellent conductivity such as copper (Cu), gold (Au), silver (Ag), aluminum (Al), and nickel .

기저층(100a)의 두께는 약 300 ㎛ 내지 700 ㎛, 예를 들어, 500 ㎛일 수 있다. 기저층(100a)의 하부면은 몰딩 부재(180)의 외부로 적어도 일부가 노출되어, 열방출 표면으로서 기능할 수 있다.The thickness of the base layer 100a may be from about 300 [mu] m to 700 [mu] m, for example, 500 [mu] m. The lower surface of the base layer 100a is at least partially exposed to the outside of the molding member 180 and can function as a heat releasing surface.

도 5는 본 고안의 일 실시예에 따른 반도체 패키지를 도시하는 단면도이다.5 is a cross-sectional view showing a semiconductor package according to an embodiment of the present invention.

도 5에서 도 1 및 도 2와 동일한 참조 번호는 동일한 구성 요소를 나타내며, 따라서 중복되는 설명은 생략한다.In FIG. 5, the same reference numerals as in FIG. 1 and FIG. 2 denote the same components, and a duplicate description will be omitted.

도 5를 참조하면, 반도체 패키지(3000)는 다이 패들(110), 다이 패들(110) 하부의 기저층(100b) 및 반도체 칩들(160a, 160b, 160c)을 포함한다. 또한, 반도체 패키지(3000)는 제1 리드(120) 및 제2 리드(130), 도전성 와이어들(170) 및 몰딩 부재(180a)를 더 포함한다. 5, the semiconductor package 3000 includes a die paddle 110, a base layer 100b under the die paddle 110, and semiconductor chips 160a, 160b, and 160c. The semiconductor package 3000 further includes a first lead 120 and a second lead 130, conductive wires 170, and a molding member 180a.

본 실시예에서, 기저층(100b)은 몰딩 부재(180a)와 동일한 물질로 이루어져, 의 몰딩 부재(180a)의 일부를 이룬다.In this embodiment, the base layer 100b is made of the same material as the molding member 180a, and forms a part of the molding member 180a of the base member 100a.

이상에서 설명한 본 고안이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 고안의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 고안이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the inventions. Will be clear to those who have knowledge of.

100, 100a, 100b: 기저층 110: 다이 패들
120: 제1 리드 125: 연결부
130: 제2 리드 135: 서브 다이 패들
150: 접착층 160a, 160b, 160c: 반도체 칩
170: 도전성 와이어 180, 180a: 몰딩 부재100, 100a, 100b: base layer 110: die paddle
120: first lead 125: connection
130: second lead 135: sub-die paddle
150: adhesive layer 160a, 160b, 160c: semiconductor chip
170: conductive wire 180, 180a: molding member

Claims (8)

도전성 물질을 포함하며, 제1 두께를 가지는 다이 패들;
상기 다이 패들의 상면 상에 배치되고, 상기 다이 패들과 전기적으로 연결되는 제1 반도체 칩;
상기 다이 패들과 연결되고, 상기 제1 두께보다 작은 제2 두께를 가지는 리드; 및
상기 다이 패들의 하면 상에 배치되고, 열방출 표면을 가지며, 상기 제1 두께보다 작은 제3 두께를 가지는 기저층을 포함하고,
상기 기저층은 고열전도성 에폭시 또는 에폭시 몰드 컴파운드(Epoxy Mold Compound)를 포함하는 것을 특징으로 하는 반도체 패키지.A die paddle comprising a conductive material and having a first thickness;
A first semiconductor chip disposed on an upper surface of the die paddle and electrically connected to the die paddle;
A lead connected to the die paddle and having a second thickness less than the first thickness; And
A base layer disposed on a lower surface of the die pads and having a heat releasing surface and having a third thickness less than the first thickness,
Wherein the base layer comprises a high thermal conductive epoxy or epoxy mold compound. 제1 항에 있어서,
상기 제1 반도체 칩, 상기 다이 패들, 및 상기 리드의 일부를 감싸며, 상기 기저층의 하부면을 노출시키는 몰딩 부재를 더 포함하는 것을 특징으로 하는 반도체 패키지.The method according to claim 1,
Further comprising a molding member that surrounds the first semiconductor chip, the die paddle, and a portion of the lead, and exposes a lower surface of the base layer. 제2 항에 있어서,
상기 몰딩 부재 내에 배치되며, 상기 다이 패들과 이격되어 배치되는 서브 다이 패들; 및
상기 서브 다이 패들의 상면 상에 배치되고, 상기 서브 다이 패들과 전기적으로 연결되는 제2 반도체 칩;을 더 포함하는 반도체 패키지.3. The method of claim 2,
A sub die paddle disposed in the molding member and spaced apart from the die paddle; And
And a second semiconductor chip disposed on the upper surface of the sub die paddle and electrically connected to the sub die paddle. 제2 항에 있어서,
상기 기저층은 상기 몰딩 부재의 일부를 이루는 것을 특징으로 하는 반도체 패키지.3. The method of claim 2,
Wherein the base layer forms a part of the molding member. 제1 항에 있어서,
상기 리드 및 상기 다이 패들은, 상기 리드 및 상기 다이 패들의 사이에, 초음파 또는 레이저에 의해 용접(welding)된 연결부가 형성되는 것을 특징으로 하는 반도체 패키지.The method according to claim 1,
Wherein the leads and the die pads are formed with a connection portion welded by ultrasonic waves or a laser between the leads and the die paddles. 제1 항에 있어서,
상기 제1 두께는 상기 제2 두께의 2 배 내지 3 배의 치수인 것을 특징으로 하는 반도체 패키지.The method according to claim 1,
Wherein the first thickness is a dimension that is two to three times the second thickness. 제1 항에 있어서,
상기 제1 두께는 1 mm 내지 2 mm의 범위를 가지는 것을 특징으로 하는 반도체 패키지.The method according to claim 1,
Wherein the first thickness ranges from 1 mm to 2 mm. 도전성 물질을 포함하며, 제1 두께를 가지는 다이 패들;
상기 다이 패들의 상면 상에 배치되고, 상기 다이 패들과 전기적으로 연결되는 제1 반도체 칩;
상기 다이 패들과 연결되고, 상기 제1 두께보다 작은 제2 두께를 가지는 리드; 및
상기 다이 패들의 하면 상에 배치되고, 열방출 표면을 가지며, 상기 제1 두께보다 작은 제3 두께를 가지는 기저층을 포함하며,
상기 리드 및 상기 다이 패들은, 상기 리드 및 상기 다이 패들의 사이에, 초음파 또는 레이저에 의해 용접(welding)된 연결부가 형성되는 것을 특징으로 하는 반도체 패키지.A die paddle comprising a conductive material and having a first thickness;
A first semiconductor chip disposed on an upper surface of the die paddle and electrically connected to the die paddle;
A lead connected to the die paddle and having a second thickness less than the first thickness; And
A base layer disposed on the lower surface of the die pads and having a heat dissipating surface and having a third thickness less than the first thickness,
Wherein the leads and the die pads are formed with a connection portion welded by ultrasonic waves or a laser between the leads and the die paddles.
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