KR20120123874A - Wiring for Semiconductor Package - Google Patents

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Abstract

PURPOSE: A wire for a semiconductor package is provided to offer a stacked package in which reliability is improved by preventing a short circuit between wires by coating a wiring layer with insulating material. CONSTITUTION: A wiring part is electrically connected to a first pad which is placed on a substrate. The wiring part is comprised of conductive particles(110). The conductive particles form a conductive path by electrically contacting each other. A mount part(200) is electrically connected to a second pad which is placed on a chip. The mount part comprises a pad contact part(220) and a wiring contact part(210). A covering part(300) coats the wiring part and the mount part. The covering part comprises a protective coating layer(310) and a penetrative coating layer(320).

Description

반도체 패키지용 배선{Wiring for Semiconductor Package}Wiring for Semiconductor Package {Wiring for Semiconductor Package}

본 발명은 반도체 패키지에 관한 것이다. 보다 자세하게는, 반도체 패키지용 배선에 관한 것이다.The present invention relates to a semiconductor package. In more detail, it is related with the wiring for semiconductor packages.

실리콘 기판에 트랜지스터와 여러 수동 소자를 형성하여 회로를 형성한 후, 회로가 형성된 실리콘 기판을 다이싱하여 개개의 칩을 만든다. 이러한 칩을 패키지 기판에 장착한 후, 칩에 전원을 인가하고 신호를 입출력하기 위하여 리드 프레임과 칩의 상부 표면에 형성된 컨택 패드(contact pad)를 도전성 와이어로 연결한다. 와이어가 높게 형성되면, 칩을 봉지재로 봉지하는 과정에서 일방향으로 주입되는 봉지재에 의하여 인접한 다른 와이어와 단락(short circuit)된다. 특히, 근래에 대두되는 실리콘 칩을 여러 층 적층한 스택 패키지(stack package)의 경우에는 하나의 실리콘 칩을 사용하는 경우에 비하여 와이어 사이의 간격이 더욱 축소되므로 봉지재의 주입과정에서 와이어간 단락되는 불량이 빈발한다.After the transistors and various passive elements are formed on the silicon substrate to form a circuit, the silicon substrate on which the circuit is formed is diced to make individual chips. After mounting the chip on the package substrate, the lead frame and a contact pad formed on the upper surface of the chip are connected with conductive wires to power the chip and input / output signals. When the wire is formed high, the chip is short-circuited with other adjacent wires by the encapsulant injected in one direction in the process of encapsulating the chip with the encapsulant. In particular, in the case of a stack package in which multiple layers of silicon chips are emerging in recent years, a short circuit between wires occurs during the injection of an encapsulant because the spacing between wires is further reduced as compared with the case of using a single silicon chip. This is frequent.

본 발명은 상술한 종래 기술의 문제점을 해결하기 위한 것으로, 반도체 패키지에 사용되는 배선층의 높이를 감소시키는 것을 주된 목적의 하나로 한다. 나아가, 배선층의 높이를 감소시키고, 배선층을 절연성 물질로 피복하여 봉지재 주입시 배선간 단락을 방지하는 것도 주된 목적의 하나이다. 배선층의 높이를 감소시키고, 배선간 단락을 방지하여 보다 신뢰성이 높은 스택 패키지를 제공하는 것도 또한 본 발명의 주된 목적의 하나이다.SUMMARY OF THE INVENTION The present invention is to solve the above-mentioned problems of the prior art, and one of the main objects is to reduce the height of the wiring layer used for the semiconductor package. Further, it is also one of the main purposes to reduce the height of the wiring layer, and to coat the wiring layer with an insulating material to prevent a short circuit between wirings when the sealing material is injected. It is also one of the main objectives of the present invention to reduce the height of the wiring layer and to prevent short circuits between wirings to provide a more reliable stack package.

본 발명에 의한 반도체 패키지용 배선은, 기판에 위치하는 제1 패드와 전기적으로 연결되는 와이어링(wiring)부와, 칩에 장착(mount)되어 상기 칩에 위치하는 제2 패드와 전기적으로 연결되며, 상기 와이어링부와 접촉하여 전기적으로 연결된 마운트부 및 상기 와이어링 부 및 상기 마운트부를 피복하는 피복부를 포함한다.The wiring for a semiconductor package according to the present invention includes a wiring part electrically connected to a first pad located on a substrate, and a second pad mounted on a chip and electrically connected to the second pad located on the chip. And a mount part in contact with the wiring part and electrically connected thereto, and a coating part covering the wiring part and the mount part.

일 예에서, 상기 와이어링부는, 도전성 입자(granule)들로 이루어진다.In one example, the wiring portion is made of conductive granules.

일 예에서, 상기 와이어링부는, 도전성 입자들이 전기적으로 접촉하여 도전 경로(conductive path)를 형성한다.In one example, the wiring portion, the conductive particles are in electrical contact to form a conductive path (conductive path).

일 예에서, 상기 도전성 입자는 주석(Tin, Sn), 구리(Copper, Cu), 금(Gold, Au), 및 은(Silver, Ag) 중 어느 하나 이상으로 형성된다.In one example, the conductive particles are formed of any one or more of tin (Tin, Sn), copper (Copper, Cu), gold (Gold, Au), and silver (Silver, Ag).

일 예에서, 상기 와이어링 부의 일단은 상기 제1 패드와 전기적으로 연결되며, 상기 와이어링 부의 타단은 상기 마운트부와 전기적으로 연결된다.In one example, one end of the wiring part is electrically connected to the first pad, and the other end of the wiring part is electrically connected to the mount part.

일 예에서, 상기 마운트부는 상기 제2 패드와 접촉하는 패드 컨택부와 상기 와이어링부와 접촉하는 와이어링 컨택부를 포함한다.In one example, the mount portion includes a pad contact portion in contact with the second pad and a wiring contact portion in contact with the wiring portion.

일 예에서, 상기 패드 컨택부는 상기 제2 패드의 간격에 대응하는 간격으로 형성된다.In one example, the pad contact portion is formed at an interval corresponding to the interval of the second pad.

일 예에서, 상기 피복부는 절연성 물질로 형성된다.In one example, the coating is formed of an insulating material.

일 예에서, 상기 피복부는, 상기 와이어링부 및 상기 와이어링 컨택부 중 적어도 일부를 피복하는 보호 피복층과, 상기 패드 컨택부, 상기 와이어링 컨택부, 및 상기 와이어링부의 일부를 피복하는 관통 피복층을 포함한다.In an example, the coating part may include a protective coating layer covering at least a portion of the wiring part and the wiring contact part, and a through coating layer covering the pad contact part, the wiring contact part, and a part of the wiring part. Include.

일 예에서, 상기 마운트부는 상부에서 압력이 인가되면 상기 피복부에서 노출되고 상기 제2 패드와 접촉하여 전기적 연결이 이루어진다.In one example, when the pressure is applied from the top of the mount portion is exposed from the coating portion and in contact with the second pad to make an electrical connection.

일 예에서, 상기 와이어링부는 상부에서 압력이 인가되면 상기 피복부에서 노출되고 상기 제1 패드와 접촉하여 전기적 연결이 이루어진다.In one example, when the pressure is applied from the upper portion of the wiring portion is exposed from the coating portion and in contact with the first pad is made an electrical connection.

일 예에서, 상기 보호 피복층은 에폭시 수지를 포함한 물질로 형성한다.In one example, the protective coating layer is formed of a material including an epoxy resin.

일 예에서, 상기 관통 피복층은 PWBL(Penetratable Wafer Backside Lamination) 필름을 포함하는 물질로 형성한다.In one example, the through coating layer is formed of a material including a penetrate wafer backside lamination (PWBL) film.

본 발명에 의한다면, 기존의 배선용 와이어에 비하여 낮은 높이를 가지며, 와이어링부가 피복되어 있어 배선간 단락이 발생하지 않는다. 나아가, 낮은 높이를 가지며 피복된 와이어링 부를 가지므로 신뢰성이 높은 스택 패키지를 구현할 수 있다.According to the present invention, it has a lower height than the conventional wiring wire, and the wiring part is coated so that a short circuit between the wirings does not occur. Furthermore, it has a low height and has a coated wiring portion, so that a highly reliable stack package can be realized.

도 1은 반도체 패키지용 배선의 사시도이며, 도 2는 도 1의 A-A'면의 절단도이다.
도 3은 반도체 패키지용 배선의 마운트부의 또 다른 실시예를 도시한 개요도이다.
도 4는 반도체 패키지용 배선을 이용한 배선을 나타내는 개요도이며, 도 5는 반도체 패키지용 배선을 이용한 스택 패키지를 나타내는 개요도이다.1 is a perspective view of a wiring for a semiconductor package, and FIG. 2 is a cutaway view of the AA ′ surface of FIG. 1.
3 is a schematic diagram showing still another embodiment of the mount portion of the wiring for a semiconductor package.
FIG. 4 is a schematic diagram showing wiring using semiconductor package wiring, and FIG. 5 is a schematic diagram showing stack package using semiconductor package wiring.

도 1과 도 2를 참조하여 본 발명에 의한 반도체 패키지용 배선의 일 실시예를 설명한다. 도 1은 본 발명에 의한 반도체 패키지용 배선의 일 실시예에 대한 사시도 이며, 도 2는 도 1의 A-A'면의 단면도이다.An embodiment of a wiring for a semiconductor package according to the present invention will be described with reference to FIGS. 1 and 2. 1 is a perspective view of an embodiment of a wiring for a semiconductor package according to the present invention, and FIG. 2 is a cross-sectional view taken along the line AA ′ of FIG. 1.

본 발명의 일 실시예에 따른 반도체 패키지용 배선(10)은 기판에 위치하는 제1 패드와 전기적으로 연결되는 와이어링부(100)와, 칩에 장착되어 칩에 위치하는 제2 패드와 전기적으로 연결되고, 와이어링부(100)과 전기적으로 연결된 마운트부(200), 및 와이어링부(100)와 마운트부(200)을 피복하는 피복부(300)를 포함한다.The wiring 10 for a semiconductor package according to an exemplary embodiment of the present invention may be electrically connected to a wiring part 100 electrically connected to a first pad positioned on a substrate, and to a second pad mounted on a chip. And a mount part 200 electrically connected to the wiring part 100, and a coating part 300 covering the wiring part 100 and the mount part 200.

와이어링 부(100)는 도전성 입자(110)들이 상호 전기적으로 접촉하여 도전성 경로를 형성하여 기판에 위치하는 제1 패드와 전기적으로 연결된다. 도전성 입자(110)들은 주석(Tin, Sn), 구리(Copper, Cu), 금(Gold, Au), 및 은(Silver, Ag) 중 어느 하나 이상으로 형성된다. 와이어링 부(100)의 일단은 기판의 제1 패드(미도시)와 접촉하여 전기적으로 연결되며, 와이어링 부(100)의 타단은 마운트부(200)의 와이어링 컨택부(210)와 접촉하여 전기적으로 연결된다.The wiring unit 100 is electrically connected to the first pad positioned on the substrate by forming conductive paths by the conductive particles 110 in electrical contact with each other. The conductive particles 110 are formed of any one or more of tin (Tin, Sn), copper (Copper, Cu), gold (Gold, Au), and silver (Silver, Ag). One end of the wiring part 100 is electrically connected to the first pad (not shown) of the substrate, and the other end of the wiring part 100 is in contact with the wiring contact part 210 of the mount part 200. Are electrically connected.

마운트 부(200)는 일 예에서, 도 1 및 도 2에 도시된 바와 같이, 반도체 칩에 형성되는 제2 패드와 접촉하여 전기적으로 연결된 패드 컨택부(220)와 와이어링 부와 접촉하여 전기적으로 연결된 와이어링 컨택부(210)를 포함한다. 다른 예에서, 마운트 부(200)는, 도 3에 도시된 바와 같이, 와이어링 컨택부(210)와, 패드 컨택부(220), 및 와이어링 컨택부(210)와 패드 컨택부(220)부가 연결된 바디부(230)를 포함하여 구성될 수 있다. 마운트부(200)는 도전성 금속으로 형성한다. 다시 도 1 및 도 2를 참조하면, 마운트부(200)의 패드 컨택부(220)는 반도체 칩에 위치하는 제2 패드의 피치에 대응하는 간격으로 형성된다.1 and 2, the mount unit 200 is in contact with the wiring part and the pad contact unit 220 electrically connected to the second pad formed on the semiconductor chip, as shown in FIGS. 1 and 2. The connected wiring contact portion 210 is included. In another example, the mount unit 200 may include a wiring contact unit 210, a pad contact unit 220, and a wiring contact unit 210 and a pad contact unit 220, as shown in FIG. 3. It may be configured to include an additionally connected body portion 230. The mount 200 is made of a conductive metal. Referring back to FIGS. 1 and 2, the pad contact portions 220 of the mount 200 are formed at intervals corresponding to the pitches of the second pads positioned in the semiconductor chip.

피복부(300)은 절연성 물질로 형성되어 와이어링 부(100)과 마운트부(200)을 피복한다. 일 예에서, 피복부(300)는 와이어링 부(100)의 일부와 마운트 부의 일부를 피복하는 보호 피복층(310)과, 와이어링 부(100)의 일부와 마운트 부의 일부를 피복하는 관통 피복층(320)을 포함한다. 일 예에서, 보호 피복층(310)은 에폭시 수지를 포함하는 물질로 형성된다. 일 예에서, 관통 피복층(320)은 PWBL(Penetrable Wafer Backside Lamination) 필름을 포함하는 물질로 형성한다. 따라서, 관통 피복층(320)에 의하여 피복된 도전성 입자(110)들은 일정한 압력이 가해지면 피복을 관통하여 외부로 노출되어 하부에 위치하는 패드와 전기적 연결이 이루어진다.The coating part 300 is formed of an insulating material to cover the wiring part 100 and the mounting part 200. In one example, the coating part 300 may include a protective coating layer 310 covering a part of the wiring part 100 and a part of the mounting part, and a through coating layer covering a part of the wiring part 100 and a part of the mounting part ( 320). In one example, the protective coating layer 310 is formed of a material containing an epoxy resin. In one example, the through coating layer 320 is formed of a material including a penetrable wafer backside lamination (PWBL) film. Therefore, the conductive particles 110 coated by the through coating layer 320 is exposed to the outside through the coating when a certain pressure is applied to make an electrical connection with the pad located below.

도 4 내지 도 5를 참조하여 상술한 구성을 가지는 반도체 패키지용 배선의 동작을 설명한다. 우선, 도 4를 참조하면, 기판(500)상에는 기판에 형성된 회로(미도시)와 전기적으로 연결된 제1 패드(510)가 형성된다. 제1 패드(510)와 일정거리 이격되어 반도체 칩(600)이 장착되며, 반도체 칩(600)에는 반도체 칩에 형성된 회로(미도시)와 전기적으로 연결된 제2 패드(610)이 형성된다. An operation of the semiconductor package wiring having the above-described configuration will be described with reference to FIGS. 4 to 5. First, referring to FIG. 4, a first pad 510 electrically connected to a circuit (not shown) formed on the substrate is formed on the substrate 500. The semiconductor chip 600 is mounted to be spaced apart from the first pad 510 by a predetermined distance, and a second pad 610 electrically connected to a circuit (not shown) formed on the semiconductor chip is formed on the semiconductor chip 600.

반도체 칩(600) 상단에 반도체 패키지용 배선 구조체(10)을 적층한다. 배선 구조체에 포함된 패드 컨택부(220)는 제2 패드의 피치에 대응하도록 형성된다. 패키지용 배선 구조체(10)의 상부에 일정한 압력을 인가하면 패드 컨택부(220)는 관통 피복층(320)을 관통하여 돌출되며 그 하부에 위치한 제2 패드와 접촉하여 전기적으로 연결된다. 마운트부에 바디부(230)가 형성된 경우에는 더 넓은 면적으로 압력을 인가받으므로 제2 패드(610)와 패드 컨택부(220) 사이의 컨택에 신뢰성을 향상된다.The semiconductor package wiring structure 10 is stacked on the semiconductor chip 600. The pad contact portion 220 included in the wiring structure is formed to correspond to the pitch of the second pad. When a certain pressure is applied to the upper portion of the package wiring structure 10, the pad contact portion 220 protrudes through the through coating layer 320 and is electrically connected to the second pad disposed under the pad contact portion 220. When the body portion 230 is formed in the mount portion, since the pressure is applied to a larger area, the contact between the second pad 610 and the pad contact portion 220 is improved in reliability.

와이어링부(100)의 말단을 제1 패드(510)의 상부에 위치한다. 와이어링부(100)는 도전성 입자(110)가 상호 접촉하여 도전성 경로를 형성하며, 보호 피복층(310)과 관통 피복층(320)이 피복하여 구성된다. 제1 패드의 상부에 위치한 와이어링부의 일단의 상부에 웨지(wedge)로 일정한 압력을 인가한다. 압력이 인가되면 도전성 입자(110)가 관통 피복층(320)을 관통하여 제1 패드에 접촉하여 전기적 연결이 이루어진다. 이러한 과정을 통하여 기판과 반도체 칩 사이에 전기적 연결이 이루어진다. An end of the wiring unit 100 is positioned above the first pad 510. The wiring part 100 is configured by the conductive particles 110 contacting each other to form a conductive path, and the protective coating layer 310 and the through coating layer 320 are coated. A constant pressure is applied to the top of one end of the wiring part located at the top of the first pad by a wedge. When pressure is applied, the conductive particles 110 penetrate through the through coating layer 320 to contact the first pad to make an electrical connection. Through this process, an electrical connection is made between the substrate and the semiconductor chip.

도 5를 참조하면, 반도체 칩 상에 패키지용 배선을 형성하여 상술한 과정을 거쳐 기판과 반도체 칩을 전기적으로 연결한 후, 다른 반도체 칩과 패키지용 배선을 적층하여 이들과 기판상에 전기적 연결을 수행할 수 있다. 이러한 과정을 거쳐 다층 스택 패키지를 얻을 수 있다.Referring to FIG. 5, a package wiring is formed on a semiconductor chip to electrically connect the substrate and the semiconductor chip through the above-described process, and then another semiconductor chip and the package wiring are stacked to make electrical connections on the substrate. Can be done. Through this process, a multilayer stack package can be obtained.

10: 반도체 패키지용 배선 100: 와이어링 부
110: 도전성 입자 200: 마운트 부
210: 와이어링 컨택부 220: 패드 컨택부
230: 바디 부 300: 피복부
310: 보호 피복층 320: 관통 피복층10: wiring for semiconductor package 100: wiring section
110: conductive particle 200: mount portion
210: wiring contact portion 220: pad contact portion
230: body portion 300: coating portion
310: protective coating layer 320: through coating layer

Claims (13)

기판에 위치하는 제1 패드와 전기적으로 연결되는 와이어링(wiring)부;
칩에 장착(mount)되어 상기 칩에 위치하는 제2 패드와 전기적으로 연결되며, 상기 와이어링부와 접촉하여 전기적으로 연결된 마운트부; 및
상기 와이어링 부 및 상기 마운트부를 피복하는 피복부를 포함하는 반도체 패키지용 배선.A wiring portion electrically connected to the first pad positioned on the substrate;
A mount part mounted on a chip and electrically connected to a second pad positioned on the chip, the mount part being in contact with the wiring part; And
And a coating portion covering the wiring portion and the mount portion. 제1항에 있어서,
상기 와이어링부는, 도전성 입자(granule)들로 이루어진 반도체 패키지용 배선.The method of claim 1,
The wiring part is a wiring for a semiconductor package consisting of conductive particles (granule). 제1항에 있어서,
상기 와이어링부는, 도전성 입자들이 전기적으로 접촉하여 도전 경로(conductive path)를 형성하는 반도체 패키지용 배선.The method of claim 1,
The wiring part is a wiring for a semiconductor package, the conductive particles are in electrical contact to form a conductive path (conductive path). 제2항 및 제3항 중 어느 한 항에 있어서,
상기 도전성 입자는 주석(Tin, Sn), 구리(Copper, Cu), 금(Gold, Au), 및 은(Silver, Ag) 중 어느 하나 이상으로 형성된 반도체 패키지용 배선.The method according to any one of claims 2 and 3, wherein
The conductive particles may be formed of at least one of tin (Tin, Sn), copper (Copper, Cu), gold (Gold, Au), and silver (Silver, Ag). 제1항에 있어서,
상기 와이어링 부의 일단은 상기 제1 패드와 전기적으로 연결되며, 상기 와이어링 부의 타단은 상기 마운트부와 전기적으로 연결된 반도체 패키지용 배선.The method of claim 1,
One end of the wiring part is electrically connected to the first pad, and the other end of the wiring part is electrically connected to the mount part. 제1항에 있어서,
상기 마운트부는 상기 제2 패드와 접촉하는 패드 컨택부와 상기 와이어링부와 접촉하는 와이어링 컨택부를 포함하는 반도체 패키지용 배선.The method of claim 1,
The mount part includes a pad contact part in contact with the second pad and a wiring contact part in contact with the wiring part. 제6항에 있어서,
상기 패드 컨택부는 상기 제2 패드의 간격에 대응하는 간격으로 형성된 반도체 패키지용 배선.The method according to claim 6,
And the pad contact portions formed at intervals corresponding to the intervals of the second pads. 제1항에 있어서, 상기 피복부는 절연성 물질로 형성된 반도체 패키지용 배선.The wiring of claim 1, wherein the coating part is formed of an insulating material. 제6항에 있어서,
상기 피복부는, 상기 와이어링부 및 상기 와이어링 컨택부 중 적어도 일부를 피복하는 보호 피복층과, 상기 패드 컨택부, 상기 와이어링 컨택부, 및 상기 와이어링부의 일부를 피복하는 관통 피복층을 포함하는 반도체 패키지용 배선.The method according to claim 6,
The coating part may include a protective coating layer covering at least a portion of the wiring part and the wiring contact part, and a through coating layer covering the pad contact part, the wiring contact part, and a part of the wiring part. Wiring. 제1항에 있어서,
상기 마운트부는 상부에서 압력이 인가되면 상기 피복부에서 노출되고 상기 제2 패드와 접촉하여 전기적 연결이 이루어지는 반도체 패키지용 배선.The method of claim 1,
The mounting portion of the semiconductor package wiring when the pressure is applied from the top of the mount portion is exposed from the coating portion and makes contact with the second pad. 제1항에 있어서,
상기 와이어링부는 상부에서 압력이 인가되면 상기 피복부에서 노출되고 상기 제1 패드와 접촉하여 전기적 연결이 이루어지는 반도체 패키지용 배선.The method of claim 1,
The wiring of the semiconductor package is exposed from the coating portion when the pressure is applied from the upper portion and the electrical contact is made in contact with the first pad. 제9항에 있어서,
상기 보호 피복층은 에폭시 수지를 포함한 물질로 형성하는 반도체 패키지용 배선.10. The method of claim 9,
And the protective coating layer is formed of a material containing an epoxy resin. 제9항에 있어서,
상기 관통 피복층은 PWBL(Penetratable Wafer Backside Lamination) 필름을 포함하는 물질로 형성하는 반도체 패키지용 배선.10. The method of claim 9,
The through coating layer is a semiconductor package wiring formed of a material comprising a PWBL (Penetratable Wafer Backside Lamination) film.
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