KR20120120793A - Semiconductor device and method for forming the same - Google Patents

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Abstract

PURPOSE: A semiconductor device and a forming method thereof are provided to improve a property of a semiconductor device by increasing the width of a gate electrode buried in a second trench to reduce a gate resistance. CONSTITUTION: A gate electrode(104) is buried in a trench(102). A sealing insulation layer(106) is formed on the upper side of the gate electrode. A conductive pad(111) is formed on the upper side of the sealing insulation layer. A bit line(114) is connected to the conductive pad. An interlayer insulation layer(112) electrically separates the bit line from a storage electrode contact plug.

Description

반도체 소자 및 그 형성 방법{Semiconductor device and method for forming the same}Semiconductor device and method for forming the same

본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 보다 자세하게는 매립형 게이트를 포함하는 반도체 소자 및 그 형성 방법에 관한 것이다.The present invention relates to a semiconductor device and a method of forming the same, and more particularly, to a semiconductor device including a buried gate and a method of forming the same.

최근 대부분의 전자 제품들(electronic appliances)은 반도체 소자(semiconductor devices)를 구비한다. 상기 반도체 소자는 트랜지스터, 저항 및 커패시터 등의 전자 부품(electronic element)들을 구비하며, 이들 전자 부품들은 상기 전자 제품들의 부분적 기능을 수행할 수 있도록 설계된 후, 반도체 기판 상에 집적된다. 예를 들면, 컴퓨터 또는 디지털 카메라 등의 전자 제품들은 정보 저장을 위한 메모리 칩(memory chip), 정보 제어를 위한 처리 칩(processing chip) 등의 반도체 장치들을 구비하고, 상기 메모리 칩 및 처리 칩은 반도체 기판 상에 집적된 상기 전자 부품들을 구비한다. Recently, most electronic appliances have semiconductor devices. The semiconductor device includes electronic elements such as transistors, resistors, and capacitors, which are designed to perform partial functions of the electronic products and then integrated on the semiconductor substrate. For example, electronic products such as a computer or a digital camera include semiconductor devices such as a memory chip for storing information and a processing chip for controlling information, and the memory chip and the processing chip are semiconductors. And the electronic components integrated on a substrate.

한편, 반도체 소자들은 소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 점점 더 고집적화될 필요가 있다. 반도체 소자의 집적도가 높아지면서 디자인 룰(design rule)이 감소하게 되어 반도체 소자의 패턴도 미세화되고 있다. 반도체 소자의 극미세화 및 고집적화가 진행됨에 따라 메모리 용량의 증가에 비례하여 전체적인 칩(chip) 면적은 증가되고 있지만 실제로 반도체 소자의 패턴이 형성되는 셀(cell) 영역의 면적은 감소되고 있다. 따라서, 원하는 메모리 용량을 확보하기 위해서는 한정된 셀 영역 내에 보다 많은 패턴이 형성되어야만 하므로, 패턴의 선폭(critical dimension)이 감소된 미세 패턴을 형성하여야 한다.On the other hand, semiconductor devices need to be increasingly integrated to meet consumer demands for superior performance and low cost. As the degree of integration of semiconductor devices increases, the number of design rules decreases and the pattern of semiconductor devices becomes finer. As miniaturization and high integration of a semiconductor device progresses, the overall chip area increases in proportion to an increase in memory capacity, but the area of a cell area where a semiconductor device pattern is formed is actually decreasing. Therefore, in order to secure a desired memory capacity, more patterns must be formed in a limited cell region, so that a fine pattern with a reduced critical dimension of the pattern must be formed.

반도체 소자의 종류 중에서 디램(DRAM)은 캐패시터 및 트랜지스터로 구성된 단위 셀(unit cell)을 다수 포함하고 있다. 이 중 캐패시터는 데이터를 임시 저장하기 위해 사용되고, 트랜지스터는 환경에 따라 전기 전도도가 변화하는 반도체의 성질을 이용하여 제어 신호(워드 라인)에 대응하여 비트라인과 캐패시터 간 데이터를 전달하기 위해 사용된다. 트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)의 세 영역으로 구성되어 있다. 게이트로 입력되는 제어 신호에 따라 소스와 드레인 간 전하의 이동이 일어난다. 소스와 드레인 간 전하의 이동은 채널(channel) 영역을 통해 이루어지는데 바로 이 채널이 반도체의 성질을 이용한 것이다.Among the types of semiconductor devices, a DRAM includes a plurality of unit cells including capacitors and transistors. Among them, a capacitor is used for temporarily storing data, and a transistor is used for transferring data between a bit line and a capacitor corresponding to a control signal (word line) by using the property of a semiconductor whose electrical conductivity changes according to an environment. A transistor consists of three regions: a gate, a source, and a drain. A charge is transferred between the source and the drain in accordance with a control signal input to the gate. The transfer of charge between the source and drain occurs through the channel region, which uses the nature of the semiconductor.

반도체 기판에 통상적인 트랜지스터를 만드는 경우 반도체 기판에 게이트를 형성하고 게이트의 양 옆에 불순물을 도핑하여 소스와 드레인을 형성해 왔다. 이 경우 게이트 아래 소스와 드레인 사이가 트랜지스터의 채널 영역이 된다. 이러한 수평 채널 영역을 가지는 트랜지스터는 일정 면적의 반도체 기판을 차지하고 있다. 복잡한 반도체 기억 장치의 경우 내부에 포함된 다수의 트랜지스터로 인하여 전체 면적을 줄이는 데 어려움이 발생한다.When a conventional transistor is formed on a semiconductor substrate, a gate is formed on a semiconductor substrate and doping is performed on both sides of the gate to form a source and a drain. In this case, the region between the source and the drain under the gate becomes the channel region of the transistor. A transistor having such a horizontal channel region occupies a semiconductor substrate of a certain area. In the case of a complicated semiconductor memory device, it is difficult to reduce the total area due to a plurality of transistors included in the semiconductor memory device.

반도체 기억 장치의 전체 면적을 줄이면 하나의 웨이퍼 당 생산 가능한 반도체 기억 장치의 수를 증가시킬 수 있어 생산성이 향상된다. 반도체 기억 장치의 전체 면적을 줄이기 위해 여러 가지 방법들이 제안되고 있다. 이 중 하나가 수평 채널 영역을 가지던 종래의 플래너 게이트(Planar Gate)를 대신하여, 기판에 리세스가 형성되고 그 리세스에 게이트를 형성함으로써 리세스의 곡면을 따라 채널 영역이 형성되는 리세스 게이트를 사용하는 것이며, 이 리세스 게이트에서 나아가 리세스 내에 게이트 전체를 매립하여 형성하는 매립형 게이트(Buried Gate)가 연구되고 있다.By reducing the total area of the semiconductor memory device, the number of semiconductor memory devices that can be produced per wafer can be increased and productivity is improved. Various methods have been proposed to reduce the total area of the semiconductor memory device. In place of a conventional planar gate in which one of them has a horizontal channel region, a recess is formed in the substrate and a gate is formed in the recess, thereby forming a recess in which the channel region is formed along the curved surface of the recess A buried gate is formed by embedding the entire gate in the recess in addition to the recessed gate.

매립형 게이트를 포함하는 반도체 소자에서 비트라인 콘택플러그는 매립형 게이트가 구비되어 있는 반도체 기판의 활성영역과 접속된다. 일반적인 비트라인 콘택플러그의 형성 방법을 간략히 살펴보면 다음과 같다.In a semiconductor device including a buried gate, the bit line contact plug is connected to an active region of a semiconductor substrate having a buried gate. A brief description will be given of a general method of forming a bit line contact plug.

매립형 게이트가 구비되어 있는 반도체 기판 상에 층간절연막을 형성한 후, 활성영역이 노출되도록 층간절연막을 식각하여 비트라인 콘택홀을 형성한다. 이때, 비트라인 콘택홀의 하부는 활성영역이 충분히 덮어지는 크기를 갖도록 한다. 이어서 비트라인 콘택홀의 측벽에 스페이서를 형성하고 비트라인 콘택홀을 매립하는 비트라인 콘택플러그를 형성한다. 그리고, 비트라인 콘택플러그와 이격되며 활성영역과 연결되는 저장전극 콘택플러그를 형성한다. After forming the interlayer dielectric layer on the semiconductor substrate including the buried gate, the interlayer dielectric layer is etched to expose the active region, thereby forming bit line contact holes. At this time, the lower portion of the bit line contact hole has a size that sufficiently covers the active region. Subsequently, spacers are formed on sidewalls of the bit line contact holes and bit line contact plugs are formed to fill the bit line contact holes. The storage electrode contact plug is spaced apart from the bit line contact plug and connected to the active region.

여기서, 반도체 소자의 고집적화로 인하여 매립형 게이트의 폭이 감소하게 되는데, 매립형 게이트의 폭이 감소함에 따라 정상 동작에 요구되는 게이트 저항값을 확보할 수 없는 문제가 발생한다. 게이트 저항값을 확보하기 위하여 매립형 게이트의 폭을 증가시키는 경우에는 활성영역과 연결되는 비트라인 콘택플러그 및 저장전극 콘택플러그의 오버랩 마진이 감소되어 비트라인 콘택플러그의 저항 및 저장전극 콘택플러그의 저항이 증가되는 문제를 발생시켜 반도체 소자의 특성을 저하시킨다. Here, the width of the buried gate decreases due to the high integration of the semiconductor device. As the width of the buried gate decreases, there is a problem that a gate resistance value required for normal operation cannot be secured. When the width of the buried gate is increased to secure the gate resistance value, the overlap margin of the bit line contact plug and the storage electrode contact plug connected to the active region is reduced, thereby reducing the resistance of the bit line contact plug and the resistance of the storage electrode contact plug. It causes an increase in problems and deteriorates the characteristics of the semiconductor device.

본 발명은 반도체 소자의 고집적화로 인해 활성영역과 비트라인 콘택플러그 또는 활성영역과 저장전극 콘택플러그가 연결되는 영역이 감소되어 비트라인 콘택저항이 증가되는 문제를 해결하고자 한다.The present invention is to solve the problem that the bit line contact resistance is increased by reducing the area where the active region and the bit line contact plug or the active region and the storage electrode contact plug are connected due to the high integration of the semiconductor device.

본 발명의 반도체 소자는 반도체 기판 내 구비되는 제 1 폭을 갖는 제 1 트렌치, 제 4 트렌치 및 상기 제 1 폭보다 큰 제 2 폭을 갖는 제 2 트렌치, 제 3 트렌치를 포함하는 트렌치와, 상기 트렌치 내 매립되는 게이트 전극과, 상기 게이트 전극 상부에 구비되는 실링 절연막 및 상기 실링 절연막 상부에 구비되는 상기 제 2 트렌치 및 상기 제 3 트렌치의 측벽에 구비되는 도전성 패드를 포함하는 것을 특징으로 한다.A semiconductor device of the present invention includes a trench including a first trench having a first width, a fourth trench having a first width, and a second trench having a second width greater than the first width, and a third trench provided in the semiconductor substrate; And a gate electrode embedded in the inner portion, a sealing insulating layer disposed on the gate electrode, and conductive pads disposed on sidewalls of the second trench and the third trench provided on the sealing insulating layer.

그리고, 상기 제 2 트렌치 및 상기 제 3 트렌치는 서로 이웃하며 이격되는 것을 특징으로 한다.The second trench and the third trench are adjacent to and spaced apart from each other.

그리고, 상기 제 2 트렌치 및 상기 제 3 트렌치는 상기 제 1 트렌치 및 상기 제 4 트렌치 사이에 구비되는 것을 특징으로 한다.The second trench and the third trench may be provided between the first trench and the fourth trench.

그리고, 상기 도전성 패드는 상기 제 2 트렌치의 일측벽 및 상기 제 3 트렌치의 타측벽에 구비되는 저장전극 콘택플러그 패드 및 상기 제 2 트렌치의 타측벽 및 상기 제 3 트렌치의 일측벽에 구비되는 비트라인 패드를 포함하는 것을 특징으로 한다.The conductive pad may include a storage electrode contact plug pad provided on one side wall of the second trench and the other side wall of the third trench, and a bit line provided on the other side wall of the second trench and one side wall of the third trench. It characterized in that it comprises a pad.

그리고, 상기 저장전극 콘택플러그 패드와 이웃하는 상기 반도체 기판과 연결되는 저장전극 콘택플러그 및 상기 비트라인 패드와 이웃하는 상기 반도체 기판과 연결되는 비트라인을 더 포함하는 것을 특징으로 한다.The storage electrode contact plug may further include a storage electrode contact plug connected to the semiconductor substrate adjacent to the storage electrode contact plug pad and a bit line connected to the semiconductor substrate adjacent to the bit line pad.

그리고, 상기 제 2 트렌치 또는 상기 제 3 트렌치의 폭은 상기 저장전극 콘택플러그와 상기 비트라인이 이격되는 폭보다 작은 폭을 갖는 것을 특징으로 한다.The width of the second trench or the third trench may be smaller than the width of the storage electrode contact plug and the bit line.

그리고, 본 발명에 따른 반도체 소자의 형성 방법은 반도체 기판을 식각하여 제 1 폭을 갖는 제 1 트렌치, 제 4 트렌치 및 상기 제 1 폭보다 큰 제 2 폭을 갖는 제 2 트렌치, 제 3 트렌치를 포함하는 트렌치를 형성하는 단계와, 상기 트렌치 내 게이트 전극을 형성하는 단계와, 상기 게이트 전극 상부에 실링 절연막을 형성하는 단계와, 상기 실링 절연막 상부로 상기 제 2 트렌치 및 상기 제 3 트렌치의 측벽에 도전성 패드를 형성하는 단계를 포함하는 것을 특징으로 한다.In addition, the method of forming a semiconductor device according to the present invention includes etching a semiconductor substrate to include a first trench having a first width, a fourth trench, and a second trench having a second width greater than the first width, and a third trench. Forming a trench, forming a gate electrode in the trench, forming a sealing insulating layer on the gate electrode, and conducting conductive portions on sidewalls of the second trench and the third trench above the sealing insulating layer. Forming a pad.

그리고, 상기 제 2 트렌치 및 상기 제 3 트렌치는 서로 이웃하며 이격되도록 형성되는 것을 특징으로 한다.The second trench and the third trench are adjacent to and spaced apart from each other.

그리고, 상기 제 2 트렌치 및 상기 제 3 트렌치는 상기 제 1 트렌치 및 상기 제 4 트렌치 사이에 형성되는 것을 특징으로 한다.The second trench and the third trench may be formed between the first trench and the fourth trench.

그리고, 상기 도전성 패드를 형성하는 단계는 상기 제 2 트렌치의 일측벽 및 상기 제 3 트렌치의 타측벽에 저장전극 콘택플러그 패드를 형성하는 단계 및 상기 제 2 트렌치의 타측벽 및 상기 제 3 트렌치의 일측벽에 비트라인 패드를 형성하는 단계를 포함하는 것을 특징으로 한다.The forming of the conductive pad may include forming a storage electrode contact plug pad on one side wall of the second trench and the other side wall of the third trench, and the other side wall of the second trench and one side of the third trench. And forming a bitline pad on the sidewalls.

그리고, 상기 저장전극 콘택플러그 패드를 형성하는 단계는 상기 트렌치 상부에 도전물질을 형성하는 단계와, 상기 도전물질에 평탄화 식각공정을 수행하는 단계 및 상기 제 2 트렌치의 일측벽 및 상기 제 3 트렌치의 타측벽을 덮는 마스크 패턴을 형성한 후 상기 마스크 패턴을 식각마스크로 상기 도전물질을 식각하는 단계를 포함하는 것을 특징으로 한다.The forming of the storage electrode contact plug pad may include forming a conductive material on the trench, performing a planar etching process on the conductive material, and forming one side wall of the second trench and the third trench. And forming a mask pattern covering the other side wall, and etching the conductive material using the mask pattern as an etch mask.

그리고, 상기 비트라인 패드를 형성하는 단계는 상기 트렌치 상부에 도전물질을 형성하는 단계와, 상기 도전물질에 평탄화 식각공정을 수행하는 단계 및 상기 제 2 트렌치의 타측벽 및 상기 제 3 트렌치의 일측벽을 덮는 마스크 패턴을 형성한 후 상기 마스크 패턴을 식각마스크로 상기 도전물질을 식각하는 단계를 포함하는 것을 특징으로 한다.The forming of the bit line pad may include forming a conductive material on the upper portion of the trench, performing a planar etching process on the conductive material, the other side wall of the second trench, and one side wall of the third trench. And forming a mask pattern covering the etching process, and etching the conductive material using the mask pattern as an etching mask.

그리고, 상기 도전성 패드를 형성하는 단계 이후 상기 도전성 패드 및 이와 이웃하는 상기 반도체 기판 상에 비트라인 및 저장전극 콘택플러그를 형성하는 단계를 더 포함하는 것을 특징으로 한다.The method may further include forming a bit line and a storage electrode contact plug on the conductive pad and the semiconductor substrate adjacent to the conductive pad after forming the conductive pad.

그리고, 상기 비트라인 및 상기 저장전극 콘택플러그를 형성하는 단계는 상기 반도체 기판, 상기 실링절연막 및 상기 도전성 패드 상부에 층간절연막을 형성하는 단계와, 상기 비트라인 패드 및 이와 이웃하는 반도체 기판이 노출되고, 상기 저장전극 콘택플러그 패드 및 이와 이웃하는 반도체 기판이 노출되도록 상기 층간절연막을 식각하는 단계 및 상기 비트라인 패드 및 이와 이웃하는 반도체 기판과 연결되도록 상기 비트라인용 도전물질을 형성하고, 상기 저장전극 콘택플러그 패드 및 이와 이웃하는 반도체 기판과 연결되도록 형성되는 것을 특징으로 한다.The forming of the bit line and the storage electrode contact plug may include forming an interlayer insulating layer on the semiconductor substrate, the sealing insulating layer, and the conductive pad, and exposing the bit line pad and a neighboring semiconductor substrate. Etching the interlayer insulating layer to expose the storage electrode contact plug pad and the semiconductor substrate adjacent thereto, and forming a conductive material for the bit line so as to be connected to the bit line pad and the semiconductor substrate adjacent thereto. And a contact plug pad and a neighboring semiconductor substrate.

그리고, 상기 저장전극 콘택플러그 및 상기 비트라인이 이격되는 폭은 상기 제 2 트렌치 또는 상기 제 3 트렌치의 폭보다 작은 폭을 갖도록 형성되는 것을 특징으로 한다.The width between the storage electrode contact plug and the bit line may be smaller than the width of the second trench or the third trench.

본 발명은 매립형 게이트의 폭을 확장함에도 불구하고 활성영역과 비트라인 이 연결되는 영역 및 활성영역과 저장전극 콘택플러그가 연결되는 영역을 확보함으로써 게이트 저항을 감소시켜 반도체 소자의 특성을 향상시키는 효과를 제공한다. The present invention has the effect of improving the characteristics of the semiconductor device by reducing the gate resistance by securing the region where the active region and the bit line are connected, and the region where the active region and the storage electrode contact plug are connected, despite the width of the buried gate. to provide.

도 1은 본 발명에 따른 반도체 소자를 나타낸 단면도.
도 2a 내지 도 2i는 본 발명에 따른 반도체 소자의 형성 방법을 나타낸 단면도.1 is a cross-sectional view showing a semiconductor device according to the present invention.
2A to 2I are cross-sectional views illustrating a method of forming a semiconductor device in accordance with the present invention.

이하에서는 본 발명의 실시에에 따라 첨부된 도면을 참조하여 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings in accordance with an embodiment of the present invention will be described in detail.

도 1은 본 발명에 따른 반도체 소자를 나타낸 단면도이다.1 is a cross-sectional view showing a semiconductor device according to the present invention.

도 1에 도시된 바와 같이, 본 발명의 반도체 소자는 반도체 기판(100) 내에 구비되는 제 1 폭(a)을 갖는 제 1 트렌치(102a) 및 제 4 트렌치(102d)와, 제 1 폭(a)보다 큰 제 2 폭(b)을 갖는 제 2 트렌치(102b) 및 제 3 트렌치(102c)를 포함하는 트렌치(102)와, 트렌치(102) 내부에 매립되는 게이트 전극(104)과, 게이트 전극(104) 상부에 구비되는 실링 절연막(106), 실링 절연막(106) 상부에 구비되고 제 2 폭을 갖는 제 2 트렌치(102b) 및 제 3 트렌치(102c)의 측벽에 구비되는 도전성 패드(111)를 포함하는 것이 바람직하다.As shown in FIG. 1, the semiconductor device of the present invention includes a first trench 102a and a fourth trench 102d having a first width a and a first width a provided in the semiconductor substrate 100. A trench 102 including a second trench 102b and a third trench 102c having a second width b greater than), a gate electrode 104 embedded in the trench 102, and a gate electrode A conductive insulating layer 111 provided on the sealing insulating film 106 provided on the upper portion, the second trench 102b having the second width and the conductive pad 111 provided on the sidewalls of the third trench 102c provided on the sealing insulating film 106. It is preferable to include.

여기서, 제 2 트렌치(102b) 및 제 3 트렌치(102c)는 제 1 트렌치(102a) 및 제 4 트렌치(102d) 사이에 구비되는 것이 바람직하다. 또한, 도전성 패드(111) 및 반도체 기판(100)과 연결되는 비트라인(114) 및 저장전극 콘택플러그(118)를 더 포함하고, 비트라인(114)과 저장전극 콘택플러그(118)를 전기적으로 이격시키는 층간절연막(112)을 더 포함한다. Here, it is preferable that the second trench 102b and the third trench 102c are provided between the first trench 102a and the fourth trench 102d. The semiconductor device may further include a bit line 114 and a storage electrode contact plug 118 connected to the conductive pad 111 and the semiconductor substrate 100, and electrically connect the bit line 114 and the storage electrode contact plug 118 to each other. A spaced apart insulating interlayer 112 is further included.

여기서, 도전성 패드(111)는 제 2 트렌치(102b)의 일측벽(제 2 트렌치(102b)의 좌측) 및 제 3 트렌치(102c)의 타측벽(제 3 트렌치(102c)의 우측)에 구비되는 저장전극 콘택플러그 패드(108a)와, 제 2 트렌치(102b)의 타측벽(제 2 트렌치(102b)의 우측)에 구비되는 비트라인 패드(110a) 및 제 3 트렌치(102c)의 일측벽(제 3 트렌치(102c)의 좌측)에 구비되는 비트라인 패드(110b)를 포함하는 것이 바람직하다. 이때, 제 2 트렌치(102b) 및 제 3 트렌치(102c)에 매립되는 게이트 전극의 폭(b)은 도전성 패드(111)가 이격되는 폭(x)보다 작은 것이 바람직하다. Here, the conductive pad 111 is provided on one side wall of the second trench 102b (left side of the second trench 102b) and the other side wall of the third trench 102c (right side of the third trench 102c). One side wall of the bit line pad 110a and the third trench 102c provided in the storage electrode contact plug pad 108a and the other side wall of the second trench 102b (the right side of the second trench 102b) It is preferable to include a bit line pad 110b provided on the left side of the three trenches 102c. In this case, the width b of the gate electrode embedded in the second trench 102b and the third trench 102c may be smaller than the width x of the conductive pad 111.

상술한 바와 같이, 본 발명의 반도체 소자는 도전성 패드가 이격된 폭보다 큰 폭을 갖는 게이트 전극을 포함하여 게이트 전극의 저항을 감소시켜 반도체 소자의 특성을 향상시킬 수 있다. 또한, 도전성 패드가 이격된 폭만큼 비트라인과 저장전극 콘택플러그가 이격되도록 함으로써 게이트 전극의 폭이 증가하여도 비트라인과 저장전극 콘택플러그가 활성영역과 연결되는 면적이 감소되는 것을 방지할 수 있다 .As described above, the semiconductor device of the present invention may include a gate electrode having a width greater than a width at which the conductive pads are spaced apart, thereby reducing the resistance of the gate electrode, thereby improving characteristics of the semiconductor device. In addition, since the bit line and the storage electrode contact plug are spaced apart from each other by the width of the conductive pad, the area where the bit line and the storage electrode contact plug are connected to the active region may be reduced even if the width of the gate electrode is increased. .

상술한 구성을 갖는 본 발명의 반도체 소자의 형성 방법은 다음과 같다. 도 2a 내지 도 2i는 본 발명에 따른 반도체 소자의 형성 방법을 나타낸 단면도이다.The formation method of the semiconductor element of this invention which has the structure mentioned above is as follows. 2A to 2I are cross-sectional views illustrating a method of forming a semiconductor device in accordance with the present invention.

도 2a에 도시된 바와 같이, 반도체 기판(100)을 식각하여 트렌치(102)를 형성한다. 여기서 트렌치(102)는 제 1 폭(a)을 갖는 제 1 트렌치(102a) 및 제 4 트렌치(102d)와, 제 1 트렌치(102a) 및 제 4 트렌치(102d)보다 큰 제 2 폭(b)을 갖는 제 2 트렌치(102b) 및 제 3 트렌치(102c)를 포함한다. 여기서, 제 2 트렌치(102b) 및 제 3 트렌치(102c)는 서로 이웃하며 이격되는 것이 바람직하고, 제 1 트렌치(102a)는 제 2 트렌치(102b)의 일측(제 2 트렌치(102b)의 좌측)방향으로 이격되어 이웃하고, 제 4 트렌치(102d)는 제 3 트렌치(102c)의 타측(제 3 트렌치(102c)의 우측)방향으로 이격되어 이웃하는 것이 바람직하다.As shown in FIG. 2A, the semiconductor substrate 100 is etched to form the trench 102. The trench 102 may include a first trench 102a and a fourth trench 102d having a first width a, and a second width b greater than the first trench 102a and the fourth trench 102d. And a second trench 102b and a third trench 102c having a. Here, the second trench 102b and the third trench 102c are preferably adjacent to each other and spaced apart from each other, and the first trench 102a is one side of the second trench 102b (the left side of the second trench 102b). The fourth trench 102d is adjacent to the other side of the third trench 102c (the right side of the third trench 102c).

도 2b에 도시된 바와 같이, 제 1 트렌치(102a), 제 4 트렌치(102d) 및 제 2 트렌치(102b) 및 제 3 트렌치(102c)의 저부가 매립되도록 도전물질을 매립한 후 에치백 하여 게이트 전극(104)을 형성한다. 여기서, 도전물질은 배리어 금속층 및 텅스텐의 적층구조를 포함하는 것이 바람직하다. 여기서, 제 2 트렌치(102b) 및 제 3 트렌치(102c)에 매립된 게이트 전극(104)은 제 1 트렌치(102a) 및 제 4 트렌치( 102d)에 매립된 게이트 전극(104)보다 큰 폭으로 형성되며 이에 따라 게이트의 저항을 감소시킬 수 있다. As shown in FIG. 2B, the conductive material is embedded in the first trench 102a, the fourth trench 102d, and the bottom of the second trench 102b and the third trench 102c, and then etched back to form a gate electrode. Form 104. Here, the conductive material preferably includes a laminated structure of a barrier metal layer and tungsten. Here, the gate electrode 104 embedded in the second trench 102b and the third trench 102c is formed to have a greater width than the gate electrode 104 embedded in the first trench 102a and the fourth trench 102d. As a result, the resistance of the gate can be reduced.

도 2c 및 도 2d에 도시된 바와 같이, 게이트 전극(104) 상부에 실링 절연막(106)을 형성한다(도 2c). 여기서 실링 절연막(106)은 질화막을 포함하는 것이 바람직하다. 이어서, 실링 절연막(106)에 블랭킷 식각(blanket etch)공정을 수행하여 게이트 전극(104) 상부에 실링 절연막(106)이 얇게 잔류하도록 한다(도 2d). As shown in FIGS. 2C and 2D, a sealing insulating film 106 is formed on the gate electrode 104 (FIG. 2C). Here, the sealing insulating film 106 preferably includes a nitride film. Next, a blanket etch process is performed on the sealing insulating layer 106 so that the sealing insulating layer 106 remains thin on the gate electrode 104 (FIG. 2D).

도 2e에 도시된 바와 같이, 실링 절연막(106) 상부에 도전물질(108)을 형성한다. 여기서, 도전물질(108)은 저장전극 콘택플러용 도전물질로서 예컨대 폴리실리콘을 포함하는 것이 바람직하다. As shown in FIG. 2E, the conductive material 108 is formed on the sealing insulating layer 106. Here, the conductive material 108 preferably includes, for example, polysilicon as the conductive material for the storage electrode contactor.

도 2f에 도시된 바와 같이, 도전물질(108)에 평탄화 식각 공정을 수행한 후 도전물질(108) 상부에 제 2 트렌치(102b)의 일측벽(제 2 트렌치(102b)의 좌측) 및 제 3 트렌치(102c)의 타측벽(제 3 트렌치(102c)의 우측)을 덮는 마스크 패턴(미도시)을 형성한 후 마스크 패턴(미도시)을 마스크로 도전물질(108)을 식각하여 저장전극 콘택플러그 패드(108a)를 형성한다. 여기서, 저장전극 콘택플러그 패드(108a)는 그 측벽에 형성된 반도체 기판(100)과 함께 후속 공정에서 저장전극 콘택플러그와 연결되는 활성영역의 역할을 하는 것이 바람직하다. As shown in FIG. 2F, after the planarization etching process is performed on the conductive material 108, one side wall (the left side of the second trench 102b) and the third trench 102b is disposed on the conductive material 108. After forming a mask pattern (not shown) covering the other side wall of the trench 102c (right side of the third trench 102c), the conductive material 108 is etched using the mask pattern (not shown) as a mask to store the storage electrode contact plug. The pad 108a is formed. Here, the storage electrode contact plug pad 108a preferably serves as an active region connected to the storage electrode contact plug in a subsequent process together with the semiconductor substrate 100 formed on the sidewall thereof.

도 2g에 도시된 바와 같이, 저장전극 콘택플러그 패드(108a) 상부에 도전물질(110)을 형성한다. 여기서, 도전물질(110)은 비트라인용 도전물질인 것이 바람직하고 배리어 금속층 및 텅스텐의 적층구조를 포함하는 것이 바람직하다.As shown in FIG. 2G, the conductive material 110 is formed on the storage electrode contact plug pad 108a. Here, the conductive material 110 is preferably a conductive material for bit lines, and preferably includes a laminated structure of a barrier metal layer and tungsten.

도 2h에 도시된 바와 같이, 도전물질(110)에 평탄화 식각 공정을 수행한 후 도전물질(110) 상부의 제 2 트렌치(102b)의 타측벽(제 2 트렌치(102b)의 우측)에 비트라인 패드(110a) 및 제 3 트렌치(102c)의 일측벽(제 3 트렌치(102c)의 좌측)을 덮는 마스크 패턴(미도시)을 형성한 후 마스크 패턴(미도시)을 마스크로 도전물질(110)을 식각하여 비트라인 패드(110b)를 형성한다. 즉, 비트라인 패드(110a, 110b)는 반도체 기판(100)을 사이에 두고 그 측벽에 구비되는 것이 바람직하다. 이때, 비트라인(110a, 110b) 및 반도체 기판(100)은 후속 공정에서 형성되는 비트라인과 연결되는 활성영역의 역할을 하는 것이 바람직하다. 제 2 트렌치(102b) 및 제 3 트렌치(102c)의 폭(b)은 제 2 트렌치(102b)의 일측벽(제 2 트렌치(102b)의 좌측)에 형성된 저장전극 콘택플러그 패드(108a)와 제 2 트렌치(102b)의 타측벽(제 2 트렌치(102b)의 우측)에 형성된 비트라인 패드(110a)가 이격된 폭(x)보다 큰 폭을 갖는 것이 바람직하다. 여기서, 저장전극 콘택플러그 패드(108a)와 비트라인 패드(110b)가 이격되는 폭은 종래기술에 따라 저장전극 콘택플러그와 비트라인 콘택플러그가 이격되는 폭인 것이 바람직하다. As shown in FIG. 2H, after the planarization etching process is performed on the conductive material 110, a bit line is formed on the other side wall (right side of the second trench 102b) of the second trench 102b on the conductive material 110. After forming a mask pattern (not shown) covering one side wall of the pad 110a and the third trench 102c (the left side of the third trench 102c), the conductive material 110 using the mask pattern (not shown) as a mask. Etch to form the bit line pad 110b. That is, the bit line pads 110a and 110b are preferably provided on sidewalls of the semiconductor substrate 100 with the semiconductor substrate 100 interposed therebetween. In this case, the bit lines 110a and 110b and the semiconductor substrate 100 preferably serve as active regions connected to the bit lines formed in subsequent processes. The width b of the second trench 102b and the third trench 102c may include the storage electrode contact plug pads 108a and the first electrode formed on one side wall of the second trench 102b (the left side of the second trench 102b). It is preferable that the bit line pads 110a formed on the other side wall of the second trench 102b (the right side of the second trench 102b) have a width larger than the spaced width x. Here, the width between the storage electrode contact plug pad 108a and the bit line pad 110b may be a width at which the storage electrode contact plug and the bit line contact plug are spaced apart according to the related art.

도 2i에 도시된 바와 같이, 반도체 기판(100), 실링절연막(106), 저장전극 콘택플러그 패드(108a) 및 비트라인 패드(110a) 상부에 층간절연막(112)을 형성한 후, 비트라인 패드(110a) 및 반도체 기판(100)이 노출되도록 층간절연막(112)을 식각하고, 저장전극 콘택플러그 패드(108a) 및 반도체 기판(100)이 노출되도록 층간절연막(112)을 식각한다. 이어서, 비트라인 패드(110a) 및 반도체 기판(100)과 연결되도록 비트라인용 도전물질을 형성하여 비트라인(114)을 형성하고 비트라인(114) 상부에 하드마스크 패턴(116)을 형성한다. 그리고, 저장전극 콘택플러그 패드(108a) 및 반도체 기판(100)과 연결되도록 저정잔극 콘택플러그용 도전물질을 형성하여 저장전극 콘택플러그(118)를 형성한다.As shown in FIG. 2I, after the interlayer insulating layer 112 is formed on the semiconductor substrate 100, the sealing insulating layer 106, the storage electrode contact plug pad 108a, and the bit line pad 110a, the bit line pad is formed. The interlayer insulating layer 112 is etched to expose 110a and the semiconductor substrate 100, and the interlayer insulating layer 112 is etched to expose the storage electrode contact plug pad 108a and the semiconductor substrate 100. Subsequently, a bit line conductive material is formed to be connected to the bit line pad 110a and the semiconductor substrate 100 to form the bit line 114, and a hard mask pattern 116 is formed on the bit line 114. In addition, the storage electrode contact plug 118 is formed by forming a conductive material for the low cathode contact plug to be connected to the storage electrode contact plug pad 108a and the semiconductor substrate 100.

상술한 바와 같이, 본 발명은 제 2 트렌치에 매립된 게이트 전극의 폭을 확장함으로써 게이트 저항을 감소시켜 반도체 소자의 특성을 향상시킴과 동시에 제 2 트렌치 측벽에 형성된 비트라인 패드 및 저장전극 콘택플러그 패드와 연결되는 비트라인 및 저장전극 콘택플러그를 형성함으로써 비트라인 및 저장전극 콘택플러그가 활성영역과 연결되는 면적이 감소되는 것을 방지할 수 있다.  As described above, the present invention improves the characteristics of the semiconductor device by reducing the gate resistance by expanding the width of the gate electrode embedded in the second trench, and at the same time, the bit line pad and the storage electrode contact plug pad formed on the sidewalls of the second trench. By forming the bit line and the storage electrode contact plug connected to each other, the area in which the bit line and the storage electrode contact plug are connected to the active region can be prevented from being reduced.

본 발명은 기재된 실시예에 한정하는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않는 한 다양하게 수정 및 변형을 할 수 있음은 당업자에게 자명하다고 할 수 있는 바, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속하는 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit and scope of the invention as defined by the appended claims. Of the present invention.

Claims (15)

반도체 기판 내 구비되는 제 1 폭을 갖는 제 1 트렌치, 제 4 트렌치 및 상기 제 1 폭보다 큰 제 2 폭을 갖는 제 2 트렌치, 제 3 트렌치를 포함하는 트렌치;
상기 트렌치 내 매립되는 게이트 전극;
상기 게이트 전극 상부에 구비되는 실링 절연막; 및
상기 실링 절연막 상부에 구비되는 상기 제 2 트렌치 및 상기 제 3 트렌치의 측벽에 구비되는 도전성 패드를 포함하는 것을 특징으로 하는 반도체 소자. A trench including a first trench having a first width, a fourth trench, and a second trench having a second width greater than the first width and a third trench provided in the semiconductor substrate;
A gate electrode embedded in the trench;
A sealing insulating film provided on the gate electrode; And
And a conductive pad provided on sidewalls of the second trench and the third trench provided on the sealing insulating film. 청구항 1에 있어서,
상기 제 2 트렌치 및 상기 제 3 트렌치는 서로 이웃하며 이격되는 것을 특징으로 하는 반도체 소자.The method according to claim 1,
And the second trench and the third trench are adjacent to each other and spaced apart from each other. 청구항 1에 있어서,
상기 제 2 트렌치 및 상기 제 3 트렌치는 상기 제 1 트렌치 및 상기 제 4 트렌치 사이에 구비되는 것을 특징으로 하는 반도체 소자.The method according to claim 1,
And the second trench and the third trench are disposed between the first trench and the fourth trench. 청구항 1에 있어서,
상기 도전성 패드는
상기 제 2 트렌치의 일측벽 및 상기 제 3 트렌치의 타측벽에 구비되는 저장전극 콘택플러그 패드; 및
상기 제 2 트렌치의 타측벽 및 상기 제 3 트렌치의 일측벽에 구비되는 비트라인 패드를 포함하는 것을 특징으로 하는 반도체 소자.The method according to claim 1,
The conductive pad is
A storage electrode contact plug pad provided on one side wall of the second trench and the other side wall of the third trench; And
And a bit line pad provided on the other side wall of the second trench and the one side wall of the third trench. 청구항 4에 있어서,
상기 저장전극 콘택플러그 패드와 이웃하는 상기 반도체 기판과 연결되는 저장전극 콘택플러그; 및
상기 비트라인 패드와 이웃하는 상기 반도체 기판과 연결되는 비트라인을 더 포함하는 것을 특징으로 하는 반도체 소자. The method of claim 4,
A storage electrode contact plug connected to the storage electrode contact plug pad and the semiconductor substrate adjacent to the storage electrode contact plug pad; And
And a bit line connected to the semiconductor substrate adjacent to the bit line pad. 청구항 5에 있어서,
상기 제 2 트렌치 또는 상기 제 3 트렌치의 폭은
상기 저장전극 콘택플러그와 상기 비트라인이 이격되는 폭보다 작은 폭을 갖는 것을 특징으로 하는 반도체 소자.The method according to claim 5,
The width of the second trench or the third trench is
And a width smaller than a width at which the storage electrode contact plug and the bit line are spaced apart from each other. 반도체 기판을 식각하여 제 1 폭을 갖는 제 1 트렌치, 제 4 트렌치 및 상기 제 1 폭보다 큰 제 2 폭을 갖는 제 2 트렌치, 제 3 트렌치를 포함하는 트렌치를 형성하는 단계;
상기 트렌치 내 게이트 전극을 형성하는 단계;
상기 게이트 전극 상부에 실링 절연막을 형성하는 단계; 및
상기 실링 절연막 상부로 상기 제 2 트렌치 및 상기 제 3 트렌치의 측벽에 도전성 패드를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.Etching the semiconductor substrate to form a trench comprising a first trench having a first width, a fourth trench and a second trench having a second width greater than the first width, the third trench;
Forming a gate electrode in the trench;
Forming a sealing insulating layer on the gate electrode; And
Forming a conductive pad on the sidewalls of the second trench and the third trench over the sealing insulating film. 청구항 7에 있어서,
상기 제 2 트렌치 및 상기 제 3 트렌치는 서로 이웃하며 이격되도록 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법.The method of claim 7,
And the second trench and the third trench are adjacent to and spaced apart from each other. 청구항 7에 있어서,
상기 제 2 트렌치 및 상기 제 3 트렌치는 상기 제 1 트렌치 및 상기 제 4 트렌치 사이에 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법.The method of claim 7,
And the second trench and the third trench are formed between the first trench and the fourth trench. 청구항 7에 있어서,
상기 도전성 패드를 형성하는 단계는
상기 제 2 트렌치의 일측벽 및 상기 제 3 트렌치의 타측벽에 저장전극 콘택플러그 패드를 형성하는 단계; 및
상기 제 2 트렌치의 타측벽 및 상기 제 3 트렌치의 일측벽에 비트라인 패드를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.The method of claim 7,
Forming the conductive pad
Forming a storage electrode contact plug pad on one side wall of the second trench and the other side wall of the third trench; And
Forming bit line pads on the other side wall of the second trench and the one side wall of the third trench. 청구항 10에 있어서,
상기 저장전극 콘택플러그 패드를 형성하는 단계는
상기 트렌치 상부에 도전물질을 형성하는 단계;
상기 도전물질에 평탄화 식각공정을 수행하는 단계; 및
상기 제 2 트렌치의 일측벽 및 상기 제 3 트렌치의 타측벽을 덮는 마스크 패턴을 형성한 후 상기 마스크 패턴을 식각마스크로 상기 도전물질을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.The method of claim 10,
Forming the storage electrode contact plug pad
Forming a conductive material on the trench;
Performing a planarization etching process on the conductive material; And
And forming a mask pattern covering one side wall of the second trench and the other side wall of the third trench, and etching the conductive material using the mask pattern as an etch mask. 청구항 10에 있어서,
상기 비트라인 패드를 형성하는 단계는
상기 트렌치 상부에 도전물질을 형성하는 단계;
상기 도전물질에 평탄화 식각공정을 수행하는 단계; 및
상기 제 2 트렌치의 타측벽 및 상기 제 3 트렌치의 일측벽을 덮는 마스크 패턴을 형성한 후 상기 마스크 패턴을 식각마스크로 상기 도전물질을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.The method of claim 10,
Forming the bit line pad
Forming a conductive material on the trench;
Performing a planarization etching process on the conductive material; And
And forming a mask pattern covering the other side wall of the second trench and one side wall of the third trench, and then etching the conductive material using the mask pattern as an etch mask. 청구항 10에 있어서,
상기 도전성 패드를 형성하는 단계 이후
상기 도전성 패드 및 이와 이웃하는 상기 반도체 기판 상에 비트라인 및 저장전극 콘택플러그를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.The method of claim 10,
After forming the conductive pad
And forming a bit line and a storage electrode contact plug on the conductive pad and the semiconductor substrate adjacent thereto. 청구항 13에 있어서,
상기 비트라인 및 상기 저장전극 콘택플러그를 형성하는 단계는
상기 반도체 기판, 상기 실링절연막 및 상기 도전성 패드 상부에 층간절연막을 형성하는 단계;
상기 비트라인 패드 및 이와 이웃하는 반도체 기판이 노출되고, 상기 저장전극 콘택플러그 패드 및 이와 이웃하는 반도체 기판이 노출되도록 상기 층간절연막을 식각하는 단계; 및
상기 비트라인 패드 및 이와 이웃하는 반도체 기판과 연결되도록 상기 비트라인용 도전물질을 형성하고, 상기 저장전극 콘택플러그 패드 및 이와 이웃하는 반도체 기판과 연결되도록 상기 저장전극 콘택플러그용 도전물질을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.The method according to claim 13,
The forming of the bit line and the storage electrode contact plug may include
Forming an interlayer insulating film on the semiconductor substrate, the sealing insulating film, and the conductive pad;
Etching the interlayer insulating layer to expose the bit line pad and the semiconductor substrate adjacent thereto and to expose the storage electrode contact plug pad and the semiconductor substrate adjacent thereto; And
Forming a conductive material for the bit line to be connected to the bit line pad and a semiconductor substrate adjacent thereto, and forming a conductive material for the storage electrode contact plug to be connected to the storage electrode contact plug pad and a semiconductor substrate adjacent thereto. Forming method of a semiconductor device comprising a. 청구항 14에 있어서,
상기 저장전극 콘택플러그 및 상기 비트라인이 이격되는 폭은 상기 제 2 트렌치 또는 상기 제 3 트렌치의 폭보다 작은 폭을 갖도록 형성되는 반도체 소자의 형성 방법.The method according to claim 14,
And a width at which the storage electrode contact plug and the bit line are spaced apart from each other is smaller than a width of the second trench or the third trench.
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