KR20120113815A - Semiconductor substarte and semiconductor package - Google Patents

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KR20120113815A
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김준철
김동수
육종민
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Abstract

PURPOSE: A semiconductor substrate and a semiconductor package are provided to implement high frequency system with high integration by using SIW(Substrate Integrated Waveguide) and embedded IC interconnection technology. CONSTITUTION: A cavity is formed on a silicon substrate(100). A first metal layer(103) is formed on the lower side of the cavity by electroplating. Organic materials(105) are filled in the cavity by a lamination process. A second metal layer(107) is formed in the cavity with the organic materials by electroplating. A plurality of via holes(109) are formed between the first metal layer and the second metal layer.

Description

반도체 기판 및 반도체 패키지{SEMICONDUCTOR SUBSTARTE AND SEMICONDUCTOR PACKAGE}Semiconductor Substrate and Semiconductor Package {SEMICONDUCTOR SUBSTARTE AND SEMICONDUCTOR PACKAGE}

본 발명은 반도체 기판 및 반도체 패키지에 관한 것이다.The present invention relates to a semiconductor substrate and a semiconductor package.

한정된 주파수 자원으로 인해 30GHZ(밀리미터파) 이상의 높은 주파수 영역에 대한 연구가 진행되고 있다.Due to the limited frequency resources, studies on the high frequency region above 30 GHZ (millimeter wave) are being conducted.

높은 주파수 영역에서는 전송선의 큰 손실로 인해 필터(Filter) 등과 같은 수동 소자의 소형화가 어렵다. 그리고 모놀리식 IC(monolithic IC) 형태의 제품화가 어렵기 때문에 하이브리드 타입(Hybrid type)의 제품 개발이 주를 이루고 있다.In the high frequency region, due to the large loss of transmission lines, it is difficult to miniaturize passive elements such as filters. And since it is difficult to commercialize the monolithic IC (monolithic IC) form, the development of the hybrid type (Hybrid type) is the main.

여기서, 모놀리식 마이크로파 집적 회로(MMIC) 또는 SoC(System on a Chip) 기술을 이용한 고주파 IC들의 경우, 스케일링 다운(scaling down)으로 인해 공정 비용이 매우 비싸고, 수동 소자를 집적할 경우 사이즈(size) 증가로 인해 가격 경쟁력이 떨어진다. 따라서, 여러 가지의 소자를 묶기 위한 기판 및 패키지 기술이 매우 중요하다. Here, high frequency ICs using a monolithic microwave integrated circuit (MMIC) or a System on a Chip (SoC) technology have a very high process cost due to scaling down, and a size when a passive device is integrated ) The price competitiveness is lower due to the increase. Therefore, substrate and package technology for tying various devices is very important.

종래에는 라미네이트 Organic 기판을 이용한 패키지 기술이 널리 사용되고 있다. 그리고 고주파 영역에서의 전기적 손실을 줄이기 위해 도파로(SIW, Substrate Integrated Waveguide)구조의 전송선을 이용하고 있다. SIW는 초고주파용 소자를 구현함에 있어서 높은 품질 계수 (Quality Factor) 값을 가짐으로 인해 우수한 특성을 갖는 소자를 구현할 수 있는 장점이 있지만, 다른 구조 또는 소자들과 연결이 용이하지 않고 집적화에 어려움이 있다. Conventionally, a package technology using a laminate organic substrate is widely used. In order to reduce the electrical loss in the high frequency region, a transmission line of a SIW (Substrate Integrated Waveguide) structure is used. SIW has the advantage of realizing a device having excellent characteristics due to the high quality factor value in implementing the ultra high frequency device, but it is difficult to integrate with other structures or devices and difficult to integrate. .

이밖에, 실리콘 기판과 TSV(Through Silicon Via)를 활용한 SIW(Substrate Integrated Waveguide)를 구조를 활용한 고주파 수동소자 제작 기술이 있으나, 이러한 경우, 우수한 집적도를 가질 수는 있지만, 실리콘의 나쁜 절연 특성으로 인해 큰 전기적 손실이 발생할 수 있어 고주파 영역에서 우수한 성능의 도파로(SIW) 구현을 위해서는 고가의 고저항 실리콘(HRS, High Resistivity Silicon)을 사용해야 하는 문제점이 있다.In addition, there is a high-frequency passive device fabrication technology using a silicon substrate and substrate integrated waveguide (SIW) structure using TSV (Through Silicon Via), but in this case, it may have excellent integration, but the bad insulation characteristics of silicon Due to this, a large electrical loss may occur, which requires the use of expensive high resistance silicon (HRS) in order to implement a high performance waveguide (SIW) in the high frequency region.

본 발명의 해결하려는 과제는 초소형 밀리미터파 시스템 구현을 위해 실리콘을 활용한 반도체 기판 및 반도체 패키지를 제공하는 것이다.The problem to be solved of the present invention is to provide a semiconductor substrate and a semiconductor package using silicon to implement a compact millimeter wave system.

본 발명의 한 특징에 따르면, 반도체 기판이 제공된다. 이 기판은, 캐비티가 형성된 실리콘 기판 그리고 상기 캐비티에 유기 물질 또는 공기를 채워 형성된 도파로를 포함한다.According to one feature of the invention, a semiconductor substrate is provided. The substrate includes a silicon substrate in which a cavity is formed and a waveguide formed by filling an organic material or air in the cavity.

본 발명의 다른 특징에 따르면, 반도체 패키지가 제공된다. 이 패키지는, 제1 캐비티 및 제2 캐비티가 형성된 실리콘 기판, 상기 제1 캐비티에 유기 물질 또는 공기를 채워 형성된 도파로 그리고 상기 제2 캐비티에 실장된 반도체 칩을 포함하고, 상기 반도체 칩 위에 상기 도파로가 연결된 구조를 가진다.According to another feature of the invention, a semiconductor package is provided. The package includes a silicon substrate having a first cavity and a second cavity formed therein, a waveguide formed by filling an organic material or air in the first cavity, and a semiconductor chip mounted in the second cavity, wherein the waveguide is disposed on the semiconductor chip. It has a connected structure.

본 발명의 한 실시예에 따르면, 실리콘 캐비티를 이용하여 이종 IC에 대한 임베디드 IC 패키지(Embedded IC Package) 구현이 가능하여 밀리미터파 대역에 응용이 가능한 정밀 패키지 기술을 제공한다.According to an embodiment of the present invention, an embedded IC package for a heterogeneous IC may be implemented using a silicon cavity, thereby providing a precision package technology applicable to a millimeter wave band.

또한, 로시 실리콘(Lossy Silicon) 기판을 활용하여 고주파 대역에서 응용이 가능한 SIW(Substrate Integrated Waveguide) 집적기술이 가능하다. In addition, by utilizing a Rossi Silicon substrate, a Substrate Integrated Waveguide (SIW) integration technology that can be applied in a high frequency band is possible.

또한, 도파로 구조의 SIW와 임베디드 IC 인터코넥션(Embedded IC Interconnection) 기술을 이용해 높은 집적도를 갖는 고주파 시스템 구현이 가능하다.In addition, high-density high frequency systems can be implemented using waveguide-structured SIW and embedded IC interconnection technology.

또한, EMI(Electromagnetic Interference) & EMC(Electromagnetic Compatibility)에 민감한 IC에 대한 메탈 쉴드 패키지(Metal Shield Package) 구조 구현이 가능하다.In addition, it is possible to implement a metal shield package structure for an IC that is sensitive to electromagnetic interference (EMI) and electromagnetic compatibility (EMC).

도 1 내지 도 4는 본 발명의 실시예에 따른 반도체 기판의 공정 단계별 단면도이다.
도 5는 본 발명의 실시예에 따른 반도체 기판의 평면도이다.
도 6은 본 발명의 하나의 실시예에 따른 반도체 패키지의 평면도이다.
도 7은 도 6의 단면도이다.
도 8 내지 도 11은 본 발명의 다른 실시예에 따른 반도체 패키지의 공정 단계별 단면도이다.1 to 4 are cross-sectional views of steps of a semiconductor substrate according to an embodiment of the present invention.
5 is a plan view of a semiconductor substrate according to an embodiment of the present invention.
6 is a plan view of a semiconductor package according to an embodiment of the present invention.
7 is a cross-sectional view of FIG. 6.
8 to 11 are cross-sectional views of the semiconductor package according to another embodiment of the inventive concept.

아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention. The present invention may, however, be embodied in many different forms and should not be construed as limited to the embodiments set forth herein. In the drawings, parts irrelevant to the description are omitted in order to clearly describe the present invention, and like reference numerals designate like parts throughout the specification.

이하, 도면을 참조로 하여 본 발명의 실시예에 따른 반도체 기판 및 반도체 패키지에 대하여 상세히 설명한다.Hereinafter, a semiconductor substrate and a semiconductor package according to an embodiment of the present invention will be described in detail with reference to the drawings.

도 1 내지 도 4는 본 발명의 실시예에 따른 반도체 기판의 공정 단계별 단면도이다.1 to 4 are cross-sectional views of process steps of a semiconductor substrate according to an embodiment of the present invention.

도 1을 참조하면, 실리콘 기판(100)에 캐비티(Cavity)(101)를 형성한다. 플라즈마 에칭(Plasma Etching) 또는 화학 에칭을 이용해 실리콘 기판(100)에 캐비티(101)가 생성된다. 이때, 캐비티(101)는 에칭 방법 이외에 레이저 식각을 이용해 형성될 수 있다.Referring to FIG. 1, a cavity 101 is formed in the silicon substrate 100. The cavity 101 is created in the silicon substrate 100 using plasma etching or chemical etching. In this case, the cavity 101 may be formed using laser etching in addition to an etching method.

이때, 도 2를 참조하면, 캐비티(101)의 저면에 전기적 도금을 이용해 제1 금속층(103)을 형성한다.In this case, referring to FIG. 2, the first metal layer 103 is formed on the bottom surface of the cavity 101 by electroplating.

또한, 도 3을 참조하면, 제1 금속층(103)이 형성된 캐비티(101)에 라미네이션 공정(lamination process)을 이용해 유기 물질(organic)(105)로 채우고 평탄화시킨다. 이러한 유기 물질로는 에폭시(Epoxy), 폴리머(Polymer) 등이 사용될 수 있다. In addition, referring to FIG. 3, the cavity 101 in which the first metal layer 103 is formed is filled and planarized with an organic material 105 using a lamination process. As such an organic material, epoxy, polymer, or the like may be used.

이때, 라미네이션 조건을 조정하여 캐비티(101)에 유기 물질(105) 대신 공기(air)가 채워지도록 할 수 있다.In this case, the lamination conditions may be adjusted to fill the cavity 101 with air instead of the organic material 105.

마지막으로, 도 4를 참조하면, 유기 물질(105)이 채워진 캐비티(101)에 전기적 도금을 이용해 제2 금속층(107)을 형성한다. 그리고 제1 금속층(103)과 제2 금속층(107) 사이에 복수의 비아 홀(109)을 형성한다. Finally, referring to FIG. 4, the second metal layer 107 is formed in the cavity 101 filled with the organic material 105 by electroplating. A plurality of via holes 109 are formed between the first metal layer 103 and the second metal layer 107.

이처럼, 실리콘 기판(100)에 구비된 캐비티(101)의 저면에 제1 금속층(103)을 형성한 후에 유기 물질(105) 또는 공기를 채운 후 제2 금속층(107)을 형성하고, 제1 금속층(103)과 제2 금속층(107) 사이에 복수의 비아 홀(109)을 형성하여 실리콘 기판(100)에 도파로를 구현한다. 이렇게 구현된 도파로(SIW, Substrate Integrated Waveguide)는 로시 실리콘(Lossy Silicon)에서도 고성능의 고주파용 도파로 구현이 가능하게 된다.As such, after the first metal layer 103 is formed on the bottom surface of the cavity 101 provided in the silicon substrate 100, the second metal layer 107 is formed after filling the organic material 105 or air, and then forming the first metal layer. A plurality of via holes 109 are formed between the 103 and the second metal layer 107 to implement the waveguide in the silicon substrate 100. Substrate Integrated Waveguide (SIW) implemented in this way enables high-performance waveguide for high frequency in Rossi Silicon.

도 5는 본 발명의 실시예에 따른 반도체 기판의 평면도로서, 도 5의 A??A'의 절단면도가 도 4와 같다.FIG. 5 is a plan view of a semiconductor substrate according to an embodiment of the present invention, and a cut cross-sectional view of A′A ′ of FIG. 5 is shown in FIG. 4.

도 5를 참조하면, 실리콘으로 이루어진 반도체 기판(또는 실리콘 기판)(100)은 복수의 비아 홀(109)을 따라 캐비티 영역(101')이 표시되어 있고, 캐비티 영역(101') 내에 도파로(111)가 구현된다.Referring to FIG. 5, in the semiconductor substrate (or silicon substrate) 100 made of silicon, a cavity region 101 ′ is displayed along a plurality of via holes 109, and a waveguide 111 is formed in the cavity region 101 ′. ) Is implemented.

한편, 도 6은 본 발명의 하나의 실시예에 따른 반도체 패키지의 평면도이고, 도 7은 도 6의 B??B'단면도이다.6 is a plan view of a semiconductor package according to an exemplary embodiment of the present invention, and FIG. 7 is a cross-sectional view taken along line B′B ′ of FIG. 6.

도 6을 참조하면, 도 5의 도파로(111)가 IC 칩(200)과 바로 연결된다.Referring to FIG. 6, the waveguide 111 of FIG. 5 is directly connected to the IC chip 200.

도 7을 참조하면, 반도체 패키지는 실리콘 기판(100)에 플라즈마 에칭, 화학 에칭 또는 레이저 식각등을 이용하여 제1 캐비티(101) 및 제2 캐비티(113)가 형성된다. 여기서, 제1 캐비티(101)는 도 1 내지 도 5의 캐비티(101)와 동일하다.Referring to FIG. 7, in the semiconductor package, a first cavity 101 and a second cavity 113 are formed on the silicon substrate 100 using plasma etching, chemical etching, or laser etching. Here, the first cavity 101 is the same as the cavity 101 of FIGS. 1 to 5.

이때, 제1 캐비티(101)의 저면에 제1 금속층(103)을 형성한 후에 유기 물질 또는 공기(105)를 채운 후 제2 금속층(107)을 형성하고, 복수의 비아 홀(109)을 형성하여 도파로가 구현된다.In this case, the first metal layer 103 is formed on the bottom surface of the first cavity 101, the organic material or air 105 is filled, and then the second metal layer 107 is formed, and a plurality of via holes 109 are formed. The waveguide is implemented.

또한, 제2 캐비티(113)에 IC 칩(200)이 실장된 후에 그 위로 제1 캐비티(101)에 채워진 유기 물질 또는 공기(105)가 채워지고, 제3 금속층(115)이 형성된 후 복수의 비아 홀(109)이 형성된 구조로 이루어진다.In addition, after the IC chip 200 is mounted in the second cavity 113, an organic material or air 105 filled in the first cavity 101 is filled thereon, and a plurality of third metal layers 115 are formed. The via hole 109 is formed.

이처럼, 도파로가 직접 IC 칩(200)이 실장된 실리콘 기판(100)으로 결합된 Embedded IC package가 구현된다.As such, the embedded IC package in which the waveguide is directly coupled to the silicon substrate 100 on which the IC chip 200 is mounted is implemented.

다음, 도 8 내지 도 11은 본 발명의 다른 실시예에 따른 반도체 패키지의 공정 단계별 단면도로서, 도 7의 도파로가 결합된 Embedded IC package에 추가적인 공정을 적용하여 IC 회로를 보호 할 수 있는 Metal shield 구조를 가진 패키지의 공정 단계별 단면도를 나타낸다.Next, FIGS. 8 to 11 are cross-sectional views of a semiconductor package according to another exemplary embodiment of the present invention, and a metal shield structure in which an IC circuit may be protected by applying an additional process to the embedded IC package coupled with the waveguide of FIG. 7. Represents a cross-sectional view of the process step of the package.

먼저, 도 8을 참조하면, 도 7의 도파로가 결합된 Embedded IC package 위에 보호층(300)이 형성된다. 즉 즉 제3 금속층(115)이 형성된 반도체 칩(200)의 상층부에 진공(low vacumn) 혹은 질소(N2)가 채워지기 위한 제3 캐비티(117)가 마련되고, 유기 물질로 이루어진 보호층(300)이 제2 금속층(107), 제3 금속층(115)이 형성된 유기 물질 또는 공기(105)로 채워진 도파로 위에 형성된다.First, referring to FIG. 8, a protective layer 300 is formed on an embedded IC package to which the waveguide of FIG. 7 is coupled. That is, a third cavity 117 is formed in the upper layer of the semiconductor chip 200 on which the third metal layer 115 is formed to fill a low vacumn or nitrogen (N 2), and the protective layer 300 made of an organic material. ) Is formed on the waveguide filled with the second metal layer 107, the organic material on which the third metal layer 115 is formed, or the air 105.

이때, 도 9를 참조하면, 보호층(300) 위에는 본딩층(119)이 형성되고, 본딩층(119) 위에는 Cu 혹은 Ni와 같은 제4 금속층(121)이 형성된다.In this case, referring to FIG. 9, a bonding layer 119 is formed on the protective layer 300, and a fourth metal layer 121 such as Cu or Ni is formed on the bonding layer 119.

여기서, Organic Cavity(117)를 가진 보호층(300)은 SU??8과 같은 리퀴드 에폭시(Liquid Epoxy) 또는 필름(Film) 형태의 폴리머를 이용한 패터닝(Patterning) 공정을 통해 형성될 수 있다. 또한, 관통 패턴(Pattern)이 형성된 유기 물질 필름(Organic Film)을 이용한 라미네이션 공정을 통해 구현이 가능하다.Here, the protective layer 300 having the organic cavity 117 may be formed through a patterning process using a liquid epoxy or film type polymer such as SU ?? 8. In addition, it can be implemented through a lamination process using an organic film in which a through pattern is formed.

도 10을 참조하면, 보호층(300), 본딩층(119) 및 제4 금속층(121)에 복수의 구멍(123)이 형성된다. Referring to FIG. 10, a plurality of holes 123 are formed in the protective layer 300, the bonding layer 119, and the fourth metal layer 121.

도 11을 참조하면, 도 10에서 형성된 복수의 구멍(121)에 안테나(125)는 금속 쉴드(127)가 장착되어 고주파 응용을 위한 토탈 시스템 모듈(total system module) 제작이 가능하게 된다. 이때, 제4 금속층(121)은 제거된다.Referring to FIG. 11, a metal shield 127 may be mounted on the plurality of holes 121 formed in FIG. 10 to manufacture a total system module for a high frequency application. At this time, the fourth metal layer 121 is removed.

지금까지 기술한 바에 따르면, 본 발명의 실시예에 따르면, 고주파 패키지의 집적도를 높이기 위해 박막 소자 집적이 가능한 실리콘을 기판으로 활용한 패키지 기술을 포함한다.As described above, according to the embodiment of the present invention, a package technology using silicon as a substrate capable of integrating a thin film device to increase the degree of integration of a high frequency package is included.

또한, 손실이 큰 실리콘 기판에서도 고주파 대역에서 응용 가능한 SIW를 구현하기 위해 실리콘 cavity와 organic lamination 기술을 이용한 SIW 구조를 포함한다.In addition, SIW structure using silicon cavity and organic lamination technology is included to realize SIW that can be applied in high frequency band even in high loss silicon substrate.

그리고 SIW 집적과 동시에 실리콘 내부에 IC가 삽입 실장 되어 기존 wire??bonding 또는 flip??chip 구조와 비교해 짧은 interconnection 구조를 갖는 패키지 구조를 포함한다.At the same time as the SIW integration, the IC is inserted into the silicon and includes a package structure having a short interconnection structure compared to the existing wire bond or flip chip structure.

또한, 상부에 antenna를 포함함과 동시에 IC 차폐 구조를 갖는 하나의 고주파용 시스템 패키지에 대한 구조를 포함한다.In addition, the antenna includes a structure for one high frequency system package having an IC shield structure at the same time as including an antenna.

이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments, It belongs to the scope of right.

Claims (7)

캐비티가 형성된 실리콘 기판 그리고
상기 캐비티에 유기 물질 또는 공기를 채워 형성된 도파로
을 포함하는 반도체 기판.Silicon substrate with cavity formed
Waveguide formed by filling the organic material or air in the cavity
A semiconductor substrate comprising a. 제1항에 있어서,
상기 도파로는,
상기 유기 물질 또는 공기가 채워지기 전에 상기 캐비티의 저면에 형성된 제1 금속층 그리고
상기 제1 금속층이 형성된 캐비티에 유기 물질 또는 공기가 채워진 후에 형성된 제2 금속층
을 포함하는 반도체 기판.The method of claim 1,
The waveguide,
A first metal layer formed on the bottom surface of the cavity before the organic material or air is filled and
The second metal layer formed after the organic material or air is filled in the cavity in which the first metal layer is formed.
A semiconductor substrate comprising a. 제2항에 있어서,
상기 도파로는,
상기 제1 금속층과 상기 제2 금속층 사이에 형성된 복수의 비아홀
을 포함하는 반도체 기판.The method of claim 2,
The waveguide,
A plurality of via holes formed between the first metal layer and the second metal layer
A semiconductor substrate comprising a. 제1 캐비티 및 제2 캐비티가 형성된 실리콘 기판,
상기 제1 캐비티에 유기 물질 또는 공기를 채워 형성된 도파로 그리고
상기 제2 캐비티에 실장된 반도체 칩을 포함하고,
상기 반도체 칩 위에 상기 도파로가 연결된 구조를 가지는 반도체 패키지.A silicon substrate on which a first cavity and a second cavity are formed,
A waveguide formed by filling an organic material or air in the first cavity;
A semiconductor chip mounted in the second cavity,
And a waveguide connected to the semiconductor chip. 제4항에 있어서,
상기 도파로는,
상기 제1 캐비티의 저면에 상기 유기 물질 또는 공기가 채워지기 전에 형성된 제1 금속층,
상기 제1 금속층 위에 유기 물질 또는 공기가 채워진 후에 형성된 제2 금속층,
상기 반도체 칩 위에 유기 물질 또는 공기가 채워진 후에 형성된 제3 금속층 그리고
상기 제1 금속층과 상기 제2 금속층 사이와, 상기 반도체 칩과 상기 제3 금속층 사이에 형성되는 복수의 비아 홀
을 포함하는 반도체 패키지.The method of claim 4, wherein
The waveguide,
A first metal layer formed before the organic material or air is filled in the bottom surface of the first cavity,
A second metal layer formed after the organic material or air is filled on the first metal layer,
A third metal layer formed after the organic material or air is filled on the semiconductor chip;
A plurality of via holes formed between the first metal layer and the second metal layer and between the semiconductor chip and the third metal layer
≪ / RTI > 제5항에 있어서,
상기 도파로 위에 적층되고, 상기 제3 금속층이 형성된 반도체 칩 상층부에 진공 혹은 질소가 채워지기 위한 캐비티가 마련된 유기 물질로 이루어진 보호층,
상기 보호층 위에 형성된 본딩층 그리고
상기 본딩층 위에 형성된 제4 금속층
을 더 포함하는 반도체 패키지.The method of claim 5,
A protective layer made of an organic material stacked on the waveguide and having a cavity for filling vacuum or nitrogen on an upper portion of the semiconductor chip on which the third metal layer is formed;
A bonding layer formed on the protective layer and
A fourth metal layer formed on the bonding layer
A semiconductor package further comprising. 제6항에 있어서,
상기 보호층, 상기 본딩층 및 상기 제4 금속층은,
안테나 또는 금속 쉴드가 장착되기 위한 복수의 구멍이 이어져 형성되는 반도체 패키지.The method of claim 6,
The protective layer, the bonding layer and the fourth metal layer,
A semiconductor package formed by connecting a plurality of holes for mounting an antenna or a metal shield.
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