KR20120101258A - Semiconductor device and fabricating method thereof - Google Patents

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KR20120101258A
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Abstract

PURPOSE: A semiconductor device and a manufacturing method thereof are provided to improve reliability and accuracy of a process by forming a metal layer on a lower portion of a glass wafer in an initial step of the process. CONSTITUTION: A semiconductor substrate(110) comprises an upper side(111) and a lower side(112). A metal layer(120) is formed on a lower portion of the semiconductor substrate. A first dielectric layer(130) is formed on a passivation layer(114) into a predetermined thickness. A second dielectric layer(150) is formed on the first dielectric layer into the predetermined thickness. An UBM layer(160) is formed on a land(141) exposed through a second opening(151) of the second dielectric layer.

Description

반도체 디바이스 및 그 제조 방법{Semiconductor device and fabricating method thereof}Semiconductor device and fabrication method

본 발명은 반도체 디바이스 및 그 제조 방법에 관한 것이다.The present invention relates to a semiconductor device and a method of manufacturing the same.

일반적으로 TFT, 발광 소자, 액정 소자, 메모리 소자, 박막 다이오드 등과 같은 반도체 디바이스에는 글라스 웨이퍼가 사용된다. 여기서, 글라스 웨이퍼는 레이저나 빛을 투과시키는 성질을 갖는다. 따라서, 이러한 글라스 웨이퍼는 공정상의 얼라인먼트(alignment)나 위치 인식을 위해 입사되는 레이저 또는 빛을 투과시키므로 제조 공정상에서의 웨이퍼의 인식률이 낮다. 물론, 글라스 웨이퍼의 인식률을 높이기 위해 웨이퍼의 에지(edge)에 metal rim을 적용하기도 하지만 이는 웨이퍼의 폭을 넓히는데 제한이 있다. 이에 따라, 글라스 웨이퍼의 인식률을 높이는 방법이 요구되고 있다.
Generally, glass wafers are used for semiconductor devices such as TFTs, light emitting devices, liquid crystal devices, memory devices, thin film diodes, and the like. Here, the glass wafer has a property of transmitting a laser or light. Therefore, the glass wafer transmits a laser or light incident for alignment or position recognition in the process, so that the recognition rate of the wafer in the manufacturing process is low. Of course, a metal rim may be applied to the edge of the wafer in order to increase the recognition rate of the glass wafer, but this is limited to widening the wafer. Accordingly, there is a demand for a method of increasing the recognition rate of the glass wafer.

본 발명은 글라스 웨이퍼의 인식률을 높일 수 있는 반도체 디바이스 및 그 제조 방법을 제공하는데 있다.
An object of the present invention is to provide a semiconductor device and a method of manufacturing the same which can increase the recognition rate of a glass wafer.

본 발명에 의한 반도체 디바이스는 상면에 적어도 하나의 본드 패드가 형성되며, 글라스로 이루어진 반도체 기판; 상기 반도체 기판의 하면에 형성된 금속층; 및 상기 본드 패드와 전기적으로 연결된 솔더볼을 포함한다.According to an aspect of the present invention, there is provided a semiconductor device including: a semiconductor substrate having at least one bond pad formed on an upper surface thereof; A metal layer formed on a bottom surface of the semiconductor substrate; And solder balls electrically connected to the bond pads.

상기 금속층은 티타늄텅스텐(TiW), 티타늄(Ti), 크롬(Cr) 또는 알루미늄(Al) 중에서 어느 하나로 형성될 수 있다.The metal layer may be formed of any one of titanium tungsten (TiW), titanium (Ti), chromium (Cr), or aluminum (Al).

상기 본드 패드와 솔더볼을 전기적으로 연결시키는 재배선층을 더 포함할 수 있다. 상기 재배선층과 반도체 기판 사이에는 제 1 유전층이 형성될 수 있다. 상기 재배선층에는 UBM층이 형성되며, 상기 솔더볼은 상기 UBM층을 통해 상기 재배선층에 전기적으로 연결될 수 있다. 더불어, 상기 솔더볼은 상기 재배선층에 직접적으로 연결될 수 있다.The apparatus may further include a redistribution layer electrically connecting the bond pad and the solder ball. A first dielectric layer may be formed between the redistribution layer and the semiconductor substrate. A UBM layer is formed on the redistribution layer, and the solder ball may be electrically connected to the redistribution layer through the UBM layer. In addition, the solder ball may be directly connected to the redistribution layer.

또한, 상기 재배선층의 상부에는 제 2 유전층이 형성될 수 있다.In addition, a second dielectric layer may be formed on the redistribution layer.

또한, 상기 본드 패드에 형성되어, 본드 패드와 솔더볼을 전기적으로 연결시키는 UBM층을 더 포함할 수 있다. 상기 반도체 기판의 상부에는 유전층이 형성될 수 있다.In addition, the bonding pad may further include a UBM layer electrically connecting the bond pad and the solder ball. A dielectric layer may be formed on the semiconductor substrate.

또한, 상기 본드 패드와 솔더볼을 전기적으로 연결시키는 재배선층을 더 포함하고, 상기 재배선층은 상기 반도체 기판 상면에 형성될 수 있다. 상기 솔더볼은 상기 재배선층에 직접적으로 연결될 수 있다. 상기 반도체 기판의 상부에는 유전층이 형성될 수 있다.The semiconductor device may further include a redistribution layer electrically connecting the bond pad and the solder ball, and the redistribution layer may be formed on an upper surface of the semiconductor substrate. The solder ball may be directly connected to the redistribution layer. A dielectric layer may be formed on the semiconductor substrate.

또한, 본 발명에 의한 반도체 디바이스의 제조 방법은 상면에 적어도 하나의 본드 패드가 형성된 글라스 웨이퍼를 준비하는 글라스 웨이퍼 준비 단계; 상기 글라스 웨이퍼의 하면에 금속층을 형성하는 백 사이드 금속화 단계; 상기 글라스 웨이퍼의 상면에 회로 패턴을 형성하는 회로 패턴 형성 단계; 및 상기 회로 패턴에 솔더볼을 부착하는 솔더볼 부착 단계를 포함한다.In addition, the method for manufacturing a semiconductor device according to the present invention includes a glass wafer preparation step of preparing a glass wafer having at least one bond pad formed on an upper surface thereof; A back side metallization step of forming a metal layer on a bottom surface of the glass wafer; A circuit pattern forming step of forming a circuit pattern on an upper surface of the glass wafer; And a solder ball attaching step of attaching a solder ball to the circuit pattern.

상기 백 사이드 금속화 단계는 상기 글라스 웨이퍼의 하면에 티타늄텅스텐(TiW), 티타늄(Ti), 크롬(Cr) 또는 알루미늄(Al) 중에서 어느 하나로 금속층을 형성할 수 있다.The back side metallization step may form a metal layer on any one of titanium tungsten (TiW), titanium (Ti), chromium (Cr) or aluminum (Al) on the bottom surface of the glass wafer.

또한, 상기 회로 패턴 형성 단계는 상기 글라스 웨이퍼의 상면에 제 1 유전층을 형성하는 제 1 유전층 형성 단계; 상기 본드 패드와 연결되고, 상기 제 1 유전층 위로 연장된 재배선층을 형성하는 재배선층 형성 단계; 상기 제 1 유전층 및 재배선층 위에 제 2 유전층을 형성하는 제 2 유전층 형성 단계; 및 상기 재배선층의 일부에 UBM층을 형성하는 UBM층 형성 단계를 포함할 수 있다. 여기서, 상기 솔더볼 부착 단계는 상기 UBM층에 솔더볼을 부착할 수 있다.In addition, the circuit pattern forming step may include forming a first dielectric layer on an upper surface of the glass wafer; A redistribution layer forming step connected to the bond pads and forming a redistribution layer extending over the first dielectric layer; Forming a second dielectric layer over the first dielectric layer and the redistribution layer; And forming a UBM layer on a portion of the redistribution layer. Here, the solder ball attaching step may attach a solder ball to the UBM layer.

또한, 상기 회로 패턴 형성 단계는 상기 글라스 웨이퍼의 상면에 제 1 유전층을 형성하는 제 1 유전층 형성 단계; 상기 본드 패드와 연결되고, 상기 제 1 유전층 위로 연장된 재배선층을 형성하는 재배선층 형성 단계; 및 제 1 유전층 및 재배선층 위에 제 2 유전층을 형성하는 제 2 유전층 형성 단계를 포함할 수 있다. 여기서, 상기 솔더볼 부착 단계는 상기 재배선층의 일부에 솔더볼을 부착할 수 있다.In addition, the circuit pattern forming step may include forming a first dielectric layer on an upper surface of the glass wafer; A redistribution layer forming step connected to the bond pads and forming a redistribution layer extending over the first dielectric layer; And forming a second dielectric layer over the first dielectric layer and the redistribution layer. Here, the solder ball attaching step may attach a solder ball to a portion of the redistribution layer.

또한, 상기 회로 패턴 형성 단계는 상기 본드 패드와 연결되고, 상기 글라스 웨이퍼의 상면으로 연장된 재배선층을 형성하는 재배선층 형성 단계; 및 상기 재배선층 및 글라스 웨이퍼의 상면에 유전층을 형성하는 유전층 형성 단계를 포함할 수 있다. 여기서, 상기 솔더볼 부착 단계는 상기 재배선층의 일부에 솔더볼을 부착할 수 있다.The circuit pattern forming step may include: a redistribution layer forming step connected to the bond pads and forming a redistribution layer extending to an upper surface of the glass wafer; And forming a dielectric layer on an upper surface of the redistribution layer and the glass wafer. Here, the solder ball attaching step may attach a solder ball to a portion of the redistribution layer.

또한, 상기 회로 패턴 형성 단계는 상기 글라스 웨이퍼의 상면에 유전층을 형성하는 유전층 형성 단계; 및 상기 본드 패드의 일부에 UBM층을 형성하는 UBM층 형성 단계를 포함할 수 있다. 여기서, 상기 솔더볼 부착 단계는 상기 UBM층에 솔더볼을 부착할 수 있다.
The forming of the circuit pattern may include forming a dielectric layer on an upper surface of the glass wafer; And forming a UBM layer on a portion of the bond pad. Here, the solder ball attaching step may attach a solder ball to the UBM layer.

본 발명의 일 실시예에 따른 반도체 디바이스 및 그 제조 방법은 글라스 웨이퍼의 하면에 금속층을 형성함으로써, 글라스 웨이퍼의 인식률을 높일 수 있다. The semiconductor device and the method of manufacturing the same according to an embodiment of the present invention can increase the recognition rate of the glass wafer by forming a metal layer on the lower surface of the glass wafer.

또한, 본 발명의 일 실시예에 따른 반도체 디바이스 및 그 제조 방법은 공정의 처음단계에서 글라스 웨이퍼의 하면에 금속층을 형성함으로써, 공정상의 신뢰성 및 정확성을 향상시킬 수 있다.
In addition, the semiconductor device and the method of manufacturing the same according to an embodiment of the present invention can improve process reliability and accuracy by forming a metal layer on the lower surface of the glass wafer at the initial stage of the process.

도 1은 본 발명의 일 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 3은 본 발명의 또 다른 실시예에 또 따른 반도체 디바이스를 도시한 단면도이다.
도 4는 본 발명의 또 다른 실시예에 또 따른 반도체 디바이스를 도시한 단면도이다.
도 5는 본 발명이 일 실시예에 따른 반도체 디바이스의 제조 방법을 도시한 플로우 차트이다.
도 6a 내지 도 6g는 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 단면도이다.
도 7은 본 발명이 다른 실시예에 따른 반도체 디바이스의 제조 방법을 도시한 플로우 차트이다.
도 8a 내지 도 8f는 본 발명의 다른 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 단면도이다.
도 9는 본 발명이 또 다른 실시예에 따른 반도체 디바이스의 제조 방법을 도시한 플로우 차트이다.
도 10a 내지 도 10e는 본 발명의 또 다른 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 단면도이다.
도 11은 본 발명이 또 다른 실시예에 따른 반도체 디바이스의 제조 방법을 도시한 플로우 차트이다.
도 12a 내지 도 12e는 본 발명의 또 다른 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 단면도이다. 1 is a cross-sectional view illustrating a semiconductor device in accordance with an embodiment of the present invention.
2 is a cross-sectional view illustrating a semiconductor device in accordance with another embodiment of the present invention.
3 is a cross-sectional view illustrating another semiconductor device in accordance with another embodiment of the present invention.
4 is a cross-sectional view illustrating another semiconductor device in accordance with another embodiment of the present invention.
5 is a flowchart illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.
6A to 6G are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.
7 is a flowchart illustrating a method of manufacturing a semiconductor device according to another embodiment of the present invention.
8A to 8F are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with another embodiment of the present invention.
9 is a flowchart illustrating a method of manufacturing a semiconductor device according to another embodiment of the present invention.
10A to 10E are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with still another embodiment of the present invention.
11 is a flowchart illustrating a method of manufacturing a semiconductor device in accordance with still another embodiment of the present invention.
12A to 12E are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with still another embodiment of the present invention.

본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings such that those skilled in the art may easily implement the present invention.

도 1은 본 발명의 일 실시예에 따른 반도체 디바이스를 도시한 단면도이다.1 is a cross-sectional view illustrating a semiconductor device in accordance with an embodiment of the present invention.

도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 디바이스(100)는 반도체 기판(110), 금속층(120), 제 1 유전층(130), 재배선층(140), 제 2 유전층(150) UBM층(160) 및 솔더볼(170)을 포함한다.Referring to FIG. 1, a semiconductor device 100 according to an embodiment of the present invention may include a semiconductor substrate 110, a metal layer 120, a first dielectric layer 130, a redistribution layer 140, and a second dielectric layer 150. The UBM layer 160 and the solder ball 170 are included.

상기 반도체 기판(110)은 대략 평평한 상면(111)과, 상기 상면(111)의 반대면으로서 대략 평평한 하면(112)을 갖는다. 상기 반도체 기판(110)은 이산화규소(SiO2), 산화칼슘(CaO), 산화나트륨(Na2O) 및 그 등가물로 이루어진 글라스 기판일 수 있다. 이러한 글라스 기판을 이용하여 TFT, 발광 소자, 액정 소자, 메모리 소자, 박막 다이오드 등과 같은 반도체 디바이스를 제조할 수 있으나, 여기서 그 종류를 한정하는 것은 아니다. 또한, 상기 반도체 기판(110)은 상기 상면(111)에 적어도 하나의 본드 패드(113)가 형성될 수 있다. 더욱이, 상기 본드 패드(113)의 외주연인 상면(111)에는 패시베이션층(114)이 형성될 수 있다. 이러한 패시베이션층(114)은 PolyImide (PI), Benzo Cyclo Butene (BCB), Poly Benz Oxazole (PBO), BismaleimideTriazine (BT), phenolic resin, epoxy, 실리콘(Silicone), 산화막(SiO2), 질화막(Si3N4) 및 그 등가물중 선택된 어느 하나로 형성될 수 있으나, 여기서 상기 패시베이션층(114)의 재질을 한정하는 것은 아니다.The semiconductor substrate 110 has an approximately flat upper surface 111 and an approximately flat lower surface 112 as an opposite surface of the upper surface 111. The semiconductor substrate 110 may be a glass substrate made of silicon dioxide (SiO 2 ), calcium oxide (CaO), sodium oxide (Na 2 O), and equivalents thereof. Such glass substrates can be used to fabricate semiconductor devices such as TFTs, light emitting devices, liquid crystal devices, memory devices, thin film diodes, and the like, but are not limited thereto. In addition, at least one bond pad 113 may be formed on the upper surface 111 of the semiconductor substrate 110. In addition, a passivation layer 114 may be formed on the upper surface 111 of the outer periphery of the bond pad 113. The passivation layer 114 may be formed of polyimide (PI), benzocyclobutene (BCB), polybenz oxide (PBO), bismaleimide triazine (BT), phenolic resin, epoxy, silicon (Silicone), oxide film (SiO 2 ), nitride film (Si). 3 N 4 ) and an equivalent thereof may be formed, but the material of the passivation layer 114 is not limited thereto.

상기 금속층(120)은 상기 반도체 기판(110)의 하면(112)에 형성된다. 상기 금속층(120)은 스퍼터링(sputtering) 방법으로 상기 반도체 기판(110)의 하면(112)에 박막의 형태로 형성된다. 상기 금속층(120)은 대략 0.1㎛의 두께로 형성될 수 있으나, 본 발명에서 상기 금속층(120)의 두께를 한정하는 것은 아니다. 또한, 상기 금속층(120)은 스퍼터링 방법에 의해 비교적 넓은 면적에 형성될 수 있다. 즉, 상기 반도체 디바이스(100)를 제조하기 위해, 웨이퍼 상태에서 웨이퍼의 하면에 스퍼터링 방법으로 상기와 같은 금속층(120)을 형성하기 용이하다. 상기 금속층(120)은 티타늄텅스텐(TiW), 티타늄(Ti), 크롬(Cr), 알루미늄(Al) 또는 그 등가물 중에서 선택된 어느 하나로 형성될 수 있다. 이러한 금속층(120)은 글라스 기판으로 형성된 반도체 기판(110)의 인식률을 높여주는 역할을 한다. 여기서, 글라스 기판은 빛의 투과성 때문에 공정상에서 이를 인식하기가 쉽지 않다. 그러나, 본 발명과 같이 반도체 기판(110)의 하면(112)에 상기와 같은 금속층(120)을 형성하면, 공정상에서 얼라인먼트(alignment) 및 위치 인식을 위해 입사되는 레이저 또는 빛을 반사시킬 수 있으므로 반도체 기판(110)의 인식률을 높일 수 있다. 이에 따라, 제조 공정상의 신뢰성 및 정확성을 향상시킬 수 있다.The metal layer 120 is formed on the bottom surface 112 of the semiconductor substrate 110. The metal layer 120 is formed in the form of a thin film on the lower surface 112 of the semiconductor substrate 110 by a sputtering method. The metal layer 120 may be formed to a thickness of approximately 0.1 μm, but the thickness of the metal layer 120 is not limited in the present invention. In addition, the metal layer 120 may be formed in a relatively large area by a sputtering method. That is, in order to manufacture the semiconductor device 100, it is easy to form the metal layer 120 as described above by the sputtering method on the lower surface of the wafer in the wafer state. The metal layer 120 may be formed of any one selected from titanium tungsten (TiW), titanium (Ti), chromium (Cr), aluminum (Al), or an equivalent thereof. The metal layer 120 serves to increase the recognition rate of the semiconductor substrate 110 formed of the glass substrate. Here, the glass substrate is not easy to recognize in the process because of the light transmittance. However, when the metal layer 120 is formed on the lower surface 112 of the semiconductor substrate 110 as in the present invention, the semiconductor may reflect the laser or light incident for alignment and position recognition in the process. The recognition rate of the substrate 110 may be increased. Accordingly, reliability and accuracy in the manufacturing process can be improved.

상기 제 1 유전층(130)은 상기 패시베이션층(114) 위에 일정 두께로 형성되어 있다. 즉, 상기 제 1 유전층(130)은 상기 본드 패드(113)와 대응되는 영역에 제 1 오프닝(131)이 형성되며, 상기 패시베이션층(114)을 덮는다. 이러한 제 1 유전층(130)은 폴리이미드(Polyimide), 에폭시(epoxy), BCB(Benzo Cyclo Butene), PBO(Poly Benz Oxazole), BT(BismaleimideTriazine), 실리콘(Silicone), 산화막(SiO2), 질화막(Si3N4) 및 그 등가물중 선택된 어느 하나로 형성할 수 있으나, 여기서 그 재질을 한정하는 것은 아니다. The first dielectric layer 130 is formed on the passivation layer 114 to have a predetermined thickness. That is, the first dielectric layer 130 has a first opening 131 formed in a region corresponding to the bond pad 113, and covers the passivation layer 114. The first dielectric layer 130 may be made of polyimide, epoxy, BCB (Benzo Cyclo Butene), PBO (Poly Benz Oxazole), BT (BismaleimideTriazine), Silicon (Silicone), Oxide (SiO 2 ), Nitride (Si 3 N 4 ) and its equivalents may be formed of any one, but the material is not limited thereto.

상기 재배선층(140)은 일단이 상기 본드 패드(113)에 전기적으로 연결된 동시에, 타단이 상기 제 1 유전층(130)의 위에까지 일정 길이로 연장되어 있다. 즉, 상기 재배선층(140)의 끝단에는 평면상 대략 원형의 랜드(141)가 형성되어 있다. 이러한 재배선층(140)은 주변형 본드 패드(113)의 위치를 격자형으로 재배열하는 역할을 한다. 또한, 상기 재배선층(140)은 본드 패드(113)와 솔더볼(170)을 전기적으로 연결시킨다. 상기 재배선층(140)은 티타늄텅스텐(TiW) 및 구리(Cu)로 이루어질 수 있으나, 이러한 재질로 본 발명을 한정하는 것은 아니다. One end of the redistribution layer 140 is electrically connected to the bond pad 113, and the other end of the redistribution layer 140 extends a predetermined length to the top of the first dielectric layer 130. That is, the land 141 of a substantially circular shape is formed at the end of the redistribution layer 140. The redistribution layer 140 serves to rearrange the positions of the peripheral bond pads 113 in a lattice form. In addition, the redistribution layer 140 electrically connects the bond pads 113 and the solder balls 170. The redistribution layer 140 may be made of titanium tungsten (TiW) and copper (Cu), but the present invention is not limited thereto.

상기 제 2 유전층(150)은 상기 재배선층(140) 및 상기 재배선층(140)이 형성되지 않은 제 1 유전층(130) 위에 일정 두께로 형성되어 있다. 더불어, 상기 제 2 유전층(150)에는 상기 재배선층(140)의 랜드(141)가 노출될 수 있도록 제 2 오프닝(151)이 형성되어 있다. 상기 제 2 유전층(150)은 상기 재배선층(140)을 덮음으로써, 상기 재배선층(140)의 산화 및 오염을 방지하는 역할을 한다. 이러한 제 2 유전층(150)은 상기 제 1 유전층(130)과 동일한 물질로 형성될 수 있다.The second dielectric layer 150 is formed to have a predetermined thickness on the redistribution layer 140 and the first dielectric layer 130 on which the redistribution layer 140 is not formed. In addition, a second opening 151 is formed in the second dielectric layer 150 to expose the land 141 of the redistribution layer 140. The second dielectric layer 150 covers the redistribution layer 140, thereby preventing oxidation and contamination of the redistribution layer 140. The second dielectric layer 150 may be formed of the same material as the first dielectric layer 130.

상기 UBM층(160)은 상기 제 2 유전층(150)의 제 2 오프닝(151)을 통하여 노출된 상기 랜드(141) 위에 형성되어 있다. 이러한 UBM층(160)은 티타늄(Ti), 구리(Cu), 니켈(Ni) 및 금(Au)이 상기 랜드(141) 위에 순차적으로 증착되어 형성될 수 있으나, 이러한 재질로 본 발명을 한정하는 것은 아니다. 상기 UBM층(160)은 솔더볼(170)이 상기 재배선층(140)의 랜드(141)에 쉽게 부착되도록 함과 동시에, 솔더볼(170)이 랜드(141)로 확산되지 않도록 하는 역할을 한다. 예를 들면, 티타늄(Ti)이 접합층 역할을 하고, 구리(Cu)가 확산 방지층 역할을 하고, 금(Au)이 ??터블(wettable) 역할을 한다.The UBM layer 160 is formed on the land 141 exposed through the second opening 151 of the second dielectric layer 150. The UBM layer 160 may be formed by sequentially depositing titanium (Ti), copper (Cu), nickel (Ni), and gold (Au) on the land 141, but the present invention is limited to these materials. It is not. The UBM layer 160 serves to easily attach the solder ball 170 to the land 141 of the redistribution layer 140 and to prevent the solder ball 170 from being diffused into the land 141. For example, titanium (Ti) serves as a bonding layer, copper (Cu) serves as a diffusion barrier layer, and gold (Au) serves as a wettable.

상기 솔더볼(170)은 상기 UBM층(160)에 부착된다. 이러한 솔더볼(170)은 반도체 기판(110)과 외부 장치 사이의 전기적 신호 전달 역할을 한다. 이러한 솔더볼(170)은 Sn-Pb, Sn-Pb-Ag, Sn-Pb-Bi, Sn-Cu, Sn-Ag, Sn-Bi, Sn-Ag-Cu, Sn-Ag-Bi, Sn-Zn 및 그 등가물중 선택된 어느 하나로 형성될 수 있으나, 여기서 상기 솔더볼(170)의 재질을 한정하는 것은 아니다.
The solder ball 170 is attached to the UBM layer 160. The solder ball 170 serves to transfer electrical signals between the semiconductor substrate 110 and an external device. Such solder balls 170 are Sn-Pb, Sn-Pb-Ag, Sn-Pb-Bi, Sn-Cu, Sn-Ag, Sn-Bi, Sn-Ag-Cu, Sn-Ag-Bi, Sn-Zn and One of the equivalents may be formed, but the material of the solder ball 170 is not limited thereto.

다음은 본 발명의 다른 실시예에 따른 반도체 디바이스를 설명하기로 한다.Next, a semiconductor device according to another exemplary embodiment of the present invention will be described.

도 2는 본 발명의 다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다. 도 2에 도시된 반도체 디바이스(200)는 도 1에 도시된 반도체 디바이스(100)와 거의 유사하다. 따라서, 여기서는 그 차이점을 중심으로 설명하기로 한다.2 is a cross-sectional view illustrating a semiconductor device in accordance with another embodiment of the present invention. The semiconductor device 200 shown in FIG. 2 is almost similar to the semiconductor device 100 shown in FIG. 1. Therefore, the differences will be described here.

도 2를 참조하면, 본 발명의 다른 실시예에 따른 반도체 디바이스(200)는 반도체 기판(110), 금속층(120), 제 1 유전층(130), 재배선층(240), 제 2 유전층(250) 및 솔더볼(270)을 포함한다. 즉, 본 발명의 다른 실시예에 따른 반도체 디바이스(200)는 도 1의 반도체 디바이스(100)에서 UBM층(160)이 형성되지 않은 것이다.2, a semiconductor device 200 according to another embodiment of the present invention may include a semiconductor substrate 110, a metal layer 120, a first dielectric layer 130, a redistribution layer 240, and a second dielectric layer 250. And solder balls 270. That is, in the semiconductor device 200 according to another embodiment of the present invention, the UBM layer 160 is not formed in the semiconductor device 100 of FIG. 1.

상기 재배선층(240)은 도 1의 재배선층(140)에 비해 두께가 두껍게 형성될 수 있다. 상기 반도체 디바이스(200)는 UBM층이 형성되지 않기 때문에, 상기 재배선층(240)에 솔더볼(270)이 직접적으로 부착된다. 여기서, 상기 재배선층(240)은 구리(Cu)로 형성되고 솔더볼(270)은 주석(Sn)으로 형성되므로, 상기 솔더볼(270)을 재배선층(240)에 부착할 때 금속간 화합물(IMC)이 형성될 수 있다. 따라서, 상기 재배선층(240)은 도 1의 재배선층(140)의 두께보다 두껍게 형성될 수 있다.The redistribution layer 240 may be thicker than the redistribution layer 140 of FIG. 1. Since the semiconductor device 200 does not have a UBM layer, a solder ball 270 is directly attached to the redistribution layer 240. Here, since the redistribution layer 240 is formed of copper (Cu) and the solder ball 270 is formed of tin (Sn), the intermetallic compound (IMC) when the solder ball 270 is attached to the redistribution layer 240. This can be formed. Therefore, the redistribution layer 240 may be formed thicker than the thickness of the redistribution layer 140 of FIG. 1.

상기 제 2 유전층(250)은 상기 재배선층(240) 및 상기 재배선층(240)이 형성되지 않은 제 1 유전층(130) 위에 일정 두께로 형성되어 있다. 더불어, 상기 제 2 유전층(250)에는 상기 재배선층(240)의 랜드(241)가 노출될 수 있도록 제 2 오프닝(251)이 형성되어 있다. 상기 제 2 유전층(250)은 상기 재배선층(240)을 덮음으로써, 상기 재배선층(240)의 산화 및 오염을 방지하는 역할을 한다. 이러한 제 2 유전층(250)은 상기 제 1 유전층(130)과 동일한 물질로 형성될 수 있다.The second dielectric layer 250 is formed to have a predetermined thickness on the redistribution layer 240 and the first dielectric layer 130 on which the redistribution layer 240 is not formed. In addition, a second opening 251 is formed in the second dielectric layer 250 to expose the land 241 of the redistribution layer 240. The second dielectric layer 250 covers the redistribution layer 240, thereby preventing oxidation and contamination of the redistribution layer 240. The second dielectric layer 250 may be formed of the same material as the first dielectric layer 130.

상기 솔더볼(270)은 상기 재배선층(240)의 랜드(241)에 부착된다. 이러한 솔더볼(270)은 반도체 기판(110)과 외부 장치 사이의 전기적 신호 전달 역할을 한다.
The solder ball 270 is attached to the land 241 of the redistribution layer 240. The solder ball 270 serves to transfer electrical signals between the semiconductor substrate 110 and an external device.

다음은 본 발명의 또 따른 실시예에 따른 반도체 디바이스를 설명하기로 한다.Next, a semiconductor device according to another embodiment of the present invention will be described.

도 3은 본 발명의 또 다른 실시예에 또 따른 반도체 디바이스를 도시한 단면도이다. 도 3에 도시된 반도체 디바이스(300)는 도 2에 도시된 반도체 디바이스(200)와 거의 유사하다. 따라서, 여기서는 그 차이점을 중심으로 설명하기로 한다.3 is a cross-sectional view illustrating another semiconductor device in accordance with another embodiment of the present invention. The semiconductor device 300 shown in FIG. 3 is almost similar to the semiconductor device 200 shown in FIG. 2. Therefore, the differences will be described here.

도 3을 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 디바이스(300)는 반도체 기판(110), 금속층(120), 재배선층(340), 유전층(350) 및 솔더볼(370)을 포함한다. 즉, 상기 반도체 디바이스(300)는 도 2의 반도체 디바이스(200)에서 제 1 유전층(130)이 형성되지 않은 것이다.Referring to FIG. 3, a semiconductor device 300 according to another embodiment of the present invention includes a semiconductor substrate 110, a metal layer 120, a redistribution layer 340, a dielectric layer 350, and a solder ball 370. . That is, in the semiconductor device 300, the first dielectric layer 130 is not formed in the semiconductor device 200 of FIG. 2.

상기 재배선층(340)은 일단이 상기 본드 패드(113)에 전기적으로 연결된 동시에, 타단이 상기 반도체 기판(110)의 패시베이션층(114) 위에까지 일정 길이로 연장되어 있다. 즉, 상기 반도체 디바이스(300)는 패시베이션층(114) 위에 바로 재배선층(340)을 형성함으로써, 상기 패시베이션층(114)과 재배선층(340) 사이에 별도의 유전층을 형성하지 않아도 된다.One end of the redistribution layer 340 is electrically connected to the bond pad 113, and the other end thereof is extended to a predetermined length to passivation layer 114 of the semiconductor substrate 110. That is, the semiconductor device 300 does not need to form a separate dielectric layer between the passivation layer 114 and the redistribution layer 340 by forming the redistribution layer 340 directly on the passivation layer 114.

상기 유전층(350)은 상기 재배선층(340) 및 상기 재배선층(340)이 형성되지 않은 패시베이션층(114) 위에 일정 두께로 형성되어 있다. 더불어, 상기 유전층(350)에는 상기 재배선층(340)의 랜드(341)가 노출될 수 있도록 오프닝(351)이 형성되어 있다. 상기 유전층(350)은 상기 재배선층(340)을 덮음으로써, 상기 재배선층(340)의 산화 및 오염을 방지하는 역할을 한다.The dielectric layer 350 is formed to have a predetermined thickness on the passivation layer 114 where the redistribution layer 340 and the redistribution layer 340 are not formed. In addition, an opening 351 is formed in the dielectric layer 350 to expose the land 341 of the redistribution layer 340. The dielectric layer 350 covers the redistribution layer 340 to prevent oxidation and contamination of the redistribution layer 340.

상기 솔더볼(370)은 상기 재배선층(350)의 랜드(351)에 부착된다. 이러한 솔더볼(370)은 반도체 기판(110)과 외부 장치 사이의 전기적 신호 전달 역할을 한다.
The solder ball 370 is attached to the land 351 of the redistribution layer 350. The solder ball 370 serves to transmit electrical signals between the semiconductor substrate 110 and an external device.

다음은 본 발명의 또 다른 실시예에 따른 반도체 디바이스를 설명하기로 한다.Next, a semiconductor device according to another embodiment of the present invention will be described.

도 4는 본 발명의 또 다른 실시예에 또 따른 반도체 디바이스를 도시한 단면도이다. 도 4에 도시된 반도체 디바이스(400)는 도 1에 도시된 반도체 디바이스(100)와 거의 유사하다. 따라서, 여기서는 그 차이점을 중심으로 설명하기로 한다.4 is a cross-sectional view illustrating another semiconductor device in accordance with another embodiment of the present invention. The semiconductor device 400 shown in FIG. 4 is almost similar to the semiconductor device 100 shown in FIG. 1. Therefore, the differences will be described here.

도 4를 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 디바이스(400)는 반도체 기판(110), 금속층(120), 유전층(430), UBM층(460) 및 솔더볼(470)을 포함한다.Referring to FIG. 4, a semiconductor device 400 according to another embodiment of the present invention includes a semiconductor substrate 110, a metal layer 120, a dielectric layer 430, a UBM layer 460, and a solder ball 470. .

상기 유전층(430)은 상기 패시베이션층(114) 위에 일정 두께로 형성되어 있다. 즉, 상기 유전층(430)은 상기 본드 패드(113)와 대응되는 영역에 오프닝(431)이 형성되며, 상기 패시베이션층(114)을 덮는다. The dielectric layer 430 is formed on the passivation layer 114 to have a predetermined thickness. That is, the dielectric layer 430 has an opening 431 formed in a region corresponding to the bond pad 113, and covers the passivation layer 114.

상기 UBM층(460)은 상기 유전층(430)의 오프닝(431)을 통하여 노출된 상기 본드 패드(113) 위에 형성되어 있다. 상기 UBM층(460)은 솔더볼(470)이 상기 본드 패드(113)에 쉽게 부착되도록 함과 동시에, 솔더볼(470)이 본드 패드(113)로 확산되지 않도록 하는 역할을 한다. The UBM layer 460 is formed on the bond pad 113 exposed through the opening 431 of the dielectric layer 430. The UBM layer 460 serves to make the solder ball 470 easily adhere to the bond pad 113 and to prevent the solder ball 470 from being diffused into the bond pad 113.

상기 솔더볼(470)은 상기 UBM층(460)에 부착된다. 이러한 솔더볼(470)은 반도체 기판(110)과 외부 장치 사이의 전기적 신호 전달 역할을 한다.
The solder ball 470 is attached to the UBM layer 460. The solder ball 470 serves to transmit electrical signals between the semiconductor substrate 110 and an external device.

다음은 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법에 대해 설명하기로 한다.Next, a method of manufacturing a semiconductor device according to an embodiment of the present invention will be described.

도 5는 본 발명이 일 실시예에 따른 반도체 디바이스의 제조 방법을 도시한 플로우 차트이다. 도 6a 내지 도 6g는 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 단면도이다.5 is a flowchart illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention. 6A to 6G are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

도 5를 참조하면, 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법은 글라스 웨이퍼 준비 단계(S10), 백 사이드 금속화 단계(S20), 회로 패턴 형성 단계(S30) 및 솔더볼 부착 단계(S40)를 포함한다. 여기서, 회로 패턴 형성 단계(S30)는 제 1 유전층 형성 단계(S31), 재배선층 형성 단계(S32), 제 2 유전층 형성 단계(S33) 및 UBM층 형성 단계(S34)를 포함한다. 이하에서는 도 5의 각 단계들을 도 6a 내지 도 6g를 참조하여 설명하기로 한다.
Referring to FIG. 5, in the method of manufacturing a semiconductor device according to an embodiment of the present invention, a glass wafer preparation step (S10), a back side metallization step (S20), a circuit pattern forming step (S30), and a solder ball attaching step (S40) ). Here, the circuit pattern forming step S30 includes a first dielectric layer forming step S31, a redistribution layer forming step S32, a second dielectric layer forming step S33, and a UBM layer forming step S34. Hereinafter, each step of FIG. 5 will be described with reference to FIGS. 6A to 6G.

상기 글라스 웨이퍼 준비 단계(S10)는 본 발명의 일 실시예에 따른 반도체 디바이스(100)의 기본이 되는 글라스 웨이퍼(110')를 준비하는 단계이다.The glass wafer preparation step (S10) is a step of preparing a glass wafer 110 ′ that is the basis of the semiconductor device 100 according to an embodiment of the present invention.

도 6a를 참조하면, 글라스 웨이퍼 준비 단계(S10)에서는 대략 평평한 상면(111)과, 이것의 반대면인 대략 평평한 하면(112)을 갖고, 상기 상면(111)에는 적어도 하나의 본드 패드(113)가 형성된 글라스 웨이퍼(110')를 준비한다. 여기서, 상기 상면(111)에는 본드 패드(113)가 외부로 노출되도록 일정 두께의 패시베이션층(114)이 형성되어 있을 수 있다.
Referring to FIG. 6A, the glass wafer preparing step S10 includes an approximately flat upper surface 111 and an approximately flat lower surface 112 opposite to the upper surface 111, and at least one bond pad 113 on the upper surface 111. Prepared glass wafer 110 '. Here, the passivation layer 114 having a predetermined thickness may be formed on the upper surface 111 so that the bond pads 113 are exposed to the outside.

상기 백 사이드 금속화 단계(S20)는 상기 글라스 웨이퍼(110')의 하면(112)에 금속층(120)을 형성하는 단계이다.The back side metallization step (S20) is a step of forming the metal layer 120 on the bottom surface 112 of the glass wafer 110 ′.

도 6b를 참조하면, 상기 백 사이드 금속화 단계(S20)에서는 상기 글라스 웨이퍼(110')의 하면(112)에 스퍼터링(Sputtering) 방법으로 박막의 금속층(120)을 형성한다. 이 때, 상기 금속층(120)은 대략 0.1㎛의 두께로 형성될 수 있다. 상기 백 사이드 금속화 단계(S20)는 스퍼터링 방법에 의해 비교적 넓은 면적에 금속층(120)을 용이하게 형성할 수 있다. 또한, 상기 백 사이드 금속화 단계(S20)에서는 티타늄텅스텐(TiW), 티타늄(Ti), 크롬(Cr), 알루미늄(Al) 또는 그 등가물 중에서 선택된 어느 하나로 금속층(120)을 형성할 수 있다. 이러한 금속층(120)은 상기 글라스 웨이퍼(110')의 인식률을 높여주는 역할을 한다. 여기서, 글라스 웨이퍼(110')는 빛의 투과성 때문에 공정상에서의 웨이퍼 인식률이 낮다. 그러나, 본 발명과 같이 글라스 웨이퍼(110')의 하면(112)에 금속층(120)을 형성하면, 공정상에서 얼라인먼트(alignment) 및 위치 인식을 위해 입사되는 레이저 또는 빛을 반사시킬 수 있으므로 글라스 웨이퍼(110')의 인식률을 높일 수 있다. 또한, 상기 백 사이드 금속화 단계(S20)를 제조 공정의 처음 단계에서 실행함으로써, 이후에 진행될 제조 공정에서의 신뢰성 및 정확성을 향상시킬 수 있다.
Referring to FIG. 6B, in the back side metallization step S20, a thin metal layer 120 is formed on the bottom surface 112 of the glass wafer 110 ′ by a sputtering method. At this time, the metal layer 120 may be formed to a thickness of approximately 0.1㎛. In the back side metallization step S20, the metal layer 120 may be easily formed in a relatively large area by a sputtering method. In addition, in the back side metallization step S20, the metal layer 120 may be formed of any one selected from titanium tungsten (TiW), titanium (Ti), chromium (Cr), aluminum (Al), or an equivalent thereof. The metal layer 120 serves to increase the recognition rate of the glass wafer 110 ′. Here, the glass wafer 110 'has a low wafer recognition rate in the process due to the light transmittance. However, when the metal layer 120 is formed on the bottom surface 112 of the glass wafer 110 ′ as in the present invention, the glass wafer may be reflected in the laser or light incident for alignment and position recognition in the process. 110 ') can increase the recognition rate. In addition, by performing the back side metallization step (S20) in the first step of the manufacturing process, it is possible to improve the reliability and accuracy in the manufacturing process to be performed later.

상기 회로 패턴 형성 단계(S30)는 상기 글라스 웨이퍼(110')의 상면(111)에 회로 패턴을 형성하는 단계로, 제 1 유전층 형성 단계(S31), 재배선층 형성 단계(S32), 제 2 유전층 형성 단계(S33) 및 UBM층 형성 단계(S34)를 포함한다.The circuit pattern forming step (S30) is a step of forming a circuit pattern on the upper surface 111 of the glass wafer 110 ', the first dielectric layer forming step (S31), the redistribution layer forming step (S32), the second dielectric layer Forming step (S33) and UBM layer forming step (S34).

상기 제 1 유전층 형성 단계(S31)는 상기 글라스 웨이퍼(110')의 상면(111)에 제 1 유전층(130)을 형성하는 단계이다.In the first dielectric layer forming step S31, the first dielectric layer 130 is formed on the top surface 111 of the glass wafer 110 ′.

도 6c를 참조하면, 상기 제 1 유전층 형성 단계(S31)에서는 상기 본드 패드(113)와 대응되는 영역에는 제 1 오프닝(131)이 형성되고, 상기 패시베이션층(114)은 모두 덮도록 일정 두께의 제 1 유전층(130)을 형성한다. 예를 들면, 액상의 제 1 유전층(130)을 본드 패드(113) 및 패시베이션층(114) 위에 스핀 코팅(spin coating)하거나, 스크린 프린팅(screen printing)하거나 또는 디스펜싱(dispensing) 한 후 경화시킴으로써, 일정 두께의 제 1 유전층(130)을 형성한다. 이어서, 포토레지스트의 도포, 노광, 현상 및 제 1 유전층(130)의 식각 공정을 통하여 상기 본드 패드(113)와 대응되는 영역에 제 1 오프닝(131)이 형성되도록 함으로써, 상기 제 1 유전층(130)을 통하여 상기 본드 패드(113)가 외부로 노출되도록 한다.Referring to FIG. 6C, in the first dielectric layer forming step S31, a first opening 131 is formed in a region corresponding to the bond pad 113, and the passivation layer 114 covers all of the passivation layer 114. First dielectric layer 130 is formed. For example, the liquid first dielectric layer 130 is spin coated, screen printed, or dispensed on the bond pad 113 and the passivation layer 114, and then cured. The first dielectric layer 130 having a predetermined thickness is formed. Subsequently, the first dielectric layer 130 is formed by forming a first opening 131 in a region corresponding to the bond pad 113 through a photoresist coating, exposure, development, and etching process of the first dielectric layer 130. Through the bond pad 113 is exposed to the outside.

상기 재배선층 형성 단계(S32)는 상기 본드 패드(113)와 전기적으로 연결되는 재배선층(140)을 형성하는 단계이다.The redistribution layer forming step S32 is a step of forming the redistribution layer 140 electrically connected to the bond pad 113.

도 6d를 참조하면, 상기 재배선층 형성 단계(S32)에서는 일단이 상기 본드 패드(113)에 연결되고, 타단은 상기 제 1 유전층(130) 위로 일정길이 연장된 후 평면상 원형의 랜드(141)가 구비되는 재배선층(140)을 형성한다. 좀더 구체적으로, 상기 본드 패드(113) 및 제 1 유전층(130) 위에 티타늄텅스텐(TiW)등으로 시드층을 형성한다. 이어서, 포토레지스트의 도포, 노광 및 현상 공정을 통하여 시드층의 일정 영역이 포토레지스트의 외부로 노출되도록 패턴을 형성한다. 이어서, 상기 포토레지스트로 이루어진 패턴 내측의 시드층에 구리를 비교적 두껍게 플레이팅(plating)함으로써, 재배선층(140)을 형성한다. 이어서, 포토레지스트 및 상기 재배선층의 외측 시드층을 모두 식각하여 제거한다. 여기서, 상기 시드층이나 포토 및 식각 공정은 모두 주지된 기술이므로, 도면에 도시하지는 않았다.Referring to FIG. 6D, in the redistribution layer forming step S32, one end is connected to the bond pad 113, and the other end extends a predetermined length over the first dielectric layer 130, and then has a planar circular land 141. The redistribution layer 140 is provided. More specifically, a seed layer is formed on the bond pad 113 and the first dielectric layer 130 by using titanium tungsten (TiW). Subsequently, a pattern is formed such that a predetermined region of the seed layer is exposed to the outside of the photoresist through the application, exposure, and development of the photoresist. Subsequently, the redistribution layer 140 is formed by plating copper relatively thickly on the seed layer inside the pattern made of the photoresist. Subsequently, both the photoresist and the outer seed layer of the redistribution layer are etched away. Here, since the seed layer, the photo and the etching process are all well known techniques, they are not shown in the drawings.

상기 제 2 유전층 형성 단계(S33)는 상기 제 1 유전층(130) 및 재배선층(140) 위에 제 2 유전층(150)을 형성하는 단계이다.The second dielectric layer forming step S33 is a step of forming a second dielectric layer 150 on the first dielectric layer 130 and the redistribution layer 140.

도 6e를 참조하면, 상기 제 2 유전층 형성 단계(S33)에서는 제 1 유전층(130) 및 재배선층(140) 위에 일정 두께의 제 2 유전층(150)을 형성한다. 이 때, 상기 제 2 유전층(150)에서 상기 재배선층(140)의 랜드(141)와 대응되는 영역에 제 2 오프닝(151)을 형성되도록 함으로써, 상기 제 2 유전층(150)을 통하여 상기 랜드(141)가 외부로 노출되도록 한다. 여기서, 제 2 유전층(150)을 형성하는 방법은 상기에서 설명한 제 1 유전층(130)을 형성하는 방법과 동일하므로, 상세한 설명은 생략하기로 한다.Referring to FIG. 6E, in the second dielectric layer forming step S33, a second dielectric layer 150 having a predetermined thickness is formed on the first dielectric layer 130 and the redistribution layer 140. In this case, a second opening 151 is formed in a region of the second dielectric layer 150 corresponding to the land 141 of the redistribution layer 140, thereby allowing the land (through the second dielectric layer 150) to be formed. 141) to the outside. Here, since the method of forming the second dielectric layer 150 is the same as the method of forming the first dielectric layer 130 described above, a detailed description thereof will be omitted.

상기 UBM층 형성 단계(S34)는 상기 재배선층(140)의 일부에 UBM층(160)을 형성하는 단계이다.The UBM layer forming step (S34) is a step of forming the UBM layer 160 on a part of the redistribution layer 140.

도 6f를 참조하면, 상기 UBM층 형성 단계(S34)에서는 상기 제 2 유전층(150)의 제 2 오프닝(151)을 통해 노출된 재배선층(140)의 랜드(141)에 UBM층(160)을 형성한다. 상기 UBM층(160)은 티타늄(Ti), 구리(Cu), 니켈(Ni) 및 금(Au)을 순차적으로 증착하여 형성할 수 있다. 예를 들면, 상기 제 2 유전층(150)의 표면 전체에 시드층으로서 티타늄을 형성하고, 이어서 포토레지스트의 도포, 노광 및 현상 공정에 의해 UBM층(160)이 형성될 패턴을 디파인한다. 그런 다음, 디파인된 영역에 구리(Cu), 니켈(Ni) 및 금(Au)을 순차적으로 플레이팅하고, 상기 포토레지스트 및 UBM층(160)의 외측에 위치된 시드층인 티타늄을 모두 제거함으로써, UBM층(160)을 형성한다.
Referring to FIG. 6F, in the forming of the UBM layer (S34), the UBM layer 160 is disposed on the land 141 of the redistribution layer 140 exposed through the second opening 151 of the second dielectric layer 150. Form. The UBM layer 160 may be formed by sequentially depositing titanium (Ti), copper (Cu), nickel (Ni), and gold (Au). For example, titanium is formed as a seed layer on the entire surface of the second dielectric layer 150, and then a pattern in which the UBM layer 160 is to be formed is formed by a photoresist coating, exposure, and developing process. Then, copper (Cu), nickel (Ni), and gold (Au) are sequentially plated in the defined regions, and all of the seed layer titanium, which is located outside the photoresist and UBM layer 160, is removed. , UBM layer 160 is formed.

상기 솔더볼 부착 단계(S40)는 상기 회로 패턴 형성 단계(S30)에서 형성된 회로 패턴에 솔더볼(170)을 부착하는 단계이다.The solder ball attaching step (S40) is a step of attaching the solder ball 170 to the circuit pattern formed in the circuit pattern forming step (S30).

도 6g를 참조하면, 상기 솔더볼 부착 단계(S40)에서는 UBM층(160)에 일정 크기의 솔더볼(170)을 용착함으로써, 본 발명에 따른 반도체 디바이스(100)를 완성한다. 물론, 상기 솔더볼(170)을 용착한 후, 글라스 웨이퍼(110')를 쏘잉툴로 쏘잉하는 공정이 더 포함될 수 있다. 이러한 방법으로 제조된 반도체 디바이스(100)는 반도체 기판(110), 금속층(120), 제 1 유전층(130), 재배선층(140), 제 2 유전층(150), UBM층(160) 및 솔더볼(170)을 포함한다.
Referring to FIG. 6G, in the solder ball attaching step S40, a solder ball 170 having a predetermined size is welded to the UBM layer 160, thereby completing the semiconductor device 100 according to the present invention. Of course, after welding the solder ball 170, a step of sawing the glass wafer 110 'with a sawing tool may be further included. The semiconductor device 100 fabricated in this manner includes a semiconductor substrate 110, a metal layer 120, a first dielectric layer 130, a redistribution layer 140, a second dielectric layer 150, a UBM layer 160, and a solder ball ( 170).

이와 같이, 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법은 글라스 웨이퍼(110')의 하면(112)에 금속층(120)을 형성함으로써, 글라스 웨이퍼(110')의 인식률을 높일 수 있다.As described above, in the method of manufacturing the semiconductor device according to the exemplary embodiment of the present invention, the recognition rate of the glass wafer 110 ′ may be increased by forming the metal layer 120 on the lower surface 112 of the glass wafer 110 ′.

또한, 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법은 공정의 처음단계에서 글라스 웨이퍼(110')의 하면(112)에 금속층(120)을 형성함으로써, 이후 진행되는 공정상의 신뢰성 및 정확성을 향상시킬 수 있다.
In addition, in the method of manufacturing a semiconductor device according to an embodiment of the present invention, the metal layer 120 is formed on the bottom surface 112 of the glass wafer 110 ′ at an initial stage of the process, thereby improving process reliability and accuracy. Can be improved.

다음은 본 발명의 다른 실시예에 따른 반도체 디바이스의 제조 방법에 대해 설명하기로 한다.Next, a method of manufacturing a semiconductor device according to another embodiment of the present invention will be described.

도 7은 본 발명이 다른 실시예에 따른 반도체 디바이스의 제조 방법을 도시한 플로우 차트이다. 도 8a 내지 도 8f는 본 발명의 다른 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 단면도이다. 7 is a flowchart illustrating a method of manufacturing a semiconductor device according to another embodiment of the present invention. 8A to 8F are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with another embodiment of the present invention.

도 7을 참조하면, 본 발명의 다른 실시예에 따른 반도체 디바이스의 제조 방법은 글라스 웨이퍼 준비 단계(S10), 백 사이드 금속화 단계(S20), 회로 패턴 형성 단계(S130) 및 솔더볼 부착 단계(S140)를 포함한다. 도 7에 도시된 반도체 디바이스의 제조 방법은 도 5에 도시된 반도체 디바이스의 제조 방법과 유사하다. 따라서, 여기서는 그 차이점에 대해서만 설명하기로 한다.
Referring to FIG. 7, in the method of manufacturing a semiconductor device according to another exemplary embodiment of the present invention, a glass wafer preparation step (S10), a back side metallization step (S20), a circuit pattern forming step (S130), and a solder ball attaching step (S140) ). The manufacturing method of the semiconductor device shown in FIG. 7 is similar to the manufacturing method of the semiconductor device shown in FIG. 5. Therefore, only the differences will be described here.

상기 회로 패턴 형성 단계(S130)는 제 1 유전층 형성 단계(S131), 재배선층 형성 단계(S132) 및 제 2 유전층 형성 단계(S133)를 포함한다. 즉, 본 발명의 다른 실시예에 따른 반도체 디바이스의 제조 방법은 도 5의 회로 패턴 형성 단계(S30)에서 UBM층 형성 단계(S34)를 실행하지 않는 방법이다. 아울러, 상기 제 1 유전층 형성 단계(S131), 재배선층 형성 단계(S132) 및 제 2 유전층 형성 단계(S133)는 도 5의 제 1 유전층 형성 단계(S31), 재배선층 형성 단계(S32) 및 제 2 유전층 형성 단계(S33)들과 대응되므로 자세한 설명은 생략하기로 한다. 다만, 도 8d를 참조하면, 상기 재배선층 형성 단계(S132)에서는 도 6d에 도시된 재배선층(140)의 두께보다 더 두껍게 재배선층(240)이 형성될 수 있다. 이는 솔더볼(270)이 재배선층(240)에 부착될 때 금속간 화합물(IMC)이 형성될 수 있기 때문이다.
The circuit pattern forming step S130 includes a first dielectric layer forming step S131, a redistribution layer forming step S132, and a second dielectric layer forming step S133. That is, the semiconductor device manufacturing method according to another embodiment of the present invention is a method of not performing the UBM layer forming step S34 in the circuit pattern forming step S30 of FIG. 5. In addition, the first dielectric layer forming step (S131), the redistribution layer forming step (S132), and the second dielectric layer forming step (S133) may include a first dielectric layer forming step (S31), a redistribution layer forming step (S32), and a second layer. 2 corresponding to the dielectric layer forming steps (S33) will not be described in detail. However, referring to FIG. 8D, in the redistribution layer forming step S132, the redistribution layer 240 may be formed thicker than the thickness of the redistribution layer 140 illustrated in FIG. 6D. This is because the intermetallic compound (IMC) may be formed when the solder ball 270 is attached to the redistribution layer 240.

상기 솔더볼 부착 단계(S140)는 상기 회로 패턴 형성 단계(S130)에서 형성된 회로 패턴에 솔더볼(270)을 부착하는 단계이다.The solder ball attaching step (S140) is a step of attaching the solder ball 270 to the circuit pattern formed in the circuit pattern forming step (S130).

도 8f를 참조하면, 상기 솔더볼 부착 단계(S140)에서는 상기 재배선층(240)의 랜드(241)에 일정 크기의 솔더볼(270)을 용착함으로써, 본 발명에 따른 반도체 디바이스(200)를 완성한다. 물론, 상기 솔더볼(270)을 용착한 후, 글라스 웨이퍼(110')를 쏘잉툴로 쏘잉하는 공정이 더 포함될 수 있다. 이러한 방법으로 제조된 반도체 디바이스(200)는 반도체 기판(110), 금속층(120), 제 1 유전층(130), 재배선층(240), 제 2 유전층(250) 및 솔더볼(270)을 포함한다.
Referring to FIG. 8F, in the solder ball attaching step S140, a solder ball 270 having a predetermined size is welded to the land 241 of the redistribution layer 240, thereby completing the semiconductor device 200 according to the present invention. Of course, after welding the solder ball 270, a step of sawing the glass wafer 110 'with a sawing tool may be further included. The semiconductor device 200 manufactured in this manner includes the semiconductor substrate 110, the metal layer 120, the first dielectric layer 130, the redistribution layer 240, the second dielectric layer 250, and the solder ball 270.

다음은 본 발명의 또 다른 실시예에 따른 반도체 디바이스의 제조 방법에 대해 설명하기로 한다.Next, a method of manufacturing a semiconductor device according to still another embodiment of the present invention will be described.

도 9는 본 발명이 또 다른 실시예에 따른 반도체 디바이스의 제조 방법을 도시한 플로우 차트이다. 도 10a 내지 도 10e는 본 발명의 또 다른 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 단면도이다. 9 is a flowchart illustrating a method of manufacturing a semiconductor device according to another embodiment of the present invention. 10A to 10E are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with still another embodiment of the present invention.

도 9를 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 디바이스의 제조 방법은 글라스 웨이퍼 준비 단계(S10), 백 사이드 금속화 단계(S20), 회로 패턴 형성 단계(S230) 및 솔더볼 부착 단계(S240)를 포함한다. 도 9에 도시된 반도체 디바이스의 제조 방법은 도 5에 도시된 반도체 디바이스의 제조 방법과 유사하다. 따라서, 여기서는 그 차이점에 대해서만 설명하기로 한다.
9, a method of manufacturing a semiconductor device according to another embodiment of the present invention may include preparing a glass wafer (S10), a back side metallization step (S20), a circuit pattern forming step (S230), and a solder ball attaching step ( S240). The manufacturing method of the semiconductor device shown in FIG. 9 is similar to the manufacturing method of the semiconductor device shown in FIG. Therefore, only the differences will be described here.

상기 회로 패턴 형성 단계(S230)는 재배선층 형성 단계(S231) 및 유전층 형성 단계(S232)를 포함한다.The circuit pattern forming step S230 includes a redistribution layer forming step S231 and a dielectric layer forming step S232.

상기 재배선층 형성 단계(S231)는 상기 본드 패드(113)와 전기적으로 연결되는 재배선층(340)을 형성하는 단계이다.The redistribution layer forming step (S231) is a step of forming the redistribution layer 340 electrically connected to the bond pad 113.

도 10c를 참조하면, 상기 재배선층 형성 단계(S231)에서는 일단이 상기 본드 패드(113)에 연결되고, 타단은 패시베이션층(114) 위로 일정길이 연장된 후 평면상 원형의 랜드(341)가 구비되는 재배선층(340)을 형성한다.Referring to FIG. 10C, in the redistribution layer forming step S231, one end is connected to the bond pad 113, and the other end thereof extends a predetermined length over the passivation layer 114, and then has a planar circular land 341. The redistribution layer 340 is formed.

상기 유전층 형성 단계(S232)는 상기 패시베이션층(114) 및 재배선층(340) 위에 유전층(350)을 형성하는 단계이다.The dielectric layer forming step (S232) is a step of forming the dielectric layer 350 on the passivation layer 114 and the redistribution layer 340.

도 10d를 참조하면, 상기 유전층 형성 단계(S232)에서는 패시베이션층(114) 및 재배선층(340) 위에 일정 두께의 유전층(350)을 형성한다. 이 때, 상기 유전층(350)에서 상기 재배선층(340)의 랜드(341)와 대응되는 영역에 오프닝(351)을 형성되도록 함으로써, 상기 유전층(350)을 통하여 상기 랜드(341)가 외부로 노출되도록 한다.
Referring to FIG. 10D, in the dielectric layer forming step (S232), a dielectric layer 350 having a predetermined thickness is formed on the passivation layer 114 and the redistribution layer 340. In this case, an opening 351 is formed in a region of the dielectric layer 350 corresponding to the land 341 of the redistribution layer 340, so that the land 341 is exposed to the outside through the dielectric layer 350. Be sure to

상기 솔더볼 부착 단계(S240)는 상기 회로 패턴 형성 단계(S230)에서 형성된 회로 패턴에 솔더볼(370)을 부착하는 단계이다.The solder ball attaching step (S240) is a step of attaching the solder ball 370 to the circuit pattern formed in the circuit pattern forming step (S230).

도 10e를 참조하면, 상기 솔더볼 부착 단계(S240)에서는 상기 재배선층(340)의 랜드(341)에 일정 크기의 솔더볼(370)을 용착함으로써, 본 발명에 따른 반도체 디바이스(300)를 완성한다. 물론, 상기 솔더볼(370)을 용착한 후, 글라스 웨이퍼(110')를 쏘잉툴로 쏘잉하는 공정이 더 포함될 수 있다. 이러한 방법으로 제조된 반도체 디바이스(300)는 반도체 기판(110), 금속층(120), 재배선층(340), 유전층(350) 및 솔더볼(370)을 포함한다.
Referring to FIG. 10E, in the solder ball attaching step S240, a solder ball 370 having a predetermined size is welded to the land 341 of the redistribution layer 340, thereby completing the semiconductor device 300 according to the present invention. Of course, after welding the solder ball 370, a process of sawing the glass wafer 110 'with a sawing tool may be further included. The semiconductor device 300 manufactured in this manner includes a semiconductor substrate 110, a metal layer 120, a redistribution layer 340, a dielectric layer 350, and a solder ball 370.

다음은 본 발명의 또 다른 실시예에 따른 반도체 디바이스의 제조 방법에 대해 설명하기로 한다.Next, a method of manufacturing a semiconductor device according to still another embodiment of the present invention will be described.

도 11은 본 발명이 또 다른 실시예에 따른 반도체 디바이스의 제조 방법을 도시한 플로우 차트이다. 도 12a 내지 도 12e는 본 발명의 또 다른 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 단면도이다. 11 is a flowchart illustrating a method of manufacturing a semiconductor device in accordance with still another embodiment of the present invention. 12A to 12E are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with still another embodiment of the present invention.

도 11을 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 디바이스의 제조 방법은 글라스 웨이퍼 준비 단계(S10), 백 사이드 금속화 단계(S20), 회로 패턴 형성 단계(S330) 및 솔더볼 부착 단계(S340)를 포함한다. 도 11에 도시된 반도체 디바이스의 제조 방법은 도 5에 도시된 반도체 디바이스의 제조 방법과 유사하다. 따라서, 여기서는 그 차이점에 대해서만 설명하기로 한다.
Referring to FIG. 11, a method of manufacturing a semiconductor device according to another embodiment of the present invention may include preparing a glass wafer (S10), a back side metallization step (S20), a circuit pattern forming step (S330), and a solder ball attaching step ( S340). The manufacturing method of the semiconductor device shown in FIG. 11 is similar to the manufacturing method of the semiconductor device shown in FIG. Therefore, only the differences will be described here.

상기 회로 패턴 형성 단계(S330)는 유전층 형성 단계(S331) 및 UBM층 형성 단계(S332)를 포함한다.The circuit pattern forming step S330 includes a dielectric layer forming step S331 and a UBM layer forming step S332.

상기 유전층 형성 단계(S331)는 글라스 웨이퍼(110')의 상면(111)에 유전층(430)을 형성하는 단계이다.The dielectric layer forming step (S331) is a step of forming the dielectric layer 430 on the upper surface 111 of the glass wafer 110 ′.

도 12c를 참조하면, 상기 유전층 형성 단계(S331)에서는 상기 본드 패드(113)와 대응되는 영역에는 오프닝(431)이 형성되고, 상기 패시베이션층(114)은 모두 덮도록 일정 두께의 유전층(430)을 형성한다.Referring to FIG. 12C, in the dielectric layer forming step (S331), an opening 431 is formed in a region corresponding to the bond pad 113, and the dielectric layer 430 having a predetermined thickness to cover all of the passivation layer 114. To form.

상기 UBM층 형성 단계(S332)는 상기 본드 패드(113)의 일부에 UBM층(460)을 형성하는 단계이다.The UBM layer forming step (S332) is a step of forming the UBM layer 460 on a portion of the bond pad 113.

도 12d를 참조하면, 상기 UBM층 형성 단계(S332)에서는 상기 유전층(430)의 오프닝(431)을 통해 노출된 본드 패드(113)에 UBM층(460)을 형성한다.
Referring to FIG. 12D, in the forming of the UBM layer (S332), the UBM layer 460 is formed on the bond pad 113 exposed through the opening 431 of the dielectric layer 430.

상기 솔더볼 부착 단계(S340)는 상기 회로 패턴 형성 단계(S330)에서 형성된 회로 패턴에 솔더볼(470)을 부착하는 단계이다.The solder ball attaching step (S340) is a step of attaching the solder ball 470 to the circuit pattern formed in the circuit pattern forming step (S330).

도 12e를 참조하면, 상기 솔더볼 부착 단계(S340)에서는 상기 UBM층(460)에 일정 크기의 솔더볼(470)을 용착함으로써, 본 발명에 따른 반도체 디바이스(400)를 완성한다. 물론, 상기 솔더볼(370)을 용착한 후, 글라스 웨이퍼(110')를 쏘잉툴로 쏘잉하는 공정이 더 포함될 수 있다. 이러한 방법으로 제조된 반도체 디바이스(400)는 반도체 기판(110), 금속층(120), 유전층(430), UBM층(460) 및 솔더볼(470)을 포함한다.
Referring to FIG. 12E, in the solder ball attaching step S340, a solder ball 470 having a predetermined size is welded to the UBM layer 460, thereby completing the semiconductor device 400 according to the present invention. Of course, after welding the solder ball 370, a process of sawing the glass wafer 110 'with a sawing tool may be further included. The semiconductor device 400 fabricated in this manner includes a semiconductor substrate 110, a metal layer 120, a dielectric layer 430, a UBM layer 460, and a solder ball 470.

이상에서 설명한 것은 본 발명에 의한 반도체 디바이스 및 그 제조 방법을 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
What has been described above is just one embodiment for carrying out the semiconductor device and the manufacturing method thereof according to the present invention, and the present invention is not limited to the above-described embodiment, and as claimed in the following claims, the present invention Without departing from the gist of the present invention, those skilled in the art to which the present invention pertains to the technical spirit of the present invention to the extent that various modifications can be made.

100,200,300,400: 반도체 디바이스 110: 반도체 기판
120: 금속층 130: 제 1 유전층
131: 제 1 오프닝 140,240,340: 재배선층
141,241,341: 랜드 150: 제 2 유전층
250,350,430: 유전층 151: 제 2 오프닝
160,460: UBM층 170,270,370,470: 솔더볼100,200,300,400: semiconductor device 110: semiconductor substrate
120: metal layer 130: first dielectric layer
131: first opening 140,240,340: redistribution layer
141,241,341: land 150: second dielectric layer
250,350,430: dielectric layer 151: second opening
160,460: UBM layer 170,270,370,470: solder ball

Claims (22)

상면에 적어도 하나의 본드 패드가 형성되며, 글라스로 이루어진 반도체 기판;
상기 반도체 기판의 하면에 형성된 금속층; 및
상기 본드 패드와 전기적으로 연결된 솔더볼을 포함하는 것을 특징으로 하는 반도체 디바이스.At least one bond pad is formed on an upper surface of the semiconductor substrate;
A metal layer formed on a bottom surface of the semiconductor substrate; And
And a solder ball electrically connected to the bond pad. 제 1 항에 있어서,
상기 금속층은 티타늄텅스텐(TiW), 티타늄(Ti), 크롬(Cr) 또는 알루미늄(Al) 중에서 어느 하나로 형성된 것을 특징으로 하는 반도체 디바이스.The method of claim 1,
The metal layer is formed of any one of titanium tungsten (TiW), titanium (Ti), chromium (Cr) or aluminum (Al). 제 1 항에 있어서,
상기 본드 패드와 솔더볼을 전기적으로 연결시키는 재배선층을 더 포함하는 것을 특징으로 하는 반도체 디바이스.The method of claim 1,
And a redistribution layer electrically connecting the bond pad and the solder ball. 제 3 항에 있어서,
상기 재배선층과 반도체 기판 사이에는 제 1 유전층이 형성된 것을 특징으로 하는 반도체 디바이스.The method of claim 3, wherein
And a first dielectric layer is formed between the redistribution layer and the semiconductor substrate. 제 3 항에 있어서,
상기 재배선층에는 UBM층이 형성되며,
상기 솔더볼은 상기 UBM층을 통해 상기 재배선층에 전기적으로 연결된 것을 특징으로 하는 반도체 디바이스.The method of claim 3, wherein
The redistribution layer is formed a UBM layer,
The solder ball is electrically connected to the redistribution layer through the UBM layer. 제 3 항에 있어서,
상기 솔더볼은 상기 재배선층에 직접적으로 연결된 것을 특징으로 하는 반도체 디바이스.The method of claim 3, wherein
And the solder ball is directly connected to the redistribution layer. 제 3 항에 있어서,
상기 재배선층의 상부에는 제 2 유전층이 형성된 것을 특징으로 하는 반도체 디바이스.The method of claim 3, wherein
And a second dielectric layer formed on the redistribution layer. 제 1 항에 있어서,
상기 본드 패드에 형성되어, 본드 패드와 솔더볼을 전기적으로 연결시키는 UBM층을 더 포함하는 것을 특징으로 하는 반도체 디바이스.The method of claim 1,
And a UBM layer formed on the bond pad to electrically connect the bond pad and the solder ball. 제 8 항에 있어서,
상기 반도체 기판의 상부에는 유전층이 형성된 것을 특징으로 하는 반도체 디바이스.The method of claim 8,
And a dielectric layer formed over the semiconductor substrate. 제 1 항에 있어서,
상기 본드 패드와 솔더볼을 전기적으로 연결시키는 재배선층을 더 포함하고,
상기 재배선층은 상기 반도체 기판 상면에 형성된 것을 특징으로 하는 반도체 디바이스.The method of claim 1,
Further comprising a redistribution layer electrically connecting the bond pad and the solder ball,
The redistribution layer is formed on the upper surface of the semiconductor substrate. 제 10 항에 있어서,
상기 솔더볼은 상기 재배선층에 직접적으로 연결된 것을 특징으로 하는 반도체 디바이스.11. The method of claim 10,
And the solder ball is directly connected to the redistribution layer. 제 10 항에 있어서,
상기 반도체 기판의 상부에는 유전층이 형성된 것을 특징으로 하는 반도체 디바이스.11. The method of claim 10,
And a dielectric layer formed over the semiconductor substrate. 상면에 적어도 하나의 본드 패드가 형성된 글라스 웨이퍼를 준비하는 글라스 웨이퍼 준비 단계;
상기 글라스 웨이퍼의 하면에 금속층을 형성하는 백 사이드 금속화 단계;
상기 글라스 웨이퍼의 상면에 회로 패턴을 형성하는 회로 패턴 형성 단계; 및
상기 회로 패턴에 솔더볼을 부착하는 솔더볼 부착 단계를 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.A glass wafer preparation step of preparing a glass wafer having at least one bond pad formed on an upper surface thereof;
A back side metallization step of forming a metal layer on a bottom surface of the glass wafer;
A circuit pattern forming step of forming a circuit pattern on an upper surface of the glass wafer; And
And a solder ball attaching step for attaching solder balls to the circuit pattern. 제 13 항에 있어서,
상기 백 사이드 금속화 단계는 상기 글라스 웨이퍼의 하면에 티타늄텅스텐(TiW), 티타늄(Ti), 크롬(Cr) 또는 알루미늄(Al) 중에서 어느 하나로 금속층을 형성하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.The method of claim 13,
The back side metallization step of forming a metal layer of any one of titanium tungsten (TiW), titanium (Ti), chromium (Cr) or aluminum (Al) on the lower surface of the glass wafer. 제 13 항에 있어서,
상기 회로 패턴 형성 단계는
상기 글라스 웨이퍼의 상면에 제 1 유전층을 형성하는 제 1 유전층 형성 단계;
상기 본드 패드와 연결되고, 상기 제 1 유전층 위로 연장된 재배선층을 형성하는 재배선층 형성 단계;
상기 제 1 유전층 및 재배선층 위에 제 2 유전층을 형성하는 제 2 유전층 형성 단계; 및
상기 재배선층의 일부에 UBM층을 형성하는 UBM층 형성 단계를 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.The method of claim 13,
The circuit pattern forming step
Forming a first dielectric layer on an upper surface of the glass wafer;
A redistribution layer forming step connected to the bond pads and forming a redistribution layer extending over the first dielectric layer;
Forming a second dielectric layer over the first dielectric layer and the redistribution layer; And
A UBM layer forming step of forming a UBM layer on a portion of the redistribution layer. 제 15 항에 있어서,
상기 솔더볼 부착 단계는 상기 UBM층에 솔더볼을 부착하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.The method of claim 15,
And the solder ball attaching step attaches solder balls to the UBM layer. 제 13 항에 있어서,
상기 회로 패턴 형성 단계는
상기 글라스 웨이퍼의 상면에 제 1 유전층을 형성하는 제 1 유전층 형성 단계;
상기 본드 패드와 연결되고, 상기 제 1 유전층 위로 연장된 재배선층을 형성하는 재배선층 형성 단계; 및
제 1 유전층 및 재배선층 위에 제 2 유전층을 형성하는 제 2 유전층 형성 단계를 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.The method of claim 13,
The circuit pattern forming step
Forming a first dielectric layer on an upper surface of the glass wafer;
A redistribution layer forming step connected to the bond pads and forming a redistribution layer extending over the first dielectric layer; And
And forming a second dielectric layer over the first dielectric layer and the redistribution layer. 제 17 항에 있어서,
상기 솔더볼 부착 단계는 상기 재배선층의 일부에 솔더볼을 부착하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.The method of claim 17,
And attaching the solder balls to a portion of the redistribution layer. 제 13 항에 있어서,
상기 회로 패턴 형성 단계는
상기 본드 패드와 연결되고, 상기 글라스 웨이퍼의 상면으로 연장된 재배선층을 형성하는 재배선층 형성 단계; 및
상기 재배선층 및 글라스 웨이퍼의 상면에 유전층을 형성하는 유전층 형성 단계를 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.The method of claim 13,
The circuit pattern forming step
A redistribution layer forming step connected to the bond pads and forming a redistribution layer extending to an upper surface of the glass wafer; And
And forming a dielectric layer on the redistribution layer and the top surface of the glass wafer. 제 19 항에 있어서,
상기 솔더볼 부착 단계는 상기 재배선층의 일부에 솔더볼을 부착하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.The method of claim 19,
And attaching the solder balls to a portion of the redistribution layer. 제 13 항에 있어서,
상기 회로 패턴 형성 단계는
상기 글라스 웨이퍼의 상면에 유전층을 형성하는 유전층 형성 단계; 및
상기 본드 패드의 일부에 UBM층을 형성하는 UBM층 형성 단계를 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.The method of claim 13,
The circuit pattern forming step
Forming a dielectric layer on an upper surface of the glass wafer; And
And forming a UBM layer on a portion of the bond pad. 제 21 항에 있어서,
상기 솔더볼 부착 단계는 상기 UBM층에 솔더볼을 부착하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.22. The method of claim 21,
And the solder ball attaching step attaches solder balls to the UBM layer.
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