KR20120098206A - Method for fabricating semiconductor device - Google Patents

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KR20120098206A
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이남열
염승진
조직호
홍승희
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에스케이하이닉스 주식회사
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Abstract

PURPOSE: A manufacturing method of a semiconductor device is provided to simplify a bit-line process by skipping a metal strip process. CONSTITUTION: A storage node contact plug(46) is formed on a substrate(41). A damascene pattern(48) exposing a bit line contact node is formed. A barrier metal film(50) is formed on the front side including the damascene pattern. A metal silicide film(51) is formed by thermal processing the barrier metal film. A metal film(52) is formed on the metal silicide film.

Description

반도체장치 제조방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}Semiconductor device manufacturing method {METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}

본 발명은 반도체 제조 방법에 관한 것으로, 특히 비트라인(Bit Line; BL) 콘택을 형성하는 방법에 관한 것이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor manufacturing methods, and more particularly, to a method of forming bit line (BL) contacts.

최근 메모리장치의 집적도가 증가함에 따라 비트라인콘택(BitLine Contact; BLC) 및 비트라인(Bit Line)을 형성한 후 스토리지노드콘택(storage node contact; SNC)을 위한 자기정렬콘택(Self Aligned Contact; SAC) 공정에 대한 난이도가 급격히 증가하고 있다. 비트라인 저항과 콘택 저항을 동시에 감소하기 위해, 스토리지노드콘택(SNC)을 먼저 형성하고 후속으로 비트라인 콘택을 형성하는 방법이 적용되고 있다. 인접한 두 폴리실리콘 영역에 스토리지노드콘택을 한꺼번에 형성하는 머지된 스토리지노드콘택과 후속 다마신 공정의 비트라인을 형성하여 두 스토리지노드콘택을 분리하고 비트라인 콘택을 형성하는 스킴을 적용하고 있다.As the density of memory devices increases recently, self-aligned contacts (SACs) for storage node contacts (SNCs) are formed after forming bit line contacts (BLCs) and bit lines. The difficulty of the process is increasing rapidly. In order to simultaneously reduce the bit line resistance and the contact resistance, a method of forming a storage node contact (SNC) first and subsequently forming a bit line contact has been applied. A merged storage node contact is formed in two adjacent polysilicon regions at a time and a bit line of a subsequent damascene process is formed to separate the two storage node contacts and to form a bit line contact.

그러나, 스토리지노드콘택을 먼저 형성하고 비트라인 및 비트라인 저항 및 콘택을 형성하는 것은 공정 단계가 복잡하고, 반도체 소자가 축소화됨에 따라 비트라인 선폭이 감소하게 되어 비트라인 저항 및 컨택 저항을 확보하는데 어려움이 있다. However, forming the storage node contact first and forming the bit line and the bit line resistance and the contact are complicated process steps, and as the semiconductor device is reduced, the bit line line width decreases, making it difficult to secure the bit line resistance and the contact resistance. There is this.

그러나, 스토리지 노드 콘택을 먼저 형성하고, 비트라인 및 비트라인 콘택을 형성하는 공정은 그 공정단계가 많고 복잡한 문제점이 있다. 또한, 다마신구조를 갖는 비트라인을 형성함으로써 반도체 장치가 축소됨에 따라 비트라인 선폭이 감소되어 비트라인 저항과 콘택저항이 급격하게 증가되어 전기적 특성을 열화시키는 문제점을 발생하게 된다. However, the process of forming the storage node contact first and then forming the bit line and the bit line contact has many process steps and has a complicated problem. In addition, by forming a bit line having a damascene structure, as the semiconductor device shrinks, the line width of the bit line decreases, thereby rapidly increasing the bit line resistance and the contact resistance, thereby causing a problem of deteriorating electrical characteristics.

특히, 비트라인 형성시 비트라인 콘택저항 확보를 위해 활성영역과 접하는 부분에 메탈 실리사이드 공정 즉, 티타늄실리사이드(TiSi2)를 적용하고 있으나, 메탈스트립공정을 진행할 경우, 티타늄실리사이드 상부면에 산화막이 형성되어 콘택저항을 열화시키는 문제점을 발생하게 된다.
Particularly, when the bit line is formed, a metal silicide process, that is, titanium silicide (TiSi 2 ), is applied to a portion in contact with the active region to secure the bit line contact resistance. However, when the metal strip process is performed, an oxide film is formed on the upper surface of the titanium silicide. This causes a problem of deteriorating contact resistance.

본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 비트라인 내부에 적층막을 형성하여 산화막을 제거하는 반도체장치 제조방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been proposed to solve the above problems of the prior art, and an object thereof is to provide a method for manufacturing a semiconductor device in which an oxide film is removed by forming a laminated film inside a bit line.

또한, 메탈스트립 공정을 제거하여 메탈스트립 공정에 의해 발생되는 산화막을 원천적으로 차단하여 콘택저항을 감소시키는 반도체장치 제조방법을 제공하는데 그 목적이 있다.Another object of the present invention is to provide a method of manufacturing a semiconductor device which reduces contact resistance by removing the metal strip process and blocking the oxide film generated by the metal strip process.

또한, 메탈스트립 공정을 제거함으로써, 비트라인 공정이 단순화할 수 있는데 그 목적이 있다.
In addition, by eliminating the metal strip process, the purpose of the bit line process can be simplified.

상기 목적을 달성하기 위한 본 발명의 반도체 장치 제조 방법은, 비트라인콘택노드와 스토리지노드콘택노드가 정의된 기판을 준비하는 단계; 상기 기판 상에 머지된 스토리지노드콘택플러그를 형성하는 단계; 상기 머지된 스토리지노드콘택플러그를 개별 스토리지노드콘택플러그로 분리시키면서 상기 비트라인콘택노드를 노출시키는 다마신패턴을 형성하는 단계; 상기 다마신패턴을 포함한 전면에 베리어메탈막을 증착하는 단계; 상기 베리어메탈막에 열처리를 실시하여 비트라인콘택노드에 금속실리사이드막을 형성하는 단계; 메탈스트립공정을 실시하여 상기 금속실리사이드막으로 형성되지 못한 베리어메탈막을 제거하는 단계; 상기 메탈스트립공정시 산화된 금속실리사이드막에 티타늄과 티타늄질화막으로 형성된 금속막을 형성하는 단계; 상기 금속막을 포함한 전면에 도전막을 형성하는 단계를 포함하는 특징이 있다. A semiconductor device manufacturing method of the present invention for achieving the above object comprises the steps of preparing a substrate in which a bit line contact node and a storage node contact node defined; Forming a merged storage node contact plug on the substrate; Forming a damascene pattern exposing the bit line contact node while separating the merged storage node contact plug into individual storage node contact plugs; Depositing a barrier metal film on the entire surface including the damascene pattern; Heat-treating the barrier metal film to form a metal silicide film on a bit line contact node; Performing a metal strip process to remove the barrier metal film not formed of the metal silicide film; Forming a metal film formed of titanium and a titanium nitride film on the oxidized metal silicide film during the metal strip process; And forming a conductive film on the entire surface including the metal film.

또한, 비트라인콘택노드와 스토리지노드콘택노드가 정의된 기판을 준비하는 단계; 상기 기판 상에 머지된 스토리지노드콘택플러그를 형성하는 단계; 상기 머지된 스토리지노드콘택플러그를 개별 스토리지노드콘택플러그로 분리시키면서 상기 비트라인콘택노드를 노출시키는 다마신패턴을 형성하는 단계; 상기 다마신패턴을 포함한 전면에 베리어메탈막을 증착하는 단계; 상기 베리어메탈막에 열처리를 실시하여 비트라인콘택노드에 금속실리사이드막을 형성하는 단계; 상기 금속실리사이드가 형성된 상기 다마신패턴에 포함한 전면에 도전막을 형성하는 단계를 포함하는 것으로 특징으로 한다.
The method may further include preparing a substrate in which a bit line contact node and a storage node contact node are defined; Forming a merged storage node contact plug on the substrate; Forming a damascene pattern exposing the bit line contact node while separating the merged storage node contact plug into individual storage node contact plugs; Depositing a barrier metal film on the entire surface including the damascene pattern; Heat-treating the barrier metal film to form a metal silicide film on a bit line contact node; And forming a conductive film on the entire surface of the damascene pattern in which the metal silicide is formed.

상술한 본 발명의 반도체 장치 제조 방법은, 비트라인 내부에 형성된 티타늄실리사이 상에 티타늄막과 티타늄질화막을 형성된 금속막을 형성하여 이상 산화막을 제거함으로써 콘택저항을 감소시키는 효과가 있다. The semiconductor device manufacturing method of the present invention described above has the effect of reducing contact resistance by forming a metal film formed of a titanium film and a titanium nitride film on the titanium silicide formed inside the bit line to remove the abnormal oxide film.

또한, 메탈스트립 공정을 제거하여 메탈스트립 공정에 의해 발생되는 산화막을 원천적으로 차단하여 콘택저항을 감소시키는 효과가 있다.Also, by removing the metal strip process, the oxide film generated by the metal strip process is essentially blocked, thereby reducing the contact resistance.

또한, 메탈스트립 공정을 제거함으로써, 비트라인 공정이 단순화되는 효과가 있다.
In addition, by removing the metal strip process, there is an effect that the bit line process is simplified.

도 1은 종래기술에 따른 비트라인 하부에 형성된 산화막의 사진도.
도 2a 내지 도 2f는 본 발명에 제1일시예에 따른 반도체장치 제조방법을 도시한 공정단면도.
도 3a은 내지 도 3e는 본 발명의 제2실시예에 따른 반도체장치 제조방법을 도시한 공정단면도.1 is a photographic view of an oxide film formed under a bit line according to the prior art.
2A to 2F are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a first embodiment of the present invention.
3A to 3E are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a second embodiment of the present invention.

이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENT Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings, in order to facilitate a person skilled in the art to easily carry out the technical idea of the present invention.

도 2a 내지 도 2f는 본 발명의 제1실시예에 따른 반도체장치 제조방법을 설명하기 위한 공정 단면도이다.2A to 2F are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a first embodiment of the present invention.

도 2a에 도시된 바와 같이, 기판(21) 소자분리막(22)을 형성한다. 소자분리막(22)은 잘 알려진 STI(Shallow Trench Isolation) 공정을 이용하여 형성한다. 소자분리막(22)에 의해 활성영역(23)이 정의된다. 활성영역(23)은 비트라인콘택노드와 소토리지노트콘택노드가 정의된다. 활성영역(23)에 매립게이트가 형성된다, 매립게이트(BG)는 활성영역(23)에 트렌치를 형성한 후에 트렌치 일부를 매립하여 형성한다. 매립게이트(BG)는 공지된 방법을 참조하기로 한다. As shown in FIG. 2A, the device isolation film 22 is formed on the substrate 21. The device isolation layer 22 is formed using a well-known shallow trench isolation (STI) process. The active region 23 is defined by the device isolation layer 22. In the active region 23, a bit line contact node and a storage note contact node are defined. A buried gate is formed in the active region 23. The buried gate BG is formed by filling a portion of the trench after forming a trench in the active region 23. The buried gate BG will be referred to a known method.

활성영역(23)의 일부 표면 상에 하드마스크패턴(24)을 형성한다. 이때, 하드마스크패턴(34)은 후속 공정으로 통해 랜딩플러그(24)로 작용하도록 도전막으로 형성한다. 일례로, 하드마스크패턴(24)은 폴리실리콘막으로 형성할 수 있다. 이하, 설명의 편의를 위하여 하드마스크패턴(24)을 '랜딩플러그(24)'로 변경하여 표기하기로 한다. 랜딩플러그(24)는 비트라인콘택을 위한 제1랜딩플러그(24A)와 스토리지노드콘택을 위한 제2랜딩플러그(24B)를 형성한다. 제1,2랜딩플러그(24A, 24B)는 소자분리막(22)에 의해 자기정렬되어 형성될 수 있다. 제1랜딩플러그(24A)는 활성영역(23)의 비트라인콘택노드에 연결되고, 제2랜딩플러그(24B)는 활성영역(23)의 스토리지노드콘택에 연결된다. The hard mask pattern 24 is formed on a part of the surface of the active region 23. At this time, the hard mask pattern 34 is formed of a conductive film to act as the landing plug 24 through a subsequent process. For example, the hard mask pattern 24 may be formed of a polysilicon film. Hereinafter, for convenience of description, the hard mask pattern 24 is changed to 'landing plug 24' and described. The landing plug 24 forms a first landing plug 24A for bit line contact and a second landing plug 24B for storage node contact. The first and second landing plugs 24A and 24B may be formed by self-alignment by the device isolation layer 22. The first landing plug 24A is connected to the bit line contact node of the active region 23, and the second landing plug 24B is connected to the storage node contact of the active region 23.

도 2b에 도시된 바와 같이, 제1,2랜딩플러그(24A, 24B)를 포함한 전면에 층간절연막(25)를 형성한다. 층간절연막(25)을 관통하여 이웃하는 활성영역(23)에 동시에 머지된 스토리지노트콘택플러그(26, Merged SNC)을 형성한다. 머지된 스토리지노드콘택플러그(26)를 형성하기 위해 이웃하는 제2랜딩플러그(24B)를 동시에 오픈시키는 스토리지노드콘택홀(미도시)이 선행될 수 있다. As shown in FIG. 2B, an interlayer insulating film 25 is formed on the entire surface including the first and second landing plugs 24A and 24B. A storage note contact plug 26 (Merged SNC) that is simultaneously merged is formed in the neighboring active regions 23 through the interlayer insulating layer 25. A storage node contact hole (not shown) may be preceded to simultaneously open the neighboring second landing plugs 24B to form the merged storage node contact plug 26.

도 2c에 도시된 바와 같이, 스토리지노드콘택플러그(26)를 포함하는 전체구조 상에 다마신마스크(27)를 형성한다. 다마신마스크(27)는 감광막패턴을 포함한다. 다마신마스크(27)는 비트라인(Bit Line) 및 비트라인 콘택(Bit Line Contact) 형성을 위한 다마신패턴(28) 형성시 절연막 및 스토리지노드콘택플러그(26)를 식각하기 위한 식각장벽 역할을 하며, 이를 위해 다마신마스크(27) 절연막 및 스토리지노드콘택플러그(26)에 대하여 식각선택비를 갖는 물질을 형성하는 것이 바람직하다. 예컨대, 다마신마스크(27)는 질화막으로 형성한다.As shown in FIG. 2C, a damascene mask 27 is formed on the entire structure including the storage node contact plug 26. The damascene mask 27 includes a photoresist pattern. The damascene mask 27 serves as an etch barrier for etching the insulating layer and the storage node contact plug 26 when the damascene pattern 28 is formed to form the bit line and the bit line contact. To this end, it is preferable to form a material having an etch selectivity with respect to the damascene mask 27 insulating layer and the storage node contact plug 26. For example, the damascene mask 27 is formed of a nitride film.

다음으로, 다마신마스크(27)를 식각장벽으로 스토리지노드콘택플러그(26) 및 층간절연막(25)을 식각한다. 이에 따라, 비트라인 및 비트라인콘택을 위한 다마신패턴(28)이 형성된다. 다마신패턴(28)에 의해 머지된 스토리지콘택플러그(26)가 개별 스토리지노드콘택플러그로 분리된다. 그리고, 층간절연막(25)이 식각됨에 따라 비트라인콘택에 연결된 제1랜딩플러그(24A)의 표면이 노출된다.Next, the storage node contact plug 26 and the interlayer insulating layer 25 are etched using the damascene mask 27 as an etch barrier. Accordingly, the damascene pattern 28 for the bit line and the bit line contact is formed. The storage contact plugs 26 merged by the damascene pattern 28 are separated into individual storage node contact plugs. As the interlayer insulating layer 25 is etched, the surface of the first landing plug 24A connected to the bit line contact is exposed.

다음으로, 다마신패턴(28)을 포함한 전면에 절연막(39)을 형성한다. 절연막(29)은 다마신비트라인과 스토리지노드플러그(26)간의 절연을 위한 막이다. 절연막(29)은 보호막(미도시)을 포함하고 있다. 보호막은 절연막(29)이 후속 공정에서 손실되는 것을 방지하는 보호막 역할을 수행한다. 절연막(29)은 산화막을 포함한다. 절연막(29)에 의해 스토리지노드콘택과 비트라인간의 캐패시턴스를 낮추어 RC 딜레이를 완화하고, 보호막에 의해 절연막(29)이 후속 공정에서 손실되지 않는다. 또한 절연막은 실리콘산화막(SiO2) 또는 실리콘질화막(SiN)을 단일막이나 이중막으로 형성할 수 있다. Next, an insulating film 39 is formed on the entire surface including the damascene pattern 28. The insulating film 29 is a film for insulating between the damascene bit line and the storage node plug 26. The insulating film 29 includes a protective film (not shown). The protective film serves as a protective film to prevent the insulating film 29 from being lost in a subsequent process. The insulating film 29 includes an oxide film. The insulating layer 29 lowers the capacitance between the storage node contact and the bit line to alleviate the RC delay, and the protective layer prevents the insulating layer 29 from being lost in subsequent processes. In addition, the insulating film may form a silicon oxide film (SiO 2 ) or a silicon nitride film (SiN) as a single film or a double film.

다음으로, 제1랜딩플러그(24A)의 표면을 노출시키도록 절연막(29)을 식각한다. 분리된 스토리지노드콘택플러그(26) 사이에서는 절연막(29)이 식각되지 않도록 하기 위해 감광막패턴을 이용할 수 있다. 노출된 제1랜딩플러그(24A)의 표면은 비트라인콘택영역이다. 즉, 후속의 다마신비트라인과 제1랜딩플러그(24A)가의 콘택을 위한 영역이다. 다음으로, 비트라인콘택저항을 확보하기 위해 이온주입 공정을 실시한다. 이온주입을 진행하기 전에 다마신패턴(28)의 바닥에 자연산화막(Native Oxide)을 제거하기 위한 전세정(Pre-cleaning) 공정을 먼저 진행하는 것이 바람직하다. 전세정공정은 습식세정과 건식세정을 포함한다. Next, the insulating layer 29 is etched to expose the surface of the first landing plug 24A. A photoresist pattern may be used to prevent the insulating layer 29 from being etched between the separated storage node contact plugs 26. The exposed surface of the first landing plug 24A is a bit line contact region. That is, the area for contact between the subsequent damascene bit line and the first landing plug 24A. Next, an ion implantation process is performed to secure the bit line contact resistance. Before proceeding with the ion implantation, it is preferable to first perform a pre-cleaning process to remove the native oxide (Native Oxide) at the bottom of the damascene pattern 28. Pre-cleaning processes include wet and dry cleaning.

다음으로, 다마신패턴(28)을 포함에 전면에 베리어메탈막(30)을 형성한다. 베리어메탈막(30)은 티타늄막(Ti)과 티타늄질화막(TiN)을 포함한다. 베리어메탈막(30)은 화학기상증착법(CVD) 또는 물리적기상증착법(PVD)을 통해 형성한다. 티타늄막은 후속으로 티타늄실리사이막을 형성하기 위해 증착하고, 티타늄질화막은 티타늄실리사이드막이 비트라인 형성시 확산되는 것을 방지하기 위해 형성되는 것이다.Next, the barrier metal film 30 is formed on the entire surface including the damascene pattern 28. The barrier metal film 30 includes a titanium film Ti and a titanium nitride film TiN. The barrier metal film 30 is formed through chemical vapor deposition (CVD) or physical vapor deposition (PVD). The titanium film is subsequently deposited to form a titanium silicide film, and the titanium nitride film is formed to prevent the titanium silicide film from diffusing during bit line formation.

도 2d에 도시된 바와 같이, 급속열처리공정(RTP, Rapid Thermal Processing)를 통해 표면에 균일하게 티타늄실리사이드막(31)을 형성한다. 티타늄실리사이드막을 형성하고 난 이후에, 잔류하는 티타늄질화막과 미반응된 티타늄막을 제거하기 위해 메탈스트립공정을 실시한다. 메탈스트립공정은 황산과 과산화수소를 포함하는 SPM(Sulfuric Peroxide Mixture) 세정공정을 진행한다. 메탈스트립공정을 통해 제거되지 못하고 잔류하는 물질들이 티타늄실리사이드막(31) 상에 산화막(32)의 형태로 잔류한다. 산화막은 미반응된 티타늄막을 포함한다. As shown in FIG. 2D, the titanium silicide layer 31 is uniformly formed on the surface through Rapid Thermal Processing (RTP). After forming the titanium silicide film, a metal strip process is performed to remove the remaining titanium nitride film and the unreacted titanium film. The metal strip process proceeds with a Sulfuric Peroxide Mixture (SPM) cleaning process containing sulfuric acid and hydrogen peroxide. Substances that cannot be removed through the metal strip process remain on the titanium silicide layer 31 in the form of an oxide layer 32. The oxide film includes an unreacted titanium film.

도 2e에 도시된 바와 같이, 티타늄실리사이드막(31) 상에 적층막(33)을 형성한다. 적층막(33) 티타늄막과 티타늄질화막의 적층된 구조로 형성할 수 있다. 적층막(33)으로 형성함으로써 미반응된 티타늄막을 제거할 수 있다. 이때, 적층막을 형성하는 티타늄막은 비트라인 면적의 손실을 최소화하기 위해 얇은 두께의 막으로 형성한다. 적층막(33)을 형성함으로써, 티타늄실리사이드 상에 형성된 이상산화막(32)이 티타늄막과 반응하여 산화막(32)이 제거되는 효과를 발생하게 되어 비트라인 콘택저항이 감소하게 된다. 산화막(32)은 티타늄막을 포함한다. 또한, 티타늄막의 산화를 방지하기 위해 동일 챔버내에서 인시튜(In-situ)로 티타늄질화막을 연속적으로 형성한다. 또한, 산화막을 제거함으로써 비트라인 콘택저항을 감소시킬 수 있는 효과를 가진다. As shown in FIG. 2E, a laminated film 33 is formed on the titanium silicide film 31. The laminated film 33 may be formed of a stacked structure of a titanium film and a titanium nitride film. By forming the laminated film 33, the unreacted titanium film can be removed. At this time, the titanium film forming the laminated film is formed of a thin film in order to minimize the loss of the bit line area. By forming the laminated film 33, the abnormal oxide film 32 formed on the titanium silicide reacts with the titanium film to produce the effect of removing the oxide film 32, thereby reducing the bit line contact resistance. The oxide film 32 includes a titanium film. In addition, in order to prevent oxidation of the titanium film, a titanium nitride film is continuously formed in-situ in the same chamber. In addition, the bit line contact resistance can be reduced by removing the oxide film.

도 2f에 도시된 바와 같이, 적층막(33) 상에 다마신패턴(28)을 일부 매립하는 도전막(34)을 형성한다. 도전막(34)은 텅스텐막을 포함한다. 텅스텐막은 화학기상증착법(CVD)을 이용하여 증착한다. 텅스텐막은 SiH4 환원법, B2H6 환원법 또는 H2 환원법을 이용하여 증착한다. 이때, 텅스텐소스는 육불화텅스텐(WF6) 또는 텅스텐헥사카보닐{Tungsten hexacabonyl; W(CO)6}을 이용할 수 있다.As shown in FIG. 2F, a conductive film 34 partially filling the damascene pattern 28 is formed on the laminated film 33. The conductive film 34 includes a tungsten film. The tungsten film is deposited by chemical vapor deposition (CVD). The tungsten film is deposited using the SiH 4 reduction method, the B 2 H 6 reduction method, or the H 2 reduction method. At this time, the tungsten source is tungsten hexafluoride (WF 6 ) or tungsten hexacarbononyl (Tungsten hexacabonyl; W (CO) 6 } can be used.

다음으로, 도전막(34) 상에 나머지 다마신패턴(28)을 매립하는 실링막(35)을 형성한다. 실링막은 실리콘산화막(SiO2) 또는 실리콘질화막(SiN)을 단일막이나 이중막으로 형성할 수 있다. Next, a sealing film 35 is formed on the conductive film 34 to fill the remaining damascene pattern 28. The sealing film may form a silicon oxide film (SiO 2 ) or a silicon nitride film (SiN) as a single film or a double film.

도 3a 내지 도 3e는 본 발명의 제2실시예에 따른 반도체장치 제조방법을 설명하기 위한 공정 단면도이다.3A to 3E are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a second embodiment of the present invention.

도 3a에 도시된 바와 같이, 기판(41) 소자분리막(42)을 형성한다. 소자분리막(42)은 잘 알려진 STI(Shallow Trench Isolation) 공정을 이용하여 형성한다. 소자분리막(42)에 의해 활성영역(43)이 정의된다. 활성영역(43)은 비트라인콘택노드와 소토리지노트콘택노드가 정의된다. 활성영역(43)에 매립게이트가 형성된다, 매립게이트(BG)는 활성영역(43)에 트렌치를 형성한 후에 트렌치 일부를 매립하여 형성한다. 매립게이트(BG)는 공지된 방법을 참조하기로 한다. As shown in FIG. 3A, the device isolation film 42 is formed on the substrate 41. The device isolation layer 42 is formed using a well-known shallow trench isolation (STI) process. The active region 43 is defined by the device isolation layer 42. In the active region 43, a bit line contact node and a storage note contact node are defined. A buried gate is formed in the active region 43. The buried gate BG is formed by filling a portion of the trench after forming a trench in the active region 43. The buried gate BG will be referred to a known method.

활성영역(43)의 일부 표면 상에 하드마스크패턴(44)을 형성한다. 이때, 하드마스크패턴(44)은 후속 공정으로 통해 랜딩플러그(44)로 작용하도록 도전막으로 형성한다. 일례로, 하드마스크패턴(44)은 폴리실리콘막으로 형성할 수 있다. 이하, 설명의 편의를 위하여 하드마스크패턴(44)을 '랜딩플러그(44)'로 변경하여 표기하기로 한다. 랜딩플러그(44)는 비트라인콘택을 위한 제1랜딩플러그(44A)와 스토리지노드콘택을 위한 제2랜딩플러그(44B)를 형성한다. 제1,2랜딩플러그(44A, 44B)는 소자분리막(42)에 의해 자기정렬되어 형성될 수 있다. 제1랜딩플러그(44A)는 활성영역(43)의 비트라인콘택노드에 연결되고, 제2랜딩플러그(44B)는 활성영역(43)의 스토리지노드콘택에 연결된다. The hard mask pattern 44 is formed on a part of the surface of the active region 43. At this time, the hard mask pattern 44 is formed of a conductive film to act as the landing plug 44 through a subsequent process. For example, the hard mask pattern 44 may be formed of a polysilicon film. Hereinafter, for convenience of description, the hard mask pattern 44 is changed to 'landing plug 44' and described. The landing plug 44 forms a first landing plug 44A for bit line contact and a second landing plug 44B for storage node contact. The first and second landing plugs 44A and 44B may be formed by self-alignment by the device isolation layer 42. The first landing plug 44A is connected to the bit line contact node of the active region 43, and the second landing plug 44B is connected to the storage node contact of the active region 43.

도 3b에 도시된 바와 같이, 제1,2랜딩플러그(44A, 44B)를 포함한 전면에 층간절연막(45)를 형성한다. 층간절연막(45)을 관통하여 이웃하는 활성영역(43)에 동시에 머지된 스토리지노트콘택플러그(46, Merged SNC)을 형성한다. 머지된 스토리지노드콘택플러그(46)를 형성하기 위해 이웃하는 제2랜딩플러그(44B)를 동시에 오픈시키는 스토리지노드콘택홀(미도시)이 선행될 수 있다. As shown in FIG. 3B, an interlayer insulating film 45 is formed on the entire surface including the first and second landing plugs 44A and 44B. The merged storage note contact plug 46 (Merged SNC) is simultaneously formed through the interlayer insulating layer 45 and adjacent to the active region 43. A storage node contact hole (not shown) may be preceded to simultaneously open the neighboring second landing plugs 44B to form the merged storage node contact plug 46.

도 3c에 도시된 바와 같이, 스토리지노드콘택플러그(46)를 포함하는 전체구조 상에 다마신마스크(47)를 형성한다. 다마신마스크(47)는 감광막패턴을 포함한다. 다마신마스크(47)는 비트라인(Bit Line) 및 비트라인 콘택(Bit Line Contact) 형성을 위한 다마신패턴(48) 형성시 절연막 및 스토리지노드콘택플러그(46)를 식각하기 위한 식각장벽 역할을 하며, 이를 위해 다마신마스크(27) 절연막 및 스토리지노드콘택플러그(26)에 대하여 식각선택비를 갖는 물질을 형성하는 것이 바람직하다. 예컨대, 다마신마스크(47)는 질화막으로 형성한다.As shown in FIG. 3C, a damascene mask 47 is formed on the overall structure including the storage node contact plug 46. The damascene mask 47 includes a photoresist pattern. The damascene mask 47 serves as an etch barrier for etching the insulating film and the storage node contact plug 46 when the damascene pattern 48 is formed to form the bit line and the bit line contact. To this end, it is preferable to form a material having an etch selectivity with respect to the damascene mask 27 insulating layer and the storage node contact plug 26. For example, the damascene mask 47 is formed of a nitride film.

다음으로, 다마신마스크(47)를 식각장벽으로 스토리지노드콘택플러그(46) 및 층간절연막(45)을 식각한다. 이에 따라, 비트라인 및 비트라인콘택을 위한 다마신패턴(48)이 형성된다. 다마신패턴(48)에 의해 머지된 스토리지콘택플러그(46)가 개별 스토리지노드콘택플러그로 분리된다. 그리고, 층간절연막(25)이 식각됨에 따라 비트라인콘택에 연결된 제1랜딩플러그(44A)의 표면이 노출된다.Next, the storage node contact plug 46 and the interlayer insulating layer 45 are etched using the damascene mask 47 as an etch barrier. Accordingly, a damascene pattern 48 for bit lines and bit line contacts is formed. The storage contact plugs 46 merged by the damascene pattern 48 are separated into individual storage node contact plugs. As the interlayer insulating layer 25 is etched, the surface of the first landing plug 44A connected to the bit line contact is exposed.

다음으로, 다마신패턴(48)을 포함한 전면에 절연막(49)을 형성한다. 절연막(49)은 다마신비트라인과 스토리지노드플러그(46)간의 절연을 위한 막이다. 절연막(29)은 보호막(미도시)을 포함하고 있다. 보호막은 절연막(49)이 후속 공정에서 손실되는 것을 방지하는 보호막 역할을 수행한다. 절연막(49)은 산화막을 포함한다. 절연막(49)에 의해 스토리지노드콘택과 비트라인간의 캐패시턴스를 낮추어 RC 딜레이를 완화하고, 보호막에 의해 절연막(49)이 후속 공정에서 손실되지 않는다. 또한 절연막은 실리콘산화막(SiO2) 또는 실리콘질화막(SiN)을 단일막이나 이중막으로 형성할 수 있다. Next, an insulating film 49 is formed on the entire surface including the damascene pattern 48. The insulating film 49 is a film for insulating between the damascene bit line and the storage node plug 46. The insulating film 29 includes a protective film (not shown). The protective film serves as a protective film to prevent the insulating film 49 from being lost in a subsequent process. The insulating film 49 includes an oxide film. The insulating film 49 reduces the capacitance between the storage node contact and the bit line to alleviate the RC delay, and the protective film prevents the insulating film 49 from being lost in subsequent processes. In addition, the insulating film may form a silicon oxide film (SiO 2 ) or a silicon nitride film (SiN) as a single film or a double film.

다음으로, 제1랜딩플러그(44A)의 표면을 노출시키도록 절연막(49)을 식각한다. 분리된 스토리지노드콘택플러그(46) 사이에서는 절연막(49)이 식각되지 않도록 하기 위해 감광막패턴을 이용할 수 있다. 노출된 제1랜딩플러그(44A)의 표면은 비트라인콘택영역이다. 즉, 후속의 다마신비트라인과 제1랜딩플러그(44A)가의 콘택을 위한 영역이다. 다음으로, 비트라인콘택저항을 확보하기 위해 이온주입 공정을 실시한다. 이온주입을 진행하기 전에 다마신패턴(28)의 바닥에 자연산화막(Native Oxide)을 제거하기 위한 전세정(Pre-cleaning) 공정을 먼저 진행하는 것이 바람직하다. 전세정공정은 습식세정과 건식세정을 포함한다. Next, the insulating film 49 is etched to expose the surface of the first landing plug 44A. A photoresist pattern may be used to prevent the insulating layer 49 from being etched between the separated storage node contact plugs 46. The exposed surface of the first landing plug 44A is a bit line contact region. That is, a region for contact between the subsequent damascene bit line and the first landing plug 44A. Next, an ion implantation process is performed to secure the bit line contact resistance. Before proceeding with the ion implantation, it is preferable to first perform a pre-cleaning process to remove the native oxide (Native Oxide) at the bottom of the damascene pattern 28. Pre-cleaning processes include wet and dry cleaning.

도 3d에 도시된 바와 같이, 다마신패턴(48)을 포함에 전면에 베리어메탈막(50)을 형성한다. 베리어메탈막(50)은 티타늄막(Ti)과 티타늄질화막(TiN)을 포함한다. 베리어메탈막(50)은 화학기상증착법(CVD) 또는 물리적기상증착법(PVD)을 통해 형성한다. 티타늄막은 후속으로 티타늄실리사이막을 형성하기 위해 증착하고, 티타늄질화막은 티타늄실리사이드막이 비트라인 형성시 확산되는 것을 방지하기 위해 형성되는 것이다.As shown in FIG. 3D, the barrier metal layer 50 is formed on the entire surface of the damascene pattern 48. The barrier metal film 50 includes a titanium film Ti and a titanium nitride film TiN. The barrier metal film 50 is formed through chemical vapor deposition (CVD) or physical vapor deposition (PVD). The titanium film is subsequently deposited to form a titanium silicide film, and the titanium nitride film is formed to prevent the titanium silicide film from diffusing during bit line formation.

다음으로, 급속열처리공정(RTP, Rapid Thermal Processing)를 통해 표면에 균일하게 티타늄실리사이드막(51)을 형성한다. 티타늄실리사이드막을 형성하고 난 이후에, 티타늄질화막과 미반응된 티타늄막이 잔류한다. Next, a titanium silicide film 51 is uniformly formed on the surface through a rapid thermal processing (RTP) process. After the titanium silicide film is formed, the titanium nitride film and the unreacted titanium film remain.

도 3e에 도시된 바와 같이, 티타늄실리사이드막 상에 다마신패턴(48)을 일부 매립하는 티타늄막을 포함하는 금속막(52)을 형성한다. 티타늄실리사이드막 상에 형성되는 산화막을 발생시키는 메탈스트립공정을 스킵(Skip) 함으로써 기존의 공정단계에 비하여 공정이 단순화할 수 있게 된다. 즉, 메탈스트립공정에 의해 발생되는 산화막을 원천적으로 차단하여 콘택저항을 감소할 수 있으며, 전기적 특성을 열화되는 현상을 감소시킬 수 있다. As shown in FIG. 3E, a metal film 52 including a titanium film partially filling the damascene pattern 48 is formed on the titanium silicide film. By skipping the metal strip process of generating an oxide film formed on the titanium silicide film, the process can be simplified as compared to the existing process steps. That is, contact resistance may be reduced by blocking the oxide film generated by the metal strip process at the source, and the phenomenon of deterioration of electrical characteristics may be reduced.

금속막(52)은 텅스텐막을 포함한다. 텅스텐막은 화학기상증착법(CVD)을 이용하여 증착한다. 텅스텐막은 SiH4 환원법, B2H6 환원법 또는 H2 환원법을 이용하여 증착한다. 이때, 텅스텐소스는 육불화텅스텐(WF6) 또는 텅스텐헥사카보닐{Tungsten hexacabonyl; W(CO)6}을 이용할 수 있다. 이하, 잔류하는 금속막(52)을 '비트라인 및 비트라인콘택(52)'이라고 한다. The metal film 52 includes a tungsten film. The tungsten film is deposited by chemical vapor deposition (CVD). The tungsten film is deposited using the SiH 4 reduction method, the B 2 H 6 reduction method, or the H 2 reduction method. At this time, the tungsten source is tungsten hexafluoride (WF 6 ) or tungsten hexacarbononyl (Tungsten hexacabonyl; W (CO) 6 } can be used. Hereinafter, the remaining metal film 52 is referred to as 'bit line and bit line contact 52'.

다음으로, 비트라인 및 비트라인콘택(52) 상에 나머지 다마신패턴(28)을 매립하는 절연막(53)을 형성한다. 절연막(53)은 실리콘산화막(SiO2) 또는 실리콘질화막(SiN)을 단일막이나 이중막으로 형성할 수 있다. Next, an insulating film 53 for filling the remaining damascene pattern 28 is formed on the bit line and the bit line contact 52. The insulating film 53 may form a silicon oxide film (SiO 2) or a silicon nitride film (SiN) as a single film or a double film.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, it will be understood by those of ordinary skill in the art that various embodiments are possible within the scope of the technical idea of the present invention.

21 : 기판 22 : 소자분리막
23 : 활성영역 24 : 랜딩플러그
25 : 층간절연막 26 : 스토리지노트콘택플러그
27 : 다마신마스크 28 : 다마신패턴
29 : 절연막 30 : 베리어메탈막
31 : 티타늄실리사이드막 32 : 산화막
33 : 적층막 34 : 도전막
35 : 실링막21 substrate 22 device isolation film
23: active area 24: landing plug
25: interlayer insulating film 26: storage note contact plug
27: damascene mask 28: damascene pattern
29 insulating film 30 barrier metal film
31 titanium oxide film 32 oxide film
33: laminated film 34: conductive film
35: sealing film

Claims (17)

비트라인콘택노드와 스토리지노드콘택노드가 정의된 기판을 준비하는 단계;
상기 기판 상에 머지된 스토리지노드콘택플러그를 형성하는 단계;
상기 머지된 스토리지노드콘택플러그를 개별 스토리지노드콘택플러그로 분리시키면서 상기 비트라인콘택노드를 노출시키는 다마신패턴을 형성하는 단계;
상기 다마신패턴을 포함한 전면에 베리어메탈막을 증착하는 단계;
상기 베리어메탈막에 열처리를 실시하여 비트라인콘택노드에 금속실리사이드막을 형성하는 단계;
메탈스트립공정을 실시하여 상기 금속실리사이드막으로 형성되지 못한 베리어메탈막을 제거하는 단계;
상기 메탈스트립공정시 산화된 금속실리사이드막에 티타늄과 티타늄질화막으로 형성된 금속막을 형성하는 단계;
상기 금속막을 포함한 전면에 도전막을 형성하는 단계
를 포함하는 반도체장치 제조방법.
Preparing a substrate on which a bit line contact node and a storage node contact node are defined;
Forming a merged storage node contact plug on the substrate;
Forming a damascene pattern exposing the bit line contact node while separating the merged storage node contact plug into individual storage node contact plugs;
Depositing a barrier metal film on the entire surface including the damascene pattern;
Heat-treating the barrier metal film to form a metal silicide film on a bit line contact node;
Performing a metal strip process to remove the barrier metal film not formed of the metal silicide film;
Forming a metal film formed of titanium and a titanium nitride film on the oxidized metal silicide film during the metal strip process;
Forming a conductive film on the entire surface including the metal film
Semiconductor device manufacturing method comprising a.
제1항에 있어서,
상기 베리어메탈막은 화학기상증착법(CVD) 또는 물리기상증착법(PVD)을 이용하여 형성하는 반도체장치 제조방법.The method of claim 1,
The barrier metal film is formed using chemical vapor deposition (CVD) or physical vapor deposition (PVD). 제1항에 있어서,
상기 베리어메탈막은 티타늄막과 티타늄질화막을 포함하는 반도체장치 제조방법.
The method of claim 1,
The barrier metal film includes a titanium film and a titanium nitride film.
제1항에 있어서,
상기 금속실리사이드막은 티타늄막을 포함하는 반도체장치 제조방법.
The method of claim 1,
The metal silicide film includes a titanium film.
제1항에 있어서,
상기 금속실리사이드막을 형성하기 단계 전에,
상기 다마신패턴 양측벽에 스페이서를 형성하는 단계;
전세정공정을 진행하는 단계; 및
상기 비트라인콘택노드에 이온주입을 진행하는 단계
를 더 포함하는 반도체장치 제조방법.
The method of claim 1,
Before forming the metal silicide film,
Forming spacers on both side walls of the damascene pattern;
Performing a pre-cleaning process; And
Implanting ions into the bit line contact node;
A semiconductor device manufacturing method further comprising.
제1항에 있어서,
상기 금속실리사이드막을 형성하는 단계는 급속열처리로 진행하는 반도체장치 제조방법.
The method of claim 1,
The forming of the metal silicide film is a rapid thermal treatment.
제1항에 있어서,
상기 메탈스트립공정은 황산과 과산화수소를 포함하는 SPM(Sulfuric Peroxide Mixture) 세정공정으로 진행하는 반도체장치 제조방법.
The method of claim 1,
The metal strip process is a semiconductor device manufacturing method that proceeds to the Sulfuric Peroxide Mixture (SPM) cleaning process containing sulfuric acid and hydrogen peroxide.
제1항에 있어서,
상기 도전막은 텅스텡막을 포함하는 반도체장치 제조방법.
The method of claim 1,
And the conductive film comprises a tungsten film.
제1항에 있어서,
상기 도전막은 화학기상증착법을 이용하여 형성하는 반도체장치 제조방법.
The method of claim 1,
And the conductive film is formed by chemical vapor deposition.
비트라인콘택노드와 스토리지노드콘택노드가 정의된 기판을 준비하는 단계;
상기 기판 상에 머지된 스토리지노드콘택플러그를 형성하는 단계;
상기 머지된 스토리지노드콘택플러그를 개별 스토리지노드콘택플러그로 분리시키면서 상기 비트라인콘택노드를 노출시키는 다마신패턴을 형성하는 단계;
상기 다마신패턴을 포함한 전면에 베리어메탈막을 증착하는 단계;
상기 베리어메탈막에 열처리를 실시하여 비트라인콘택노드에 금속실리사이드막을 형성하는 단계;
상기 금속실리사이드가 형성된 상기 다마신패턴에 포함한 전면에 도전막을 형성하는 단계
를 포함하는 반도체장치 제조방법.
Preparing a substrate on which a bit line contact node and a storage node contact node are defined;
Forming a merged storage node contact plug on the substrate;
Forming a damascene pattern exposing the bit line contact node while separating the merged storage node contact plug into individual storage node contact plugs;
Depositing a barrier metal film on the entire surface including the damascene pattern;
Heat-treating the barrier metal film to form a metal silicide film on a bit line contact node;
Forming a conductive film on an entire surface of the damascene pattern in which the metal silicide is formed;
Semiconductor device manufacturing method comprising a.
제10항에 있어서,
상기 베리어메탈막은 화학기상증착법(CVD) 또는 물리기상증착법(PVD)을 이용하여 형성하는 반도체장치 제조방법.
The method of claim 10,
The barrier metal film is formed using chemical vapor deposition (CVD) or physical vapor deposition (PVD).
제10항에 있어서,
상기 베리어메탈막은 티타늄막과 티타늄질화막을 포함하는 반도체장치 제조방법.
The method of claim 10,
The barrier metal film includes a titanium film and a titanium nitride film.
제10항에 있어서,
상기 금속실리사이드막은 티타늄막을 포함하는 반도체제조방법.The method of claim 10,
The metal silicide film comprises a titanium film. 제10항에 있어서,
상기 금속실리사이드막을 형성하기 단계 전에,
상기 다마신패턴 양측벽에 스페이서를 형성하는 단계;
전세정공정을 진행하는 단계; 및
상기 비트라인콘택노드에 이온주입을 진행하는 단계
를 더 포함하는 반도체장치 제조방법.
The method of claim 10,
Before forming the metal silicide film,
Forming spacers on both side walls of the damascene pattern;
Performing a pre-cleaning process; And
Implanting ions into the bit line contact node;
A semiconductor device manufacturing method further comprising.
제10항에 있어서,
상기 금속실리사이드막을 형성하는 단계는 급속열처리로 진행하는 반도체장치 제조방법.
The method of claim 10,
The forming of the metal silicide film is a rapid thermal treatment.
제10항에 있어서,
상기 도전막은 텅스텡막을 포함하는 반도체장치 제조방법.
The method of claim 10,
And the conductive film comprises a tungsten film.
제10항에 있어서,
상기 도전막은 화학기상증착법을 이용하여 형성하는 반도체장치 제조방법.The method of claim 10,
And the conductive film is formed by chemical vapor deposition.
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