KR20130022872A - Semiconductor device with air gap spacer and method for manufacturing the same - Google Patents

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KR20130022872A KR1020110085854A KR20110085854A KR20130022872A KR 20130022872 A KR20130022872 A KR 20130022872A KR 1020110085854 A KR1020110085854 A KR 1020110085854A KR 20110085854 A KR20110085854 A KR 20110085854A KR 20130022872 A KR20130022872 A KR 20130022872A
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염승진
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Abstract

PURPOSE: A semiconductor device including an air gap spacer and a manufacturing method thereof are provided to reduce parasitic capacitance between a bit line and a storage node contact plug by forming an air gap between the bit line and the storage node contact plug. CONSTITUTION: A device isolation layer(22) is formed on a semiconductor substrate(21). A plurality of active regions(23) include a bit line contact region and a storage node contact region. A storage node contact plug(29A,29B) is formed on the storage node contact region. A bit line(36) separates the storage node contact plug. An air gap(38) and a bit line spacer(35) are formed between the bit line and the storage node contact plug. A bit line hard mask layer(37) is formed on the bit line.

Description

에어갭 스페이서를 구비한 반도체장치 및 그 제조 방법{SEMICONDUCTOR DEVICE WITH AIR GAP SPACER AND METHOD FOR MANUFACTURING THE SAME}A semiconductor device having an air gap spacer and a manufacturing method therefor {SEMICONDUCTOR DEVICE WITH AIR GAP SPACER AND METHOD FOR MANUFACTURING THE SAME}

본 발명은 반도체장치 제조 방법에 관한 것으로서, 특히 비트라인과 스토리지노드콘택플러그간 기생캐패시턴스를 감소시킬 수 있는 반도체장치 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a semiconductor device and a method for manufacturing the same, which can reduce parasitic capacitance between a bit line and a storage node contact plug.

DRAM 등의 반도체장치는 소스/드레인 콘택(Source/Drain contact)을 통해 캐패시터(Capacitor) 및 비트라인(Bit line)과의 전기적 동작이 가능하게 된다. 반도체장치가 미세화되면서 작은 영역 내에 스토리지노드콘택플러그(Storage Node Contact plug, SNC)과 비트라인(또는 비트라인콘택)을 형성해야 한다. 이 경우에 스토리지노드콘택플러그(SNC)와 비트라인(BL)이 얇은 스페이서(Spacer)를 두고 인접하게 된다. 스페이서는 통상적으로 실리콘질화막 등의 질화막을 이용한다.A semiconductor device such as a DRAM enables electrical operation with a capacitor and a bit line through a source / drain contact. As semiconductor devices become more miniaturized, storage node contact plugs (SNCs) and bit lines (or bit line contacts) must be formed in a small area. In this case, the storage node contact plug SNC and the bit line BL are adjacent to each other with a thin spacer. As the spacer, a nitride film such as a silicon nitride film is usually used.

일반적으로 실리콘질화막은 유전율이 높아 비트라인과 스토리지노드콘택플러그간의 기생캐패시턴스(Parasitic capacitance, Cb)를 억제하는데 효과적이지 않다.In general, silicon nitride has a high dielectric constant and is not effective in suppressing parasitic capacitance (Cb) between the bit line and the storage node contact plug.

따라서, 비트라인과 스토리지노드콘택플러그간의 기생캐패시턴스가 커지게 되어 센싱마진(Sensing margin)을 감소시키는 문제가 발생한다.Therefore, the parasitic capacitance between the bit line and the storage node contact plug becomes large, resulting in a problem of reducing the sensing margin.

본 발명은 상기한 종래기술에 따른 문제점을 해결하기 위해 제안된 것으로서, 비트라인과 스토리지노드콘택플러그간의 기생캐패시턴스를 감소시킬 수 있는 반도체장치 및 그 제조 방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been proposed to solve the above problems in the related art, and an object thereof is to provide a semiconductor device and a method of manufacturing the same, which can reduce parasitic capacitance between a bit line and a storage node contact plug.

상기 목적을 달성하기 위한 본 발명의 반도체장치는 소자분리막을 사이에 두고 서로 이웃하고 비트라인콘택영역과 스토리지노드콘택영역을 구비하는 복수의 활성영역; 상기 스토리지노드콘택영역 상부에 형성된 스토리지노드콘택플러그; 상기 스토리지노드콘택플러그를 분리시키며 상기 비트라인콘택영역에 연결된 다마신 비트라인; 및 상기 다마신 비트라인과 스토리지노드콘택플러그 사이에서는 에어갭을 제공하고 나머지 상기 다마신 비트라인의 양측벽에 형성된 스페이서를 포함하는 것을 특징으로 한다.A semiconductor device of the present invention for achieving the above object comprises a plurality of active regions adjacent to each other with an isolation layer therebetween and having a bit line contact region and a storage node contact region; A storage node contact plug formed on the storage node contact region; A damascene bit line separating the storage node contact plug and connected to the bit line contact region; And spacers formed on both sidewalls of the damascene bit line and providing an air gap between the damascene bit line and the storage node contact plug.

그리고, 본 발명의 반도체장치 제조 방법은 제1콘택영역과 제2콘택영역이 정의된 기판 상에 상기 제1콘택영역을 오픈시키는 절연막을 형성하는 단계; 상기 제1콘택영역을 매립하는 제1도전패턴을 형성하는 단계; 상기 제1도전패턴을 식각하여 다마신패턴을 형성하는 단계; 상기 다마신패턴을 포함한 전면에 희생스페이서를 형성하는 단계; 상기 제2콘택영역을 오픈시키는 단계; 상기 제2콘택영역을 포함한 전면에 스페이서를 형성하는 단계; 상기 다마신패턴을 매립하는 제2도전패턴을 형성하는 단계; 및 상기 희생스페이서를 제거하여 상기 제1도전패턴과 제2도전패턴 사이에 에어갭을 형성하는 단계를 포함하는 것을 특징으로 한다.The semiconductor device manufacturing method may further include forming an insulating layer on the substrate on which the first contact region and the second contact region are defined, to open the first contact region; Forming a first conductive pattern filling the first contact region; Etching the first conductive pattern to form a damascene pattern; Forming a sacrificial spacer on the front surface including the damascene pattern; Opening the second contact region; Forming a spacer on a front surface including the second contact region; Forming a second conductive pattern filling the damascene pattern; And removing the sacrificial spacers to form an air gap between the first conductive pattern and the second conductive pattern.

상술한 본 발명은 비트라인과 스토리지노드콘택플러그 사이에 에어갭을 형성하므로써 에어갭의 낮은 유전율로 인해 기생캐패시턴스를 감소시킬 수 있는 효과가 있다.The present invention described above has an effect of reducing the parasitic capacitance due to the low dielectric constant of the air gap by forming an air gap between the bit line and the storage node contact plug.

따라서, 정전용량(Storage capacitance, Cs)의 한계로 동작 구현이 불가능한 DRAM의 동작이 가능하게 되어 미세 반도체장치를 개발할 수 있다. 또한, 일정 정전용량(Cs)을 확보한 장치에 적용할 경우 센싱마진(sensing margin)을 증대시켜 장치 특성을 개선할 수 있게 되고 수율 향상에 기여하게 된다.As a result, DRAM, which cannot be operated due to the limitation of storage capacitance (Cs), becomes possible, and thus, a fine semiconductor device may be developed. In addition, when applied to a device having a constant capacitance (Cs) it is possible to improve the characteristics of the device by increasing the sensing margin (sensing margin) and contribute to improving the yield.

또한, 본 발명은 비트라인콘택지역에서는 희생스페이서를 제거하기 위한 공정을 진행하지 않으므로 비트라인의 손실을 방지할 수 있고, 또한 비트라인의 단면적이 증가됨에 따라 시트저항 감소를 기대할 수 있다.In addition, since the present invention does not proceed to remove the sacrificial spacer in the bit line contact region, the loss of the bit line can be prevented, and the sheet resistance can be expected to decrease as the cross-sectional area of the bit line is increased.

도 1a는 본 발명의 제1실시예에 따른 반도체장치의 평면도이다.
도 1b는 도 1a의 A-A'선에 따른 단면도이다.
도 2a 내지 도 2j는 본 발명의 실시예에 따른 반도체장치 제조 방법을 도시한 도면이다.1A is a plan view of a semiconductor device according to a first embodiment of the present invention.
FIG. 1B is a cross-sectional view taken along line AA ′ of FIG. 1A.
2A to 2J are diagrams illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings in order to facilitate a person skilled in the art to easily carry out the technical idea of the present invention. .

도 1a는 본 발명의 실시예에 따른 반도체장치의 평면도이고, 도 1b는 도 1a의 A-A'선에 따른 단면도이다.1A is a plan view of a semiconductor device according to an exemplary embodiment of the present invention, and FIG. 1B is a cross-sectional view taken along line AA ′ of FIG. 1A.

도 1a 및 도 1b를 참조하면, 반도체기판(21)에 소자분리막(22)이 형성된다. 소자분리막(22)에 의해 활성영역(23)이 정의된다. 활성영역(23)은 섬형태로서, 스토리지노드콘택플러그가 접촉하는 스토리지노드콘택영역과 비트라인이 접촉하는 비트라인콘택영역을 포함한다. 또한, 활성영역(23)은 스토리지노드콘택영역과 비트라인콘택영역 사이에 게이트가 형성되는 게이트영역을 더 포함한다. 여기서, 게이트영역은 매립게이트(BG)를 위한 영역으로서 트렌치 구조가 될 수 있다.1A and 1B, an isolation layer 22 is formed on a semiconductor substrate 21. The active region 23 is defined by the device isolation layer 22. The active region 23 has an island shape and includes a storage node contact region to which the storage node contact plug contacts and a bit line contact region to which the bit line contacts. The active region 23 further includes a gate region in which a gate is formed between the storage node contact region and the bit line contact region. The gate region may be a trench structure as a region for the buried gate BG.

활성영역(23)의 스토리지노드콘택영역 상에 스토리지노드콘택플러그(29A, 29B)가 형성된다. 활성영역(23)의 비트라인콘택영역 상에는 비트라인(36)이 형성된다. 스토리지노드콘택플러그(29A, 29B)는 비트라인(36)에 의해 분리된다. 스토리지노드콘택플러그(29A, 29B)는 듀얼스토리지노드콘택플러그를 비트라인(36)이 분리시키므로써 형성된다. 비트라인(36)은 제1층간절연막(24), 식각정지막(25) 및 제2층간절연막(26)을 식각하여 다마신패턴을 형성하고, 다마신 패턴 내에 매립되어 형성된다. 따라서, 비트라인(36)은 다마신 비트라인(Damascene bitline)이라 일컫는다. 다마신패턴에 의해 듀얼스토리지노드콘택플러그를 개별 스토리지노드콘택플러그(29A, 29B)로 분리시킨다. 비트라인(36) 상에는 비트라인하드마스크막(37)이 형성된다. Storage node contact plugs 29A and 29B are formed on the storage node contact region of the active region 23. The bit line 36 is formed on the bit line contact region of the active region 23. The storage node contact plugs 29A and 29B are separated by the bit lines 36. The storage node contact plugs 29A and 29B are formed by separating the dual storage node contact plugs from the bit line 36. The bit line 36 is formed by etching the first interlayer insulating layer 24, the etch stop layer 25, and the second interlayer insulating layer 26 to form a damascene pattern and is embedded in the damascene pattern. Accordingly, the bit line 36 is referred to as a damascene bitline. The damascene pattern separates the dual storage node contact plugs into individual storage node contact plugs 29A and 29B. The bit line hard mask film 37 is formed on the bit line 36.

비트라인(36)과 스토리지노드콘택플러그(29A, 29B) 사이에는 에어갭(38) 및 비트라인스페이서(35)가 형성된다. 비트라인스페이서(35)는 실리콘질화막 등의 질화막을 포함한다. 스토리지노드콘택플러그(29A, 29B)는 폴리실리콘막을 포함한다.An air gap 38 and a bit line spacer 35 are formed between the bit line 36 and the storage node contact plugs 29A and 29B. The bit liner 35 includes a nitride film such as a silicon nitride film. The storage node contact plugs 29A and 29B include a polysilicon film.

상술한 실시예에 따르면, 스토리지노드콘택플러그(29A, 29B)와 비트라인(36) 사이에는 에어갭(38)이 존재한다. 이와 같이, 스토리지노드콘택플러그(29A, 29B)와 비트라인(36) 사이에 에어갭(38)을 형성하므로써, 스토리지노드콘택플러그(29A, 29B)와 비트라인(36)간의 기생캐패시턴스를 감소시킨다. According to the above-described embodiment, an air gap 38 exists between the storage node contact plugs 29A and 29B and the bit line 36. As such, by forming an air gap 38 between the storage node contact plugs 29A and 29B and the bit line 36, the parasitic capacitance between the storage node contact plugs 29A and 29B and the bit line 36 is reduced. .

비트라인콘택 지역에서는 에어갭(38)이 형성되지 않고, 스토리지노드콘택플러그(29A, 29B)와 비트라인(36) 사이에만 에어갭(38)이 형성된다.The air gap 38 is not formed in the bit line contact region, and the air gap 38 is formed only between the storage node contact plugs 29A and 29B and the bit line 36.

도 2a 내지 도 2k는 본 발명의 제1실시예에 따른 반도체장치 제조 방법을 도시한 도면이다.2A to 2K illustrate a method of manufacturing a semiconductor device in accordance with a first embodiment of the present invention.

도 2a에 도시된 바와 같이, 반도체기판(21)에 소자분리막(22)을 형성한다. 소자분리막(22)은 잘 알려진 STI(Shallow Trench Isolation) 공정을 이용하여 형성한다. 소자분리막(22)에 의해 활성영역(23)이 정의된다. 도시하지 않았지만, 소자분리막(22)을 형성한 후에는 매립게이트(BG) 공정이 진행될 수 있다. 매립게이트(BG)는 A-A' 선에서는 도시되지 않으므로, 매립게이트를 형성하는 방법은 공지된 방법을 참조하기로 한다.As shown in FIG. 2A, the device isolation layer 22 is formed on the semiconductor substrate 21. The device isolation layer 22 is formed using a well-known shallow trench isolation (STI) process. The active region 23 is defined by the device isolation layer 22. Although not shown, a buried gate (BG) process may be performed after the device isolation layer 22 is formed. Since the buried gate BG is not shown in the line A-A ', a method of forming the buried gate will be referred to a known method.

이어서, 활성영역(23)을 포함한 반도체기판(21)의 표면 상에 층간절연막을 형성한다. 예컨대, 층간절연막은 제1층간절연막(24), 식각정지막(25), 제2층간절연막(26)을 적층한다. 제1층간절연막(24)과 제2층간절연막(26)은 BPSG 등의 실리콘산화막을 포함한다. 식각정지막(25)은 실리콘질화막을 포함한다. 식각정지막(25)은 후속 다마신 공정시 식각정지 역할을 한다.Next, an interlayer insulating film is formed on the surface of the semiconductor substrate 21 including the active region 23. For example, in the interlayer insulating film, the first interlayer insulating film 24, the etch stop film 25, and the second interlayer insulating film 26 are stacked. The first interlayer insulating film 24 and the second interlayer insulating film 26 include a silicon oxide film such as BPSG. The etch stop layer 25 includes a silicon nitride layer. The etch stop layer 25 serves as an etch stop during the subsequent damascene process.

도시하지 않았지만, 층간절연막 형성전에 스토리지노드콘택플러그 및 비트라인과 연결되는 랜딩플러그를 형성할 수 있다. 랜딩플러그는 소자분리막(22)에 자기정렬되어 형성될 수 있다. 랜딩플러그는 폴리실리콘막을 포함한다. 다른 실시예에서, 랜딩플러그는 소자분리막(22)보다 먼저 형성할 수도 있다. 예컨대, 랜딩플러그로 사용되는 도전막을 형성한 후 STI 공정을 통해 도전막을 식각하여 랜딩플러그를 형성한다. 이후 랜딩플러그를 식각장벽으로 반도체기판(21)을 식각하여 트렌치를 형성하고, 트렌치를 매립하는 소자분리막(22)을 형성한다.Although not shown, a landing plug connected to the storage node contact plug and the bit line may be formed before the interlayer insulating layer is formed. The landing plug may be formed by self-alignment on the device isolation layer 22. The landing plug includes a polysilicon film. In another embodiment, the landing plug may be formed before the device isolation layer 22. For example, after forming the conductive film used as the landing plug, the conductive film is etched through the STI process to form the landing plug. After that, the semiconductor substrate 21 is etched using the landing plug as an etch barrier to form a trench, and an isolation layer 22 filling the trench is formed.

이어서, 제2절연막(26) 상에 스토리지노드콘택마스크(27)를 형성한다. 스토리지노드콘택마스크(27)는 감광막을 이용하여 형성한다.Subsequently, a storage node contact mask 27 is formed on the second insulating layer 26. The storage node contact mask 27 is formed using a photosensitive film.

이어서, 스토리지노드콘택마스크(27)를 식각장벽으로 제2층간절연막(26), 식각정지막(25) 및 제1층간절연막(24)을 식각한다. 이에 따라 이웃하는 활성영역(23)을 동시에 오픈시키는 듀얼스토리지노드콘택홀(28)이 형성된다. 여기서, 듀얼스토리지노드콘택홀(28)에 의해 오픈되는 활성영역(23)은 스토리지노드콘택영역이다. 활성영역(23)은 섬형태로서, 스토리지노드콘택플러그가 접촉하는 스토리지노드콘택영역과 비트라인이 접촉하는 비트라인콘택영역을 포함한다. 또한, 활성영역(23)은 스토리지노드콘택영역과 비트라인콘택영역 사이에 게이트가 형성되는 게이트영역을 더 포함한다. 여기서, 게이트영역은 매립게이트를 위한 영역으로서 트렌치 구조가 될 수 있다.Subsequently, the second interlayer insulating layer 26, the etch stop layer 25, and the first interlayer insulating layer 24 are etched using the storage node contact mask 27 as an etch barrier. As a result, the dual storage node contact hole 28 for simultaneously opening the adjacent active regions 23 is formed. Here, the active region 23 opened by the dual storage node contact hole 28 is a storage node contact region. The active region 23 has an island shape and includes a storage node contact region to which the storage node contact plug contacts and a bit line contact region to which the bit line contacts. The active region 23 further includes a gate region in which a gate is formed between the storage node contact region and the bit line contact region. Here, the gate region may be a trench structure as a region for the buried gate.

도 2b에 도시된 바와 같이, 스토리지노드콘택마스크(27)를 제거한다. 이어서, 듀얼스토리지노드콘택홀(28)에 매립되는 예비스토리지노드콘택플러그(29)를 형성한다. 예비스토리지노드콘택플러그(29)를 형성하기 위해 폴리실리콘막을 증착한 후 CMP(Chemical Mechancial Polishing) 또는 에치백(Etchback)을 실시한다. 예비스토리지노드콘택플러그(29)는 이웃하는 활성영역(23)에 동시에 연결되므로 머지드 스토리지노드콘택플러그(Merged SNC)라고 한다.As shown in FIG. 2B, the storage node contact mask 27 is removed. Subsequently, a preliminary storage node contact plug 29 embedded in the dual storage node contact hole 28 is formed. The polysilicon film is deposited to form the preliminary storage node contact plug 29, and then subjected to chemical mechanical polishing (CMP) or etching back. The preliminary storage node contact plug 29 is called a merged storage node contact plug (Merged SNC) because the storage node contact plug 29 is simultaneously connected to the neighboring active region 23.

도 2c에 도시된 바와 같이, 다마신 공정을 위한 다마신마스크(Damascene mask, 30)를 형성한다. 다마신마스크(30)는 예비스토리지노드콘택플러그(29)를 개별 스토리지노드콘택플러그로 분리시키고 비트라인이 형성될 다마신패턴(Damscene pattern)을 형성하기 위한 마스크이다. 다마신마스크(30)는 감광막패턴 또는 하드마스크막패턴을 포함한다. 이하, 다마신마스크(30)를 '하드마스크막패턴(30)'이라 한다. 하드마스크막패턴(30)은 실리콘질화막 등의 질화막을 포함한다.As shown in FIG. 2C, a damascene mask 30 for the damascene process is formed. The damascene mask 30 is a mask for separating the preliminary storage node contact plug 29 into individual storage node contact plugs and forming a damscene pattern in which bit lines are to be formed. The damascene mask 30 includes a photosensitive film pattern or a hard mask film pattern. Hereinafter, the damascene mask 30 is referred to as a 'hard mask film pattern 30'. The hard mask film pattern 30 includes a nitride film such as a silicon nitride film.

하드마스크막패턴(30)을 식각장벽으로 하여 다마신 공정을 진행한다. 예컨대, 하드마스크막패턴(30)을 식각장벽으로 하여 예비스토리지노드콘택플러그(29)와 층간절연막을 식각한다. 이에 따라, 다마신패턴이 형성되고, 다마신패턴에 의해 개별적으로 독립되는 스토리지노드콘택플러그(29A, 29B)가 형성된다. 다마신패턴을 형성하기 위해 예비스토리지노드콘택플러그(29)를 먼저 식각한 후 층간절연막들을 식각한다. 또한, 층간절연막들을 먼저 식각한 후에 예비스토리지노드콘택플러그(29)를 식각할 수도 있다. 또한, 층간절연막들과 예비스토리지노드콘택플러그(29)를 동시에 식각할 수도 있다.The damascene process is performed using the hard mask pattern 30 as an etch barrier. For example, the preliminary storage node contact plug 29 and the interlayer insulating layer are etched using the hard mask pattern 30 as an etch barrier. As a result, a damascene pattern is formed, and storage node contact plugs 29A and 29B are separately formed by the damascene pattern. In order to form a damascene pattern, the preliminary storage node contact plug 29 is first etched and then the interlayer insulating layers are etched. In addition, the interlayer insulating layers may be etched first, and then the preliminary storage node contact plug 29 may be etched. In addition, the interlayer insulating layers and the preliminary storage node contact plug 29 may be simultaneously etched.

이하, 다마신패턴은 스토리지노드콘택플러그(29A, 29B)를 분리시키는 제1오픈영역(31A)과 비트라인콘택영역을 노출시키는 제2오픈영역(31B)을 포함한다. 다마신패턴은 제1오픈영역(31A)과 제2오픈영역(31B)을 포함하여 라인형태의 트렌치가 된다.Hereinafter, the damascene pattern includes a first open region 31A separating the storage node contact plugs 29A and 29B and a second open region 31B exposing the bit line contact region. The damascene pattern includes a first open region 31A and a second open region 31B to form a trench in a line form.

도 2d에 도시된 바와 같이, 제1 및 제2오픈영역(31A, 31B)을 포함한 전면에 희생막(32)을 형성한다. 희생막(32)은 에어갭 형성을 위해 제거되는 물질로서, 폴리실리콘, 산화막, 실리콘질화막 등의 주변물질의 어택없이 선택적으로 제거되는 물질이다. 희생막(32)은 티타늄(TiN), 탄탈륨(Ta), 하프늄(Hf), 지르코늄(Zr) 등을 포함하는 금속질화막(metal nitride)을 포함한다. 예컨대, 희생막(32)은 티타늄질화막(TiN), 탄탈륨질화막(TaN), 하프늄질화막(HfN) 또는 지르코늄질화막(ZrN)으로 형성할 수 있다. 이하, 실시예에서 희생막(32)은 티타늄질화막(TiN)이라 가정한다. 희생막(32)은 5～100Å의 두께로 형성한다. 희생막(32)은 화학기상증착법(CVD), 원자층증착법(ALD)을 이용하여 형성한다.As shown in FIG. 2D, the sacrificial layer 32 is formed on the entire surface including the first and second open regions 31A and 31B. The sacrificial layer 32 is a material that is removed to form an air gap, and is a material that is selectively removed without attack of peripheral materials such as polysilicon, an oxide film, and a silicon nitride film. The sacrificial layer 32 includes a metal nitride layer including titanium (TiN), tantalum (Ta), hafnium (Hf), zirconium (Zr), or the like. For example, the sacrificial layer 32 may be formed of a titanium nitride layer TiN, a tantalum nitride layer TaN, a hafnium nitride layer HfN, or a zirconium nitride layer ZrN. Hereinafter, in the embodiment, the sacrificial film 32 is assumed to be a titanium nitride film TiN. The sacrificial film 32 is formed to a thickness of 5 ~ 100Å. The sacrificial film 32 is formed using chemical vapor deposition (CVD) or atomic layer deposition (ALD).

도 2e에 도시된 바와 같이, 감광막을 이용하여 마스크 공정을 진행한다. 이로써 제2오픈영역(31B) 중 비트라인콘택영역(34)을 오픈시키도록 정의된 마스크패턴(33)을 형성한다. 마스크패턴(33)은 비트라인콘택마스크라 할 수 있다.As shown in FIG. 2E, a mask process is performed using the photosensitive film. As a result, a mask pattern 33 defined to open the bit line contact region 34 of the second open region 31B is formed. The mask pattern 33 may be referred to as a bit line contact mask.

이어서, 마스크패턴(33)을 식각장벽으로 하여 희생막(32)을 식각한다. 이에 따라, 희생막패턴(32A)은 제2오픈영역(31B)에서 제거되고 제1오픈영역(31A)에서는 잔류한다. 즉, 제1오픈영역(31A)의 바닥 및 측벽을 덮는 희생막패턴(32A)이 잔류한다. 제2오픈영역(31B)에서 희생막이 제거됨에 따라 비트라인콘택영역(34)이 노출된다.Subsequently, the sacrificial layer 32 is etched using the mask pattern 33 as an etch barrier. Accordingly, the sacrificial film pattern 32A is removed from the second open region 31B and remains in the first open region 31A. That is, the sacrificial film pattern 32A remaining on the bottom and sidewalls of the first open area 31A remains. As the sacrificial layer is removed from the second open region 31B, the bit line contact region 34 is exposed.

도 2f에 도시된 바와 같이, 마스크패턴(33)을 제거한다. As shown in FIG. 2F, the mask pattern 33 is removed.

다음으로, 에치백을 진행하여 희생막패턴(32A)을 식각한다. 이에 따라 희생스페이서(32B)가 형성된다. 희생스페이서(32B)는 제1오픈영역(31A)의 양쪽 측벽에 형성된다. 제2오픈영역(31B)의 양쪽 측벽에는 희생스페이서(32B)가 형성되지 않는다.Next, the sacrificial film pattern 32A is etched by performing etch back. As a result, the sacrificial spacer 32B is formed. The sacrificial spacer 32B is formed on both sidewalls of the first open region 31A. Sacrificial spacers 32B are not formed on both sidewalls of the second open region 31B.

도 2g에 도시된 바와 같이, 희생스페이서(32B)을 포함한 전면에 비트라인스페이서(35)를 형성한다. 여기서, 비트라인스페이서(35)는 실리콘질화막을 포함한다.As shown in FIG. 2G, a bit line spacer 35 is formed on the front surface including the sacrificial spacer 32B. Here, the bit liner 35 includes a silicon nitride film.

다음으로, 비트라인콘택영역(34)을 노출시키도록 비트라인스페이서(35)를 선택적으로 제거한다. 이에 따라 제1,2오픈영역(31A, 31B)의 측벽에 비트라인스페이서(35)가 잔류한다. 아울러, 비트라인스페이서(35)는 하드마스크막패턴(30)의 상부에서도 잔류한다.Next, the bit line spacer 35 is selectively removed to expose the bit line contact region 34. As a result, the bit liner 35 remains on sidewalls of the first and second open regions 31A and 31B. In addition, the bit liner 35 remains on the hard mask film pattern 30.

이와 같이, 스토리지노드콘택플러그(29A, 29B)의 측벽에 형성되는 비트라인스페이서(35)는 제1오픈영역(31A)의 바닥면에 잔류시킨다. 이로써, 스토리지노드콘택플러그(29A, 29B) 아래의 활성영역(23)과 비트라인간의 숏트를 방지한다. 스토리지노드콘택플러그(29A, 29B) 사이의 바닥면에 비트라인스페이서(35)를 잔류시키기 위해 추가 마스크를 사용하며, 추가 마스크는 비트라인콘택영역(34)을 선택적으로 노출시키도록 패터닝된 비트라인콘택마스크(도시 생략)를 사용한다. 비트라인콘택마스크를 이용하여 비트라인스페이서(35)를 에치백한다. 이에 따라, 제2오픈영역(31B)의 바닥면에서는 비트라인스페이서(35)가 제거된다.As such, the bit liner 35 formed on the sidewalls of the storage node contact plugs 29A and 29B is left on the bottom surface of the first open region 31A. This prevents a short between the active region 23 and the bit line under the storage node contact plugs 29A and 29B. An additional mask is used to leave the bit liner 35 on the bottom surface between the storage node contact plugs 29A and 29B, wherein the additional mask is patterned to selectively expose the bit line contact area 34. Contact masks (not shown) are used. The bit line spacer 35 is etched back using the bit line contact mask. As a result, the bit liner 35 is removed from the bottom surface of the second open area 31B.

도시하지 않았지만, 후속하여 비트라인 콘택저항 확보를 위해 이온주입공정을 진행한다. 계속해서, Ti/TiN 증착 및 열처리 과정을 진행하여 티타늄실리사이드를 형성한다.Although not shown, an ion implantation process is subsequently performed to secure the bit line contact resistance. Subsequently, Ti / TiN deposition and heat treatment are performed to form titanium silicide.

도 2h에 도시된 바와 같이, 비트라인스페이서(35)를 포함한 전면에 제1 및 제2오픈영역(31A, 31B)을 매립하도록 도전막을 형성한다. 이후, CMP(Chemical Mechanical Polishing) 등의 분리 공정을 이용하여 제1,2오픈영역(31A, 31B) 내에 도전막을 잔류시킨다. CMP 공정시에 적어도 희생막패턴(31)의 상부가 노출되도록 연마한다. 후속하여 도전막을 일정 깊이 리세스시킨다. 이로써, 제1 및 제2오픈영역(30) 내부를 부분 매립하는 비트라인(36)이 형성된다. 비트라인(36)은 텅스텐 등의 금속막을 이용하여 형성할 수 있고, 배리어막으로서 티타늄질화막(TiN)을 먼저 형성한 후 텅스텐막을 증착할 수도 있다.As shown in FIG. 2H, a conductive film is formed to fill the first and second open regions 31A and 31B on the entire surface including the bit liner 35. Thereafter, the conductive film is left in the first and second open regions 31A and 31B using a separation process such as chemical mechanical polishing (CMP). In the CMP process, at least the top of the sacrificial film pattern 31 is polished to be exposed. Subsequently, the conductive film is recessed to a certain depth. As a result, a bit line 36 partially filling the first and second open regions 30 is formed. The bit line 36 may be formed using a metal film such as tungsten, or a titanium nitride film (TiN) may be formed first as a barrier film and then a tungsten film may be deposited.

위와 같이, 비트라인(36)을 형성하면, 비트라인(36)과 스토리지노드콘택플러그(29A, 29B) 사이에는 희생스페이서(32ㅠ)와 비트라인스페이서(35)가 잔류한다.As described above, when the bit line 36 is formed, the sacrificial spacer 32 and the bit line spacer 35 remain between the bit line 36 and the storage node contact plugs 29A and 29B.

비트라인(36)은 다마신 비트라인이 된다.The bit line 36 becomes a damascene bit line.

도 2i에 도시된 바와 같이, 비트라인(36)을 포함한 전면에 비트라인하드마스크막(37)을 형성한다. 비트라인하드마스크막(37)은 실리콘질화막 등의 질화막을 포함한다. 비트라인하드마스크막(37)에 의해 비트라인(36) 상부가 갭필된다.As shown in FIG. 2I, a bit line hard mask film 37 is formed on the entire surface including the bit line 36. The bit line hard mask film 37 includes a nitride film such as a silicon nitride film. The upper portion of the bit line 36 is gap-filled by the bit line hard mask film 37.

이어서, 비트라인하드마스크막(37)을 평탄화한다. 이때, 비트라인하드마스크(37)의 평탄화는 희생스페이서(32B)의 상부가 노출되는 타겟으로 진행한다. 평탄화는 CMP 공정을 이용한다. 위와 같은 평탄화에 의해 비트라인(36)의 상부에만 비트라인하드마스크막(37)이 잔류한다. 한편, 하드마스크막패턴(30)은 제거된다.Next, the bit line hard mask film 37 is planarized. At this time, the planarization of the bit line hard mask 37 proceeds to the target to which the upper portion of the sacrificial spacer 32B is exposed. Planarization uses a CMP process. By the above planarization, the bit line hard mask layer 37 remains only on the bit line 36. On the other hand, the hard mask film pattern 30 is removed.

도 2j에 도시된 바와 같이, 희생스페이서(32B)를 선택적으로 제거한다. 이에 따라, 스토리지노드콘택플러그(29A, 29B)와 비트라인(36) 사이에 에어갭(Air gap, 38)이 형성된다. 희생스페이서(32B)를 제거하기 위해 습식식각(Wet Etch) 또는 건식식각(Dry Etch)이 적용된다. 희생스페이서(32B)를 제거할 때, 비트라인스페이서(35), 스토리지노드콘택플러그(29A, 29B), 비트라인(36), 비트라인하드마스크막(37) 및 층간절연막들은 선택비를 가져 손상되지 않는다.As shown in FIG. 2J, the sacrificial spacer 32B is selectively removed. Accordingly, an air gap 38 is formed between the storage node contact plugs 29A and 29B and the bit line 36. Wet etching or dry etching is applied to remove the sacrificial spacers 32B. When removing the sacrificial spacer 32B, the bit line spacer 35, the storage node contact plugs 29A and 29B, the bit line 36, the bit line hard mask film 37 and the interlayer insulating films have a selectivity and are damaged. It doesn't work.

희생스페이서(32B)가 티타늄질화막인 경우 H2SO4와 H2O2가 혼합된 용액을 이용한 습식세정을 진행한다.When the sacrificial spacer 32B is a titanium nitride film, wet cleaning using a solution in which H 2 SO 4 and H 2 O 2 are mixed is performed.

위와 같이, 희생스페이서(32B)를 제거하면, 비트라인스페이서(35)가 잔류하게 되어, 비트라인콘택 지역에서는 에어갭이 형성되지 않고, 스토리지노드콘택플러그(29A, 29B)와 비트라인(36) 사이에만 에어갭(38)이 형성된다.As described above, when the sacrificial spacer 32B is removed, the bit liner 35 remains, so that no air gap is formed in the bit line contact region, and the storage node contact plugs 29A and 29B and the bit line 36 are formed. The air gap 38 is formed only between.

상술한 실시예에 따르면, 스토리지노드콘택플러그(29A, 29B)와 비트라인(36) 사이에는 에어갭(38)과 비트라인스페이서(35)가 존재한다. 이와 같이, 스토리지노드콘택플러그(29A, 29B)와 비트라인(36) 사이에 에어갭(38)을 형성하므로써, 스토리지노드콘택플러그(29A, 29B)와 비트라인(36)간의 기생캐패시턴스를 감소시킨다.According to the embodiment described above, an air gap 38 and a bit line spacer 35 exist between the storage node contact plugs 29A and 29B and the bit line 36. As such, by forming an air gap 38 between the storage node contact plugs 29A and 29B and the bit line 36, the parasitic capacitance between the storage node contact plugs 29A and 29B and the bit line 36 is reduced. .

전술한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention as defined by the appended claims. Will be clear to those who have knowledge of.

21 : 반도체기판 22 : 소자분리막
23 : 활성영역 24 : 제1층간절연막
25 : 식각정지막 26 : 제2층간절연막
29A, 29B : 스토리지노드콘택플러그
32B : 희생스페이서 35 : 비트라인스페이서
36 : 비트라인 37 : 비트라인하드마스크막
38 : 에어갭21 semiconductor substrate 22 device isolation film
23 active region 24 first interlayer insulating film
25: etch stop film 26: second interlayer insulating film
29A, 29B: Storage Node Contact Plug
32B: Sacrifice Spacer 35: Beat Liner Spacer
36: bit line 37: bit line hard mask film
38: air gap

Claims (5)

소자분리막을 사이에 두고 서로 이웃하고 비트라인콘택영역과 스토리지노드콘택영역을 구비하는 복수의 활성영역;
상기 스토리지노드콘택영역 상부에 형성된 스토리지노드콘택플러그;
상기 스토리지노드콘택플러그를 분리시키며 상기 비트라인콘택영역에 연결된 다마신 비트라인; 및
상기 다마신 비트라인과 스토리지노드콘택플러그 사이에서는 에어갭을 제공하고 나머지 상기 다마신 비트라인의 양측벽에 형성된 스페이서
를 포함하는 반도체장치.
A plurality of active regions adjacent to each other with the device isolation layer therebetween and having a bit line contact region and a storage node contact region;
A storage node contact plug formed on the storage node contact region;
A damascene bit line separating the storage node contact plug and connected to the bit line contact region; And
A spacer formed on both sidewalls of the damascene bit line and providing an air gap between the damascene bit line and the storage node contact plug.
Semiconductor device comprising a.
제1항에 있어서,
상기 스페이서는,
실리콘질화막을 포함하는 반도체장치.
The method of claim 1,
The spacer
A semiconductor device comprising a silicon nitride film.
제1콘택영역과 제2콘택영역이 정의된 기판 상에 상기 제1콘택영역을 오픈시키는 절연막을 형성하는 단계;
상기 제1콘택영역을 매립하는 제1도전패턴을 형성하는 단계;
상기 제1도전패턴을 식각하여 다마신패턴을 형성하는 단계;
상기 다마신패턴을 포함한 전면에 희생스페이서를 형성하는 단계;
상기 제2콘택영역을 오픈시키는 단계;
상기 제2콘택영역을 포함한 전면에 스페이서를 형성하는 단계;
상기 다마신패턴을 매립하는 제2도전패턴을 형성하는 단계; 및
상기 희생스페이서를 제거하여 상기 제1도전패턴과 제2도전패턴 사이에 에어갭을 형성하는 단계
를 포함하는 반도체장치 제조 방법.
Forming an insulating film for opening the first contact region on the substrate on which the first contact region and the second contact region are defined;
Forming a first conductive pattern filling the first contact region;
Etching the first conductive pattern to form a damascene pattern;
Forming a sacrificial spacer on the front surface including the damascene pattern;
Opening the second contact region;
Forming a spacer on a front surface including the second contact region;
Forming a second conductive pattern filling the damascene pattern; And
Removing the sacrificial spacer to form an air gap between the first conductive pattern and the second conductive pattern
≪ / RTI >
제3항에 있어서,
상기 제1도전패턴은 스토리지노드콘택플러그를 포함하고, 상기 제2도전패턴은 비트라인을 포함하는 반도체장치 제조 방법.
The method of claim 3,
The first conductive pattern includes a storage node contact plug, and the second conductive pattern includes a bit line.
제3항에 있어서,
상기 희생스페이서는,
티타늄, 탄탈륨, 하프늄 또는 지르코늄 중에서 선택된 어느 하나를 함유하는 금속질화막을 포함하는 반도체장치 제조 방법.
The method of claim 3,
The sacrificial spacer,
A semiconductor device manufacturing method comprising a metal nitride film containing any one selected from titanium, tantalum, hafnium or zirconium.
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