KR20120093727A - Method for fabricating a semiconductor devices - Google Patents

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Abstract

PURPOSE: A method for manufacturing a semiconductor device is provided to prevent short failure by preventing the oxidation of a penetrating electrode. CONSTITUTION: A penetrating electrode is formed on a substrate. A first nitride film(106), a insulating film(108), and a second nitride film(110) are successively laminated on the penetrating electrode. A mask film pattern(112) which includes a first opening is formed. A second nitride pattern which includes a second opening is formed by etching the second nitride film. The mask film pattern is eliminated. An insulating film pattern which includes a third opening is formed by etching the insulating film. A contact hole is formed by etching the first nitride film in order to expose the penetrating electrode.

Description

반도체 소자의 제조방법{Method for fabricating a semiconductor devices}Method for fabricating a semiconductor devices

본 발명은 반도체 소자의 제조방법에 관한 것으로서, 보다 상세하게는 관통전극의 산화를 방지할 수 있는 반도체 소자의 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device capable of preventing oxidation of a through electrode.

최근 전자 제품의 소형화, 고성능화 및 휴대용 모바일(mobile) 제품의 수요 증가에 따라 초소형 대용량의 반도체 메모리에 대한 요구도 증대되고 있다. 이러한 요구에 따라 반도체 소자 제조업체에서는 하나의 반도체 패키지에 여러 개의 반도체 칩을 실장하는 멀티 칩 패키지(Multi Chip Package)를 통하여 반도체 메모리 소자의 저장용량을 증대시키려고 노력하고 있다. 하나의 반도체 패키지 내부에 복수 개의 반도체 칩을 실장하는 방법은 반도체 칩을 수평으로 실장하는 방법과, 수직으로 실장하는 방법이 있다. 그러나 소형화를 추구하는 전자제품의 특징으로 인하여, 대부분의 반도체 메모리 제조업체는 반도체 칩을 수직으로 쌓아서 패키징하는 스택형 멀티 칩 패키지(Stack type Multi Chip Package)를 선호하고 있다. Recently, with the miniaturization, high performance of electronic products, and the increase in demand for mobile mobile products, the demand for ultra-large-capacity semiconductor memories is increasing. In response to these demands, semiconductor device manufacturers are trying to increase the storage capacity of semiconductor memory devices through a multi chip package in which several semiconductor chips are mounted in one semiconductor package. As a method of mounting a plurality of semiconductor chips in one semiconductor package, there are a method of mounting the semiconductor chip horizontally and a method of mounting the semiconductor chip vertically. However, due to the characteristics of electronic products seeking miniaturization, most semiconductor memory manufacturers prefer stack type multi chip packages in which semiconductor chips are stacked vertically and packaged.

적층 칩 패키지 기술은 단순화된 공정으로 패키지의 제조 단가를 낮출 수 있으며 대량 생산 등의 이점이 있는 반면, 적층되는 칩의 수 및 크기 증가에 따른 패키지 내부의 전기적 연결을 위한 배선 공간이 부족하다는 단점이 있다. 이러한 점들을 감안하여, 반도체 소자의 제조방법의 한 예로 관통전극(TSV: Through Silicon Via)을 이용한 패키지가 널리 이용되고 있다. 관통전극을 형성하는 시기에 따라 흔히 Via first, Via middle, Via last로 불린다. 일반적으로, 제1금속배선(통상, M1으로 불림)과 비트라인 등을 연결하기 위한 콘택홀(통상, M1C로 불림)을 형성한 후 제1금속배선 형성 전에 관통전극을 형성하는 경우에 Via midle로 불린다.Multi-layer chip package technology can reduce the manufacturing cost of the package through a simplified process and have advantages such as mass production, while lacking a wiring space for electrical connection inside the package due to the increase in the number and size of the stacked chips. have. In view of these considerations, a package using a TSV (through silicon via) is widely used as an example of a method of manufacturing a semiconductor device. Depending on when the through electrode is formed, it is commonly referred to as Via first, Via middle, Via last. Generally, after forming a contact hole (commonly called M1C) for connecting a first metal wiring (usually called M1) and a bit line, the via midle is formed when the through electrode is formed before the first metal wiring is formed. It is called

상기 Via midle에서 관통전극의 상부에 질화막과 산화막을 형성한 후 이를 관통하는 관통홀을 형성하여 제1금속배선에 연결시키게 된다. 그런데, 관통전극 상부에 존재하는 질화막의 두께가 다른 영역보다 얇아 그 상부에 존재하는 산화막 에칭 공정의 EPD(End Point Detection) 제어가 쉽지 않아 질화막의 펀치(punch)가 발생하는 문제점이 있다. 도 1을 참조하면, 질화막의 펀치 발생시 구리로 이루어진 관통전극이 감광막 스트립 공정시에 유입된 산소(O2)에 의해 산화되어 구리 산화물(10)이 형성되고 이는 쇼트불량, 전기적 특성의 저하 및 반도체 소자의 특성 저하를 일으키고 있다.In the via midle, a nitride film and an oxide film are formed on an upper portion of the through electrode, and a through hole penetrating the through electrode is formed to be connected to the first metal wiring. However, since the thickness of the nitride film on the top of the through electrode is thinner than other regions, the end point detection (EPD) control of the oxide film etching process on the top of the through electrode is not easy, resulting in a punch of the nitride film. Referring to FIG. 1, when a punch of a nitride film is generated, a through electrode made of copper is oxidized by oxygen (O 2 ) introduced during a photosensitive film strip process to form a copper oxide 10, which is a short defect, a decrease in electrical properties, and a semiconductor. It is causing the deterioration of the characteristics of the device.

본 발명의 목적은 소자 특성이 우수하며 관통전극의 산화를 방지할 수 있는 반도체 소자의 제조방법을 제공하는 것이다.An object of the present invention is to provide a method for manufacturing a semiconductor device excellent in device characteristics and capable of preventing oxidation of the through electrode.

본 발명의 일 실시예에 따른 반도체 소자의 제조방법은 일면 및 이에 대향하는 타면을 갖는 기판의 상기 일면에 게이트전극, 소스 및 드레인을 포함하는 하부구조물을 형성하는 단계; 상기 기판의 일면으로부터 타면을 향하는 관통전극을 형성하는 단계; 상기 관통전극 상부에 제1질화막, 절연막 및 제2질화막을 순차적으로 적층하는 단계; 상기 제2질화막 상부에 마스크막을 도포하고 패터닝하여 상기 관통전극 상측으로 제1개구부가 존재하는 마스크막 패턴을 형성하는 단계; 상기 마스크막 패턴을 식각마스크로 하여 상기 제2질화막을 식각하여 제2개구부가 존재하는 제2질화막 패턴을 형성하는 단계; 상기 마스크막 패턴을 제거하는 단계; 상기 제2질화막 패턴을 식각마스크로 하여 상기 절연막을 식각하여 제3개구부가 존재하는 절연막 패턴을 형성하는 단계; 및 상기 절연막 패턴을 식각마스크로 하여 상기 제1질화막을 식각하여 상기 관통전극이 노출되도록 콘택홀을 형성하는 단계를 포함한다.A method of manufacturing a semiconductor device according to an embodiment of the present invention includes forming a lower structure including a gate electrode, a source, and a drain on one surface of a substrate having one surface and the other surface opposite thereto; Forming a through electrode from one surface of the substrate toward the other surface; Sequentially stacking a first nitride film, an insulating film, and a second nitride film on the through electrode; Coating and patterning a mask film on the second nitride film to form a mask film pattern having a first opening on the through electrode; Etching the second nitride film using the mask layer pattern as an etching mask to form a second nitride film pattern having a second opening; Removing the mask layer pattern; Etching the insulating film using the second nitride film pattern as an etching mask to form an insulating film pattern having a third opening; And forming a contact hole to expose the through electrode by etching the first nitride layer by using the insulating layer pattern as an etch mask.

상기 기판의 일면으로부터 타면을 향하는 관통전극을 형성하는 단계에서, 상기 관통전극은 구리를 포함하는 도전성 물질로 이루어질 수 있다.In the forming of the through electrode facing from one surface of the substrate to the other surface, the through electrode may be made of a conductive material including copper.

상기 관통전극 상부에 제1질화막, 절연막 및 제2질화막을 순차적으로 적층하는 단계에서, 상기 제1질화막은 실리콘질화막일 수 있고, 상기 절연막은 실리콘산화막일 수 있으며, 상기 제2질화막은 실리콘질화막일 수 있다.In the step of sequentially stacking the first nitride film, the insulating film and the second nitride film on the through electrode, the first nitride film may be a silicon nitride film, the insulating film may be a silicon oxide film, the second nitride film is a silicon nitride film Can be.

상기 제2질화막 상부에 마스크막을 도포하고 패터닝하여 상기 관통전극 상측으로 제1개구부가 존재하는 마스크막 패턴을 형성하는 단계에서, 상기 마스크막은 PAE계 또는 비정질카본막을 포함하는 단층막 또는 다층막일 수 있다.In the forming of the mask film pattern having the first opening on the through electrode by applying and patterning a mask film on the second nitride film, the mask film may be a single layer film or a multilayer film including a PAE-based or amorphous carbon film. .

상기 제2질화막 상부에 마스크막을 도포하고 패터닝하여 상기 관통전극 상측으로 제1개구부가 존재하는 마스크막 패턴을 형성하는 단계는 상기 제2질화막 상부에 비정질실리콘막과 실리콘산질화막을 순차적으로 적층하는 단계; 상기 실리콘산질화막 상부에 포토레지스트막을 도포하고 패터닝하여 포토레지스트막 패턴을 형성하는 단계; 상기 포토레지스트막 패턴을 식각마스크로 하여 상기 실리콘산질화막을 식각하여 실리콘산질화막 패턴을 형성하는 단계; 및 상기 실리콘산질화막 패턴을 식각마스크로 하여 상기 비정질카본막을 식각하여 상기 관통전극 상측으로 제1개구부가 존재하는 비정질카본막 패턴을 형성하는 단계를 포함할 수 있다.Forming a mask film pattern having a first opening on the through electrode by coating and patterning a mask film on the second nitride film, the step of sequentially stacking an amorphous silicon film and a silicon oxynitride film on the second nitride film. ; Forming a photoresist layer pattern by coating and patterning a photoresist layer on the silicon oxynitride layer; Etching the silicon oxynitride layer using the photoresist pattern as an etching mask to form a silicon oxynitride layer pattern; And etching the amorphous carbon layer using the silicon oxynitride layer pattern as an etching mask to form an amorphous carbon layer pattern having a first opening on the through electrode.

상기 실리콘산질화막 패턴을 식각마스크로 하여 상기 비정질카본막을 식각하여 상기 관통전극 상측으로 제1개구부가 존재하는 비정질카본막 패턴을 형성하는 단계에서, 상기 비정질카본막 식각시 상기 포토레지스트막 패턴이 동시에 제거될 수 있다.The amorphous carbon film is etched using the silicon oxynitride film pattern as an etch mask to form an amorphous carbon film pattern having a first opening on the through electrode. The photoresist film pattern is simultaneously etched when the amorphous carbon film is etched. Can be removed.

상기 마스크막 패턴을 제거하는 단계는 애싱 또는 스트립에 의해 수행될 수 있다.Removing the mask layer pattern may be performed by ashing or stripping.

상기 제2질화막 패턴을 식각마스크로 하여 상기 절연막을 식각하여 제3개구부가 존재하는 절연막 패턴을 형성하는 단계는 플루오린(F)을 포함하는 식각가스를 이용한 건식식각에 의해 수행될 수 있다. 구체적으로, 상기 플루오린을 포함하는 가스는 C4F8 가스일 수 있다.The etching of the insulating layer using the second nitride layer pattern as an etching mask to form an insulating layer pattern having a third opening may be performed by dry etching using an etching gas containing fluorine (F). Specifically, the gas containing fluorine is C 4 F 8 It may be a gas.

상기 절연막 패턴을 식각마스크로 하여 상기 제1질화막을 식각하여 상기 관통전극이 노출되도록 콘택홀을 형성하는 단계에서, 상기 제1질화막 식각시 상기 제2질화막 패턴이 동시에 제거될 수 있다.In the forming of the contact hole to expose the through electrode by etching the first nitride layer by using the insulating layer pattern as an etch mask, the second nitride layer pattern may be simultaneously removed when the first nitride layer is etched.

구체예에서, 상기 관통전극은 구리를 포함하는 도전성 물질로 형성되고, 제1질화막은 두께가 300 내지 700Å인 실리콘질화막(SiNx)으로 형성되며, 제2질화막은 두께가 600 내지 1000Å인 실리콘질화막(SiNx)으로 형성되며, 상기 절연막은 실리콘산화막으로 형성되며, 상기 마스크막은 비정질카본막과 실리콘산질화(SiON)막의 이층구조로 형성될 수 있다.In an embodiment, the through electrode is formed of a conductive material including copper, the first nitride film is formed of a silicon nitride film (SiN x ) having a thickness of 300 to 700 Å, and the second nitride film has a thickness of 600 to 1000 Å. (SiN x ), the insulating film may be formed of a silicon oxide film, and the mask film may be formed of a two-layer structure of an amorphous carbon film and a silicon oxynitride (SiON) film.

본 발명의 반도체 소자의 제조방법은 관통전극의 산화를 방지하여 쇼트불량을 방지하고 전기적 특성이 우수한 반도체 소자 및 이를 포함하는 전자장치를 제공할 수 있는 잇점이 있다.The method of manufacturing a semiconductor device of the present invention has the advantage of providing a semiconductor device having excellent electrical properties and preventing short defects by preventing oxidation of the through electrode.

도 1은 종래기술에 따른 반도체 소자 제조방법의 문제점을 설명하기 위한 사진이다.
도 2a 내지 도 2e는 본 발명의 일 실시예에 따른 반도체 소자 제조방법의 공정 단면도이다.1 is a photograph for explaining the problem of the semiconductor device manufacturing method according to the prior art.
2A through 2E are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 또한, 도면들에 있어서, 막(층) 및 영역들의 두께는 명확성을 기하기 위하여 과장될 수 있다. 또한, 막(층)이 다른 막(층) 또는 기판 '상', '상부'에 있다고 언급되는 경우에 그것은 다른 막(층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 다른 막(층)이 개재될 수도 있다. 아울러, 공간적으로 상대적인 용어인 '아래', '하부', '위', '상부' 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용된 것이며, 실제 사용시의 상부, 하부를 의미하는 용어로 사용된 것은 아니다. 즉, 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 실제 사용시의 배향에 따라 해석될 수 있다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described herein and may be embodied in other forms. In addition, in the drawings, the thicknesses of the films (layers) and regions may be exaggerated for clarity. In addition, if it is mentioned that the film (layer) is on another film (layer) or substrate 'on', 'top' it may be formed directly on the other film (layer) or substrate, or another film (layer) between them. ) May be intervened. In addition, the spatially relative terms 'bottom', 'bottom', 'top', 'top', etc., as shown in the drawings, correlate one device or component with another device or components. It is used to describe easily, and is not used as a term meaning an upper part and a lower part in actual use. That is, the device may be oriented in other directions, and thus spatially relative terms may be interpreted according to the orientation in actual use.

도 2a 내지 도 2e는 본 발명의 일 실시예에 따른 반도체 소자 제조방법의 공정 단면도이다.2A through 2E are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

도 2a를 참조하면, 일면 및 이에 대향하는 타면을 갖는 기판의 상기 일면에 게이트전극, 소스 및 드레인을 포함하는 하부구조물(도시하지 않음)을 형성한다.Referring to FIG. 2A, a substructure (not shown) including a gate electrode, a source, and a drain is formed on one surface of a substrate having one surface and the other surface opposite thereto.

기판(100)은 기판은 실리콘(Si), GaAs, LiTaO3, LiNbO3, 수정 등으로 이루어질 수 있으며, 실리콘 기판(웨이퍼)이 바람직하다. 그러나, 다른 재질의 기판에도 본 발명의 핵심적 사상은 그대로 적용될 수 있으며 이하 실리콘 웨이퍼를 기준으로 설명하도록 한다. 상기 게이트 전극, 소스, 드레인 등의 형성공정은 공지의 반도체 소자 제조공정을 통해 제조될 수 있으며 본 발명이 속하는 기술분야의 통상의 기술자에게 자명하므로 그 자세한 설명을 생략하도록 한다.The substrate 100 may be made of silicon (Si), GaAs, LiTaO 3 , LiNbO 3 , quartz, or the like, and a silicon substrate (wafer) is preferable. However, the core idea of the present invention can be applied to other substrates as it is and will be described based on the silicon wafer. The process of forming the gate electrode, the source, the drain, etc. may be manufactured through a known semiconductor device manufacturing process and will be omitted by those skilled in the art to which the present invention pertains.

다음, 상기 기판(100)의 일면으로부터 타면을 향하는 관통전극(102)을 형성한다. 관통전극(102)의 형성 방법에 제한이 있는 것은 아니다. 예를 들어, 관통전극 형성을 위한 비아를 형성한 후 상기 비아에 무전해도금, 화학기상증착(CVD: Chemical Vapor Deposition) 등을 통해 시드금속층을 형성하고, 전기도금에 의해 상기 비아를 매립하는 금속층을 형성할 수 있다. 상기 비아를 매립하는 금속층은 금(Au), 은(Ag), 구리(Cu), 알루미늄(Al), 니켈(Ni), 텅스텐(W), 티타늄(Ti), 백금(Pt), 팔라듐(Pd), 주석(Sn), 납(Pb), 아연(Zn), 인듐(In), 카드뮴(Cd), 크롬(Cr) 및 몰리브덴(Mo) 중 어느 하나 이상을 포함하는 금속으로 이루어질 수 있으며, 바람직하게는 구리를 포함하는 도전성 물질로 이루어질 수 있다.Next, a through electrode 102 is formed from one surface of the substrate 100 toward the other surface. There is no limitation on the method of forming the through electrode 102. For example, after forming a via for forming a through electrode, a seed metal layer is formed on the via through electroless plating, chemical vapor deposition (CVD), and the like, and a metal layer filling the via by electroplating. Can be formed. Metal layers filling the vias include gold (Au), silver (Ag), copper (Cu), aluminum (Al), nickel (Ni), tungsten (W), titanium (Ti), platinum (Pt), and palladium (Pd). ), Tin (Sn), lead (Pb), zinc (Zn), indium (In), cadmium (Cd), chromium (Cr) and molybdenum (Mo) may be made of a metal containing any one or more. It may be made of a conductive material containing copper.

다음, 관통전극(102) 상에 제1질화막(106), 절연막(108) 및 제2질화막(110)을 순차적으로 적층할 수 있다. 관통전극(102)이 존재하지 않는 영역에는 제1질화막(106) 보다 두꺼운 제3질화막(104)이 존재할 수 있다. 제1질화막(106), 제2질화막(110) 또는 제3질화막(104)은 실리콘질화막, 실리콘산질화막(SiON) 등을 포함할 수 있으며, 실리콘질화막이 바람직하다. 구체적으로, Si3N4, SiN 등을 포함하는 실리콘질화막(SiNx)일 수 있다. 또한, 제1질화막(106), 제2질화막(110) 및 제3질화막(104) 중 어느 두 개 이상이 동일한 물질로 이루어질 수 있다. 제3질화막(104)은 제1질화막(106)보다 그 두께가 클 수 있는데, 예를 들어 제3질화막(104)은 1500 내지 2500Å, 제1질화막(106)은 300 내지 700Å, 제2질화막(110)은 600 내지 1000Å일 수 있다. 절연막(108)은 제1금속배선과 그 하부에 존재하는 다른 구성물과의 절연 기능을 수행할 수 있으며, 추후 상기 절연막(108)을 관통하는 트렌치(홀)를 형성하여 관통전극(102)과 제1금속배선(도시하지 않음)을 전기적으로 연결할 수 있다. 절연막(108)은 금속산화막, 실리콘산화막 등일 수 있으며, 실리콘산화막(SiOx)이 바람직하다.Next, the first nitride film 106, the insulating film 108, and the second nitride film 110 may be sequentially stacked on the through electrode 102. A third nitride film 104 thicker than the first nitride film 106 may exist in a region where the through electrode 102 does not exist. The first nitride film 106, the second nitride film 110, or the third nitride film 104 may include a silicon nitride film, a silicon oxynitride film (SiON), or the like, and a silicon nitride film is preferable. Specifically, it may be a silicon nitride film (SiN x ) including Si 3 N 4 , SiN and the like. In addition, any two or more of the first nitride film 106, the second nitride film 110, and the third nitride film 104 may be formed of the same material. The third nitride film 104 may have a larger thickness than the first nitride film 106. For example, the third nitride film 104 may be 1500 to 2500 GPa, the first nitride film 106 may be 300 to 700 GPa, and the second nitride film ( 110) may be between 600 and 1000 microns. The insulating layer 108 may perform an insulating function between the first metal wiring and other components existing thereunder, and later form a trench (hole) through the insulating layer 108 to form the through electrode 102 and the first electrode. 1 Metal wiring (not shown) can be electrically connected. The insulating film 108 may be a metal oxide film, a silicon oxide film, or the like, and a silicon oxide film (SiO x ) is preferable.

제1질화막(106) 및 제2질화막(110)의 형성방법에 제한이 있는 것은 아니다. 예를 들어, 화학기상증착 방법을 통해 형성할 수 있다. 보다 구체적으로 실리콘 소스로 SiCl2H2, SiH4 등을 이용하고 질소의 소스로 NH3, N2 등을 이용하여 LPCVD(Low Pressure CVD), PECVD(Plasma Enhanced CVD) 등의 화학기상증착 방법을 이용할 수 있다. There is no limitation on the method of forming the first nitride film 106 and the second nitride film 110. For example, it may be formed through a chemical vapor deposition method. More specifically, using a chemical vapor deposition method such as low pressure CVD (LPCVD), plasma enhanced CVD (PECVD) by using SiCl 2 H 2 , SiH 4, etc. as a silicon source and NH 3 , N 2, etc. as a source of nitrogen It is available.

또한, 절연막(108)의 형성방법에 제한이 있는 것은 아니다. 예를 들어, 화학기상증착, 열산화, 스핀코팅, 졸겔코팅(sol-gel coating), 스크린프린팅(screen printing) 등을 통해 형성할 수 있다. 구체적으로 실리콘 소스로 SiCl2H2, SiH4, Si(OC2H5)4(TEOS) 등을 이용한 LPCVD, PECVD 등의 화학기상증착 방법을 이용하여 실리콘산화막을 형성할 수 있다. 또 다른 예를 들어, HSQ(hydrosilsesquioxane) 등의 SOG(Spin On Glass) 물질을 스핀코팅 등의 방법으로 형성할 수 있다. In addition, there is no limitation in the method of forming the insulating film 108. For example, it may be formed through chemical vapor deposition, thermal oxidation, spin coating, sol-gel coating, screen printing, and the like. Specifically, a silicon oxide film may be formed using a chemical vapor deposition method such as LPCVD or PECVD using SiCl 2 H 2 , SiH 4 , Si (OC 2 H 5 ) 4 (TEOS) as a silicon source. In another example, a spin on glass (SOG) material such as hydrosilsesquioxane (HSQ) may be formed by spin coating or the like.

또한, 상기 절연막(108)을 하나의 층인 것처럼 도시하였으나, 2층 이상의 다층구조일 수도 있다.In addition, although the insulating film 108 is illustrated as one layer, the multilayer structure may be two or more layers.

다음, 도 2b에 도시된 것과 같이, 제2질화막(110)의 상부에 마스크막(112)을 도포하고 패터닝하여 관통전극(102) 상측으로 제1개구부(H1)가 존재하는 마스크막 패턴(112)을 얻을 수 있다. 상기 마스크막 패턴(112)은 비정질카본막(ACL: Amorphous Carbon Layer)일 수 있으며, 상기 비정질카본막의 상부에 실리콘산질화막(SiON)을 더 포함할 수 있다. 즉, 상기 마스크막 패턴(112)은 단층 또는 다층구조의 하드마스크막 패턴일 수 있다. 비정질카본막은 화학기상증착에 의해 형성할 수 있다. 보다 구체적으로 PECVD 공정(장치)에 의해 형성할 수 있다.Next, as shown in FIG. 2B, a mask layer pattern is formed on the second nitride layer 110 by applying a mask layer 112 and patterning the first opening H 1 above the through electrode 102. 112). The mask layer pattern 112 may be an amorphous carbon layer (ACL), and may further include a silicon oxynitride layer (SiON) on the amorphous carbon layer. That is, the mask layer pattern 112 may be a hard mask layer pattern having a single layer or a multilayer structure. The amorphous carbon film can be formed by chemical vapor deposition. More specifically, it can form by PECVD process (apparatus).

또 다른 예를 들어, 상기 마스크막 패턴(112)은 PAE(polyarylene ether)계 재료를 포함하는 단층막 또는 다층막일 수 있다. PAE계 재료는 유전 상수(k)가 약 2.6 ? 2.8인 저유전상수 (low-k) 물질로서, 약 450℃까지의 공정 온도에서 안정적인 특성을 나타내어 반도체 소자 제조 공정에 적용하는 데 있어서 열 안정성 측면에서 유리할 수 있다. 상용제품으로 FLARE(AlliedSignal Inc., Advanced Microelectronic Materials 제품) 또는 SiLK(Dow Chemical Co. 제품) 등을 사용할 수 있다. As another example, the mask layer pattern 112 may be a single layer layer or a multilayer layer including a polyarylene ether (PAE) -based material. PAE materials have a dielectric constant (k) of about 2.6? A low-k material of 2.8, which exhibits stable properties at process temperatures up to about 450 ° C., which may be advantageous in terms of thermal stability in applications to semiconductor device manufacturing processes. Commercially available products include FLARE (AlliedSignal Inc., Advanced Microelectronic Materials) or SiLK (Dow Chemical Co.).

마스크막 패턴(112)은 증착된 마스크막 상부에 포토레지스트막을 도포하고 패터닝하여 포토레지스트막 패턴(도시하지 않음)을 얻은 후 상기 포토레지스트막 패턴을 식각마스크로 하여 상기 마스크막을 식각하여 패터닝하는 과정을 거칠 수 있다. 예를 들어, 마스크막이 비정질카본막과 실리콘산질화막(SiON)의 이층구조인 경우, 포토레지스트막 패턴을 식각마스크로 하여 실리콘산질화막을 식각하여 실리콘산질화막 패턴을 형성하고, 실리콘산질화막 패턴을 식각마스크로 하여 비정질카본막을 식각하여 비정질카본막 패턴을 형성할 수 있다. 이때, 비정질카본막을 식각하는 동안 상부의 포토레지스트막 패턴이 동시에 식각되어 제거될 수 있다.The mask layer pattern 112 is formed by applying and patterning a photoresist layer on the deposited mask layer to obtain a photoresist layer pattern (not shown), and then etching and patterning the mask layer using the photoresist layer pattern as an etching mask. Can be rough. For example, when the mask film is a two-layer structure of an amorphous carbon film and a silicon oxynitride film (SiON), the silicon oxynitride film is etched using the photoresist film pattern as an etch mask to form a silicon oxynitride film pattern, and the silicon oxynitride film pattern is formed. An amorphous carbon film may be etched as an etching mask to form an amorphous carbon film pattern. At this time, during the etching of the amorphous carbon film, the upper photoresist film pattern may be simultaneously etched and removed.

다음, 도 2c에 도시된 것과 같이, 마스크막 패턴(112)을 식각마스크로 하여 제2질화막(110)을 식각하여 상기 제2개구부(H2)가 존재하는 제2질화막 패턴(110a)을 형성할 수 있다. 이후 상기 마스크막 패턴(112)을 제거할 수 있다. 마스크막 패턴(112)의 제거는 애싱(ashing) 또는 스트립(strip) 공정에 의하여 제거될 수 있다. 마스크막 패턴(112)이 비정질카본막과 실리콘산질화막막의 이층 구조인 경우, 상기 비정질카본막의 애싱 또는 스트립시 그 상부의 실리콘산질화막도 동시에 제거될 수 있다.Next, as shown in FIG. 2C, the second nitride layer 110 is etched using the mask layer pattern 112 as an etch mask to form a second nitride layer pattern 110a in which the second opening portion H 2 exists. can do. Thereafter, the mask layer pattern 112 may be removed. Removal of the mask layer pattern 112 may be removed by an ashing or strip process. When the mask film pattern 112 has a two-layer structure of an amorphous carbon film and a silicon oxynitride film, the silicon oxynitride film on the upper portion of the amorphous carbon film may be simultaneously removed when ashing or stripping the amorphous carbon film.

다음, 도 2d에 도시된 것과 같이, 제2질화막 패턴(110a)을 식각마스크로 하여 절연막(108)을 식각하여 관통전극(102) 상측으로 제3개구부(H3)가 존재하는 절연막 패턴(108a)을 형성할 수 있다.Next, as illustrated in FIG. 2D, the insulating layer 108 is etched using the second nitride layer pattern 110a as an etch mask, and the insulating layer pattern 108a in which the third opening H 3 exists above the through electrode 102 is formed. ) Can be formed.

절연막(108)은 실리콘산화막이 바람직한데, 상기 실리콘산화막의 식각은 반응성이온식각(RIE: Reactive Ion Etch)과 같은 건식식각에 의해 수행될 수 있다. 식각가스로는 플루오린(F)을 함유하는 가스가 사용될 수 있다. 구체적으로, C4F6, C4F8 등의 식각가스를 사용할 수 있다. 보다 구체적으로, 식각가스로 사용된는 C4F8 가스의 유량은 10~14 sccm, 아르곤(Ar)의 유량은 190~210 sccm, 챔버의 압력 40~60mT, 상부전극은 전력은 2100~2300W, 하부전극의 전력은 2400~2600W인 식각장치에서 수행될 수 있다.The insulating film 108 is preferably a silicon oxide film, and the etching of the silicon oxide film may be performed by dry etching such as reactive ion etching (RIE). As the etching gas, a gas containing fluorine (F) may be used. Specifically, an etching gas such as C 4 F 6 , C 4 F 8 may be used. More specifically, the flow rate of the C 4 F 8 gas used as an etching gas is 10 ~ 14 sccm, the flow rate of argon (Ar) is 190 ~ 210 sccm, the pressure of the chamber 40 ~ 60mT, the upper electrode power is 2100 ~ 2300W, Power of the lower electrode may be performed in an etching apparatus having 2400 to 2600W.

다음, 도 2e에 도시된 것과 같이,절연막 패턴(108a)을 식각마스크로 하여 제1질화막(104)을 식각하여 콘택홀(H)이 존재하는 제1질화막 패턴(106a)을 얻을 수 있다. 절연막 패턴(108a) 상부의 제2절연막 패턴(110a)은 제1질화막(104)을 식각하면서 동시에 제거될 수 있다. 상기 제1질화막(104)의 식각은 건식식각에 의해 수행될 수 있다. 예를 들어, 식각가스로 CF4, CCl2F2, CBrF3 등을 사용할 수 있으며, 반응성이온식각 등의 식각방법을 사용할 수 있다.Next, as illustrated in FIG. 2E, the first nitride layer 104 may be etched using the insulating layer pattern 108a as an etch mask to obtain the first nitride layer pattern 106a in which the contact hole H exists. The second insulating layer pattern 110a on the insulating layer pattern 108a may be removed while etching the first nitride layer 104. The etching of the first nitride film 104 may be performed by dry etching. For example, CF 4 , CCl 2 F 2 , CBrF 3 may be used as the etching gas, and an etching method such as reactive ion etching may be used.

이후, 상기 콘택홀(H)에 도전성 물질을 매립하고 그 상측으로 관통전극(102)과 전기적으로 연결되는 제1금속배선을 형성할 수 있다. 상기 콘택홀(H)에 매립되는 도전성 물질에 제한이 있는 것은 아니다. 예를 들어, 금(Au), 은(Ag), 구리(Cu), 알루미늄(Al), 니켈(Ni), 텅스텐(W), 티타늄(Ti), 백금(Pt), 팔라듐(Pd), 주석(Sn), 납(Pb), 아연(Zn), 인듐(In), 카드뮴(Cd), 크롬(Cr) 및 몰리브덴(Mo) 중 어느 하나 이상을 포함하는 금속, 도전성 유기물 등을 포함할 수 있다. 바람직하게는 구리를 포함하는 도전성 물질의 단층막 또는 다층막으로로 이루어질 수 있다.Subsequently, a first metal wire may be formed in the contact hole H by filling a conductive material and electrically connected to the through electrode 102 thereon. There is no limitation on the conductive material embedded in the contact hole (H). For example, gold (Au), silver (Ag), copper (Cu), aluminum (Al), nickel (Ni), tungsten (W), titanium (Ti), platinum (Pt), palladium (Pd), tin (Sn), lead (Pb), zinc (Zn), indium (In), cadmium (Cd), chromium (Cr) and molybdenum (Mo) containing any one or more of metal, conductive organic materials and the like. . Preferably, it may consist of a single layer film or a multilayer film of a conductive material containing copper.

이후, 통상의 반도체 소자 제조공정에 따라 후속 공정을 진행할 수 있다. 예를 들어, 층간절연막을 형성하고 추가적으로 금속배선을 형성하는 공정을 1회 이상 진행하여 반도체 칩을 제조할 수 있다. 이와 같이 제조된 반도체 칩을 복수 개 적층하되, 관통전극을 통해 서로 전기적으로 연결되는 적층 패키지를 구현할 수 있다. 전술한 반도체 소자의 제조방법을 이용하여 각종 반도체 장치를 제조할 수 있다. 상기 반도체 장치는 반도체 패키지일 수 있으며, 상기 반도체 패키지를 포함하는 메모리 모듈, 개인용 컴퓨터(PC), 노트북(notebook), 태블릿 PC 등의 컴퓨터, 휴대폰, PDA(Personal Digital Assistant), MP3P(MP3 Player) 등의 모바일 기기, 냉장고, 세탁기, TV 등의 가전 기기일 수 있다. Thereafter, the subsequent process may be performed according to a conventional semiconductor device manufacturing process. For example, the semiconductor chip may be manufactured by performing the process of forming the interlayer insulating film and additionally forming metal wirings one or more times. A plurality of semiconductor chips manufactured as described above may be stacked, but a stack package electrically connected to each other through a through electrode may be implemented. Various semiconductor devices can be manufactured using the manufacturing method of the semiconductor element mentioned above. The semiconductor device may be a semiconductor package, and may include a memory module including the semiconductor package, a personal computer (PC), a notebook, a computer such as a tablet PC, a mobile phone, a personal digital assistant (PDA), and an MP3 player (MP3 Player). It may be a mobile device, such as a refrigerator, a washing machine, a home appliance such as a TV.

이와 같이, 본 발명은 제2질화막(110)을 절연막 상에 형성함으로써, 실리콘산화막 등으로 이루어진 절연막의 식각시 그 상부에 포토레지스트 또는 비정질카본막 등이 존재하지 않는 상태로 만들 수 있다. 즉, 상기 제2질화막(110) 식각 후 애싱 또는 스트립 공정에 의해 그 상부의 마스크막 패턴 또는 포토레지스트 패턴 등을 제거하고 상기와 같이 제2질화막 패턴을 식각마스크로 절연막을 식각하기 때문에 그 하부의 제1질화막의 펀치가 발생하더라도 애싱 또는 스트립 공정이 존재하지 않아 산소(O2)의 유입이 없어 관통전극의 산화를 방지할 수 있다.As described above, according to the present invention, the second nitride film 110 is formed on the insulating film, so that the photoresist or the amorphous carbon film is not present on the insulating film made of the silicon oxide film or the like. That is, after etching the second nitride film 110, the mask layer pattern or the photoresist pattern is removed by an ashing or strip process, and the insulating layer is etched using the second nitride film pattern as an etch mask as described above. Even if the punch of the first nitride film occurs, there is no ashing or stripping process, and thus, no oxygen (O 2 ) is introduced, thereby preventing oxidation of the through electrode.

100 : 기판 102 : 관통전극
104 : 제3질화막 106 : 제1질화막
108 : 절연막 110 : 제2질화막
112 : 마스크막 패턴100 substrate 102 through electrode
104: third nitride film 106: first nitride film
108: insulating film 110: second nitride film
112: mask film pattern

Claims (13)

일면 및 이에 대향하는 타면을 갖는 기판의 상기 일면에 게이트전극, 소스 및 드레인을 포함하는 하부구조물을 형성하는 단계;
상기 기판의 일면으로부터 타면을 향하는 관통전극을 형성하는 단계;
상기 관통전극 상부에 제1질화막, 절연막 및 제2질화막을 순차적으로 적층하는 단계;
상기 제2질화막 상부에 마스크막을 도포하고 패터닝하여 상기 관통전극 상측으로 제1개구부가 존재하는 마스크막 패턴을 형성하는 단계;
상기 마스크막 패턴을 식각마스크로 하여 상기 제2질화막을 식각하여 제2개구부가 존재하는 제2질화막 패턴을 형성하는 단계;
상기 마스크막 패턴을 제거하는 단계;
상기 제2질화막 패턴을 식각마스크로 하여 상기 절연막을 식각하여 제3개구부가 존재하는 절연막 패턴을 형성하는 단계; 및
상기 절연막 패턴을 식각마스크로 하여 상기 제1질화막을 식각하여 상기 관통전극이 노출되도록 콘택홀을 형성하는 단계
를 포함하는 반도체 소자의 제조방법.Forming a lower structure including a gate electrode, a source, and a drain on one surface of the substrate having one surface and the other surface opposite thereto;
Forming a through electrode from one surface of the substrate toward the other surface;
Sequentially stacking a first nitride film, an insulating film, and a second nitride film on the through electrode;
Coating and patterning a mask film on the second nitride film to form a mask film pattern having a first opening on the through electrode;
Etching the second nitride film using the mask layer pattern as an etching mask to form a second nitride film pattern having a second opening;
Removing the mask layer pattern;
Etching the insulating film using the second nitride film pattern as an etching mask to form an insulating film pattern having a third opening; And
Etching the first nitride layer using the insulating layer pattern as an etch mask to form a contact hole to expose the through electrode;
Method of manufacturing a semiconductor device comprising a. 제1항에 있어서,
상기 기판의 일면으로부터 타면을 향하는 관통전극을 형성하는 단계에서, 상기 관통전극은 구리를 포함하는 도전성 물질로 이루어진 반도체 소자의 제조방법.The method of claim 1,
And forming a through electrode from one surface of the substrate toward the other surface, wherein the through electrode is made of a conductive material including copper. 제1항에 있어서,
상기 관통전극 상부에 제1질화막, 절연막 및 제2질화막을 순차적으로 적층하는 단계에서, 상기 제1질화막은 실리콘질화막인 반도체 소자의 제조방법.The method of claim 1,
And sequentially stacking a first nitride film, an insulating film, and a second nitride film on the through electrode, wherein the first nitride film is a silicon nitride film. 제1항에 있어서,
상기 관통전극 상부에 제1질화막, 절연막 및 제2질화막을 순차적으로 적층하는 단계에서, 상기 절연막은 실리콘산화막인 반도체 소자의 제조방법.The method of claim 1,
And sequentially stacking a first nitride film, an insulating film, and a second nitride film on the through electrode, wherein the insulating film is a silicon oxide film. 제1항에 있어서,
상기 관통전극 상부에 제1질화막, 절연막 및 제2질화막을 순차적으로 적층하는 단계에서, 상기 제2질화막은 실리콘질화막인 반도체 소자의 제조방법.The method of claim 1,
And sequentially stacking a first nitride film, an insulating film, and a second nitride film on the through electrode, wherein the second nitride film is a silicon nitride film. 제1항에 있어서,
상기 제2질화막 상부에 마스크막을 도포하고 패터닝하여 상기 관통전극 상측으로 제1개구부가 존재하는 마스크막 패턴을 형성하는 단계에서, 상기 마스크막은 PAE계 또는 비정질카본막을 포함하는 단층막 또는 다층막인 반도체 소자의 제조방법.The method of claim 1,
In the forming of the mask film pattern having the first opening on the through electrode by applying and patterning a mask film on the second nitride film, the mask film is a semiconductor layer that is a single layer film or a multilayer film including a PAE-based or amorphous carbon film. Manufacturing method. 제1항에 있어서,
상기 제2질화막 상부에 마스크막을 도포하고 패터닝하여 상기 관통전극 상측으로 제1개구부가 존재하는 마스크막 패턴을 형성하는 단계는
상기 제2질화막 상부에 비정질실리콘막과 실리콘산질화막을 순차적으로 적층하는 단계;
상기 실리콘산질화막 상부에 포토레지스트막을 도포하고 패터닝하여 포토레지스트막 패턴을 형성하는 단계;
상기 포토레지스트막 패턴을 식각마스크로 하여 상기 실리콘산질화막을 식각하여 실리콘산질화막 패턴을 형성하는 단계; 및
상기 실리콘산질화막 패턴을 식각마스크로 하여 상기 비정질카본막을 식각하여 상기 관통전극 상측으로 제1개구부가 존재하는 비정질카본막 패턴을 형성하는 단계
를 포함하는 반도체 소자의 제조방법.The method of claim 1,
The step of coating and patterning a mask film on the second nitride film to form a mask film pattern having a first opening is formed above the through electrode.
Sequentially stacking an amorphous silicon film and a silicon oxynitride film on the second nitride film;
Forming a photoresist layer pattern by coating and patterning a photoresist layer on the silicon oxynitride layer;
Etching the silicon oxynitride layer using the photoresist pattern as an etching mask to form a silicon oxynitride layer pattern; And
Etching the amorphous carbon layer using the silicon oxynitride layer pattern as an etching mask to form an amorphous carbon layer pattern having a first opening on the through electrode;
Method of manufacturing a semiconductor device comprising a. 제7항에 있어서,
상기 실리콘산질화막 패턴을 식각마스크로 하여 상기 비정질카본막을 식각하여 상기 관통전극 상측으로 제1개구부가 존재하는 비정질카본막 패턴을 형성하는 단계에서, 상기 비정질카본막 식각시 상기 포토레지스트막 패턴이 동시에 제거되는 반도체 소자의 제조방법.The method of claim 7, wherein
The amorphous carbon film is etched using the silicon oxynitride film pattern as an etch mask to form an amorphous carbon film pattern having a first opening on the through electrode. The photoresist film pattern is simultaneously etched when the amorphous carbon film is etched. Method of manufacturing a semiconductor device to be removed. 제1항에 있어서,
상기 마스크막 패턴을 제거하는 단계는 애싱 또는 스트립에 의해 수행되는 반도체 소자의 제조방법.The method of claim 1,
Removing the mask layer pattern is performed by ashing or stripping. 제1항에 있어서,
상기 제2질화막 패턴을 식각마스크로 하여 상기 절연막을 식각하여 제3개구부가 존재하는 절연막 패턴을 형성하는 단계는 플루오린(F)을 포함하는 식각가스를 이용한 건식식각에 의해 수행되는 반도체 소자의 제조방법.The method of claim 1,
The step of forming the insulating layer pattern having a third opening by etching the insulating layer using the second nitride layer pattern as an etching mask may be performed by dry etching using an etching gas containing fluorine (F). Way. 제10항에 있어서,
상기 플루오린을 포함하는 가스는 C4F8 가스인 반도체 소자의 제조방법.The method of claim 10,
The gas containing fluorine is C 4 F 8 A method for manufacturing a semiconductor device which is a gas. 제1항에 있어서,
상기 절연막 패턴을 식각마스크로 하여 상기 제1질화막을 식각하여 상기 관통전극이 노출되도록 콘택홀을 형성하는 단계에서, 상기 제1질화막 식각시 상기 제2질화막 패턴이 동시에 제거되는 반도체 소자의 제조방법.The method of claim 1,
Forming a contact hole to expose the through electrode by etching the first nitride layer by using the insulating layer pattern as an etch mask, wherein the second nitride layer pattern is simultaneously removed when the first nitride layer is etched. 제1항에 있어서,
상기 관통전극은 구리를 포함하는 도전성 물질로 형성되고, 제1질화막은 두께가 300 내지 700Å인 실리콘질화막(SiNx)으로 형성되며, 제2질화막은 두께가 600 내지 1000Å인 실리콘질화막(SiNx)으로 형성되며, 상기 절연막은 실리콘산화막으로 형성되며, 상기 마스크막은 비정질카본막과 실리콘산질화(SiON)막의 이층구조로 형성되는 반도체 소자의 제조방법.
The method of claim 1,
The through electrode is formed of a conductive material including copper, the first nitride film is formed of a silicon nitride film (SiN x ) having a thickness of 300 to 700 GPa, and the second nitride film is a silicon nitride film (SiN x ) having a thickness of 600 to 1000 GPa. And the insulating film is formed of a silicon oxide film, and the mask film is formed of a two-layer structure of an amorphous carbon film and a silicon oxynitride (SiON) film.
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