KR20120086468A - 반도체 메모리 장치 - Google Patents

반도체 메모리 장치 Download PDF

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Abstract

반도체 메모리 장치가 개시된다. 메모리 장치는, 제 1 메모리 영역, 제 2 메모리 영역, 메모리 장치 외부와 연결되는 데이터 입출력부, 상기 데이터 입출력부와 상기 제 1 메모리 영역 간의 제 1 데이터 경로, 상기 데이터 입출력부와 상기 제 2 메모리 영역 간의 제 2 데이터 경로, 특정 모드에서 상기 제 1 데이터 경로에 연결되어, 상기 제 1 메모리 영역으로 입력될 데이터를 대신 입력받아 저장하는 제 1 멀티 저장부 및 특정 모드에서 상기 제 2 데이터 경로에 연결되어, 상기 제 2 메모리 영역으로 입력될 데이터를 대신 입력받아 저장하는 제 2 멀티 저장부를 포함한다.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 멀티 저장부(Multi Purpose Register, MPR)를 포함하는 반도체 메모리 장치에 관한 것이다.
반도체 관련 기술이 발달하면서 반도체 메모리 장치의 동작 속도가 계속 빨라지고 있다. 특히 DRAM(Dynamic Random Access Memory)의 경우, 클럭의 라이징 엣지(Rising Edge) 뿐만 아니라 폴링 엣지(Falling Edge)에서도 클럭에 동기된 데이터를 입출력하도록 하여 데이터 전송율을 크게 높인 DDR(Double Data Rate) 방식의 SDRAM(Synchronous DRAM)이 사용되고 있다.
DDR SDRAM은 DDR1 방식에 이어 DDR2, DDR3 방식이 개발되어 사용되고 있다. DDR1의 경우 2비트 프리페치(Prefetch)를 수행하여 입출력 데이터의 버스트 길이(Burst Length, BL)가 2이고, DDR2는 4비트 프리페치를 수행하여 버스트 길이가 4이며, DDR3는 8비트 프리페치를 수행하여 버스트 길이가 8이다. 여기에서 버스트 길이가 8이라는 것은 하나의 데이터 입출력 패드를 통해 클럭에 동기된 8비트의 데이터가 연속으로 입출력됨을 의미한다.
최근에는 DDR4 방식까지 제안되고 있는데, DDR4 SDRAM에서는 "뱅크 그룹(Bank Group)"이라는 개념과 "tCCD_S"라는 스펙(Spec.)이 추가적으로 제안된다. 뱅크 그룹이란 여러 개의 뱅크를 하나의 그룹으로 형성한 것을 의미하며, 예를 들어 하나의 메모리 칩 내에 16개의 뱅크가 있는 경우 이 중 4개의 뱅크를 하나의 뱅크 그룹으로 하여 총 4개의 뱅크 그룹을 형성할 수 있다. tCCD_S는 뱅크 그룹 간의 인터리빙(Interleaving) 동작을 통해 tCCD(CAS to CAS Delay)를 기존의 1/2로 줄일 수 있도록 제안한 것이다.
도 1은 tCCD_S를 구현하기 위한 뱅크 그룹 간의 인터리빙 동작을 나타낸 도면이다.
도 1에 도시된 바와 같이, 종래의 메모리 장치의 경우 하나의 뱅크(BANK0)에서 연속된 라이트(WT0, WT1, WT2, WT3) 동작을 수행할 수 있는 시간 상의 물리적인 제약이 존재하게 되는데(연속된 리드 동작일 경우에도 마찬가지이다), 이러한 최소 시간 간격이 tCCD이다. 반면에 DDR4 방식에서는 연속된 라이트(WT0, WT1, WT2, WT3) 동작을 서로 다른 뱅크 그룹(BG0, BG1) 간 인터리빙 방식으로 수행하도록 구현함으로써 종래의 물리적 시간 제약을 극복하고 tCCD를 1/2로 줄인 tCCD_S를 구현할 수 있게 된다.
한편, 동작 속도가 빨라지고 클럭의 주기가 짧아지면서 컨트롤러가 메모리 장치에 인가하는 각종 커맨드와 어드레스, 데이터 간의 동작 타이밍을 맞추는 것이 동작의 안정성 및 정확성을 높이기 위한 매우 중요한 요소가 되었다. 특히, 위에서 설명한 DDR4 SDRAM과 같이 매우 빠른 데이터의 입출력 속도가 요구되는 메모리 장치의 경우, 오류 방지를 위해서는 메모리 컨트롤러와 메모리 장치 간의 데이터 입출력 타이밍을 정확히 맞춰 주어야 한다. 이를 위해서는 메모리 컨트롤러와 메모리 장치 간의 데이터 채널, 메모리 장치 내부의 데이터 경로에서의 지연량 등을 정확히 파악해 두어야 하는데, 이렇게 데이터 채널에 대한 각종 정보를 파악하는 것을 채널 트레이닝(Channel Training)이라고 부르기로 한다.
그런데 메모리 장치의 코어 영역에 직접 데이터를 입출력하는 방법으로는 정확한 채널 트레이닝 동작을 수행할 수 없다. 코어 영역 내에서의 데이터 억세스 동작에 많은 시간이 소요되고, 그 과정에서 수많은 변수들이 작용할 수 있어, 이를 제외한 데이터 채널에 대해서는 정확한 정보를 얻기가 어렵기 때문이다.
따라서, 채널 트레이닝을 위해 멀티 저장부(Multi Purpose Register, MPR)가 이용될 수 있다. 멀티 저장부(MPR)는 메모리 장치 내에서 코어 영역과 별도로 형성된 레지스터(Register)의 집합체이며, 종래에는 미리 정의된 데이터 패턴(predefined data pattern)만을 저장하고 있다가 MPR 모드에서 이를 출력하는 동작만을 수행하도록 구현되었으나, DDR4 방식에서는 채널 트레이닝을 위해 코어 영역으로 입력될 데이터를 대신 입력받아 저장하였다가 출력하는 등의 동작도 수행할 수 있도록 구현이 가능하다.
일반적으로 메모리 칩의 중앙 부분에는 코어 영역으로 데이터를 입출력하기 위한 각종 제어 회로와, 커맨드, 어드레스, 데이터 등을 전송하는 수많은 라인들이 위치하게 되므로, 멀티 저장부는 메모리 칩의 한 측면 끝 부분에 자리잡게 된다. 그런데, 기존의 메모리 장치는 하나의 메모리 칩 내에 하나의 멀티 저장부만을 두고 있어, DDR4 SDRAM과 같이 매우 빠른 속도로 데이터를 입출력하는 메모리 장치에서 타이밍 마진(Timing margin)의 부족으로 인한 오류가 발생할 우려가 있다. 즉, MPR 모드에서는 데이터 입출력부에서 코어 영역으로 연결되는 데이터 경로를 차단하고 이 데이터 경로를 멀티 저장부에 연결하여 코어영역을 대신해 데이터를 입출력하게 되는데, MPR 모드에서도 일반 모드와 동일한 타이밍에 동작해야 하므로 앞서 설명한 바와 같이 tCCD_S 간격으로 전송되는 데이터를 모두 처리할 수 있어야 한다. 그러나 하나의 멀티 저장부만 있는 경우에는 입출력 데이터가 멀티 저장부에 연결된 데이터 경로를 따라 메모리 칩의 끝에서 끝까지 이동해야 하는 경우가 연속적으로 계속 생길 수 있어 tCCD_S라는 짧은 시간 간격을 충족시킬 수 없는 문제점이 발생할 수 있다. 또한, 각 뱅크 그룹으로 연결되는 데이터 경로를 모두 하나의 멀티 저장부에 연결하기 위해 더욱 많은 글로벌 데이터 입출력 라인이 필요하게 되어 메모리 칩의 면적과 복잡도 또한 증가하는 문제점이 있다.
본 발명은 상기한 문제점을 해결하기 위해 제안된 것으로, 빠른 데이터 입출력 속도를 가지는 메모리 장치에서 멀티 저장부를 이용하여 오류 없이 데이터 채널에 대한 각종 정보를 파악할 수 있고, 동시에 메모리 칩의 면적 및 복잡도 증가를 방지할 수 있는 반도체 메모리 장치를 제공하는 것을 목적으로 한다.
이러한 목적을 달성하기 위한 본 발명에 의한 메모리 장치는, 제 1 메모리 영역, 제 2 메모리 영역, 메모리 장치 외부와 연결되는 데이터 입출력부, 상기 데이터 입출력부와 상기 제 1 메모리 영역 간의 제 1 데이터 경로, 상기 데이터 입출력부와 상기 제 2 메모리 영역 간의 제 2 데이터 경로, 특정 모드에서 상기 제 1 데이터 경로에 연결되어, 상기 제 1 메모리 영역으로 입력될 데이터를 대신 입력받아 저장하는 제 1 멀티 저장부 및 특정 모드에서 상기 제 2 데이터 경로에 연결되어, 상기 제 2 메모리 영역으로 입력될 데이터를 대신 입력받아 저장하는 제 2 멀티 저장부를 포함한다.
상기 메모리 장치는, 일반 모드 동작시 상기 제 1, 2 메모리 영역이 상기 제 1, 2 데이터 경로를 통해 상기 데이터 입출력부에 연결되고, 연습 모드 동작시 상기 제 1, 2 멀티 저장부가 상기 제 1, 2 데이터 경로를 통해 상기 데이터 입출력부에 연결될 수 있다.
상기 메모리 장치는, 일반 모드 동작시 상기 제 1 메모리 영역을 상기 제 1 데이터 경로에 연결하고, 연습 모드 동작시 상기 제 1 멀티 저장부를 상기 제 1 데이터 경로에 연결하는 제 1 연결 선택부 및 일반 모드 동작시 상기 제 2 메모리 영역을 상기 제 2 데이터 경로에 연결하고, 연습 모드 동작시 상기 제 2 멀티 저장부를 상기 제 2 데이터 경로에 연결하는 제 2 연결 선택부를 더 포함할 수 있다.
상기 제 1 또는 제 2 멀티 저장부는, 연습 모드 동작시 상기 입력받은 데이터를 출력하거나, 미리 정의되어 있는 데이터 패턴을 출력할 수 있다.
본 발명에 의하면, 데이터의 입력 및 출력이 모두 가능한 멀티 저장부를 이용하여 메모리 컨트롤러와 메모리 장치 간 데이터의 입출력 채널에 대한 각종 정보를 파악할 수 있다.
또한, 메모리 칩의 양 측면에 2개의 멀티 저장부를 형성하여 데이터 경로를 줄임으로써, 매우 빠른 데이터 입출력 속도를 가지는 메모리 장치에서도 오류 없이 채널 트레이닝 동작을 수행할 수 있다.
또한, 데이터 입출력부와 코어 영역 간의 데이터 버스를 메모리 칩의 양 측면에 위치한 2개의 멀티 저장부에 분산시켜 연결함으로써 메모리 칩의 면적을 줄이고 칩 중앙 부분의 복잡도를 완화할 수 있다.
도 1은 tCCD_S를 구현하기 위한 뱅크 그룹 간의 인터리빙 동작을 나타낸 도면.
도 2는 본 발명에 의한 메모리 장치의 일 실시예 구성도.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명에 의한 메모리 장치의 일 실시예 구성도이다.
도 2를 참조하면, 메모리 장치는, 제 1 메모리 영역(201, 203), 제 2 메모리 영역(205, 207), 메모리 장치 외부와 연결되는 데이터 입출력부(209), 데이터 입출력부(209)와 제 1 메모리 영역(201, 203) 간의 제 1 데이터 경로(211), 데이터 입출력부(209)와 제 2 메모리 영역(205, 207) 간의 제 2 데이터 경로(213), 특정 모드에서 제 1 데이터 경로(211)에 연결되어, 제 1 메모리 영역(201, 203)으로 입력될 데이터를 대신 입력받아 저장하는 제 1 멀티 저장부(215) 및 특정 모드에서 제 2 데이터 경로(213)에 연결되어, 제 2 메모리 영역(205, 207)으로 입력될 데이터를 대신 입력받아 저장하는 제 2 멀티 저장부(217)를 포함한다.
종래의 멀티 저장부(MPR)는 미리 정의된 데이터 패턴(predefined data pattern)만을 저장하고 있다가 MPR 모드에서 이를 출력하는 동작만을 수행하도록 구현되었다. 그러나 본 발명의 멀티 저장부(215, 217)는 데이터의 입력 채널과 출력 채널에 대한 트레이닝이 모두 가능하도록 메모리 영역(201, 203, 205, 207)으로 입력될 데이터를 대신 입력받아 저장하였다가 출력하는 등의 동작도 수행할 수 있도록 구현된다.
메모리 장치의 코어 영역은 16개의 뱅크(BANK0 ~ BANK15)를 포함할 수 있고, 4개의 뱅크가 하나의 뱅크 그룹을 구성하여 총 4개의 뱅크 그룹(201, 203, 205, 207)으로 구성될 수 있다. 즉, 제 1 뱅크 그룹(201)은 BANK0 ~ BANK3을, 제 2 뱅크 그룹(203)은 BANK4 ~ BANK7을, 제 3 뱅크 그룹(205)은 BANK8 ~ BANK11을, 제 4 뱅크 그룹(207)은 BANK12 ~ BANK15를 포함하여 구성될 수 있다. 이 중 제 1 뱅크 그룹(201)과 제 2 뱅크 그룹(203)은 제 1 메모리 영역에 해당되고, 제 3 뱅크 그룹(205)과 제 4 뱅크 그룹(207)은 제 2 메모리 영역에 해당된다.
본 발명에 의한 메모리 장치는 일반 모드(Normal mode)와 연습 모드(MPR mode) 동작을 지원하는데, 일반 모드 동작시에는 제 1 메모리 영역(201, 203)과 제 2 메모리 영역(205, 207)이 제 1 데이터 경로(211)와 제 2 데이터 경로(213)를 통해 데이터 입출력부(209)에 연결되고, 연습 모드 동작시에는 제 1 멀티 저장부(215)와 제 2 멀티 저장부(217)가 제 1 데이터 경로(211)와 제 2 데이터 경로(213)를 통해 데이터 입출력부(209)에 연결된다. 이를 위해, 메모리 장치는, 일반 모드 동작시 제 1 메모리 영역(201, 203)을 제 1 데이터 경로(211)에 연결하고, 연습 모드 동작시 제 1 멀티 저장부(215)를 제 1 데이터 경로(211)에 연결하는 제 1 연결 선택부(219)와, 일반 모드 동작시 제 2 메모리 영역(205, 207)을 제 2 데이터 경로(213)에 연결하고, 연습 모드 동작시 제 2 멀티 저장부(217)를 제 2 데이터 경로(213)에 연결하는 제 2 연결 선택부(221)를 더 포함하여 구성될 수 있다.
이와 같이, 연습 모드 동작시 제 1 메모리 영역(201, 203)을 대신하는 제 1 멀티 저장부(215)와 제 2 메모리 영역(205, 207)을 대신하는 제 2 멀티 저장부(217)를 따로 구분해 두고, 이를 메모리 칩의 양 측면부에 형성함으로써 데이터 경로를 줄일 수 있으므로, 전술한 DDR4 SDRAM과 같이 매우 빠른 데이터 입출력 속도를 가지는 메모리 장치에서도 오류 없이 채널 트레이닝 동작을 수행할 수 있다. 또한, 데이터 입출력부(209)와 메모리 영역 간의 데이터 경로를 메모리 칩의 양 측면에 위치한 2개의 멀티 저장부(215, 217)에 분산시켜 연결하게 되므로 메모리 칩의 면적을 줄이고 칩 중앙 부분의 복잡도를 완화할 수 있게 된다.
제 1 멀티 저장부(215)와 제 2 멀티 저장부(216)는 모드 레지스터 세트(Mode Register Set, MRS)를 포함하여 구성될 수 있다. 메모리 장치는 모드 레지스터 세트로 인가되는 MRS 커맨드와 어드레스에 의해 일반 모드인지 연습 모드인지를 인식하고, 동작 모드에 대응하여 제 1, 2 메모리 영역(201, 203, 205, 207)과 제 1, 2 멀티 저장부(215, 217)를 선택적으로 제 1, 2 데이터 경로(211, 213)에 연결시킬 수 있다.
데이터 입출력부(209)는 메모리 장치 외부의 메모리 컨트롤러에 연결되며, 메모리 장치에 저장할 데이터를 입력받거나 메모리 장치에 저장되어 있는 데이터를 출력하기 위한 다수의 데이터 입출력 패드(DQ PAD)를 포함할 수 있다.
제 1 데이터 경로(211)와 제 2 데이터 경로(213)는 각각 대응되는 메모리 영역(또는 멀티 저장부)와 데이터 입출력부(209) 간의 데이터 이동을 위한 글로벌 데이터 버스일 수 있다.
여기에서, 제 1 데이터 경로(211)는 다시 제 1 뱅크그룹(201)과 데이터 입출력부(209) 간의 데이터 경로(DPATH0)와, 제 2 뱅크그룹(203)과 데이터 입출력부(209) 간의 데이터 경로(DPATH1)로 구분될 수 있다. 마찬가지로, 제 2 데이터 경로(213)는 제 3 뱅크그룹(205)과 데이터 입출력부(209) 간의 데이터 경로(DPATH2)와, 제 4 뱅크그룹(207)과 데이터 입출력부(209) 간의 데이터 경로(DPATH3)로 구분될 수 있다. 또한, 각 데이터 경로(DPATH0, DPATH1, DPATH2, DPATH3)는 데이터 입력 경로와 데이터 출력 경로로 구분되어 있을 수 있다.
전술한 바와 같이, 본 발명에서는 매우 빠른 데이터 입출력 속도를 가지는 메모리 장치에서 2개의 멀티 저장부를 이용하여 오류 없이 데이터 채널에 대한 각종 정보를 파악할 수 있고, 동시에 메모리 칩의 면적 및 복잡도 증가를 방지할 수 있는 메모리 장치를 제안하였다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.

Claims (8)

  1. 제 1 메모리 영역;
    제 2 메모리 영역;
    메모리 장치 외부와 연결되는 데이터 입출력부;
    상기 데이터 입출력부와 상기 제 1 메모리 영역 간의 제 1 데이터 경로;
    상기 데이터 입출력부와 상기 제 2 메모리 영역 간의 제 2 데이터 경로;
    특정 모드에서 상기 제 1 데이터 경로에 연결되어, 상기 제 1 메모리 영역으로 입력될 데이터를 대신 입력받아 저장하는 제 1 멀티 저장부; 및
    특정 모드에서 상기 제 2 데이터 경로에 연결되어, 상기 제 2 메모리 영역으로 입력될 데이터를 대신 입력받아 저장하는 제 2 멀티 저장부
    를 포함하는 메모리 장치.
  2. 제 1항에 있어서,
    일반 모드 동작시 상기 제 1, 2 메모리 영역이 상기 제 1, 2 데이터 경로를 통해 상기 데이터 입출력부에 연결되고,
    연습 모드 동작시 상기 제 1, 2 멀티 저장부가 상기 제 1, 2 데이터 경로를 통해 상기 데이터 입출력부에 연결되는
    메모리 장치.
  3. 제 1항에 있어서,
    일반 모드 동작시 상기 제 1 메모리 영역을 상기 제 1 데이터 경로에 연결하고, 연습 모드 동작시 상기 제 1 멀티 저장부를 상기 제 1 데이터 경로에 연결하는 제 1 연결 선택부; 및
    일반 모드 동작시 상기 제 2 메모리 영역을 상기 제 2 데이터 경로에 연결하고, 연습 모드 동작시 상기 제 2 멀티 저장부를 상기 제 2 데이터 경로에 연결하는 제 2 연결 선택부
    를 더 포함하는 메모리 장치.
  4. 제 1항에 있어서,
    상기 제 1 또는 제 2 멀티 저장부는
    연습 모드 동작시 상기 입력받은 데이터를 출력하거나, 미리 정의되어 있는 데이터 패턴을 출력하는
    메모리 장치.
  5. 제 1항에 있어서,
    상기 제 1 메모리 영역은 제 1 및 제 2 뱅크 그룹을 포함하고,
    상기 제 2 메모리 영역은 제 3 및 제 4 뱅크 그룹을 포함하는
    메모리 장치.
  6. 제 5항에 있어서,
    상기 제 1, 2, 3 및 제 4 뱅크 그룹은
    각각 4개의 뱅크를 포함하는
    메모리 장치.
  7. 제 1항에 있어서,
    상기 제 1 및 제 2 데이터 경로는
    데이터 입력 경로와 데이터 출력 경로가 구분되어 있는
    메모리 장치.
  8. 제 1항에 있어서,
    상기 데이터 입출력부는
    다수의 데이터 입출력 패드를 포함하는
    메모리 장치.
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